JP6725357B2 - 半導体装置、半導体装置の作製方法 - Google Patents
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Description
本発明の一態様は、基板上に第1絶縁層を成膜し、第1絶縁層上に、第1酸化物絶縁層、および第1酸化物半導体層を順に成膜し、第1酸化物絶縁層、および第1酸化物半導体層を、第1マスクを用いて島状にエッチングすることにより第2酸化物絶縁層、および第2酸化物半導体層を形成し、第2酸化物半導体層、および第1絶縁層上に第3酸化物絶縁層を成膜し、第3酸化物絶縁層上に第2絶縁層を成膜し、第2絶縁層上に第1導電層を成膜し、第1導電層、および第2絶縁層に対して、第2マスクを用いて選択的にエッチングすることにより、ゲート電極層およびゲート絶縁層を形成し、ゲート電極層、第2酸化物半導体層、および第1絶縁層上に第3絶縁層を成膜し、第3絶縁層に対してドライエッチングを行うことによりゲート電極層の側面と接する領域を有する側壁絶縁層を形成し、ゲート電極層、側壁絶縁層、第2酸化物半導体層、および第1絶縁層上に第2導電層を成膜し、第2導電層上に、第3導電層を成膜し、加熱処理を行うことにより、第2酸化物半導体層中に低抵抗領域を形成し、第2導電層が有する元素は、加熱処理によって第2導電層から第2酸化物半導体層側に移動し、第2酸化物半導体層が有する元素は、加熱処理によって第2酸化物半導体層から第3導電層側に移動すること、を特徴とする半導体装置の作製方法である。
本発明の別の一態様は、基板上に第1絶縁層を成膜し、第1絶縁層上に、第1酸化物絶縁層、および第1酸化物半導体層を順に成膜し、第1酸化物絶縁層、および第1酸化物半導体層を、第1マスクを用いて島状にエッチングすることにより第2酸化物絶縁層、および第2酸化物半導体層を形成し、第2酸化物半導体層、および第1絶縁層上に第3酸化物絶縁層を成膜し、第3酸化物絶縁層上に第2絶縁層を成膜し、第2絶縁層に対して平坦化処理を行うことにより、第3絶縁層を形成し、第2マスクを用いて第3絶縁層の一部をエッチングすることにより第3酸化物絶縁層に到達する溝部を有する第4絶縁層を形成し、第4絶縁層および第3酸化物絶縁層上に第5絶縁層を成膜し、第5絶縁層上に第1導電層を成膜し、第1導電層および第5絶縁層に対して第4絶縁層が露出するまで平坦化処理することにより、ゲート電極層および第6絶縁層を形成し、ゲート電極層をマスクとして用いて第4絶縁層および第6絶縁層をエッチングすることにより、ゲート絶縁層を形成し、ゲート電極層、第2酸化物半導体層、および第1絶縁層上に第7絶縁層を成膜し、第7絶縁層に対してドライエッチングを行うことによりゲート電極層の側面と接する領域を有する側壁絶縁層を形成し、ゲート電極層、側壁絶縁層、第2酸化物半導体層、および第1絶縁層上に第2導電層を成膜し、第2導電層上に、第3導電層を成膜し、加熱処理を行うことにより、第2酸化物半導体層中に低抵抗領域を形成し、第2導電層が有する元素は、加熱処理によって第2導電層から第2酸化物半導体層側に移動し、第2酸化物半導体層が有する元素は、加熱処理によって第2酸化物半導体層から第3導電層側に移動すること、を特徴とする半導体装置の作製方法である。
上述の半導体装置の作製方法において、第2導電層は、コバルト、ニッケル、白金、バナジウム、クロム、またはパラジウムを有し、第3導電層は、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、モリブデン、タングステン、ロジウム、イリジウム、またはコバルトを有することが好ましい。
上述の半導体装置の作製方法において、低抵抗領域は合金を有する領域を有することが好ましい。
上述の半導体装置の作製方法において、加熱処理は450℃以上650℃以下で行うのが好ましい。
本発明の別の一態様は、基板上の第1絶縁層と、第1絶縁層上の第1酸化物絶縁層と、第1酸化物絶縁層上の酸化物半導体層と、酸化物半導体層上の第2酸化物絶縁層と、第2酸化物絶縁層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、酸化物半導体層上の側壁絶縁層と、を有し、チャネル幅方向の断面において、酸化物半導体層の下面は、ゲート電極層の下面よりも高い位置にあり、酸化物半導体層は、上面、および側面においてゲート電極層と対向する領域を有し、側壁絶縁層は、ゲート絶縁層の側面と接する領域を有し、酸化物半導体層は、第1領域乃至第3領域を有し、第1領域は、ゲート電極層と重なる領域を有し、第2領域は、第1領域と第3領域の間の領域であって、かつ側壁絶縁層と重なる領域を有し、第2領域は、第1領域に比して抵抗の低い領域を有し、第3領域は、第2領域に比して抵抗の低い領域を有し、第2領域および第3領域は、コバルト、ニッケル、バナジウム、パラジウムのいずれか一の元素と、チタン、ジルコニウム、ハフニウム、タンタルのいずれか一の元素と、を有すること、を特徴とする半導体装置である。
上述の半導体装置において、第2領域および第3領域は、合金を有する領域を有することが好ましい。
本発明の別の一態様は、上述の半導体装置と筐体と、スピーカーと、を有することを特徴とする電子機器である。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
本明細書において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
以下では、上記実施の形態中で言及した語句の定義、その他付記的事項について説明する。
本実施の形態では、本発明の一態様の半導体装置と、その製造方法について図面を用いて説明する。
図1(A)、図1(B)、図1(C)は、本発明の一態様のトランジスタ10の上面図および断面図である。図1(A)は上面図であり、図1(B)は図1(A)に示す一点鎖線A1−A2間、図1(C)は図1(A)に示すA3−A4間の断面図である。なお、図1(A)では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線A1−A2方向をチャネル長方向、一点鎖線A3−A4方向をチャネル幅方向と呼称する場合がある。
なお、酸化物絶縁層(例えば酸化物絶縁層121、酸化物絶縁層123)とは、基本的に絶縁性を有し、ゲート電界又はドレイン電界が強くなった場合に半導体との界面近傍において電流が流れることのできる層をいう。
なお、トランジスタにおけるチャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、値を決定することができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。
以下に本実施の形態のトランジスタの各構成について示す。
基板100には、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、SOI(Silicon On Insulator)基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。基板100は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタのゲート、ソース、ドレインのいずれか一以上は、上記の他のデバイスと電気的に接続されていてもよい。
絶縁層110は、シリコン(Si)、窒素(N)、酸素(O)、フッ素(F)、水素(H)、アルミニウム(Al)、ガリウム(Ga)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、ランタン(La)、ネオジム(Nd)、ハフニウム(Hf)およびタンタル(Ta)を一種以上含む絶縁膜を用いることができる。
酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123は、In若しくはZnを含む酸化物半導体膜であり、代表的には、In−Ga酸化物、In−Zn酸化物、In−Mg酸化物、Zn−Mg酸化物、In−M−Zn酸化物(MはAl、Ti、Ga、Y、Sn、Zr、La、Ce、Mg、Hf、FeまたはNd)がある。
酸化物絶縁層121、酸化物半導体層122、および酸化物絶縁層123に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子(または酸素が脱離した部分)に酸素欠損を形成する。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体層を用いたトランジスタはノーマリーオン特性となりやすい。
また、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123、およびそれぞれの界面において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物絶縁層121、酸化物半導体層122、および酸化物絶縁層123において酸素欠損が増加し、n型領域が形成されてしまうことがある。このため、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123、およびそれぞれの界面におけるシリコン、および炭素濃度は、低減することが望ましい。例えば、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123、およびそれぞれの界面においてSIMSにより得られるシリコンや炭素の濃度は、1×1016atoms/cm3以上1×1019atoms/cm3以下、好ましくは1×1016atoms/cm3以上5×1018atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上2×1018atoms/cm3以下とすることが望ましい。この結果、トランジスタ10は、しきい値電圧がプラスとなる電気特性を有することができる。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体層と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123、およびそれぞれの界面におけるアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。たとえば、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123、およびそれぞれの界面において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下とすることが望ましい。これにより、トランジスタ10は、しきい値電圧がプラスとなる電気特性を有することができる。
また、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123、およびそれぞれの界面に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、n型領域が形成されてしまうことがある。この結果、窒素が含まれている酸化物半導体層を用いたトランジスタはノーマリーオン特性となりやすい。従って、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123およびそれぞれの界面において、窒素はできる限り低減されていることが好ましい、例えば、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123、およびそれぞれの界面においてSIMSにより得られる窒素濃度は、1×1015atoms/cm3以上5×1019atoms/cm3以下、好ましくは1×1015atoms/cm3以上5×1018atoms/cm3以下、より好ましくは1×1015atoms/cm3以上1×1018atoms/cm3以下、さらに好ましくは1×1015atoms/cm3以上5×1017atoms/cm3以下にすることが好ましい。これにより、トランジスタ10は、しきい値電圧がプラスとなる電気特性を有することができる。
酸化物絶縁層121、酸化物半導体層122、および酸化物絶縁層123の不純物を低減することで、酸化物絶縁層121、酸化物半導体層122、および酸化物絶縁層123のキャリア密度を低減することができる。このため、酸化物絶縁層121、酸化物半導体層122、および酸化物絶縁層123は、キャリア密度が1×1015個/cm3以下、好ましくは1×1013個/cm3以下、さらに好ましくは8×1011個/cm3未満、より好ましくは1×1011個/cm3未満、最も好ましくは1×1010個/cm3未満であり、1×10−9個/cm3以上とする。
ここで、図3(A)、図3(B)を用いて本発明の一態様のトランジスタのバンド図について説明する。図3(B)に示すバンド図は、理解を容易にするため絶縁層110、酸化物絶縁層121、酸化物半導体層122、酸化物絶縁層123、およびゲート絶縁層150について、伝導帯下端のエネルギー準位(Ec)および価電子帯上端のエネルギー準位(Ev)を示している。
ゲート絶縁層150には、酸素(O)、窒素(N)、フッ素(F)、アルミニウム(Al)、マグネシウム(Mg)、シリコン(Si)、ガリウム(Ga)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、ランタン(La)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)などを有することができる。例えば、酸化アルミニウム(AlOx)、酸化マグネシウム(MgOx)、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)、窒化シリコン(SiNx)、酸化ガリウム(GaOx)、酸化ゲルマニウム(GeOx)、酸化イットリウム(YOx)、酸化ジルコニウム(ZrOx)、酸化ランタン(LaOx)、酸化ネオジム(NdOx)、酸化ハフニウム(HfOx)および酸化タンタル(TaOx)を一種以上有することができる。また、ゲート絶縁層150は上記材料の積層であってもよい。なお、ゲート絶縁層150に、ランタン(La)、窒素、ジルコニウム(Zr)などを、不純物として含んでいてもよい。
ゲート電極層160には、例えば、アルミニウム(Al)、チタン(Ti)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、イットリウム(Y)、ジルコニウム(Zr)、モリブデン(Mo)、ルテニウム(Ru)、銀(Ag)、タンタル(Ta)タングステン(W)、またはシリコン(Si)などの材料を有することができる。また、当該ゲート電極層160は、積層とすることができる。積層とする場合、例えば上記材料の窒化物など、窒素を含んだ材料と組み合わせて用いてもよい。
側壁絶縁層176は、ゲート絶縁層150と同様の材料を有することができる。
絶縁層180は、ゲート絶縁層150と同様の材料を有することができる。
導電層190には、ゲート電極層160と同様の材料を用いることができる。
導電層195には、ゲート電極層160と同様の材料を用いることができる。
次に、本実施の形態の半導体装置の製造方法について図4乃至図18を用いて説明する。なお、上記トランジスタの構成において説明した部分と重複する部分については、省略する。また、図6乃至図18に示すA1−A2方向は図1(A)、図1(B)に示すチャネル長方向と呼称する場合がある。また、図6乃至図18示すA3−A4方向は、図1(A)および図1(C)に示すチャネル幅方向と呼称する場合がある。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
従来のCVD法を利用した成膜装置は、成膜の際、反応のための原料ガス(プリカーサ)の1種または複数種がチャンバーに同時に供給される。ALD法を利用した成膜装置は、反応のためのプリカーサが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り替えて2種類以上のプリカーサを順番にチャンバーに供給し、複数種のプリカーサが混ざらないように第1のプリカーサの後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2のプリカーサを導入する。また、不活性ガスを導入する代わりに真空排気によって第1のプリカーサを排出した後、第2のプリカーサを導入することができる。
また、プラズマALD法により成膜することで、熱を用いたALD法(熱ALD法)に比べてさらに低温での成膜が可能となる。プラズマALD法は、例えば、100℃以下でも成膜速度を低下させずに成膜することができる。また、プラズマALD法では、N2をプラズマによりラジカル化することができるため、酸化物のみならず窒化物を成膜することができる。
図5(A)にALD法を利用する成膜装置の一例を示す。ALD法を利用する成膜装置は、成膜室(チャンバー1701)と、原料供給部1711a、原料供給部1711bと、流量制御器である高速バルブ1712a、高速バルブ1712bと、原料導入口1713a、原料導入口1713bと、原料排出口1714と、排気装置1715を有する。チャンバー1701内に設置される原料導入口1713a、原料導入口1713bは供給管やバルブを介して原料供給部1711a、原料供給部1711bとそれぞれ接続されており、原料排出口1714は、排出管やバルブや圧力調整器を介して排気装置1715と接続されている。
また、図5(A)に示す成膜装置を少なくとも一つ有するマルチチャンバーの製造装置の一例を図5(B)に示す。
まず、基板100上に絶縁層110を成膜する。絶縁層110は、プラズマCVD法、熱CVD法(MOCVD法、ALD法)、またはスパッタリング法等により、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化フッ化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよい。
続いて、絶縁層110上に、酸化物絶縁層121となる第1の酸化物絶縁膜、酸化物半導体層122となる酸化物半導体膜を成膜する。第1の酸化物絶縁膜、および酸化物半導体膜は、スパッタリング法、MOCVD法、PLD法などにより形成することができ、スパッタリング法を用いて形成することがより好ましい。スパッタリング法としては、RFスパッタリング法、DCスパッタリング法、ACスパッタリング法等を用いることができる。また、スパッタリング法において、対向ターゲット方式(対向電極方式、気相スパッタリング方式、VDSP(Vapor Depotion Sputtering)方式ともいう)により作成することにより、成膜時のプラズマダメージを低減することができる。
次に、酸化物半導体膜上にハードマスクとして用いる第1の導電膜を形成する。第1の導電膜は、スパッタリング法、化学気相堆積(CVD)法(有機金属化学気相堆積(MOCVD)法、メタル化学気相堆積法、原子層成膜(ALD)法あるいはプラズマ化学気相堆積(PECVD)法を含む。)、蒸着法、パルスレーザー堆積(PLD)法等を用いて形成することができる。
次に、第1の導電膜上にリソグラフィ工程によりレジストマスクを形成する。レジストマスクを形成する際に、当該レジストマスクを用いて、第1の導電膜を選択的にエッチングし、ハードマスクを形成する。続いて、当該ハードマスク上のレジストを除去後、酸化物半導体膜、第1の酸化物絶縁膜をそれぞれ選択的にエッチングし、酸化物半導体層122、酸化物絶縁層121を島状に形成する(図6参照)。なお、エッチング方法としては、ドライエッチング法を用いることができる。
次に、酸化物半導体層122、絶縁層110上に酸化物絶縁層123として用いられる酸化物絶縁層123aを成膜する(図7参照)。酸化物絶縁層123aは、酸化物半導体膜、第1の酸化物絶縁膜と同様の方法で成膜することができ、酸化物絶縁層123aは、酸化物半導体膜よりも電子親和力が小さくなるように材料を選択することができる。なお、酸化物絶縁層123aは、レジストマスクや、ゲート電極層160をマスクとして用いて加工してもよい。
次に、酸化物絶縁層123a上にゲート絶縁層150となる絶縁膜150aを形成する。なお、絶縁膜150aは、上記材料の積層であってもよい。絶縁膜150aは、スパッタリング法、CVD法(プラズマCVD法、MOCVD法、ALD法など)、MBE法、などを用いて形成することができる。また、絶縁膜150aは、絶縁層110と同様の方法を適宜用いて形成することができる。
次に、絶縁膜150a上にゲート電極層160となる導電膜160aを成膜する。(図8参照)。導電膜160aは、スパッタリング法やCVD法(プラズマCVD法、MOCVD法、ALD法など)、MBE法、蒸着法、めっき法などにより形成することができる。また、導電膜160aとしては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。
次に、導電膜160a上にリソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて、導電膜160aを選択的にエッチングし、ゲート電極層160を形成する。続いて、ゲート電極層160上のレジストを除去後、ゲート電極層160をマスクとして用いて、絶縁膜150aおよび酸化物絶縁層123aを選択的にエッチングし、ゲート絶縁層150および酸化物絶縁層123を形成する(図9参照)。
なお、ゲート電極層160、ゲート絶縁層150の形成方法は、上記方法に限定されない。例えば、溝部を設けた後、絶縁膜、導電膜を埋め込むことで形成してもよい。以下に説明する。
まず、酸化物絶縁層123上に後に絶縁層175となる第1の絶縁膜を成膜する。第1の絶縁膜は、絶縁層110と同様の材料、同様の方法で成膜することができる。
次に、第1の絶縁膜の平坦化処理を行い、絶縁層175bを形成する(図10参照)。平坦化処理は、CMP(Chemical Mechanical Polishing)法、ドライエッチング法、リフロー法などを用いて行うことができる。また、CMP法を用いて平坦化する場合には、第1の絶縁膜上に第1の絶縁膜と組成の異なる膜を導入することにより、CMP処理後の基板面内の絶縁層175bの膜厚を均一にすることができる。
次に、平坦化した絶縁層175b上にリソグラフィ工程によりレジストマスクを形成する。なお、当該絶縁層上に有機膜を塗布してから、あるいは、レジストマスク上に塗布してからリソグラフィ工程を行ってもよい。当該有機膜は、プロピレングリコールモノメチルエーテル、乳酸エチルなど、を有することができる。当該有機膜をもちいることで、露光時の反射防止効果のほか、レジストと膜との密着性の向上、解像性の向上などの効果を有する。当該有機膜は、他の工程にも用いることができる。
次に、平坦化処理を行う(図12参照)。平坦化処理は、CMP法、ドライエッチング法などを用いて行うことができる。平坦化処理は、絶縁膜150aが露出した時点で終了してもよいし、絶縁層175が露出した時点で終了してもよい。これにより、ゲート電極層160、絶縁層150bを形成することができる。
次に、絶縁層175、絶縁層150bをドライエッチング法によりエッチバック処理を行い、酸化物絶縁層123を露出させる。さらに、ゲート電極層160と重畳していない部分の酸化物絶縁層123をエッチングすることで、ゲート絶縁層150を形成することができる(図13参照)。なお、ゲート絶縁層150は、ゲート電極層の側壁に残してもよい。
次に、絶縁層110、酸化物半導体層122、ゲート電極層160上に、側壁絶縁層176となる第2の絶縁膜を形成する。当該第2の絶縁膜に対して、ドライエッチング法によりエッチング処理を行うことにより、ゲート電極層160、ゲート絶縁層150の側面と接する領域を有する側壁絶縁層176を形成する(図13参照)。
次に、絶縁層110、酸化物半導体層122、ゲート電極層160、側壁絶縁層176上に導電層166を成膜する。導電層166としては、コバルト(Co)、ニッケル(Ni)、白金(Pt)、バナジウム(V)、クロム(Cr)、パラジウム(Pd)などの金属材料を用いることができる。当該金属元素は、成膜後に加熱処理を行うことで、酸化物半導体層122および酸化物絶縁層123側に拡散する性質を有する。
図1に示すトランジスタ10と形状の異なるトランジスタ11について、図19を用いて説明する。
図1に示すトランジスタ10と形状の異なるトランジスタ12について、図21を用いて説明する。
導電層165には、ゲート電極層160と同様の材料を用いることができる。導電層165は、単層でもよいし、積層でもよい。
図22に示すトランジスタ10と形状の異なるトランジスタ13について、図22を用いて説明する。
絶縁層170には、酸素(O)、窒素(N)、フッ素(F)、アルミニウム(Al)、マグネシウム(Mg)、シリコン(Si)、ガリウム(Ga)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、ランタン(La)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)などを有することができる。酸化アルミニウム(AlOx)、酸化マグネシウム(MgOx)、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)、窒化シリコン(SiNx)、酸化ガリウム(GaOx)、酸化ゲルマニウム(GeOx)、酸化イットリウム(YOx)、酸化ジルコニウム(ZrOx)、酸化ランタン(LaOx)、酸化ネオジム(NdOx)、酸化ハフニウム(HfOx)および酸化タンタル(TaOx)を一種以上有することができる。
絶縁層172には、酸素(O)、窒素(N)、フッ素(F)、アルミニウム(Al)、マグネシウム(Mg)、シリコン(Si)、ガリウム(Ga)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、ランタン(La)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)などを有することができる。例えば、酸化アルミニウム(AlOx)、酸化マグネシウム(MgOx)、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)、窒化シリコン(SiNx)、酸化ガリウム(GaOx)、酸化ゲルマニウム(GeOx)、酸化イットリウム(YOx)、酸化ジルコニウム(ZrOx)、酸化ランタン(LaOx)、酸化ネオジム(NdOx)、酸化ハフニウム(HfOx)および酸化タンタル(TaOx)を一種以上含む絶縁膜を用いることができる。また、絶縁層172は上記材料の積層であってもよい。
トランジスタ13の作製方法の一部を、図23を用いて説明する。なお、トランジスタ10の作製方法と同様の部分については、当該説明を援用する。
酸化物半導体層122、側壁絶縁層176、ゲート電極層160上に絶縁層172を成膜する。絶縁層172は、有機金属気相成長法(MOCVD)法、原子層堆積(ALD:Atomic Layer Deposition)法で成膜したものを用いることが好ましい。これにより、酸化物半導体層122や、ゲート絶縁層150の損傷を抑えることができ、またゲート電極層の酸化を抑えることができる。
次に、絶縁層172上に、絶縁層170形成する。絶縁層170は単層としてもよいし、積層としてもよい。絶縁層170は、絶縁層110と同様の材料、方法などを用いて形成することができる。
なお、酸素を添加する処理は、絶縁層170を介した処理に限らず行ってもよい。酸素を添加する処理は、絶縁層110に行ってもよいし、第1の酸化物絶縁膜、酸化物絶縁層123に対して行ってもよい、その他の絶縁層に行ってもよい。添加する酸素として、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等のいずれか一以上を用いる。また、酸素を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ浸漬イオン注入法等がある。
<酸化物半導体の構造>
以下では、酸化物半導体の構造について説明する。
まずは、CAAC−OSについて説明する。
次に、nc−OSについて説明する。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
図29(A)に本発明の一態様の半導体装置の断面図を示す。図29(A)において、X1−X2方向はチャネル長方向、Y1−Y2方向はチャネル幅方向を示す。図29(A)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ2200を有し、上部に第2の半導体材料を用いたトランジスタ2100を有している。図29(A)では、第2の半導体材料を用いたトランジスタ2100として、先の実施の形態で例示したトランジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
上記構成において、トランジスタ2100やトランジスタ2200の電極を適宜接続することにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
図29(B)に示す回路図は、pチャネル型のトランジスタ2200とnチャネル型のトランジスタ2100を直列に接続し、且つそれぞれのゲートを接続した、いわゆるCMOSインバータの構成を示している。
また、図29(C)に示す回路図は、トランジスタ2100とトランジスタ2200のそれぞれのソースとドレインを接続した構成を示している。図29(A)において、X1−X2方向はチャネル長方向、Y1−Y2方向はチャネル幅方向を示す。このような構成とすることで、いわゆるCMOSアナログスイッチとして機能させることができる。
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶装置)の一例を図30に示す。
以下では、本発明の一態様に係る撮像装置について説明する。
撮像装置200が有する1つの画素211を複数の副画素212で構成し、それぞれの副画素212に特定の波長帯域の光を透過するフィルタ(カラーフィルタ)を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
本実施の形態では、上述の実施の形態で説明した酸化物半導体層を有したトランジスタ(OSトランジスタ)を適用可能な回路構成の一例について、図35乃至図38を用いて説明する。
本実施の形態では、上述の実施の形態で説明したOSトランジスタを有する回路を、複数有する半導体装置の一例について、図39乃至図42を用いて説明する。
<RFタグ>
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むRFタグについて、図43を用いて説明する。
本実施の形態では、先の実施の形態で説明した記憶装置を含むCPUについて説明する。
図44に示すCPUは、基板1190上に、ALU1191(ALU:Arithmetic logic unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1198、書き換え可能なROM1199、およびROMインターフェース1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、図44に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例えば、図44に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64ビットなどとすることができる。
図45は、レジスタ1196として用いることのできる記憶素子の回路図の一例である。記憶素子1200は、電源遮断で記憶データが揮発する回路1201と、電源遮断で記憶データが揮発しない回路1202と、スイッチ1203と、スイッチ1204と、論理素子1206と、容量素子1207と、選択機能を有する回路1220と、を有する。回路1202は、容量素子1208と、トランジスタ1209と、トランジスタ1210と、を有する。なお、記憶素子1200は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。
図46(A)は、本発明の一態様の表示装置の上面図であり、図46(B)は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図46(C)は、本発明の一態様の表示装置の画素に有機EL素子を適用する場合に用いることができる画素回路を説明するための回路図である。
また、画素の回路構成の一例を図46(B)に示す。ここでは、一例としてVA型液晶表示装置の画素に適用することができる画素回路を示す。
画素の回路構成の他の一例を図46(C)に示す。ここでは、有機EL素子を用いた表示装置の画素構造を示す。
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図49を用いて説明を行う。
図49に示す表示モジュール6000は、上部カバー6001と下部カバー6002との間に、FPC6003に接続されたタッチパネル6004、FPC6005に接続された表示パネル6006、バックライトユニット6007、フレーム6009、プリント基板6010、バッテリー6011を有する。なお、バックライトユニット6007、バッテリー6011、タッチパネル6004などは、設けられない場合もある。
本実施の形態では、本発明の一態様に係る半導体装置の使用例について説明する。
図50(A)に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図50(A)に示すパッケージは、本発明の一態様に係る半導体装置に相当するチップ1751が、ワイヤボンディング法により、インターポーザ1750上の端子1752と接続されている。端子1752は、インターポーザ1750のチップ1751がマウントされている面上に配置されている。そしてチップ1751はモールド樹脂1753によって封止されていてもよいが、各端子1752の一部が露出した状態で封止されるようにする。
本実施の形態では、本発明の一態様の電子機器及び照明装置について、図面を用いて説明する。
本発明の一態様の半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また本発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明装置を作製できる。
本実施の形態では、本発明の一態様に係る半導体装置を用いたRFタグの使用例について図54を用いながら説明する。
RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図54(A)参照)、乗り物類(自転車等、図54(B)参照)、包装用容器類(包装紙やボトル等、図54(C)参照)、記録媒体(DVDやビデオテープ等、図54(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各物品に取り付ける荷札(図54(E)、図54(F)参照)等に設けて使用することができる。
11 トランジスタ
12 トランジスタ
13 トランジスタ
20 表示装置
21 表示領域
22 周辺回路
24 表示装置
50 トランジスタ
52 トランジスタ
60 容量素子
62 容量素子
70 発光素子
80 液晶素子
100 基板
103 偏光板
105 保護基板
110 絶縁層
121 酸化物絶縁層
122 酸化物半導体層
123 酸化物絶縁層
125 低抵抗領域
127 低抵抗領域
150 ゲート絶縁層
150a 絶縁膜
150b 絶縁層
160 ゲート電極層
160a 導電膜
165 導電層
166 導電層
167 構成元素
168 導電層
169 構成元素
170 絶縁層
172 絶縁層
173 酸素
174 溝部
175 絶縁層
175b 絶縁層
176 側壁絶縁層
178 酸化防止膜
180 絶縁層
190 導電層
195 導電層
197 導電層
200 撮像装置
201 スイッチ
202 スイッチ
203 スイッチ
210 画素部
211 画素
212 副画素
212B 副画素
212G 副画素
212R 副画素
220 光電変換素子
230 画素回路
231 配線
247 配線
248 配線
249 配線
250 配線
253 配線
254 フィルタ
254B フィルタ
254G フィルタ
254R フィルタ
255 レンズ
256 光
257 配線
260 周辺回路
270 周辺回路
280 周辺回路
290 周辺回路
300 シリコン基板
310 層
320 層
330 層
340 層
351 トランジスタ
353 トランジスタ
360 フォトダイオード
361 アノード
362 カソード
363 低抵抗領域
365 フォトダイオード
366 半導体
367 半導体
368 半導体
370 プラグ
371 配線
372 配線
373 配線
374 配線
380 絶縁層
400 基板
402 保護基板
403 偏光板
410 導電層
415 導電層
418 遮光層
420 絶縁層
430 絶縁層
440 スペーサ
445 隔壁
450 EL層
460 着色層
470 接着層
473 接着層
474 接着層
475 接着層
476 接着層
480 導電層
490 液晶層
510 異方性導電層
530 光学調整層
601 プリカーサ
602 プリカーサ
700 基板
701 画素部
702 走査線駆動回路
703 走査線駆動回路
704 信号線駆動回路
710 容量配線
712 走査線
713 走査線
714 信号線
716 トランジスタ
717 トランジスタ
718 液晶素子
719 液晶素子
720 画素
721 スイッチング用トランジスタ
722 駆動用トランジスタ
723 容量素子
724 発光素子
725 信号線
726 走査線
727 電源線
728 共通電極
800 RFタグ
801 通信器
802 アンテナ
803 無線信号
804 アンテナ
805 整流回路
806 定電圧回路
807 復調回路
808 変調回路
809 論理回路
810 記憶回路
811 ROM
900 半導体装置
901 電源回路
902 回路
903 電圧生成回路
903A 電圧生成回路
903B 電圧生成回路
903C 電圧生成回路
904 回路
905 電圧生成回路
906 回路
911 トランジスタ
912 トランジスタ
912A トランジスタ
912B トランジスタ
921 制御回路
922 トランジスタ
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1200 記憶素子
1201 回路
1202 回路
1203 スイッチ
1204 スイッチ
1206 論理素子
1207 容量素子
1208 容量素子
1209 トランジスタ
1210 トランジスタ
1213 トランジスタ
1214 トランジスタ
1220 回路
1700 基板
1701 チャンバー
1702 ロード室
1703 前処理室
1704 チャンバー
1705 チャンバー
1706 アンロード室
1711a 原料供給部
1711b 原料供給部
1712a 高速バルブ
1712b 高速バルブ
1712c 高速バルブ
1712d 高速バルブ
1713a 原料導入口
1713b 原料導入口
1714 原料排出口
1715 排気装置
1716 基板ホルダ
1720 搬送室
1750 インターポーザ
1751 チップ
1752 端子
1753 モールド樹脂
1800 パネル
1801 プリント配線基板
1802 パッケージ
1803 FPC
1804 バッテリー
2100 トランジスタ
2200 トランジスタ
2201 絶縁体
2202 配線
2203 プラグ
2204 絶縁体
2205 配線
2207 絶縁体
2211 半導体基板
2212 絶縁体
2213 ゲート電極
2214 ゲート絶縁体
2215 ソース領域およびドレイン領域
2800 インバータ
2810 OSトランジスタ
2820 OSトランジスタ
2831 信号波形
2832 信号波形
2840 破線
2841 実線
2850 OSトランジスタ
2860 CMOSインバータ
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3200 トランジスタ
3300 トランジスタ
3400 容量素子
4000 RFタグ
6000 表示モジュール
6001 上部カバー
6002 下部カバー
6003 FPC
6004 タッチパネル
6005 FPC
6006 表示パネル
6007 バックライトユニット
6008 光源
6009 フレーム
6010 プリント基板
6011 バッテリー
7101 筐体
7102 筐体
7103 表示部
7104 表示部
7105 マイク
7106 スピーカー
7107 操作キー
7108 スタイラス
7302 筐体
7304 表示部
7311 操作ボタン
7312 操作ボタン
7313 接続端子
7321 バンド
7322 留め金
7501 筐体
7502 表示部
7503 操作ボタン
7504 外部接続ポート
7505 スピーカー
7506 マイク
7701 筐体
7702 筐体
7703 表示部
7704 操作キー
7705 レンズ
7706 接続部
7901 電柱
7902 表示部
8000 カメラ
8001 筐体
8002 表示部
8003 操作ボタン
8004 シャッターボタン
8005 結合部
8006 レンズ
8100 ファインダー
8101 筐体
8102 表示部
8103 ボタン
8121 筐体
8122 表示部
8123 キーボード
8124 ポインティングデバイス
8200 ヘッドマウントディスプレイ
8201 装着部
8202 レンズ
8203 本体
8204 表示部
8205 ケーブル
8206 バッテリー
9700 自動車
9701 車体
9702 車輪
9703 ダッシュボード
9704 ライト
9710 表示部
9711 表示部
9712 表示部
9713 表示部
9714 表示部
9715 表示部
9721 表示部
9722 表示部
9723 表示部
D1−D6 ダイオード
C1−C5 キャパシタ
INV インバータ
M1−M15 トランジスタ
C11−C17 キャパシタ
INV1−INV2 インバータ
I1 インダクタ
Claims (4)
- 基板上の第1絶縁層と、
前記第1絶縁層上の第1酸化物絶縁層と、
前記第1酸化物絶縁層上の酸化物半導体層と、
前記酸化物半導体層上に位置し、第2酸化物絶縁層及びゲート絶縁層を順に介して前記酸化物半導体層と重なるゲート電極層と、を有し、
チャネル長方向の断面において、
前記ゲート電極層と前記ゲート絶縁層と前記第2酸化物絶縁層とは、同じ長さを有し、
前記ゲート電極層の側面、前記ゲート絶縁層の側面及び前記第2酸化物絶縁層の側面に接する側壁絶縁層を有し、
前記酸化物半導体層の上面及び側面、並びに前記第1酸化物絶縁層の側面に接する第1領域を有し、
前記第1領域は、前記ゲート電極層及び前記側壁絶縁層と重ならない領域を有し、
前記第1領域は、合金を有し、
前記第1領域は、コバルト、ニッケル、バナジウム、パラジウムのいずれか一の元素と、チタン、ジルコニウム、ハフニウム、タンタルのいずれか一の元素と、を有すること、
を特徴とする半導体装置。 - 基板上の第1絶縁層と、
前記第1絶縁層上の第1酸化物絶縁層と、
前記第1酸化物絶縁層上の酸化物半導体層と、
前記酸化物半導体層上に位置し、第2酸化物絶縁層及びゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極層と、を有し、
チャネル長方向の断面において、
前記ゲート電極層と前記ゲート絶縁層と前記第2酸化物絶縁層とは、同じ長さを有し、
前記ゲート電極層の側面、前記ゲート絶縁層の側面及び前記第2酸化物絶縁層の側面に接する側壁絶縁層を有し、
前記ゲート電極層及び前記側壁絶縁層は、前記酸化物半導体層の一部と重なり、
前記酸化物半導体層上に接して第1導電層を成膜し、
前記第1導電層上に接して第2導電層を成膜し、
加熱処理を行うことにより、前記酸化物半導体層と前記第1導電層との間において、合金を形成すること、
を特徴とする半導体装置の作製方法。 - 請求項2において、
前記第1導電層は、コバルト、ニッケル、白金、バナジウム、クロム、またはパラジウムを有し、
前記第2導電層は、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、モリブデン、タングステン、ロジウム、イリジウム、またはコバルトを有すること、
を特徴とする半導体装置の作製方法。 - 請求項2または3において、
前記加熱処理は、450℃以上650℃以下で行うこと、
を特徴とする半導体装置の作製方法。
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