JP6717470B2 - Diamond semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、ＭＯＳＦＥＴ動作が可能なダイヤモンド半導体装置及びその製造方法に関する。 The present invention relates to a diamond semiconductor device capable of MOSFET operation and a manufacturing method thereof.
大電力向けの半導体装置としてパワーデバイスが広く用いられている。前記パワーデバイスとしては、ショットキーバリアダイオード、ＰＩＮダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が普及している。トランジスタとしては、ＪＦＥＴ（Junction FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）、ＢＪＴ（Bipolar Junction Transistor）なども存在するが、前記パワーデバイス用途では、前記ＭＯＳＦＥＴが最も広く普及している。また、前記ＩＧＢＴも前記ＭＯＳＦＥＴの構造を基本構造として構成される。 Power devices are widely used as semiconductor devices for high power. As the power device, a Schottky barrier diode, a PIN diode, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and an IGBT (Insulated Gate Bipolar Transistor) are widely used. As a transistor, there are JFET (Junction FET), MESFET (Metal Semiconductor FET), BJT (Bipolar Junction Transistor), and the like, but the MOSFET is most widely used for the power device application. Further, the IGBT also has the structure of the MOSFET as a basic structure.
前記ＭＯＳＦＥＴが広く普及している理由として、前記ＭＯＳＦＥＴがノーマリーオフ動作を実現しやすいことが挙げられる。前記ノーマリーオフの動作特性は、故障時にデバイスの暴走を防ぐだけではなく、オフ時の消費電力削減の観点から、前記パワーデバイスに特に要求される特性である。即ち、動作特性がノーマリーオンである前記パワーデバイス（例えば、前記ＪＦＥＴ、前記ＭＥＳＦＥＴ）では、デバイスが暴走した場合の安全性に問題があり、また、オフ時にも導通のための電力を消費していることから消費電力が大きくなる問題がある。 The reason why the MOSFET is widely used is that the MOSFET easily achieves normally-off operation. The normally-off operation characteristic is a characteristic particularly required for the power device from the viewpoint of not only preventing the device from running away at the time of failure but also reducing the power consumption when the device is off. That is, in the power device whose operating characteristic is normally-on (for example, the JFET and the MESFET), there is a problem in safety when the device is out of control, and power is consumed for conduction even when the device is off. Therefore, there is a problem that power consumption increases.
また、前記ＢＪＴでは、前記ノーマリーオフ動作を容易に実現できるものの、オンオフ動作を電流で制御することから、大電力制御を行うために高いゲート電流を必要とし、消費電力が大きくなる問題がある。この点、前記ＭＯＳＦＥＴでは、オンオフ動作を電圧で制御し、高いゲート電流を必要としないことから、消費電力を削減でき、更には大電力用途でも取扱い易いメリットもある。 Further, in the BJT, although the normally-off operation can be easily realized, since the on/off operation is controlled by the current, a high gate current is required for performing the large power control, and there is a problem that the power consumption becomes large. .. In this respect, the MOSFET has on-off operation controlled by a voltage and does not require a high gate current, so that power consumption can be reduced, and further, there is an advantage that it can be easily handled even in a high power application.
ところで、前記ＭＯＳＦＥＴを含め、前記パワーデバイス用の半導体装置としては、Ｓｉ半導体を用いて構成されるものが一般的であるが、近年、前記Ｓｉ半導体に代わりダイヤモンド半導体が注目されている。即ち、ダイヤモンドは、シリコンに対して、ワイドバンドギャップであり、更に融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性が高く、前記パワーデバイスの形成材料として、極めて高いポテンシャルを有している。 By the way, as a semiconductor device for the power device including the MOSFET, a semiconductor device using a Si semiconductor is generally used, but in recent years, a diamond semiconductor has been attracting attention instead of the Si semiconductor. That is, diamond has a wide bandgap with respect to silicon, and further has a high melting point, thermal conductivity, dielectric breakdown resistance, carrier velocity limit, hardness/elastic constant, chemical stability, and radiation resistance. It has an extremely high potential as a material for forming devices.
こうしたことから、前記ダイヤモンド半導体を用いた前記パワーデバイスの作製が種々試みられており、本発明者らは、前記ダイヤモンド半導体を用いた前記ＪＦＥＴ（非特許文献１参照）、前記ダイヤモンド半導体を用いた前記ＢＪＴ（非特許文献２参照）を提案している。
しかしながら、これらの提案における半導体装置は、動作特性が前記ノーマリーオンの半導体装置である。
For these reasons, various attempts have been made to manufacture the power device using the diamond semiconductor, and the present inventors have used the JFET using the diamond semiconductor (see Non-Patent Document 1) and the diamond semiconductor. The BJT (see Non-Patent Document 2) is proposed.
However, the semiconductor devices in these proposals are normally-on semiconductor devices with operating characteristics.
また、前記ノーマリーオフの半導体装置として、本発明者らは、前記ダイヤモンド半導体を用いた縦型ＭＯＳＦＥＴを提案している（特許文献１、図１１等参照）。この提案によれば、大電流化を目的としてδドーピング層（高濃度にボロンがドープされた層とドープされていない層の積層構造）をソース−ドレイン間に組み込み、またＭＯＳＦＥＴ自体を縦型に基板内に配設することで集積度を上げることができる。
しかしながら、この提案では、ダイヤモンド半導体装置を前記ＭＯＳＦＥＴとして動作させるための好適な素子構造については検討されておらず、前記ＭＯＳＦＥＴとして動作させる際に、チャネルとしての反転層を如何に形成して大きなドレイン電流を得るかについては更なる検討の余地を残す。
最も普及している、ゲート直下に前記反転層が形成される平面型ＭＯＳＦＥＴを前記ダイヤモンド半導体を用いて実現することができれば、大きなドレイン電流によるＭＯＳＦＥＴ動作が可能となり、実用化に向けた大きな前進となるが、前記ダイヤモンド半導体を用いて前記平面型ＭＯＳＦＥＴの作製に成功したとする報告例は、何ら存在しない状況である。
Further, as the normally-off semiconductor device, the present inventors have proposed a vertical MOSFET using the diamond semiconductor (see Patent Document 1, FIG. 11 and the like). According to this proposal, a δ-doping layer (a laminated structure of a layer heavily doped with boron and a layer not doped) is incorporated between the source and drain for the purpose of increasing the current, and the MOSFET itself is made vertical. By arranging it in the substrate, the degree of integration can be increased.
However, in this proposal, a suitable element structure for operating the diamond semiconductor device as the MOSFET has not been studied, and when operating as the MOSFET, how to form an inversion layer as a channel and a large drain There is room for further consideration as to whether to obtain the electric current.
If the most widespread planar MOSFET in which the inversion layer is formed just below the gate can be realized by using the diamond semiconductor, MOSFET operation with a large drain current becomes possible, which is a great step toward practical use. However, there is no reported example that the successful manufacture of the planar MOSFET using the diamond semiconductor does not exist.
本発明は、従来技術における前記諸問題を解決し、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能なダイヤモンド半導体装置及びその製造方法を提供することを課題とする。 SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned problems in the prior art and to provide a diamond semiconductor device capable of normally-off planar MOSFET operation with operating characteristics and a manufacturing method thereof.
本発明者は、前記課題を解決するため、鋭意検討を行い、以下の知見を得た。
これまで前記ダイヤモンド半導体を用いた前記平面型のＭＯＳＦＥＴを実現できていない理由としては、前記反転層が形成されるダイヤモンド半導体層とゲート絶縁膜との界面において、欠陥準位である界面準位が多くなりがちであることが考えられる。この界面準位が多い場合、ゲート電圧印加時に前記ゲート絶縁膜と接する前記ダイヤモンド半導体層に前記反転層（チャネル領域）を誘起することができず、また、チャネル移動度が低くなり前記反転層が高抵抗化する。
したがって、前記ダイヤモンド半導体を用いた前記平面型のＭＯＳＦＥＴを実現するためには、前記ダイヤモンド半導体層と前記ゲート絶縁膜との界面における界面準位密度をいかに低減させるかがカギとなる。
In order to solve the above-mentioned subject, the present inventor earnestly studied and obtained the following findings.
The reason why the planar MOSFET using the diamond semiconductor has not been realized so far is that the interface level, which is a defect level, is at the interface between the diamond semiconductor layer in which the inversion layer is formed and the gate insulating film. It is likely that there will be many. When this interface state is large, the inversion layer (channel region) cannot be induced in the diamond semiconductor layer that is in contact with the gate insulating film when a gate voltage is applied, and the channel mobility becomes low, so that the inversion layer is formed. Increase resistance.
Therefore, the key to realizing the planar MOSFET using the diamond semiconductor is how to reduce the interface state density at the interface between the diamond semiconductor layer and the gate insulating film.
そこで、本発明者は、前記ダイヤモンド半導体層の｛１１１｝面上に前記ゲート絶縁膜を形成することを思案した。即ち、｛１１１｝面では、最表面の炭素原子の未結合手が外方に１本出ている結晶構造を有することから、前記面上に前記ゲート絶縁膜を形成する際、前記ゲート絶縁膜の構成原子と前記未結合手とが余ることなく結合し易く、前記界面準位密度を低く抑えることができる。一方、｛１１１｝面以外の面では、最表面の炭素原子の未結合手が外方に２本以上出ている結晶構造を有することから、前記ゲート絶縁膜を形成する際に、前記ゲート絶縁膜の構成原子と前記未結合手との結合に前記未結合手の余りが発生し易く、前記界面準位が多く形成される原因となる。
このような理解に立ち、実際に前記ダイヤモンド半導体層の｛１１１｝面上に前記ゲート絶縁膜を形成させてダイヤモンド半導体装置を作製したところ、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作を確認することができた。
Therefore, the present inventor has thought of forming the gate insulating film on the {111} plane of the diamond semiconductor layer. That is, the {111} plane has a crystal structure in which one dangling bond of the carbon atom on the outermost surface is exposed to the outside, and therefore when the gate insulation film is formed on the plane, the gate insulation film is formed. The constituent atoms of 3 and the dangling bonds are easily bonded together without any excess, and the interface state density can be suppressed to a low level. On the other hand, the plane other than the {111} plane has a crystal structure in which two or more dangling bonds of the carbon atom on the outermost surface are exposed to the outside, so that the gate insulating film is formed when the gate insulating film is formed. The remainder of the dangling bonds is likely to occur in the bond between the constituent atoms of the film and the dangling bonds, which causes the formation of many interface states.
Based on such understanding, when the gate insulating film was actually formed on the {111} plane of the diamond semiconductor layer to fabricate a diamond semiconductor device, a planar MOSFET operation with normally-off operation characteristics was confirmed. I was able to.
本発明は、前記知見に基づくものであり、前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ ダイヤモンド基板と、前記ダイヤモンド基板上に配され、前記ダイヤモンド基板側と反対側の面に｛１１１｝面が形成されるとともに、ｐ型及びｎ型のいずれかの導電型とされる第１導電型ダイヤモンド半導体層と、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に配され、前記導電型が前記第１導電型ダイヤモンド半導体層と異なる第２導電型ダイヤモンド半導体層で形成されるソース領域と、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に前記ソース領域と離間して配され、前記第２導電型ダイヤモンド半導体層で形成されるドレイン領域と、全体又は一部が前記第１導電型ダイヤモンド半導体層の｛１１１｝面上に配され、かつ、上面視で少なくとも前記ソース領域と前記ドレイン領域との間に配されるゲート絶縁膜と、前記ソース領域上に配されるソース電極と、前記ドレイン領域上に配されるドレイン電極と、前記ゲート絶縁膜上に配されるゲート電極と、を有し、ノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能とされることを特徴とするダイヤモンド半導体装置。
＜２＞ 第１導電型ダイヤモンド半導体層のダイヤモンド基板側と反対側の面が、階段状に傾斜する傾斜面として前記傾斜面の傾斜方向に沿って｛１１１｝面を有するテラス面とステップとが交互に形成される面とされ、上面視で前記ステップのエッジ方向に対する前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線の延在方向が平行及び斜めのいずれかの方向とされ、かつ、前記ソース領域及び前記ドレイン領域の少なくとも一部が１つの前記テラス面上に配される前記＜１＞に記載のダイヤモンド半導体装置。
＜３＞ ゲート絶縁膜の形成材料が、Ａｌ２Ｏ３である前記＜１＞から＜２＞のいずれかに記載のダイヤモンド半導体装置。
＜４＞ 第１導電型ダイヤモンド半導体層とゲート絶縁膜とが、酸素原子を介して接合される前記＜１＞から＜３＞のいずれかに記載のダイヤモンド半導体装置。
＜５＞ ダイヤモンド基板が、｛１１１｝面を主面とするオフ角を備える前記＜１＞から＜４＞のいずれかに記載のダイヤモンド半導体装置。
＜６＞ 前記＜１＞から＜５＞のいずれかに記載のダイヤモンド半導体装置の製造方法であり、ダイヤモンド基板上に、前記ダイヤモンド基板側と反対側の面が｛１１１｝面を有し、ｐ型及びｎ型のいずれかの導電型を有する第１導電型ダイヤモンド半導体層を形成する第１導電型ダイヤモンド半導体層形成工程と、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に、前記導電型が前記第１導電型ダイヤモンド半導体層と異なる第２導電型ダイヤモンド半導体層で形成されるソース領域を形成するソース領域形成工程と、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に前記ソース領域と離間して前記第２導電型ダイヤモンド半導体層で形成されるドレイン領域を形成するドレイン領域形成工程と、全体又は一部が前記第１導電型ダイヤモンド半導体層の｛１１１｝面上に配され、かつ、上面視で少なくとも前記ソース領域と前記ドレイン領域との間に配されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ソース領域上にソース電極を形成するソース電極形成工程と、前記ドレイン領域上にドレイン電極を形成するドレイン電極形成工程と、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とするダイヤモンド半導体装置の製造方法。
＜７＞ 第１導電型ダイヤモンド半導体層形成工程が、第１導電型ダイヤモンド半導体層のダイヤモンド基板側と反対側の面が、階段状に傾斜する傾斜面として前記傾斜面の傾斜方向に沿って｛１１１｝面を有するテラス面とステップとが交互に形成される面となるように前記第１導電型ダイヤモンド半導体層を形成する工程であり、ソース領域形成工程及びドレイン領域形成工程が、上面視で前記ステップのエッジ方向に対する前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線の延在方向が平行及び斜めのいずれかの方向とされ、かつ、前記ソース領域及び前記ドレイン領域の少なくとも一部が１つの前記テラス面上に配されるように前記ソース領域及び前記ドレイン領域を形成する工程である前記＜６＞に記載のダイヤモンド半導体装置の製造方法。
＜８＞ ゲート絶縁膜形成工程が、ゲート絶縁膜形成の前処理として、形成された第１導電型ダイヤモンド半導体層に対し加水雰囲気中で加熱し、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される最表面の炭素原子にＯＨ基を導入する終端処理を含む前記＜６＞から＜７＞のいずれかに記載のダイヤモンド半導体装置の製造方法。
＜９＞ ゲート絶縁膜形成工程が、ゲート絶縁膜形成材料にＡｌ２Ｏ３を用いる工程である前記＜６＞から＜８＞のいずれかに記載のダイヤモンド半導体装置の製造方法。
＜１０＞ 第１導電型ダイヤモンド半導体層形成工程が、｛１１１｝面を主面とするオフ角を備えるダイヤモンド基板上に第１導電型ダイヤモンド半導体層の形成材料を堆積させる工程である前記＜６＞から＜９＞のいずれかに記載のダイヤモンド半導体装置の製造方法。
The present invention is based on the above findings, and means for solving the above problems are as follows. That is,
<1> A diamond substrate and a {111} plane formed on the diamond substrate and on the surface opposite to the diamond substrate, and having a conductivity type of either p-type or n-type. a first conductivity-type diamond semiconductor layer, the {111} plane of a first conductivity type diamond semiconductor layer is disposed on the plane formed, the second conductivity type diamond the conductivity type different from the first conductivity type diamond semiconductor layer A source region formed of a semiconductor layer and a surface of the first conductivity type diamond semiconductor layer on which the {111} plane is formed are spaced apart from the source region and are formed of the second conductivity type diamond semiconductor layer. And a gate which is wholly or partially disposed on the {111} plane of the first conductivity type diamond semiconductor layer and which is disposed at least between the source region and the drain region in a top view. an insulating film, a source electrode disposed on said source region, a drain electrode disposed on the drain region, have a, a gate electrode disposed on the gate insulating film, a normally-off plane Type semiconductor device capable of performing a MOSFET operation .
<2> The surface of the first conductivity type diamond semiconductor layer on the side opposite to the diamond substrate side has a terrace surface having a {111} plane along the inclination direction of the inclined surface as a stepwise inclined surface and a step. The surfaces are alternately formed, and the extending direction of the line connecting the source region and the drain region with the shortest distance to the edge direction of the step in a top view is either parallel or oblique, The diamond semiconductor device according to <1>, wherein at least a part of the source region and the drain region is arranged on one terrace surface.
<3> The diamond semiconductor device according to any one of <1> to <2>, wherein the material for forming the gate insulating film is Al 2 O 3 .
<4> The diamond semiconductor device according to any one of <1> to <3>, wherein the first-conductivity-type diamond semiconductor layer and the gate insulating film are bonded to each other through oxygen atoms.
<5> The diamond semiconductor device according to any one of <1> to <4>, wherein the diamond substrate has an off angle having a {111} plane as a main surface.
<6> The method for manufacturing a diamond semiconductor device according to any one of <1> to <5> , wherein a surface opposite to the diamond substrate has a {111} plane on a diamond substrate, and p Conductivity type diamond semiconductor layer forming step of forming a first conductivity type diamond semiconductor layer having either conductivity type or n-type conductivity, and a {111} plane of the first conductivity type diamond semiconductor layer is formed. A source region forming step of forming on the surface a source region formed of a second conductivity type diamond semiconductor layer having a conductivity type different from that of the first conductivity type diamond semiconductor layer; A drain region forming step of forming a drain region formed of the second conductivity type diamond semiconductor layer on the surface on which the 111 plane is formed, separated from the source region, and entirely or partially of the first conductivity type. A gate insulating film forming step of forming a gate insulating film so as to be arranged on the {111} plane of the diamond semiconductor layer and at least between the source region and the drain region in a top view; A source electrode forming step of forming a source electrode on the region, a drain electrode forming step of forming a drain electrode on the drain region, and a gate electrode forming step of forming a gate electrode on the gate insulating film. A method for manufacturing a diamond semiconductor device, comprising:
<7> In the step of forming the first conductivity type diamond semiconductor layer, the surface of the first conductivity type diamond semiconductor layer opposite to the diamond substrate side is an inclined surface inclined stepwise along the inclination direction of the inclined surface { The step of forming the first conductivity type diamond semiconductor layer so that the terrace surface having the 111 plane and the step are alternately formed, and the source region forming step and the drain region forming step are top views. The extending direction of the line connecting the source region and the drain region with the shortest distance to the edge direction of the step is either parallel or oblique, and at least one of the source region and the drain region. The method for manufacturing a diamond semiconductor device according to <6>, which is a step of forming the source region and the drain region so that a portion is arranged on one terrace surface.
<8> In the gate insulating film forming step, as a pretreatment for forming the gate insulating film, the formed first conductivity type diamond semiconductor layer is heated in a water atmosphere to form {111} of the first conductivity type diamond semiconductor layer. The method for manufacturing a diamond semiconductor device according to any one of <6> to <7>, which includes a terminating treatment of introducing an OH group into the carbon atom on the outermost surface on which the surface is formed.
<9> The method for manufacturing a diamond semiconductor device according to any one of <6> to <8>, wherein the gate insulating film forming step is a step of using Al 2 O 3 as a gate insulating film forming material.
<10> The first conductivity type diamond semiconductor layer forming step is a step of depositing a material for forming a first conductivity type diamond semiconductor layer on a diamond substrate having an off angle with a {111} plane as a main surface. The manufacturing method of the diamond semiconductor device as described in any one of <> to <9>.
本発明によれば、従来技術における前記諸問題を解決することができ、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能なダイヤモンド半導体装置及びその製造方法を提供することができる。 According to the present invention, it is possible to provide the diamond semiconductor device which can solve the above-mentioned problems in the prior art, and which can operate a planar MOSFET with normally-off operating characteristics, and a manufacturing method thereof.
（ダイヤモンド半導体装置及びその製造方法）
本発明のダイヤモンド半導体装置の実施形態を図面を参照しつつ説明する。また、併せて、本発明のダイヤモンド半導体装置の製造方法を前記実施形態に係るダイヤモンド半導体装置を構成する各部の製造方法として説明する。
(Diamond semiconductor device and manufacturing method thereof)
An embodiment of a diamond semiconductor device of the present invention will be described with reference to the drawings. In addition, the method for manufacturing the diamond semiconductor device of the present invention will be described as a method for manufacturing each part constituting the diamond semiconductor device according to the above embodiment.
図１に本発明のダイヤモンド半導体装置の一実施形態を示す。なお、図１は、本発明の一実施形態に係るダイヤモンド半導体装置の断面構造を示す説明図である。また、このダイヤモンド半導体装置は、動作特性がノーマリーオフの代表的な平面型ＭＯＳＦＥＴのデバイス構造と同様の構造で前記ダイヤモンド半導体装置を構成した例に係る。 FIG. 1 shows an embodiment of the diamond semiconductor device of the present invention. 1. FIG. 1 is an explanatory diagram showing the cross-sectional structure of the diamond semiconductor device according to the embodiment of the present invention. Further, this diamond semiconductor device relates to an example in which the diamond semiconductor device has a structure similar to the device structure of a typical planar MOSFET whose operating characteristics are normally off.
該図１に示すように、ダイヤモンド半導体装置１０は、ダイヤモンド基板１と、第１導電型ダイヤモンド半導体層２と、ソース領域３ａと、ドレイン領域３ｂと、ゲート絶縁膜４と、ソース電極５ａと、ドレイン電極５ｂと、ゲート電極５ｃとを有する。 As shown in FIG. 1, a diamond semiconductor device 10 includes a diamond substrate 1, a first conductivity type diamond semiconductor layer 2, a source region 3a, a drain region 3b, a gate insulating film 4, and a source electrode 5a. It has a drain electrode 5b and a gate electrode 5c.
ダイヤモンド基板１としては、ダイヤモンド製の基板であり、公知の製造方法により製造される。本例では、ダイヤモンド基板１として｛１１１｝面を主面とするオフ角を備えたものを用いている。このようなオフ角としては、基板材料を所定のオフ方向で１°〜５°程度の微傾斜を与えてオフすることで得られる。 The diamond substrate 1 is a diamond substrate and is manufactured by a known manufacturing method. In this example, a diamond substrate 1 having an off angle with a {111} plane as the main surface is used. Such an off angle can be obtained by turning off the substrate material by giving a slight inclination of about 1° to 5° in a predetermined off direction.
第１導電型ダイヤモンド半導体層２は、ダイヤモンド基板１上に配され、ダイヤモンド基板１側と反対側の面に｛１１１｝面が形成されるとともに、ｐ型及びｎ型のいずれかの導電型とされる。
｛１１１｝面では、最表面の炭素原子の未結合手が外方に１本出ている結晶構造を有することから、この面上にゲート絶縁膜４を形成する際、ゲート絶縁膜４の構成原子と前記未結合手とが余ることなく結合し易く、ゲート絶縁膜形成時に発生する界面準位の密度を低く抑えることができる。
The first conductivity type diamond semiconductor layer 2 is disposed on the diamond substrate 1, has a {111} plane formed on the surface opposite to the diamond substrate 1 side, and has a conductivity type of either p type or n type. To be done.
Since the {111} plane has a crystal structure in which one dangling bond of the carbon atom on the outermost surface is exposed to the outside, when the gate insulating film 4 is formed on this plane, the structure of the gate insulating film 4 is The atoms and the dangling bonds are easily bonded to each other without any excess, and the density of interface states generated during the formation of the gate insulating film can be suppressed low.
第１導電型ダイヤモンド半導体層２としては、ダイヤモンド中にｐ型不純物物質及びｎ型不純物物質のいずれかの不純物物質を導入することで、前記導電型とされる。
前記ｐ型不純物物質としては、特に制限はなく公知のものが適用でき、代表的には、ボロンが挙げられる。また、前記ｎ型不純物物質としても、特に制限はなく公知のものが適用でき、代表的には、リンが挙げられる。
第１導電型ダイヤモンド半導体層２中の前記不純物物質の密度としては、特に制限はないが、好適なＭＯＳＦＥＴ動作を得る観点から、第１導電型ダイヤモンド半導体層２をｐ型ダイヤモンド半導体層とする場合、１×１０１５ｃｍ−３〜２×１０１８ｃｍ−３程度が好ましく、前記第１導電型ダイヤモンド半導体層２をｎ型ダイヤモンド半導体層とする場合も、１×１０１５ｃｍ−３〜２×１０１８ｃｍ−３程度が好ましい。
また、第１導電型ダイヤモンド半導体層２の厚みとしては、特に制限はないが、好適なＭＯＳＦＥＴ動作を得る観点から、１μｍ〜２０μｍ程度が好ましい。
The first conductivity type diamond semiconductor layer 2 has the conductivity type by introducing an impurity substance of either a p-type impurity substance or an n-type impurity substance into diamond.
The p-type impurity substance is not particularly limited, and known substances can be applied, and typically, boron can be used. The n-type impurity substance is not particularly limited, and known substances can be used, and typically, phosphorus is used.
The density of the impurity substance in the first conductivity type diamond semiconductor layer 2 is not particularly limited, but in the case where the first conductivity type diamond semiconductor layer 2 is a p-type diamond semiconductor layer from the viewpoint of obtaining a suitable MOSFET operation. 1×10 15 cm −3 to 2×10 18 cm −3 is preferable, and when the first conductivity type diamond semiconductor layer 2 is an n-type diamond semiconductor layer, 1×10 15 cm −3 to 2× It is preferably about 10 18 cm −3 .
The thickness of the first conductivity type diamond semiconductor layer 2 is not particularly limited, but is preferably about 1 μm to 20 μm from the viewpoint of obtaining a suitable MOSFET operation.
第１導電型ダイヤモンド半導体層２の形成方法としては、特に制限はなく、例えば、プラズマ気相堆積法により形成することができる。
前記プラズマ気相堆積法による典型的な形成条件としては、第１導電型ダイヤモンド半導体層２をｐ型ダイヤモンド半導体層として形成する場合、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．１ｓｃｃｍ〜２．０ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；０．０１体積％）の流量を０．０２ｓｃｃｍ〜１．０ｓｃｃｍ〜としてプラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置プラズマ投入電力を１，２００Ｗ、圧力条件を５０Ｔｏｒｒ及び成膜時間を０．５時間〜５時間とすることが挙げられる。
また、第１導電型ダイヤモンド半導体層２をｎ型ダイヤモンド半導体層として形成する場合、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を２ｓｃｃｍ〜４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；０．１体積％）の流量を０．１ｓｃｃｍ〜２ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を３，６００Ｗ、圧力条件を１５０Ｔｏｒｒ及び成膜時間を１時間〜４時間とすることが挙げられる。
The method for forming the first conductivity type diamond semiconductor layer 2 is not particularly limited, and for example, it can be formed by the plasma vapor deposition method.
Typical formation conditions by the plasma vapor deposition method include hydrogen gas, methane gas, and trimethylboron gas that imparts p-type conductivity when the first conductivity-type diamond semiconductor layer 2 is formed as a p-type diamond semiconductor layer. As a raw material, the flow rate of the hydrogen gas is 399 sccm, the flow rate of the methane gas is 0.1 sccm to 2.0 sccm, and the flow rate of the hydrogen dilution gas of trimethylboron (content rate of the trimethylboron; 0.01% by volume) is 0. 0.02 sccm to 1.0 sccm and introduced into the plasma vapor deposition apparatus, the plasma vapor deposition apparatus plasma input power is 1,200 W, the pressure condition is 50 Torr, and the film formation time is 0.5 hours to 5 hours. There are things to do.
When the first conductivity type diamond semiconductor layer 2 is formed as an n-type diamond semiconductor layer, hydrogen gas, methane gas and phosphine gas that imparts n-type conductivity are used as raw materials, and the flow rate of the hydrogen gas is 996 sccm and the methane gas is Of 2 sccm to 4 sccm, and the hydrogen diluting gas of the phosphine (content rate of the phosphine; 0.1 vol %) is set to 0.1 sccm to 2 sccm and introduced into the plasma vapor deposition apparatus, respectively. The plasma input power of the phase deposition apparatus is 3,600 W, the pressure condition is 150 Torr, and the film formation time is 1 to 4 hours.
第１導電型ダイヤモンド半導体層２としては、｛１１１｝面を主面とするオフ角を備えるダイヤモンド基板１上に形成材料を一様に堆積させることで、ダイヤモンド基板１の表面性状に倣い、ダイヤモンド基板１側と反対側の面に｛１１１｝面が形成される。この様子を図２に示す。なお、図２は、第１導電型ダイヤモンド半導体層２の上面及び側面を概略的に示した図である。 As the first-conductivity-type diamond semiconductor layer 2, by uniformly depositing a forming material on the diamond substrate 1 having an off angle with the {111} plane as the main surface, the diamond can follow the surface texture of the diamond substrate 1. A {111} plane is formed on the surface opposite to the substrate 1 side. This state is shown in FIG. Note that FIG. 2 is a diagram schematically showing the upper surface and the side surface of the first conductivity type diamond semiconductor layer 2.
該図２に示すように、第１導電型ダイヤモンド半導体層２のダイヤモンド基板１側と反対側の面（表面）が、階段状に傾斜する傾斜面として前記傾斜面の傾斜方向に沿って｛１１１｝面を有するテラス面１１とステップ１２とが交互に形成される面とされる。
ステップ１２の段差面における結晶方位としては、特殊な条件で形成される場合を除き、｛１１１｝面以外とされ、後に第１導電型ダイヤモンド半導体層２の表面上にゲート絶縁膜４を形成する際の界面準位密度の増大及びこれに伴う反転層におけるキャリア移動度の低下を招く。そのため、第１導電型ダイヤモンド半導体層２の表面全体が｛１１１｝面とされることが理想的であるが、実用的には、｛１１１｝面の形成に伴うオフ処理において、テラス面１１とステップ１２とが形成されることが常態である。第１導電型ダイヤモンド半導体層２の表面がテラス面１１とステップ１２とで構成される場合の好適な処理については、後に、図３〜図５を参照する形で説明する。
なお、本実施形態では、｛１１１｝面を主面とするオフ角を備えるダイヤモンド基板１上に第１導電型ダイヤモンド半導体層２を形成することで、表面にダイヤモンド基板１の表面性状に倣った｛１１１｝面を形成することとしたが、ダイヤモンド基板上に第１導電型ダイヤモンド半導体層を形成した状態でダイヤモンド基板１に対するオフ処理と同様のオフ処理を行い、前記第１導電型ダイヤモンド半導体層表面に｛１１１｝面を形成してもよい。
As shown in FIG. 2, a surface (surface) of the first conductivity type diamond semiconductor layer 2 on the side opposite to the diamond substrate 1 side is an inclined surface inclined stepwise along the inclination direction of the inclined surface {111. The terrace surface 11 having the} surface and the step 12 are alternately formed.
The crystal orientation on the step surface in step 12 is other than the {111} plane unless formed under special conditions, and the gate insulating film 4 is later formed on the surface of the first conductivity type diamond semiconductor layer 2. In this case, the interface state density increases and the carrier mobility in the inversion layer decreases accordingly. Therefore, it is ideal that the entire surface of the first-conductivity-type diamond semiconductor layer 2 is the {111} plane, but practically, it is not necessary to form the terrace surface 11 and the terrace surface 11 in the off treatment accompanied by the formation of the {111} plane. It is normal that steps 12 and 12 are formed. A suitable process when the surface of the first conductivity type diamond semiconductor layer 2 is composed of the terrace surface 11 and the step 12 will be described later with reference to FIGS. 3 to 5.
In the present embodiment, the first conductivity type diamond semiconductor layer 2 is formed on the diamond substrate 1 having an off angle with the {111} plane as the main surface, so that the surface follows the surface texture of the diamond substrate 1. Although the {111} plane is formed, the same off treatment as the off treatment for the diamond substrate 1 is performed in a state where the first conductivity type diamond semiconductor layer is formed on the diamond substrate to obtain the first conductivity type diamond semiconductor layer. A {111} plane may be formed on the surface.
ソース領域３ａは、第１導電型ダイヤモンド半導体層２の｛１１１｝面が形成される面上に配され（図１参照）、前記導電型が第１導電型ダイヤモンド半導体層２と異なる第２ダイヤモンド半導体層で形成される。
また、ドレイン領域３ｂは、第１導電型ダイヤモンド半導体層２の｛１１１｝面が形成される面上にソース領域３ａと離間して配され（図１参照）、前記第２ダイヤモンド半導体層で形成される。
これらソース領域３ａ及びドレイン領域３ｂ中の前記不純物物質の密度としては、特に制限はないが、好適なＭＯＳＦＥＴ動作を得る観点から、これら領域をｐ型の導電型で形成する場合、１×１０１９ｃｍ−３〜２×１０２１ｃｍ−３程度が好ましく、ｎ型の導電型で形成する場合も、１×１０１９ｃｍ−３〜２×１０２１ｃｍ−３程度が好ましい。
また、これらソース領域３ａ及びドレイン領域３ｂの厚みとしては、特に制限はないが、好適なＭＯＳＦＥＴ動作を得る観点から、１０ｎｍ〜１００ｎｍ程度が好ましい。
The source region 3a is disposed on the surface of the first conductivity type diamond semiconductor layer 2 on which the {111} plane is formed (see FIG. 1), and the second conductivity is different from that of the first conductivity type diamond semiconductor layer 2. It is formed of a semiconductor layer.
The drain region 3b is formed on the surface of the first conductivity type diamond semiconductor layer 2 on which the {111} plane is formed so as to be separated from the source region 3a (see FIG. 1), and is formed of the second diamond semiconductor layer. To be done.
The density of the impurity substance in the source region 3a and the drain region 3b is not particularly limited, but from the viewpoint of obtaining a suitable MOSFET operation, when these regions are formed of p-type conductivity type, 1×10 19 is formed. It is preferably about cm −3 to 2×10 21 cm −3, and is preferably about 1×10 19 cm −3 to 2×10 21 cm −3 even when the n-type conductivity type is used.
The thickness of the source region 3a and the drain region 3b is not particularly limited, but is preferably about 10 nm to 100 nm from the viewpoint of obtaining a suitable MOSFET operation.
ソース領域３ａ及びドレイン領域３ｂの形成方法としては、特に制限はなく、例えば、第１導電型ダイヤモンド半導体層２上に前記第２導電型ダイヤモンド半導体層を形成後、この前記第２ダイヤモンド半導体層を公知のリソグラフィ加工により目的の形状に加工して形成する方法が挙げられる。 The method of forming the source region 3a and the drain region 3b is not particularly limited, and for example, after the second conductivity type diamond semiconductor layer is formed on the first conductivity type diamond semiconductor layer 2, the second diamond semiconductor layer is formed. A known method is a method of forming into a desired shape by lithographic processing.
加工対象となる前記第２導電型ダイヤモンド半導体層としては、ダイヤモンド中に前記ｐ型不純物物質及び前記ｎ型不純物物質のいずれかの不純物物質を導入することで、第１導電型ダイヤモンド半導体層２と異なる導電型とされる。
前記第２導電型ダイヤモンド半導体層の形成方法としては、特に制限はなく、第１導電型ダイヤモンド半導体層２と同様、前記プラズマ気相堆積法により形成することができる。
前記プラズマ気相堆積法による前記第２導電型ダイヤモンド半導体層の典型的な形成条件としては、前記第２導電型ダイヤモンド半導体層をｐ型ダイヤモンド半導体層として形成する場合、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．１ｓｃｃｍ〜２．０ｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．０２ｓｃｃｍ〜１．０ｓｃｃｍ〜としてプラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置プラズマ投入電力を１，２００Ｗ、圧力条件を５０Ｔｏｒｒ及び成膜時間を０．１時間〜２時間とすることが挙げられる。
また、前記第２導電型ダイヤモンド半導体層をｎ型ダイヤモンド半導体層として形成する場合、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を４００ｓｃｃｍ、前記メタンガスの流量を０．０１ｓｃｃｍ〜０．１ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；５０体積％）の流量を０．１ｓｃｃｍ〜４ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を７５０Ｗ、圧力条件を７５Ｔｏｒｒ及び成膜時間を０．５時間〜２時間とすることが挙げられる。
As the second conductivity type diamond semiconductor layer to be processed, the first conductivity type diamond semiconductor layer 2 is obtained by introducing one of the p-type impurity material and the n-type impurity material into diamond. Different conductivity types.
The method for forming the second conductivity type diamond semiconductor layer is not particularly limited, and like the first conductivity type diamond semiconductor layer 2, it can be formed by the plasma vapor deposition method.
Typical conditions for forming the second conductivity type diamond semiconductor layer by the plasma vapor deposition method include hydrogen gas, methane gas and p type gas when the second conductivity type diamond semiconductor layer is formed as a p type diamond semiconductor layer. Is used as a raw material, the flow rate of the hydrogen gas is 399 sccm, the flow rate of the methane gas is 0.1 sccm to 2.0 ccm, and the hydrogen dilution gas of the trimethylboron (content rate of the trimethylboron: 1 (Volume %) flow rate is 0.02 sccm to 1.0 sccm and introduced into the plasma vapor deposition apparatus, the plasma vapor deposition apparatus plasma input power is 1,200 W, the pressure condition is 50 Torr, and the film formation time is 0. It may be 1 hour to 2 hours.
When the second conductivity type diamond semiconductor layer is formed as an n-type diamond semiconductor layer, hydrogen gas, methane gas, and phosphine gas that imparts n-type conductivity are used as raw materials, the flow rate of the hydrogen gas is 400 sccm, and the methane gas is Flow rate of 0.01 sccm to 0.1 sccm, and the hydrogen diluting gas of the phosphine (content rate of the phosphine; 50% by volume) is set to 0.1 sccm to 4 sccm and introduced into the plasma vapor deposition apparatus. The plasma input power of the plasma vapor deposition apparatus is 750 W, the pressure condition is 75 Torr, and the film formation time is 0.5 hours to 2 hours.
第１導電型ダイヤモンド半導体層２表面にテラス面１１とステップ１２とが交互に形成されることと関連し、ソース領域３ａ及びドレイン領域３ｂの好適な形成位置について図３〜図５を参照しつつ説明する。なお、図３〜図５は、第１導電型ダイヤモンド半導体層２表面上におけるソース領域３ａ及びドレイン領域３ｂの形成位置を示す上面図（１）〜（３）である。 Regarding the preferable formation positions of the source region 3a and the drain region 3b in relation to the terrace surface 11 and the step 12 being alternately formed on the surface of the first conductivity type diamond semiconductor layer 2, referring to FIGS. explain. 3 to 5 are top views (1) to (3) showing the formation positions of the source region 3a and the drain region 3b on the surface of the first conductivity type diamond semiconductor layer 2.
ステップ１２の段差面が｛１１１｝面以外の結晶方位を有すると、ステップ１２の位置でゲート絶縁膜４を形成する際の界面準位密度の増大し、また、これに伴う反転層におけるキャリア移動度の低下を招く原因となる。即ち、｛１１１｝面以外の面では、最表面の炭素原子の未結合手が２本以上出る構造となり、ゲート絶縁膜４の構成原子と前記未結合手との結合に前記未結合手の余りが発生し易く、前記界面準位が多く形成される原因となる。この界面準位は、ソース領域３ａとドレイン領域３ｂとの間に形成される反転層（チャネル層）を走行するキャリアの移動を阻害する因子となる。
そのため、図３に示す例では、上面視でステップ１２のエッジ方向（前記階段状の第１導電型ダイヤモンド半導体層２における傾斜方向と略直交する方向）に対するソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線の延在方向が斜め方向とされ、かつ、ソース領域３ａ及びドレイン領域３ｂの少なくとも一部が１つのテラス面１１上に配されるように、ソース領域３ａ及びドレイン領域３ｂが形成される。
このようにソース領域３ａ及びドレイン領域３ｂを形成すると、ステップ１２を跨がずに、キャリアがソース領域３ａからドレイン領域３ｂに移動する経路を部分的に確保することができ、第１導電型ダイヤモンド半導体層２表面にステップ１２が形成される場合の不都合を軽減することができる。
If the step plane of step 12 has a crystal orientation other than the {111} plane, the interface state density when forming the gate insulating film 4 at the position of step 12 increases, and the carrier migration in the inversion layer accompanying this increases. It causes a decrease in the degree. That is, in the planes other than the {111} plane, two or more dangling bonds of carbon atoms on the outermost surface are formed, and the remaining dangling bonds are bonded to the constituent atoms of the gate insulating film 4 and the dangling bonds. Is likely to occur, which causes the formation of many interface states. This interface state becomes a factor that hinders the movement of carriers traveling in the inversion layer (channel layer) formed between the source region 3a and the drain region 3b.
Therefore, in the example shown in FIG. 3, between the source region 3a and the drain region 3b with respect to the edge direction of step 12 (direction substantially orthogonal to the tilt direction in the step-like first conductivity type diamond semiconductor layer 2) in a top view. Of the source region 3a and the drain region 3b such that the extending direction of the line connecting the shortest distance is an oblique direction and at least a part of the source region 3a and the drain region 3b are arranged on one terrace surface 11. Is formed.
By forming the source region 3a and the drain region 3b in this way, it is possible to partially secure a path for carriers to move from the source region 3a to the drain region 3b without straddling the step 12, and thus the diamond of the first conductivity type is formed. The inconvenience caused when the step 12 is formed on the surface of the semiconductor layer 2 can be reduced.
ここで、ステップ１２のエッジ方向とソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線との成す角θとしては、小さい程、キャリアが移動する経路を広くとることができ、理論的には９０°未満、実用的には６０°以下、好適には３０°以下、理想的には図４に示すように０°である。即ち、上面視でステップ１２のエッジ方向に対するソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線の延在方向が平行方向であることが特に好ましい。 Here, the smaller the angle θ formed by the edge direction of step 12 and the line connecting the source region 3a and the drain region 3b with the shortest distance, the wider the path along which carriers move, and the theoretical Is less than 90°, practically 60° or less, preferably 30° or less, and ideally 0° as shown in FIG. That is, it is particularly preferable that the extending direction of the line connecting the source region 3a and the drain region 3b with the shortest distance with respect to the edge direction of step 12 is a parallel direction in a top view.
一方、図５に示すように、上面視でステップ１２のエッジ方向に対するソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線の延在方向が直交方向であると、ステップ１２を跨がずに、キャリアがソース領域３ａからドレイン領域３ｂに移動する経路を確保することができず、ステップ１２の位置でゲート絶縁膜４を形成する際の界面準位密度が増大し、また、これに伴う反転層におけるキャリア移動度の低下を招く原因となる。
なお、上面視でステップ１２のエッジ方向に対するソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線の延在方向が斜め方向である場合でも、図５に示すようなソース領域３ａとドレイン領域３ｂとの間にステップ１２が横断する形で存在すると、ステップ１２を跨がずに、キャリアがソース領域３ａからドレイン領域３ｂに移動する経路を確保することができないことから、ソース領域３ａ及びドレイン領域３ｂの少なくとも一部が１つのテラス面１１上に配されるようにソース領域３ａ及びドレイン領域３ｂを形成することで、ソース領域３ａ及びドレイン領域３ｂにステップ１２を跨がずにキャリアを移動させるテラス面１１を少なくとも１つ共有させる。
On the other hand, as shown in FIG. 5, when the extending direction of the line connecting the source region 3a and the drain region 3b with the shortest distance to the edge direction of step 12 in a top view is orthogonal, the step 12 is crossed. Without being able to secure a path for carriers to move from the source region 3a to the drain region 3b, the interface state density at the time of forming the gate insulating film 4 at the position of step 12 increases, and This causes a decrease in carrier mobility in the inversion layer.
Even when the extending direction of the line connecting the source region 3a and the drain region 3b with the shortest distance with respect to the edge direction of step 12 in the top view is the oblique direction, the source region 3a and the drain region as shown in FIG. If the step 12 exists so as to cross the region 3b, it is not possible to secure a route in which carriers move from the source region 3a to the drain region 3b without straddling the step 12, so that the source region 3a and By forming the source region 3a and the drain region 3b so that at least a part of the drain region 3b is arranged on one terrace surface 11, carriers can be stored in the source region 3a and the drain region 3b without crossing step 12. At least one terrace surface 11 to be moved is shared.
ゲート絶縁膜４は、全体又は一部が第１導電型ダイヤモンド半導体層２の｛１１１｝面上に配され（図１参照）、かつ、上面視で少なくともソース領域３ａとドレイン領域３ｂとの間の領域を覆うように配される。
ゲート絶縁膜４の形成材料としては、特に制限はないが、第１導電型ダイヤモンド半導体層２と安定的に接合させる観点から、Ａｌ２Ｏ３が好ましい。また、同じ観点から、第１導電型ダイヤモンド半導体層とゲート絶縁膜とが、酸素原子を介して接合されることが好ましい。
また、ゲート絶縁膜４の厚みとしては、特に制限はないが、良好な絶縁性を確保する観点から、３０ｎｍ〜５０ｎｍが好ましい。
The gate insulating film 4 is wholly or partially disposed on the {111} plane of the first conductivity type diamond semiconductor layer 2 (see FIG. 1), and is at least between the source region 3a and the drain region 3b in a top view. Is arranged so as to cover the area of.
The material for forming the gate insulating film 4 is not particularly limited, but Al 2 O 3 is preferable from the viewpoint of stable bonding with the first conductivity type diamond semiconductor layer 2. From the same viewpoint, it is preferable that the first conductivity type diamond semiconductor layer and the gate insulating film are bonded to each other via oxygen atoms.
The thickness of the gate insulating film 4 is not particularly limited, but is preferably 30 nm to 50 nm from the viewpoint of ensuring good insulation.
ゲート絶縁膜４の形成方法としては、特に制限はなく、例えば、原子層堆積法（ＡＬＤ法）を用いて、前記形成材料を第１導電型ダイヤモンド半導体層２の｛１１１｝面上に堆積させる方法が挙げられる。この場合、第１導電型ダイヤモンド半導体層２の｛１１１｝面上に堆積後のゲート絶縁膜４に対し、マスクを用いたリソグラフィ加工を行うことで、ゲート絶縁膜４を目的の形状に加工する。 The method for forming the gate insulating film 4 is not particularly limited, and for example, the atomic layer deposition method (ALD method) is used to deposit the forming material on the {111} plane of the first conductivity type diamond semiconductor layer 2. There is a method. In this case, the gate insulating film 4 deposited on the {111} surface of the first conductivity type diamond semiconductor layer 2 is processed into a desired shape by performing lithography processing using a mask. ..
また、第１導電型ダイヤモンド半導体層とゲート絶縁膜とを酸素原子を介して接合させる場合、ゲート絶縁膜４形成の前処理として、形成された第１導電型ダイヤモンド半導体層２に対し加水雰囲気中で加熱し、第１導電型ダイヤモンド半導体層２の｛１１１｝面が形成される最表面の炭素原子にＯＨ基を導入する終端処理を行う。
このような終端処理を行うと、前記炭素原子に結合させたＯＨ基におけるＨとゲート絶縁膜４における構成原子のひとつが入れ替わる形となり、前記炭素原子とゲート絶縁膜４との間で安定的な結合が形成される。これにより、欠陥が少ない状態、即ち、界面準位密度を低減させた状態で第１導電型ダイヤモンド半導体層２の｛１１１｝面上にゲート絶縁膜４が形成されることとなる。
前記終端処理としては、公知のチューブタイプ電気炉を用いて行うことができ、前記加水雰囲気としては、超純水を高純度窒素ガスでバブリングすることで創出することができる。
When the first conductivity type diamond semiconductor layer and the gate insulating film are bonded to each other through oxygen atoms, the formed first conductivity type diamond semiconductor layer 2 is subjected to a water atmosphere as a pretreatment for forming the gate insulating film 4. Then, the terminating treatment of introducing an OH group into the carbon atom on the outermost surface where the {111} plane of the first conductivity type diamond semiconductor layer 2 is formed is performed.
When such a termination process is performed, H in the OH group bonded to the carbon atom and one of the constituent atoms in the gate insulating film 4 are replaced with each other, so that the carbon atom and the gate insulating film 4 are stable. A bond is formed. As a result, the gate insulating film 4 is formed on the {111} plane of the first conductivity type diamond semiconductor layer 2 in the state where the number of defects is small, that is, the interface state density is reduced.
The terminating treatment can be performed using a known tube-type electric furnace, and the hydration atmosphere can be created by bubbling ultrapure water with high-purity nitrogen gas.
ソース電極５ａは、ソース領域３ａ上に配される。また、ドレイン電極５ｂは、ドレイン領域３ｂ上に配される。また、ゲート電極５ｃは、ゲート絶縁膜４上に配される。
これら電極としては、特に制限はないが、Ａｕ、Ｐｔ、Ｔｉ及びこれら金属の積層体で形成することが好ましい。
The source electrode 5a is arranged on the source region 3a. The drain electrode 5b is arranged on the drain region 3b. Further, the gate electrode 5c is arranged on the gate insulating film 4.
The electrodes are not particularly limited, but are preferably formed of Au, Pt, Ti and a laminated body of these metals.
ソース電極５ａ、ドレイン電極５ｂ及びゲート電極５ｃの形成方法としては、特に制限はなく、例えば、真空蒸着法が挙げられ、これら電極の形成材料を蒸着後、マスクを用いたリソグラフィ加工により、目的の形状に加工される。 The method of forming the source electrode 5a, the drain electrode 5b, and the gate electrode 5c is not particularly limited, and examples thereof include a vacuum vapor deposition method. After vapor deposition of the material for forming these electrodes, lithographic processing using a mask is performed to obtain a desired object. It is processed into a shape.
このように構成されるダイヤモンド半導体装置１０では、第１導電型ダイヤモンド半導体層２をｐ型の導電型とする場合、ゲート電極５ｃに対する電圧の印加により、ゲート電極５ｃの直下に第１導電型ダイヤモンド半導体層２に反転層（チャネル層）が形成され、ソース領域３ａからドレイン領域３ｂに電子をキャリアとするドレイン電流が流れ、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能とされる。
また、第１導電型ダイヤモンド半導体層２をｎ型の導電型とする場合、ゲート電極５ｃに対する電圧の印加により、同じくゲート電極５ｃの直下に第１導電型ダイヤモンド半導体層２に反転層（チャネル層）が形成され、ソース領域３ａからドレイン領域３ｂに正孔をキャリアとするドレイン電流が流れ、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能とされる。
In the diamond semiconductor device 10 thus configured, when the first conductivity type diamond semiconductor layer 2 is of the p-type conductivity type, the first conductivity type diamond is immediately below the gate electrode 5c by applying a voltage to the gate electrode 5c. An inversion layer (channel layer) is formed in the semiconductor layer 2, a drain current having electrons as carriers flows from the source region 3a to the drain region 3b, and a normally-off planar MOSFET operation is enabled.
When the first conductivity type diamond semiconductor layer 2 is of n-type conductivity type, an inversion layer (channel layer) is also formed on the first conductivity type diamond semiconductor layer 2 immediately below the gate electrode 5c by applying a voltage to the gate electrode 5c. ) Is formed, a drain current having holes as carriers flows from the source region 3a to the drain region 3b, and a normally-off planar-type MOSFET operation is enabled.
なお、以上では、動作特性がノーマリーオフの代表的な平面型ＭＯＳＦＥＴのデバイス構造と同様の構造で構成した例を挙げて、本発明の前記ダイヤモンド半導体装置及びその製造方法の説明を行ったが、本発明の効果を妨げない限り、この例に適宜変更を加えることができる。また、以下では、本発明の実施例を説明するが、本発明の思想は、この実施例に限定されるものではない。 In the above description, the diamond semiconductor device and the manufacturing method thereof according to the present invention have been described with reference to an example in which the device structure is similar to the device structure of a typical planar MOSFET whose operating characteristics are normally off. As long as the effect of the present invention is not impaired, this example can be appropriately modified. Further, although an embodiment of the present invention will be described below, the idea of the present invention is not limited to this embodiment.
（実施例）
先ず、２．５°の微傾斜のオフ角でオフされ、主面が（１１１）面とされるダイヤモンド基板（ＴＩＳＮＣＭ製社製、タイプＩｂ基板）を用意した。このダイヤモンド基板のオフ角及びオフ方向をｘ線回折法により測定したところ、オフ角は２．５°であり、オフ方向は＜−１−１２＞であった。
(Example)
First, a diamond substrate (Type Ib substrate manufactured by TISNCM Co., Ltd.) which was turned off at a slightly inclined off angle of 2.5° and whose main surface was a (111) plane was prepared. When the off angle and off direction of this diamond substrate were measured by an x-ray diffraction method, the off angle was 2.5° and the off direction was <-1-12>.
次に、前記ダイヤモンド基板上にマイクロ波を用いたプラズマ気相堆積装置（セキテクノトロン社製、ＡＸ５２５０）により、第１導電型ダイヤモンド半導体層としてｎ型ダイヤモンド半導体層を形成した。 Next, an n-type diamond semiconductor layer was formed as the first conductivity type diamond semiconductor layer on the diamond substrate by using a plasma vapor deposition apparatus (AX5250 manufactured by Seki Technotron Co., Ltd.) using microwaves.
具体的には、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；０．１体積％）の流量を２ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置の成膜条件としてプラズマ投入電力を３，６００Ｗ、圧力を１５０Ｔｏｒｒ及び成膜時間を４時間とし、前記ダイヤモンド基板上に前記ｎ型ダイヤモンド半導体層を形成した。 Specifically, hydrogen gas, methane gas, and phosphine gas that imparts n-type conductivity are used as raw materials, the flow rate of the hydrogen gas is 996 sccm, the flow rate of the methane gas is 4 sccm, a hydrogen dilution gas of the phosphine (containing the phosphine). Flow rate of 2 sccm is introduced into the plasma vapor deposition apparatus, and plasma deposition power is 3,600 W, pressure is 150 Torr, and film deposition is performed as film deposition conditions of the plasma vapor deposition apparatus. The time was set to 4 hours, and the n-type diamond semiconductor layer was formed on the diamond substrate.
なお、ＳＩＭＳ分析（２次イオン質量分析）装置（ＣＡＭＥＣＡ社製、ＩＭＳ−７ｆ）により測定した、前記ｎ型ダイヤモンド半導体層中のリン濃度は、６×１０１６ｃｍ−３であった。また、前記ＳＩＭＳ分析装置により測定した、前記ｎ型ダイヤモンド半導体層の厚みは、１０μｍであった。 The phosphorus concentration in the n-type diamond semiconductor layer measured by a SIMS analysis (secondary ion mass spectrometry) device (IMS-7f manufactured by CAMECA) was 6×10 16 cm −3 . Further, the thickness of the n-type diamond semiconductor layer measured by the SIMS analyzer was 10 μm.
また、前記ｎ型ダイヤモンド半導体層の表面は、前記ダイヤモンド基板の表面性状に倣って、一の方向に向かってテラス面とステップとが交互に形成された形状とされる。また、前記テラス面は、前記ダイヤモンド基板主面の表面性状に倣って、（１１１）面を有する。 The surface of the n-type diamond semiconductor layer has a shape in which terrace surfaces and steps are alternately formed in one direction, following the surface texture of the diamond substrate. Further, the terrace surface has a (111) plane following the surface texture of the diamond substrate main surface.
次に、前記第１導電型ダイヤモンド半導体層としての前記ｎ型ダイヤモンド半導体層上に第２導電型のソース領域及びドレイン領域を以下のように形成した。 Next, a second conductivity type source region and a drain region were formed on the n-type diamond semiconductor layer as the first conductivity type diamond semiconductor layer as follows.
先ず、前記ｎ型ダイヤモンド半導体層の表面を硫酸及び硝酸の混合液で煮沸処理することで洗浄した。
次に、スピンコートによりレジスト材を前記ｎ型ダイヤモンド半導体層上に塗布し、マスクを用いてレジストパターンを形成した。現像後、金属マスク材（Ａｕ及びＴｉの積層体）を前記レジストパターンが形成された前記ｎ型ダイヤモンド半導体層上から蒸着し、その後、前記レジストパターンをリフトオフ工程により除去して、前記ｎ型ダイヤモンド半導体層上に前記金属マスクを形成した。
次に、前記ｐ型ダイヤモンド半導体層上の前記金属マスクが形成されていない領域に対し、前記プラズマ気相堆積装置により、第２導電型ダイヤモンド半導体層としてｐ型ダイヤモンド半導体層を形成した。
具体的には、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．８ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．８ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置の成膜条件としてプラズマ投入電力を１，２００Ｗ、圧力を５０Ｔｏｒｒ及び成膜時間を０．１６時間とし、前記ｎ型ダイヤモンド半導体装置上に前記ｐ型ダイヤモンド半導体層を形成した。その後、酸洗浄により、前記金属マスクを除去した。
First, the surface of the n-type diamond semiconductor layer was washed by boiling it with a mixed solution of sulfuric acid and nitric acid.
Next, a resist material was applied onto the n-type diamond semiconductor layer by spin coating, and a resist pattern was formed using a mask. After development, a metal mask material (a laminated body of Au and Ti) is vapor-deposited from the n-type diamond semiconductor layer having the resist pattern formed thereon, and then the resist pattern is removed by a lift-off process to obtain the n-type diamond. The metal mask was formed on the semiconductor layer.
Next, a p-type diamond semiconductor layer was formed as a second conductivity type diamond semiconductor layer by the plasma vapor deposition apparatus on the region where the metal mask was not formed on the p-type diamond semiconductor layer.
Specifically, hydrogen gas, methane gas, and trimethylboron gas that imparts p-type conductivity are used as raw materials, the flow rate of the hydrogen gas is 399 sccm, the flow rate of the methane gas is 0.8 sccm, and a hydrogen dilution gas of the trimethylboron ( The flow rate of the content of trimethylboron (1 volume %) was 0.8 sccm, and the gas was introduced into the plasma vapor deposition apparatus. The plasma input power was 1,200 W and the pressure was used as film forming conditions of the plasma vapor deposition apparatus. Was set to 50 Torr and the film formation time was set to 0.16 hours to form the p-type diamond semiconductor layer on the n-type diamond semiconductor device. Then, the metal mask was removed by acid cleaning.
ここで、前記ｐ型ダイヤモンド半導体層は、間隔を空けて２箇所形成され、一方がソース領域を構成し、他方がドレイン領域を構成する。
前記ソース領域と前記ドレイン領域とは、前記金属マスクにより、上面視でこれら領域を最短距離で結ぶ線の線方向と前記第１導電型ダイヤモンド半導体層表面における前記ステップのエッジ方向との成す角（図３参照）が２５°程度となるように、前記エッジ方向に対して前記線方向を傾斜させて形成した。
このように前記エッジ方向に対する前記線方向の傾斜が小さくなるように前記ソース領域及び前記ドレイン領域を形成することで、前上面視で前記ステップを跨がずに、キャリアが前記ソース領域から前記ドレイン領域に移動可能な経路を形成した。
Here, the p-type diamond semiconductor layer is formed at two positions with a space, one of which constitutes a source region and the other of which constitutes a drain region.
With respect to the source region and the drain region, the angle formed by the line direction of the line connecting the regions in the shortest distance by the metal mask and the edge direction of the step on the surface of the first conductivity type diamond semiconductor layer by the top view ( 3) is about 25°, the line direction is inclined with respect to the edge direction.
By forming the source region and the drain region such that the inclination of the line direction with respect to the edge direction becomes small in this manner, carriers are allowed to flow from the source region to the drain region without crossing the steps in a front top view. A movable path is formed in the area.
なお、前記ＳＩＭＳ分析装置により測定した、前記ｐ型ダイヤモンド半導体層（前記ソース領域及び前記ドレイン領域）中のボロン濃度は、８×１０２０ｃｍ−３であった。また、前記ＳＩＭＳ分析装置により測定した、前記ｐ型ダイヤモンド半導体層（前記ソース領域及び前記ドレイン領域）の厚みは、０．０５μｍであった。 The boron concentration in the p-type diamond semiconductor layer (the source region and the drain region) measured by the SIMS analyzer was 8×10 20 cm −3 . The thickness of the p-type diamond semiconductor layer (the source region and the drain region) measured by the SIMS analyzer was 0.05 μm.
次に、前記ソース領域及び前記ドレイン領域が形成された前記ダイヤモンド基板に対し、加水雰囲気中で５００℃、１時間加熱処理することで、前記ｎ型ダイヤモンド半導体層の｛１１１｝面を含む前記ソース領域及び前記ドレイン領域が形成された前記ダイヤモンド基板の最表面から外方に出る１本の炭素原子の未結合手にＯＨ基を結合させ、前記ダイヤモンド基板の最表面に位置する炭素原子に対し、ＯＨ基による終端処理を施した。
ここで、前記終端処理は、チューブタイプの電気炉（アズワン社製、セラミック電気炉）を用いて行い、前記加水雰囲気は、超純水を高純度窒素ガスでバブリングすることで創出した。
Next, the diamond substrate on which the source region and the drain region are formed is heat-treated in a water atmosphere at 500° C. for 1 hour to obtain the source including the {111} plane of the n-type diamond semiconductor layer. A OH group is bonded to the dangling bonds of one carbon atom that is outwardly projected from the outermost surface of the diamond substrate on which the region and the drain region are formed, and the carbon atom located on the outermost surface of the diamond substrate is It was terminated with an OH group.
Here, the termination treatment was performed using a tube-type electric furnace (ceramic electric furnace manufactured by As One Co., Ltd.), and the water addition atmosphere was created by bubbling ultrapure water with high-purity nitrogen gas.
次に、原子層堆積装置（アルテック社製、ＳＵＮＡＬＥ Ｒ−１５０）を用いて、前記ダイヤモンド基板の表面上にＡｌ２Ｏ３絶縁膜を形成した。なお、前記原子層堆積装置における前記Ａｌ２Ｏ３絶縁膜の形成条件として、成膜温度を３００℃とし、厚みを３４ｎｍとした。
このＡｌ２Ｏ３絶縁膜の形成時において、前記終端処理により前記炭素原子に結合させたＯＨ基におけるＨと前記Ａｌ２Ｏ３絶縁膜におけるＡｌとが入れ替わる形となり、前記炭素原子と前記Ａｌ２Ｏ３絶縁膜との間で安定的な結合が形成される。これにより、欠陥が少ない状態で前記ダイヤモンド基板の表面上にＡｌ２Ｏ３絶縁膜が形成されることとなる。
Next, an Al 2 O 3 insulating film was formed on the surface of the diamond substrate using an atomic layer deposition apparatus (SUNALE R-150 manufactured by Altec Co., Ltd.). As the conditions for forming the Al 2 O 3 insulating film in the atomic layer deposition apparatus, the film forming temperature was 300° C. and the thickness was 34 nm.
At the time of forming this Al 2 O 3 insulating film, H in the OH group bonded to the carbon atom by the termination treatment and Al in the Al 2 O 3 insulating film are exchanged, and the carbon atom and the Al 2 A stable bond is formed with the O 3 insulating film. As a result, the Al 2 O 3 insulating film is formed on the surface of the diamond substrate with few defects.
次に、スピンコートによりレジスト材を前記Ａｌ２Ｏ３絶縁膜上に塗布し、マスクを用いて前記ソース領域及び前記ドレイン領域上を覆わない態様のレジストパターンを形成した。現像後、希釈したフッ酸溶液に含浸して、前記レジストパターンで覆われていない位置の前記Ａｌ２Ｏ３絶縁膜を除去し、その後、レジスト除去液に含浸し、余分なレジストの除去を行った。
これにより、前記ソース領域及び前記ドレイン領域が外方に露出された状態とされるとともに、前記ｎ型ダイヤモンド半導体層上が前記Ａｌ２Ｏ３絶縁膜で覆われた状態とされる。
Next, a resist material was applied onto the Al 2 O 3 insulating film by spin coating, and a resist pattern was formed using a mask so as not to cover the source region and the drain region. After development, it is impregnated with a diluted hydrofluoric acid solution to remove the Al 2 O 3 insulating film at a position not covered with the resist pattern, and then impregnated with a resist removing solution to remove excess resist. It was
As a result, the source region and the drain region are exposed to the outside, and the n-type diamond semiconductor layer is covered with the Al 2 O 3 insulating film.
次に、こうした状態の前記ダイヤモンド基板表面上に、スピンコートによりレジスト材を塗布し、マスクを用いて前記ソース領域及び前記ドレイン領域上の電極形成位置、並びに、前記Ａｌ２Ｏ３絶縁膜上の電極形成位置を覆わない態様のレジストパターンを形成した。現像後、真空蒸着装置（エイコーエンジニアリング社製、電子ビーム蒸着器）を用いて、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）の積層電極を蒸着し、その後、前記レジストパターンをリフトオフにより除去した。
これにより、前記ソース領域、前記ドレイン領域及び前記Ａｌ２Ｏ３絶縁膜上に、前記積層電極がソース電極、ドレイン電極及びゲート電極として形成される。
以上により、実施例に係るダイヤモンド半導体装置を製造した。
なお、実施例に係るダイヤモンド半導体装置を模式的に図６に示す。該図６に示すように、実施例に係るダイヤモンド半導体装置は、実施形態に係るダイヤモンド半導体装置１０（図１参照）と同様の構造を有する。
Next, a resist material is applied by spin coating on the surface of the diamond substrate in such a state, and a mask is used to form electrode formation positions on the source region and the drain region and on the Al 2 O 3 insulating film. A resist pattern was formed so as not to cover the electrode formation position. After development, using a vacuum vapor deposition apparatus (manufactured by Eiko Engineering Co., Ltd., electron beam vapor deposition apparatus), a laminated electrode of Au (100 nm)/Pt (30 nm)/Ti (30 nm) was vapor deposited, and then the resist pattern was lifted off. Removed.
As a result, the laminated electrode is formed as a source electrode, a drain electrode, and a gate electrode on the source region, the drain region, and the Al 2 O 3 insulating film.
As described above, the diamond semiconductor device according to the example was manufactured.
The diamond semiconductor device according to the example is schematically shown in FIG. As shown in FIG. 6, the diamond semiconductor device according to the example has the same structure as the diamond semiconductor device 10 (see FIG. 1) according to the embodiment.
＜特性＞
実施例に係るダイヤモンド半導体装置の前記第１導電型ダイヤモンド半導体層及び前記第２導電型ダイヤモンド半導体層の半導体特性をホール効果測定装置（東陽テクニカ社製、ＲｅｓｉＴｅｓｔ８３００）により計測した。
その結果、リンがドープされた前記第１導電型ダイヤモンド半導体層では、ホール起電力が負の値を示し、キャリアが電子であるｎ型半導体の特性が確認された。また、ボロンがドープされた前記第２導電型ダイヤモンド半導体層では、ホール起電力が正の値を示し、キャリアが正孔であるｐ型半導体の特性が確認された。
<Characteristics>
The semiconductor characteristics of the first conductivity type diamond semiconductor layer and the second conductivity type diamond semiconductor layer of the diamond semiconductor device according to the example were measured by a Hall effect measuring device (ResiTest8300, manufactured by Toyo Technica).
As a result, in the first conductivity type diamond semiconductor layer doped with phosphorus, the hole electromotive force exhibited a negative value, and the characteristics of the n-type semiconductor in which the carriers were electrons were confirmed. In the second conductivity type diamond semiconductor layer doped with boron, the hole electromotive force showed a positive value, and the characteristics of the p-type semiconductor in which the carriers were holes were confirmed.
また、実施例における前記第２導電型ダイヤモンド半導体層と同様に形成した半導体層上に、実施例における前記積層電極と同様に形成した金属電極を所定の間隔を空けて（Ｓｐａｃｉｎｇ）複数配し、前記第２導電型ダイヤモンド半導体層−前記金属電極間の接触抵抗をＴＬＭ法（Ｔｒａｎｓｆｅｒ Ｌｅｎｇｔｈ Ｍｅｔｈｏｄ；伝送長法）により測定した。測定結果を図７に示す。なお、図７は、前記第２導電型ダイヤモンド半導体層−前記金属電極間の接触抵抗を前記ＴＬＭ法により測定した結果を示す図である。
図７に示される結果を解析したところ、前記第２導電型ダイヤモンド半導体層−前記金属電極間の接触抵抗の値は、１０−６Ωｃｍ２と十分に低く、前記第２導電型ダイヤモンド半導体層と前記金属電極とが良好な状態でコンタクトされることが確認された。
Further, on the semiconductor layer formed in the same manner as the second conductivity type diamond semiconductor layer in the example, a plurality of metal electrodes formed in the same manner as the laminated electrode in the example are arranged at predetermined intervals (Spacing), The contact resistance between the second conductivity type diamond semiconductor layer and the metal electrode was measured by the TLM method (Transfer Length Method). The measurement result is shown in FIG. 7. FIG. 7 is a diagram showing the results of measuring the contact resistance between the second conductivity type diamond semiconductor layer and the metal electrode by the TLM method.
When the results shown in FIG. 7 were analyzed, the value of the contact resistance between the second conductivity type diamond semiconductor layer and the metal electrode was sufficiently low as 10 −6 Ωcm 2, and the contact resistance between the second conductivity type diamond semiconductor layer and the second conductivity type diamond semiconductor layer was low. It was confirmed that the metal electrode was contacted in good condition.
また、実施例における前記Ａｌ２Ｏ３絶縁膜の絶縁性を電流計測器（Ａｇｉｌｅｎｔ社製、Ｂ１５００Ａ）を用いて電流電圧特性として計測したところ、図８に示すように電流値が前記電流計測器のバックグラウンドレベルである１０−１４以下となり、通電が確認されず、前記Ａｌ２Ｏ３絶縁膜は、良好な絶縁性を有することが確認された。なお、図８は、Ａｌ２Ｏ３絶縁膜の絶縁性を示す図である。 Moreover, when the insulation of the Al 2 O 3 insulating film in the example was measured as a current-voltage characteristic using a current measuring device (B1500A manufactured by Agilent), a current value of the current measuring device was measured as shown in FIG. background is a level becomes 10 -14 less, the energization is not confirmed, the Al 2 O 3 insulating film to have good insulating properties was confirmed. Note that FIG. 8 is a diagram showing the insulating property of the Al 2 O 3 insulating film.
次に、実施例に係るダイヤモンド半導体装置のＭＯＳＦＥＴ動作を確認した。実施例に係るダイヤモンド半導体装置を上面から視たときの様子を図９に示す。なお、図９は、実施例に係るダイヤモンド半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を模式的に拡大して示す図である。 Next, the MOSFET operation of the diamond semiconductor device according to the example was confirmed. FIG. 9 shows how the diamond semiconductor device according to the example is viewed from above. 9A and 9B are schematic enlarged views showing an optical microscope image of the diamond semiconductor device according to the example taken from the upper surface and a part of the optical microscope image.
図９における光学顕微鏡像中に示すように、前記ソース電極−前記ドレイン電極間に線状に配される前記ゲート電極の線幅をゲート長Ｌｇとし、前記ソース電極と前記ドレイン電極との間に挟まれる位置での前記ゲート電極が配設長さをゲート幅Ｗｇとしたとき、実施例に係るダイヤモンド半導体装置におけるゲート長Ｌｇは５μｍであり、ゲート幅Ｗｇは１５０μｍである。
また、図９における拡大図に示すように、上面視で前記ソース領域及び前記ドレイン領域を最短距離で結ぶ線の線方向と前記第１導電型ダイヤモンド半導体層表面における前記ステップのエッジ方向との成す角θの角度は、２５°程度である。なお、実施形態に係るダイヤモンド半導体装置（図１）に準じ、前記拡大図中、前記テラス面を符号１１で示し、前記ステップを符号１２で示している。
As shown in the optical microscope image in FIG. 9, the line width of the gate electrode linearly arranged between the source electrode and the drain electrode is a gate length L g, and the line length is between the source electrode and the drain electrode. when the said gate electrode at a position sandwiched was disposition length of the gate width W g, the gate length L g of the diamond semiconductor device according to the embodiment is a 5 [mu] m, the gate width W g is 150 [mu] m.
Further, as shown in an enlarged view of FIG. 9, a line direction of a line connecting the source region and the drain region at the shortest distance in a top view and an edge direction of the step on the surface of the first conductivity type diamond semiconductor layer are formed. The angle θ is about 25°. In the enlarged view, the terrace surface is indicated by reference numeral 11 and the step is indicated by reference numeral 12 in accordance with the diamond semiconductor device (FIG. 1) according to the embodiment.
実施例に係るダイヤモンド半導体装置のデバイス特性を測定した結果を図１０に示す。該図１０は、横軸に前記ソース電極−前記ドレイン電極間の電圧Ｖｄｓをとり、縦軸に前記ソース電極−前記ドレイン電極間を流れるドレイン電流Ｉｄをとり、前記ゲート電極に印加する電圧Ｖｇを−１Ｖ刻みで０Ｖ〜１２Ｖまで変えたときのＩｄ−Ｖｄｓ特性を示している。
該図１０に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を大きくするドレイン電流Ｉｄが流れ、また、ドレイン電流Ｉｄが飽和する特性が確認され、実施例に係るダイヤモンド半導体装置をＭＯＳＦＥＴ動作させることができている。
The results of measuring the device characteristics of the diamond semiconductor device according to the example are shown in FIG. In FIG. 10, the horizontal axis represents the voltage V ds between the source electrode and the drain electrode, the vertical axis represents the drain current I d flowing between the source electrode and the drain electrode, and the voltage applied to the gate electrode. shows the I d -V ds characteristics at the time of changing the V g at -1V increments until 0V~12V.
As shown in FIG. 10, a characteristic that a drain current I d that increases the value of the gate voltage V g flows from the normally-off state and the drain current I d is saturated is confirmed, and the diamond according to the embodiment is shown. The semiconductor device can operate as a MOSFET.
（参考例）
実施例に係るダイヤモンド半導体装置の製造において、前記終端処理に代えて、前記ソース領域及び前記ドレイン領域が形成された前記ダイヤモンド基板を硫酸及び硝酸の混合溶液で煮沸する処理を行って前記ダイヤモンド基板の表面上にＡｌ２Ｏ３絶縁膜を形成したこと以外は、実施例と同様にして、参考例に係るダイヤモンド半導体装置を製造した。
(Reference example)
In the production of the diamond semiconductor device according to the embodiment, in place of the termination treatment, the diamond substrate on which the source region and the drain region are formed is subjected to a treatment of boiling it with a mixed solution of sulfuric acid and nitric acid to perform the treatment of the diamond substrate. A diamond semiconductor device according to a reference example was manufactured in the same manner as in the example except that an Al 2 O 3 insulating film was formed on the surface.
ダイヤモンドを形成材料とした半導体装置におけるＭＯＳＦＥＴ動作の障害となる原因として、前記第１導電型ダイヤモンド半導体層と前記絶縁膜との界面における欠陥準位である界面準位が多くなりがちであることが考えられる。即ち、ＭＯＳＦＥＴデバイスとして普及しているシリコンを形成材料とした半導体装置におけるＳｉ半導体層に対するＳｉＯ２絶縁膜のように、界面準位が少ない前記絶縁膜を前記ダイヤモンドを形成材料とした半導体装置では選択し難い。
そこで、実施例に係るダイヤモンド半導体装置では、前記終端処理を行うことで、前記第１導電型ダイヤモンド半導体層と前記絶縁膜との界面における界面準位密度を小さくすることを試みている。
As a cause of hindrance to MOSFET operation in a semiconductor device using diamond as a forming material, there is a tendency that an interface level which is a defect level at an interface between the first conductivity type diamond semiconductor layer and the insulating film is increased. Conceivable. That is, in the semiconductor device using the diamond as the forming material, the insulating film having a small number of interface states, such as the SiO 2 insulating film for the Si semiconductor layer in the semiconductor device using silicon as the forming material which is widely used as the MOSFET device, is selected. It's hard to do.
Therefore, the diamond semiconductor device according to the example attempts to reduce the interface state density at the interface between the first conductivity type diamond semiconductor layer and the insulating film by performing the termination process.
前記界面準位密度は、半導体装置の容量電圧特性におけるフラットバンド電位Ｖｆｄで示すことができる。
そこで、実施例に係るダイヤモンド半導体装置及び参考例に係るダイヤモンド半導体装置に対して、次のように容量電圧特性の測定を行い、フラットバンド電位Ｖｆｄを計測した。
The interface state density can be represented by the flat band potential V fd in the capacitance-voltage characteristic of the semiconductor device.
Therefore, the capacitance-voltage characteristics of the diamond semiconductor device according to the example and the diamond semiconductor device according to the reference example were measured as follows, and the flat band potential V fd was measured.
即ち、プラズマＣＶＤ法によりｐ型ダイヤモンド薄膜を製膜し、その上に前記Ａｌ２Ｏ３絶縁膜を製膜し、その上にＴｉ／Ｐｔ／Ａｕ積層電極をパターン蒸着したＭＯＳキャパシターを作成し、電圧印加した際のｐ型半導体側の空乏層容量の変化を測定した。
その結果、実施例に係るダイヤモンド半導体装置では、フラットバンド電位Ｖｆｂが−１Ｖとほぼ理想的な値であるのに対し、参考例に係るダイヤモンド半導体装置では、フラットバンド電位Ｖｆｂが−２０Ｖと非常に大きいことが確認された。したがって、実施例に係るダイヤモンド半導体装置では、前記終端処理を行うことで、この処理を行わない場合よりも、前記第１導電型ダイヤモンド半導体層と前記絶縁膜との界面における界面準位密度を大幅に小さくすることができており、前記終端処理が界面準位密度の低減にとって極めて有効であることが理解される。
That is, a p-type diamond thin film is formed by a plasma CVD method, the Al 2 O 3 insulating film is formed on the p-type diamond thin film, and a Ti/Pt/Au laminated electrode is pattern-deposited thereon to form a MOS capacitor. The change in the depletion layer capacitance on the p-type semiconductor side when a voltage was applied was measured.
As a result, in the diamond semiconductor device according to the example, the flat band potential V fb has an almost ideal value of −1 V, whereas in the diamond semiconductor device according to the reference example, the flat band potential V fb is −20 V. It was confirmed to be very large. Therefore, in the diamond semiconductor device according to the example, by performing the terminating treatment, the interface state density at the interface between the first conductivity type diamond semiconductor layer and the insulating film is significantly increased as compared with the case where this treatment is not performed. It is understood that the termination treatment is extremely effective for reducing the interface state density.
１ ダイヤモンド基板
２ 第１導電型ダイヤモンド半導体層
３ａ ソース領域
３ｂ ドレイン領域
４ ゲート絶縁膜
５ａ ソース電極
５ｂ ドレイン電極
５ｃ ゲート電極
１０ ダイヤモンド半導体装置
１１ テラス面
１２ ステップ
1 diamond substrate 2 first conductivity type diamond semiconductor layer 3a source region 3b drain region 4 gate insulating film 5a source electrode 5b drain electrode 5c gate electrode 10 diamond semiconductor device 11 terrace surface 12 steps
Claims (10)
前記ダイヤモンド基板上に配され、前記ダイヤモンド基板側と反対側の面に｛１１１｝面が形成されるとともに、ｐ型及びｎ型のいずれかの導電型とされる第１導電型ダイヤモンド半導体層と、
前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に配され、前記導電型が前記第１導電型ダイヤモンド半導体層と異なる第２導電型ダイヤモンド半導体層で形成されるソース領域と、
前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に前記ソース領域と離間して配され、前記第２導電型ダイヤモンド半導体層で形成されるドレイン領域と、
全体又は一部が前記第１導電型ダイヤモンド半導体層の｛１１１｝面上に配され、かつ、上面視で少なくとも前記ソース領域と前記ドレイン領域との間に配されるゲート絶縁膜と、
前記ソース領域上に配されるソース電極と、
前記ドレイン領域上に配されるドレイン電極と、
前記ゲート絶縁膜上に配されるゲート電極と、
を有し、ノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能とされることを特徴とするダイヤモンド半導体装置。 A diamond substrate,
A first conductivity type diamond semiconductor layer which is disposed on the diamond substrate, has a {111} plane formed on a surface opposite to the diamond substrate side, and has a conductivity type of either p-type or n-type; ,
A source region which is disposed on a surface of the first conductivity type diamond semiconductor layer where a {111} plane is formed and which is formed of a second conductivity type diamond semiconductor layer having a conductivity type different from that of the first conductivity type diamond semiconductor layer. When,
A drain region formed on the surface of the first conductivity type diamond semiconductor layer on which the {111} plane is formed, spaced apart from the source region and formed of the second conductivity type diamond semiconductor layer;
A gate insulating film, which is wholly or partially disposed on the {111} plane of the first conductivity type diamond semiconductor layer and which is disposed at least between the source region and the drain region in a top view,
A source electrode disposed on the source region,
A drain electrode disposed on the drain region,
A gate electrode disposed on the gate insulating film,
Have a diamond semiconductor device characterized in that it is possible to planar MOSFET operation normally off.
上面視で前記ステップのエッジ方向に対する前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線の延在方向が平行及び斜めのいずれかの方向とされ、かつ、前記ソース領域及び前記ドレイン領域の少なくとも一部が１つの前記テラス面上に配される請求項１に記載のダイヤモンド半導体装置。 A surface of the first conductivity type diamond semiconductor layer opposite to the diamond substrate side is formed as a sloped surface having a {111} plane and a step alternately formed as a sloped surface along the slope direction of the sloped surface. The surface to be
The extension direction of a line connecting the source region and the drain region with the shortest distance to the edge direction of the step in a top view is either parallel or oblique, and the source region and the drain region 2. The diamond semiconductor device according to claim 1, wherein at least a part of the above is arranged on one of the terrace surfaces.
ダイヤモンド基板上に、前記ダイヤモンド基板側と反対側の面が｛１１１｝面を有し、ｐ型及びｎ型のいずれかの導電型を有する第１導電型ダイヤモンド半導体層を形成する第１導電型ダイヤモンド半導体層形成工程と、
前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に、前記導電型が前記第１導電型ダイヤモンド半導体層と異なる第２導電型ダイヤモンド半導体層で形成されるソース領域を形成するソース領域形成工程と、
前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に前記ソース領域と離間して前記第２導電型ダイヤモンド半導体層で形成されるドレイン領域を形成するドレイン領域形成工程と、
全体又は一部が前記第１導電型ダイヤモンド半導体層の｛１１１｝面上に配され、かつ、上面視で少なくとも前記ソース領域と前記ドレイン領域との間に配されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ソース領域上にソース電極を形成するソース電極形成工程と、
前記ドレイン領域上にドレイン電極を形成するドレイン電極形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とするダイヤモンド半導体装置の製造方法。 A method for manufacturing a diamond semiconductor device according to any one of claims 1 to 5,
A first conductivity type forming a first conductivity type diamond semiconductor layer on a diamond substrate, the surface opposite to the diamond substrate having a {111} plane, and having a conductivity type of either p type or n type Diamond semiconductor layer forming step,
A source region formed of a second conductivity type diamond semiconductor layer having a conductivity type different from that of the first conductivity type diamond semiconductor layer is formed on a surface of the first conductivity type diamond semiconductor layer on which a {111} plane is formed. A source region forming step of
A drain region forming step of forming a drain region formed of the second conductivity type diamond semiconductor layer on the surface of the first conductivity type diamond semiconductor layer on which the {111} plane is formed, separated from the source region;
A gate insulating film is formed so as to be wholly or partly disposed on the {111} plane of the first conductivity type diamond semiconductor layer and to be disposed at least between the source region and the drain region in a top view. A step of forming a gate insulating film,
A source electrode forming step of forming a source electrode on the source region;
A drain electrode forming step of forming a drain electrode on the drain region;
A gate electrode forming step of forming a gate electrode on the gate insulating film,
A method for manufacturing a diamond semiconductor device, comprising:
ソース領域形成工程及びドレイン領域形成工程が、上面視で前記ステップのエッジ方向に対する前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線の延在方向が平行及び斜めのいずれかの方向とされ、かつ、前記ソース領域及び前記ドレイン領域の少なくとも一部が１つの前記テラス面上に配されるように前記ソース領域及び前記ドレイン領域を形成する工程である請求項６に記載のダイヤモンド半導体装置の製造方法。 In the step of forming the first conductivity type diamond semiconductor layer, the surface of the first conductivity type diamond semiconductor layer opposite to the diamond substrate side is an inclined surface that is inclined stepwise as a {111} plane along the inclination direction of the inclined surface. A step of forming the first conductivity type diamond semiconductor layer so that the terrace surface and the step are alternately formed.
In the source region forming step and the drain region forming step, the extending direction of a line connecting the source region and the drain region with the shortest distance to the edge direction of the step in a top view is either parallel or oblique. 7. The diamond semiconductor device according to claim 6, which is a step of forming the source region and the drain region so that at least a part of the source region and the drain region are arranged on one terrace surface. Manufacturing method.
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