JP6711350B2 - 薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 80
- 239000010409 thin film Substances 0.000 title claims description 54
- 238000000034 method Methods 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010410 layer Substances 0.000 claims description 134
- 239000004065 semiconductor Substances 0.000 claims description 81
- 239000011241 protective layer Substances 0.000 claims description 53
- 239000012212 insulator Substances 0.000 claims description 37
- 238000007639 printing Methods 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 22
- 239000007788 liquid Substances 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000007645 offset printing Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 description 31
- 239000005871 repellent Substances 0.000 description 10
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 8
- 238000000576 coating method Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000010408 film Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000007650 screen-printing Methods 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000011112 polyethylene naphthalate Substances 0.000 description 4
- -1 polyethylene terephthalate Polymers 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 230000002940 repellent Effects 0.000 description 4
- 229920001665 Poly-4-vinylphenol Polymers 0.000 description 3
- 239000004372 Polyvinyl alcohol Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 229920002451 polyvinyl alcohol Polymers 0.000 description 3
- 235000019422 polyvinyl alcohol Nutrition 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- CXWXQJXEFPUFDZ-UHFFFAOYSA-N tetralin Chemical compound C1=CC=C2CCCCC2=C1 CXWXQJXEFPUFDZ-UHFFFAOYSA-N 0.000 description 3
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 2
- 239000002202 Polyethylene glycol Substances 0.000 description 2
- 229920001577 copolymer Polymers 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- JHIVVAPYMSGYDF-UHFFFAOYSA-N cyclohexanone Chemical compound O=C1CCCCC1 JHIVVAPYMSGYDF-UHFFFAOYSA-N 0.000 description 2
- NIHNNTQXNPWCJQ-UHFFFAOYSA-N fluorene Chemical compound C1=CC=C2CC3=CC=CC=C3C2=C1 NIHNNTQXNPWCJQ-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 2
- 229920001467 poly(styrenesulfonates) Polymers 0.000 description 2
- 229920001223 polyethylene glycol Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000010023 transfer printing Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XBDYBAVJXHJMNQ-UHFFFAOYSA-N Tetrahydroanthracene Natural products C1=CC=C2C=C(CCCC3)C3=CC2=C1 XBDYBAVJXHJMNQ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000000740 bleeding effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229920002457 flexible plastic Polymers 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- RBTKNAXYKSUFRK-UHFFFAOYSA-N heliogen blue Chemical compound [Cu].[N-]1C2=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=NC([N-]1)=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=N2 RBTKNAXYKSUFRK-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 1
- 125000002080 perylenyl group Chemical group C1(=CC=C2C=CC=C3C4=CC=CC5=CC=CC(C1=C23)=C45)* 0.000 description 1
- CSHWQDPOILHKBI-UHFFFAOYSA-N peryrene Natural products C1=CC(C2=CC=CC=3C2=C2C=CC=3)=C3C2=CC=CC3=C1 CSHWQDPOILHKBI-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000083 poly(allylamine) Polymers 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 229960002796 polystyrene sulfonate Drugs 0.000 description 1
- 239000011970 polystyrene sulfonate Substances 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000741 silica gel Substances 0.000 description 1
- 229910002027 silica gel Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- IFLREYGFSNHWGE-UHFFFAOYSA-N tetracene Chemical compound C1=CC=CC2=CC3=CC4=CC=CC=C4C=C3C=C21 IFLREYGFSNHWGE-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
- H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/80—Constructional details
- H10K10/82—Electrodes
- H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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- H10K59/10—OLED displays
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- H10K59/125—Active-matrix OLED [AMOLED] displays including organic TFTs [OTFT]
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- H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
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Description
本発明は薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法に関する。
薄膜トランジスタにおいて、半導体層および保護層のパターンを形成するために、半導体層および保護層をそれぞれ全面に形成した上に、レジストでパターンを形成し、エッチング液を用いてエッチングすることでパターンを形成する方法がある。しかし、この方法では各々のパターンを形成する度にレジストの成膜およびエッチングが必要となり、工程数が増えてしまう。
例えば特許文献１では、レジストの膜厚を工夫することで、１回のフォトリソグラフィ工程のみでパターンを形成している。しかし、フォトリソグラフィ工程は省略できていない。
一方、半導体層および保護層パターンを形成する際に印刷を用いる場合、特に半導体層および保護層の材料が液体である場合、パターンを形成するにあたって、狙いのパターンを形成できないことがある。
図６の（ａ）、（ｂ）は、従来の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図６の（ｃ）は、図６の（ｂ）のＡ−Ａ’における断面図を示している。
図６の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は周期的な切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。
前記ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向している。
図６の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は周期的な切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。
前記ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向している。
このような薄膜トランジスタアレイ形成基板５０上に半導体層６を形成し、その上に保護層７をストライプ状に形成した場合、図６の（ｂ）に示すように、半導体層６はソース配線４およびドレイン電極５をつなぐように形成することはできるが、保護層７はドレイン電極５側の一部の半導体層６およびソース配線４の一部を除き、半導体層６およびソース配線４およびゲート絶縁体層３の一部を覆うように形成されてしまう場合がある。即ち、半導体層６の一部を保護層７で覆えない場合がある。
図６の（ｃ）に、図６の（ｂ）のＡ−Ａ’で切断した断面を示すように、基板１上に、ゲート電極２およびゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。更にその上にソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、ドレイン電極５側の半導体層６の一部を除きソース配線４および半導体層６を覆うように保護層７が形成されている。
従来構造ではこのように保護層７の形状が悪くなる場合があった。本発明者らはこの原因が、配線上の液状インクがゲート絶縁体層３上に流れ込むことであることを突き止めた。
図６の（ａ）において、ゲート絶縁体層３の表面は親インク性であり、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
半導体層６を印刷するためのインクは液状であるが、被印刷面の塗れ性の影響を受けにくい性質であるため、想定通りストライプ状に印刷することが可能である。一方、保護層７を印刷するためのインクも液状であるが、被印刷面の親インク部は濡れ易く、撥インク部は濡れにくいことにより、ソース配線４上およびドレイン電極５上のインクがはじかれてゲート絶縁体層３の上に移動して、図６の（ｂ）および（ｃ）に示した様な不規則な形状になったことを突き止めた。
半導体層６を印刷するためのインクは液状であるが、被印刷面の塗れ性の影響を受けにくい性質であるため、想定通りストライプ状に印刷することが可能である。一方、保護層７を印刷するためのインクも液状であるが、被印刷面の親インク部は濡れ易く、撥インク部は濡れにくいことにより、ソース配線４上およびドレイン電極５上のインクがはじかれてゲート絶縁体層３の上に移動して、図６の（ｂ）および（ｃ）に示した様な不規則な形状になったことを突き止めた。
保護層のパターニングをする際に、一般的にフォトリソグラフィ法などを用いてパターニングしている。しかし、フォトリソグラフィ法は、工程数が多く、パターニングのための設備や材料が高価である等の欠点がある。
一方、印刷法においては、版を作製することによって、工程数を増やさずに保護層のパターンを形成することは可能だが、被印刷面が複数の材料から構成されている場合、印刷されたパターンが設計のパターンと異なってしまう虞がある。
例えば印刷された半導体層がゲート電極上以外の部分でソース・ドレイン間を接続してしまうと、オフ電流が大きくなってしまう。また、保護層が半導体層を完全に覆うことができないと、半導体の劣化を防止しきれなくなる。
例えば印刷された半導体層がゲート電極上以外の部分でソース・ドレイン間を接続してしまうと、オフ電流が大きくなってしまう。また、保護層が半導体層を完全に覆うことができないと、半導体の劣化を防止しきれなくなる。
本発明は、上記の問題点に鑑み、工程数を増やすことなく、半導体層や保護層の良好なパターニングを行うことが可能な薄膜トランジスタアレイ形成基板とその製造方法、薄膜トランジスタアレイ形成基板を使用した画像表示装置用基板の提供を目的とする。
上記の課題を解決する手段としての本発明の一局面は、基板上に、ゲート電極と、ゲート絶縁体層と、ソース電極、ドレイン電極およびドレイン電極と接続した画素電極と、半導体層と、保護層と、がこの順に積層されて作製された薄膜トランジスタアレイ形成基板であって、ソース電極を兼ねるソース配線は、その延在方向に周期的に切り欠き部を備えており、ソース配線の切り欠き部は、ゲート電極に重なる位置に形成されており、その切り欠き部がある部位は細いソース配線となり、切り欠き部がない部位は細いソース配線より幅の大きい、太いソース配線となり、少なくとも太いソース配線は開口部を備えており、半導体層は、ソース配線が延在する方向に長いストライプであり、ソース電極とドレイン電極とに跨って形成されており、かつ、太いソース配線の開口部の幅方向の両端部を覆わないように形成されており、保護層は、半導体層を全て覆っている、薄膜トランジスタアレイ形成基板である。
また、細いソース配線がさらに開口部を備えてもよい。
また、細いソース配線の開口部と太いソース配線の開口部とはソース配線が延在する方向で連通していてもよい。
また、細いソース配線の開口部と太いソース配線の開口部とはソース配線が延在する方向で一部が連通した開口部を形成していてもよい。
本発明の他の局面は、上述の薄膜トランジスタアレイ形成基板上に、層間絶縁体層を備え、その層間絶縁体層の画素電極に対応した部位に開口部を有する、画像表示装置用基板である。
また、層間絶縁体層上に、上部画素電極をさらに備え、上部画素電極は、層間絶縁体層の開口部を介して薄膜トランジスタアレイ形成基板の画素電極と接続されていてもよい。
また、本発明の他の局面は、上述の薄膜トランジスタアレイ形成基板の製造方法であって、基板上にゲート電極を形成する工程と、ゲート電極を含む基板上にゲート絶縁体層を形成する工程と、延在方向に周期的に切り欠き部を備え、細いソース配線の部分と、細いソース配線より幅が大きく、開口部が設けられた太いソース配線の部分とを有するソース配線兼ソース電極と、ドレイン電極と、画素電極とを形成する工程と、液状インクを用いた印刷法により半導体層を形成する工程と、液状インクを用いた印刷法により保護層を形成する工程とをこの順に実施し、半導体層を形成する工程において、半導体層を、太いソース配線の開口部の幅方向の両端部を覆わないように形成する、薄膜トランジスタアレイ形成基板の製造方法である。
また、ソース配線兼ソース電極と、ドレイン電極と、画素電極とを形成する工程において、ソース配線兼ソース電極と、ドレイン電極と、画素電極とを、オフセット印刷により形成してもよい。
また、保護層を形成する工程において、保護層を、半導体層およびソース配線の開口部を全て覆うように形成してもよい。
本発明によれば、工程数を増やすことなく、半導体層や保護層の良好なパターニングを行うことが可能な薄膜トランジスタアレイ形成基板とその製造方法、薄膜トランジスタアレイ形成基板を使用した画像表示装置用基板を提供できる。
本発明の実施形態について、以下に図面を使用して詳細に説明する。
＜第１の実施形態＞
本発明の第１の実施形態について図１を用いて説明する。
本発明の第１の実施形態に係わる薄膜トランジスタアレイ形成基板５０の一例を図１に示す。
＜第１の実施形態＞
本発明の第１の実施形態について図１を用いて説明する。
本発明の第１の実施形態に係わる薄膜トランジスタアレイ形成基板５０の一例を図１に示す。
図１の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図１の（ｃ）は、図１（ｂ）のＢ−Ｂ’に沿った断面図を示している。
図１の（ａ）に示すように、平面配置的に見て、ゲート配線２’がゲート電極２を兼ね、ソース配線４がソース電極を兼ねており、ソース電極４は周期的に形成された切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２に重なる位置に形成されている。ソース配線４は、切り欠き部によって形成された幅の細いソース配線４１と切り欠き部が無い部位にある幅の太いソース配線４２とから構成されている。本実施形態では、ソース配線４は太いソース配線４２に開口部４ａを有している。
ソース配線４とドレイン電極５とは、薄膜トランジスタのチャネル部となる一定間隔のスリット部を形成するように、ソース電極を兼ねるソース配線４の切り欠き部内に、ドレイン電極５が対向して形成され、ドレイン電極５には画素電極９が接続されている。なお、ソース電極を兼ねるソース配線４の切り欠き部は、マトリクス状に配置された薄膜トランジスタアレイの周期に対応して形成されている。
図１の（ａ）に示すように、平面配置的に見て、ゲート配線２’がゲート電極２を兼ね、ソース配線４がソース電極を兼ねており、ソース電極４は周期的に形成された切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２に重なる位置に形成されている。ソース配線４は、切り欠き部によって形成された幅の細いソース配線４１と切り欠き部が無い部位にある幅の太いソース配線４２とから構成されている。本実施形態では、ソース配線４は太いソース配線４２に開口部４ａを有している。
ソース配線４とドレイン電極５とは、薄膜トランジスタのチャネル部となる一定間隔のスリット部を形成するように、ソース電極を兼ねるソース配線４の切り欠き部内に、ドレイン電極５が対向して形成され、ドレイン電極５には画素電極９が接続されている。なお、ソース電極を兼ねるソース配線４の切り欠き部は、マトリクス状に配置された薄膜トランジスタアレイの周期に対応して形成されている。
図１の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に長いストライプ状に、ソース配線４およびドレイン電極５に跨って形成されている。また、半導体層６は、太いソース配線４２の開口部４ａの幅方向（ソース配線４が延在する方向に直交する方向）の両端のうち少なくともドレイン電極５側を覆っておらず、半導体層６とソース配線４との間に、下地のゲート絶縁体層３が露出した部位が形成されている。保護層７は半導体層６および開口部４ａを全て覆い、ドレイン電極５側のソース配線４上には形成されず、開口部４ａよりドレイン電極５と反対側のソース配線４上には形成されている。
図１の（ｂ）のＢ−Ｂ’で切断した断面を図１の（ｃ）に示す。図１の（ｃ）に示したように、基板１上に、ゲート電極２およびゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。更にその上にソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、ソース電極を兼ねるソース配線４およびドレイン電極５の一部と半導体層６とを覆うように保護層７が形成されている。
図１の（ａ）において、ゲート絶縁体層３の表面は親インク性であり、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ａのうちドレイン側を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいものの、ソース配線４内に開口部４ａを有することにより、保護層７のインクがソース配線４内に留まり易くなって、ゲート絶縁体層３上へのしみ出しを抑制することができる。
半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ａのうちドレイン側を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいものの、ソース配線４内に開口部４ａを有することにより、保護層７のインクがソース配線４内に留まり易くなって、ゲート絶縁体層３上へのしみ出しを抑制することができる。
薄膜トランジスタアレイ形成基板５０は、例えば、基板１上にゲート電極２を形成する工程と、ゲート電極２を含む基板１上にゲート絶縁体層３を形成する工程と、ソース配線４兼ソース電極とドレイン電極５と画素電極９とを一括して形成する工程と、半導体層６を形成する工程と、保護層７を形成する工程とをこの順に実施することで製造できる。
本発明の実施形態における基板１に用いる材料は特に限定されるものではなく、一般に用いられる材料として、例えばポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのフレキシブルなプラスチック材料、石英などのガラス基板やシリコンウェハーなどがある。しかしながら、フレキシブル化や各プロセス温度などを考慮すると、基板としてＰＥＮやポリイミドなどを用いることが望ましい。
本発明の実施形態において、ゲート電極２、ゲート配線２’、ソース配線４、ドレイン電極５および画素電極９の電極材料として用いられる材料は特に限定されるものではないが、一般に用いられる材料には、金、白金、ニッケル、インジウム錫酸化物などの金属あるいは酸化物の薄膜若しくはポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子や金や銀、ニッケルなどの金属コロイド粒子を分散させた溶液若しくは銀など金属粒子を導電材料として用いた厚膜ペーストなどを挙げることができる。ゲート電極２、ゲート配線２’、ソース配線４、ドレイン電極５および画素電極９を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサ、オフセット印刷などがある。
本発明の実施形態において、ゲート絶縁体層３として用いられる材料は特に限定されるものではないが、一般に用いられる材料にはポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコールなどの高分子溶液、アルミナやシリカゲルなどの粒子を分散させた溶液などがある。
本発明の実施形態において、半導体層６の半導体材料として用いられる材料は特に限定されるものではないが、一般に用いられる材料としてポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子有機半導体材料を用いることができるが、低コスト化、フレキシブル化、大面積化を考慮すると印刷法が適用できる有機半導体を用いることが望ましい。半導体層６を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサなどがある。
本発明の実施形態において、保護層７の材料として用いられる材料は特に限定されるものではない。一般に用いられる材料としてはフッ素系樹脂やポリビニルアルコールなどが挙げられるが、これらに限定されるものではない。また、保護層７には必要に応じて遮光性を付与することも出来る。保護層７を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサなどがある。
＜第２の実施形態＞
本発明の第２の実施形態について図２を用いて説明する。
図２の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図２の（ｃ）は、図２の（ｂ）のＣ−Ｃ’に沿った断面図を示している。
図２の（ａ）に示すように、平面配置的に見て、ゲート配線２’がゲート電極２を兼ね、ソース配線４がソース電極を兼ねており、ソース配線４は周期的な切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２に重なる位置に形成されている。ソース配線４は、切り欠き部によって形成された幅の細いソース配線４１と、切り欠き部が無い幅の太いソース配線４２から構成されている。本実施形態では、ソース配線４は切り欠き部が無い太いソース配線４２上に開口部４ａを有し、切り欠き部がある細いソース配線４１上に開口部４ｂを有している。また、ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向している。さらに、ドレイン電極５には画素電極９が接続されている。
本発明の第２の実施形態について図２を用いて説明する。
図２の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図２の（ｃ）は、図２の（ｂ）のＣ−Ｃ’に沿った断面図を示している。
図２の（ａ）に示すように、平面配置的に見て、ゲート配線２’がゲート電極２を兼ね、ソース配線４がソース電極を兼ねており、ソース配線４は周期的な切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２に重なる位置に形成されている。ソース配線４は、切り欠き部によって形成された幅の細いソース配線４１と、切り欠き部が無い幅の太いソース配線４２から構成されている。本実施形態では、ソース配線４は切り欠き部が無い太いソース配線４２上に開口部４ａを有し、切り欠き部がある細いソース配線４１上に開口部４ｂを有している。また、ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向している。さらに、ドレイン電極５には画素電極９が接続されている。
図２の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に長いストライプ状に、ソース配線４およびドレイン電極５に跨って形成されている。また、半導体層６は、開口部４ａの幅方向の両端を覆っていない。ここで、幅方向とは、ソース配線４の延在する方向と直交する方向の線幅を指す。従って、幅方向両端を覆っていない状態とは、開口部４ａの幅より、半導体層６の幅が狭い事を指している。そのため、半導体層６とソース電極を兼ねるソース配線４との間には、下地のゲート絶縁体層３が露出した部位が形成されている。一方、保護層７は半導体層６および開口部４ａおよび開口部４ｂを全て覆い、開口部４ａの幅方向の両端側および開口部４ｂのドレイン電極５と反対側のソース配線４上には形成されていない。
図２の（ｂ）のＣ−Ｃ’における断面を図２の（ｃ）に示す。図２の（ｃ）に示すように、基板１上に、ゲート配線２が形成され、その上がゲート絶縁体層３で覆われている。更にその上に一部に開口部を有したソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、開口部よりドレイン電極５側のソース配線４およびドレイン電極５の一部と半導体層６とを覆うように保護層７が形成されている。
図２の（ａ）において、ゲート絶縁体層３の表面は親インク性であり、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、ストライプ状に印刷することができる。その際、開口部４ａのうち両端を、開口部４ｂのうちドレイン電極５の反対側片端を半導体が覆わないようにしておくことが望ましい。
半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、ストライプ状に印刷することができる。その際、開口部４ａのうち両端を、開口部４ｂのうちドレイン電極５の反対側片端を半導体が覆わないようにしておくことが望ましい。
次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいものの、ソース配線４内に開口部４ａおよび４ｂを有することにより、保護層７のインクがソース配線４内に留まり易くなって、ゲート絶縁体層３上へのしみ出しを抑制することができる。
使用する材料や方法は先の第１の実施形態の場合と同様である。
使用する材料や方法は先の第１の実施形態の場合と同様である。
＜第３の実施形態＞
本発明の第３の実施形態について図３を用いて説明する。
図３の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図３の（ｃ）は、図３の（ｂ）のＤ−Ｄ’における断面図を示している。
図３の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。ソース配線４は、切り欠き部によって形成された幅の細い部分と、切り欠き部が無い幅の広い部分から構成されている。本実施形態では、図３の（ａ）における太い（幅の広い）ソース配線４２に形成された開口部４ａと細い（幅の狭い）ソース配線４１に形成された開口部４ｂとが繋がって、連通した開口部４ｃとなっており、その結果、ソース配線４は、直線状の部分と矩形波状の部分とから構成された配線となっている。この両者は電気的に接続されている。
本発明の第３の実施形態について図３を用いて説明する。
図３の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図３の（ｃ）は、図３の（ｂ）のＤ−Ｄ’における断面図を示している。
図３の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。ソース配線４は、切り欠き部によって形成された幅の細い部分と、切り欠き部が無い幅の広い部分から構成されている。本実施形態では、図３の（ａ）における太い（幅の広い）ソース配線４２に形成された開口部４ａと細い（幅の狭い）ソース配線４１に形成された開口部４ｂとが繋がって、連通した開口部４ｃとなっており、その結果、ソース配線４は、直線状の部分と矩形波状の部分とから構成された配線となっている。この両者は電気的に接続されている。
また、第１および第２の実施形態と同様に、ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向し、ドレイン電極５には画素電極９が接続されている。
図３の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に、ソース配線４およびドレイン電極５に跨って形成されており、開口部４ｃの幅（ソース配線が延在する方向と直交する）方向の両端部のソース配線を除き、ソース配線４と平行に且つ長いストライプ状に形成されている。
図３の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に、ソース配線４およびドレイン電極５に跨って形成されており、開口部４ｃの幅（ソース配線が延在する方向と直交する）方向の両端部のソース配線を除き、ソース配線４と平行に且つ長いストライプ状に形成されている。
保護層７は前記半導体層６および太いソース配線４２および細いソース配線４１が連通した開口部４ｃの全てを覆い、開口部４ｃの幅方向の両端側のソース配線４上には形成されていない。
図３の（ｂ）のＤ−Ｄ’における断面を図３の（ｃ）に示す。図３の（ｃ）に示すように、基板１上に、ゲート電極２、ゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。その上に、一部に開口部を有したソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、開口部よりドレイン電極５側のソース配線４およびドレイン電極５の一部と半導体層６とを覆うように保護層７が形成されている。
図３の（ａ）において、ゲート絶縁体層３の表面は親インク性であり、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ｃのうち太いソース配線部の開口部４ａの両端および、細いソース配線部の開口部４ｂのうちドレイン電極５の反対側のソース配線を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいが、ソース配線４内に開口部４ｃを有することにより、保護層７のインクがソース配線４内の開口部４ｃに留まり易くなっており、ゲート絶縁体層３上へのしみ出しを抑制することができる。
使用する材料や方法は、第１の実施形態の場合と同様である。
半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ｃのうち太いソース配線部の開口部４ａの両端および、細いソース配線部の開口部４ｂのうちドレイン電極５の反対側のソース配線を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいが、ソース配線４内に開口部４ｃを有することにより、保護層７のインクがソース配線４内の開口部４ｃに留まり易くなっており、ゲート絶縁体層３上へのしみ出しを抑制することができる。
使用する材料や方法は、第１の実施形態の場合と同様である。
＜第４の実施形態＞
本発明の第４の実施形態について図４を用いて説明する。
図４の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図４の（ｃ）は、図４の（ｂ）のＥ−Ｅ’における断面図を示している。
図４の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。ソース配線４は、切り欠き部によって形成された幅の細い部分と、切り欠き部が無い幅の広い部分から構成されている。本実施形態では、図４の（ａ）における太い（幅の広い）ソース配線４２に形成された開口部４ａと細い（幅の狭い）ソース配線４１に形成された開口部４ｂとの一部が繋がって、連通した開口部４ｄとなっており、その結果、ソース配線４は、直線状の部分と矩形波状の部分とから構成された配線となっている。この両者は電気的に接続されている。
連通した開口部４ｄは、複数の開口部４ａおよび４ｂごとに一部繋がっていても良い。
本発明の第４の実施形態について図４を用いて説明する。
図４の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図４の（ｃ）は、図４の（ｂ）のＥ−Ｅ’における断面図を示している。
図４の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。ソース配線４は、切り欠き部によって形成された幅の細い部分と、切り欠き部が無い幅の広い部分から構成されている。本実施形態では、図４の（ａ）における太い（幅の広い）ソース配線４２に形成された開口部４ａと細い（幅の狭い）ソース配線４１に形成された開口部４ｂとの一部が繋がって、連通した開口部４ｄとなっており、その結果、ソース配線４は、直線状の部分と矩形波状の部分とから構成された配線となっている。この両者は電気的に接続されている。
連通した開口部４ｄは、複数の開口部４ａおよび４ｂごとに一部繋がっていても良い。
また、第１、第２および第３の実施形態と同様に、ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向し、ドレイン電極５には画素電極９が接続されている。
図４の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に、ソース配線４およびドレイン電極５に跨って形成されており、開口部４ｄの幅（ソース配線が延在する方向と直交する）方向の両端部のソース配線を除き、ソース配線４と平行に且つ長いストライプ状に形成されている。
図４の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に、ソース配線４およびドレイン電極５に跨って形成されており、開口部４ｄの幅（ソース配線が延在する方向と直交する）方向の両端部のソース配線を除き、ソース配線４と平行に且つ長いストライプ状に形成されている。
保護層７は前記半導体層６および太いソース配線４２および細いソース配線４１の一部が連通した開口部４ｄを全て覆い、開口部４ｄの幅方向の両端側のソース配線４上には形成されていない。
図４の（ｂ）のＥ−Ｅ’における断面を図４の（ｃ）に示す。図４の（ｃ）に示すように、基板１上に、ゲート電極２、ゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。その上に、一部に開口部を有したソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、開口部よりドレイン電極５側のソース配線４およびドレイン電極５の一部と半導体層６を覆うように保護層７が形成されている。
図４の（ａ）において、ゲート絶縁体層３の表面は親インク性、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ｄのうち太いソース配線部の開口部４ａの両端および、細いソース配線部の開口部４ｂのうちドレイン電極５の反対側のソース配線４を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいが、ソース配線４内に開口部４ｄを有することにより、保護層７のインクがソース配線４内の開口部４ｄに留まり易くなっており、ゲート絶縁体層３上へのしみ出しを抑制することができる。
半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ｄのうち太いソース配線部の開口部４ａの両端および、細いソース配線部の開口部４ｂのうちドレイン電極５の反対側のソース配線４を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいが、ソース配線４内に開口部４ｄを有することにより、保護層７のインクがソース配線４内の開口部４ｄに留まり易くなっており、ゲート絶縁体層３上へのしみ出しを抑制することができる。
使用する材料や方法は、第１の実施形態の場合と同様である。
なお、実施形態１〜４において、ゲート電極２およびゲート配線２’と同じ層に図示しないキャパシタ電極およびキャパシタ配線を有していてもよい。キャパシタ電極がゲート絶縁体層３をはさんで画素電極９と重なってストレージキャパシタとなる。ストレージキャパシタは、画素の電位を保つ働きがある。
なお、実施形態１〜４において、ゲート電極２およびゲート配線２’と同じ層に図示しないキャパシタ電極およびキャパシタ配線を有していてもよい。キャパシタ電極がゲート絶縁体層３をはさんで画素電極９と重なってストレージキャパシタとなる。ストレージキャパシタは、画素の電位を保つ働きがある。
＜第５の実施形態＞
本発明の第５の実施形態について図５を用いて説明する。
本発明の第５の実施形態は、薄膜トランジスタアレイ形成基板５０を用いた画像表示装置用基板６０である。
本発明の第５の実施形態について図５を用いて説明する。
本発明の第５の実施形態は、薄膜トランジスタアレイ形成基板５０を用いた画像表示装置用基板６０である。
本発明の第５の実施形態である画像表示装置用基板６０は、図５の（ｃ）に示すように、本発明の第１〜４の実施形態のいずれかの薄膜トランジスタアレイ形成基板５０の上に層間絶縁体層１０を形成する。さらに画素電極９上の層間絶縁体層１０の開口部１２を有する。この場合、層間絶縁体層１０の開口部１２が有効な画素領域となる。あるいは、さらに上部画素電極１１を層間絶縁体層１０上に形成し、上部画素電極１１が画素電極９と接続させることにより、上部画素電極１１が有効な画素領域となる。
図５の（ａ）は、本発明の薄膜トランジスタアレイ形成基板５０の上に層間絶縁体層１０を形成し、必要な部分に開口部を設けた状態の一例を示す概略平面図である。図５の（ｂ）は、図５の（ａ）の上に、上部画素電極１１を形成した状態の一例を示す概略平面図である。上部画素電極１１は、図５の（ｃ）に示すように、層間絶縁体層１０の開口部１２を介して、画素電極９と上部画素電極１１を接続した状態を示している。
層間絶縁体層１０の材料としては、ポリビニルフェノール、アクリル、エポキシ、ポリイミド等が使用可能である。層間絶縁体層１０の形成方法としては、スクリーン印刷が好適であるが、感光性の層間絶縁体層を形成後、露光・現像によって形成してもよい。
上部画素電極１１の材料としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｎｉ、Ｃｕ等の金属や、ＩＴＯ等の透明導電膜等を用いることができる。上部画素電極１１の形成方法としては、蒸着、スパッタ等の成膜後にフォトリソ、エッチングする等の方法も可能であるが、Ａｇインク、Ｎｉインク、Ｃｕインク等をスクリーン印刷するのが好適である。
以下に本発明の実施例について具体的に説明するが、本発明はこれに限定されるものではない。
＜実施例１＞
本発明者は、図１に示した通りゲート配線２’およびゲート絶縁体層３が形成された基板１上に、印刷方法によりソース配線４およびドレイン電極５を形成した。塗布法にて複数のトランジスタにわたって切り欠きを含むソース配線４領域内に太いソース配線の開口部４ａの全てを被覆せず一部を露出するように長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層６の全て、および前記太いソース配線の開口部４ａと前記ドレイン電極５と反対側のソース配線４とを覆うように保護層７を長いストライプ状に形成した。
＜実施例１＞
本発明者は、図１に示した通りゲート配線２’およびゲート絶縁体層３が形成された基板１上に、印刷方法によりソース配線４およびドレイン電極５を形成した。塗布法にて複数のトランジスタにわたって切り欠きを含むソース配線４領域内に太いソース配線の開口部４ａの全てを被覆せず一部を露出するように長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層６の全て、および前記太いソース配線の開口部４ａと前記ドレイン電極５と反対側のソース配線４とを覆うように保護層７を長いストライプ状に形成した。
ボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法について説明する。まず、基板１の材料として、ポリエチレンナフタレート（ＰＥＮ）、厚さ１２５μｍを用いた。
次に、ゲート配線２’の材料として、ナノ銀とポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを転写印刷法によりＰＥＮ基板１上に印刷し、１８０℃で１時間ベークしてゲート配線２’を形成した。
次に、ゲート絶縁体層３の材料として、ポリビニルフェノールをシクロヘキサノンに１０重量％溶解させた溶液を用いた。ゲート絶縁体層３の溶液をダイコータ法により塗布し、１８０℃で１時間乾燥させて形成した。前記ゲート絶縁体層３の水の接触角は７５°以下であった。
次に、ソース配線４およびドレイン電極５の材料として、ナノ銀とポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを転写印刷法により印刷し、１８０℃で１時間乾燥させてソース配線４及びドレイン電極５を形成した。ソース配線４および前記ドレイン電極の接触角は８０°以上であった。
次に、半導体層６の材料として、フルオレン−ビチオフェンコポリマー（Ｆ８Ｔ２）をテトラリンで１．０重量％になるように溶解した溶液を用いた。半導体層８は、塗布法を用いて複数のトランジスタにわたって切り欠きを含むソース配線４領域内に塗布し、１００℃で１時間乾燥させて形成した。
次に、保護層７の材料としてポリビニルアルコールを純水に５重量％で溶解させたインキを用い、半導体層６の直上に保護層７を形成した。
＜実施例２＞
本発明者は、図２に示した通りゲート配線およびゲート絶縁体層が形成された基板上に、印刷方法によりソース配線およびドレイン電極を形成した。エッチングによりソース配線の太い部分に開口部４ａを細い部分に開口部４ｂを形成した。塗布法にて複数のトランジスタにわたって太いソース配線の開口部の全てを被覆せず一部を露出するように長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層の全て、および前記太いソース配線の開口部４ａと前記ドレイン電極５と反対側のソース配線４とを覆うように保護層７を長いストライプ状に形成した。
本発明者は、図２に示した通りゲート配線およびゲート絶縁体層が形成された基板上に、印刷方法によりソース配線およびドレイン電極を形成した。エッチングによりソース配線の太い部分に開口部４ａを細い部分に開口部４ｂを形成した。塗布法にて複数のトランジスタにわたって太いソース配線の開口部の全てを被覆せず一部を露出するように長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層の全て、および前記太いソース配線の開口部４ａと前記ドレイン電極５と反対側のソース配線４とを覆うように保護層７を長いストライプ状に形成した。
印刷版のパターン以外のソース配線４およびドレイン電極５までの形成方法および材料は実施例１と同様である。
ソース配線４形成後、エッチング液により太いソース配線に開口部を形成した。
半導体層形成以降の形成方法および材料は実施例１と同様であった。
上記２種類の保護層のパターンについて検討した。
凹凸を有したソース配線の太いソース配線部および細いソース配線部に開口部を有することで、保護層のパターンが被印刷面の濡れ性によらず、狙いのパターンを形成することができた。
＜比較例１＞
図６に示した通りゲート配線２’およびゲート絶縁体層３が形成された基板１上に、印刷方法によりソース配線４およびドレイン電極５を形成した。塗布法にて複数のトランジスタにわたって長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層６の全てを被覆するように保護層７を長いストライプ状に形成した。
図６に示した通りゲート配線２’およびゲート絶縁体層３が形成された基板１上に、印刷方法によりソース配線４およびドレイン電極５を形成した。塗布法にて複数のトランジスタにわたって長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層６の全てを被覆するように保護層７を長いストライプ状に形成した。
保護層のパターンが被印刷面の塗れ性の影響を受け、狙いの長いストライプパターンを形成することができず、半導体層の全てを被覆できなかった。
以上、説明したように、本発明によれば、工程数を増やすことなく、ソース配線が幅方向に周期的な切り欠き部を有し、且つソース配線の中に開口部を形成することで、保護層のパターン形成時ににじみ出しを抑制し、保護層の狙いのパターンを形成することが可能となる。
１ 基板
２ ゲート電極
２’ ゲート配線
３ ゲート絶縁体層
４ （ソース電極を兼ねる）ソース配線
４ａ 太いソース配線の開口部
４ｂ 細いソース配線の開口部
４ｃ 太いソース配線および細いソース配線に跨った開口部
４ｄ 太いソース配線の開口部および細いソース配線の開口部の一部が連通した開口部
５ ドレイン電極
６ 半導体層
７ 保護層
８ 電流の流れる方向
９ 画素電極
１０ 層間絶縁体層
１１ 上部画素電極
１２ 層間絶縁体層の開口部
４１ 細いソース配線
４２ 太いソース配線
５０ 薄膜トランジスタアレイ形成基板
６０ 画像表示装置用基板
２ ゲート電極
２’ ゲート配線
３ ゲート絶縁体層
４ （ソース電極を兼ねる）ソース配線
４ａ 太いソース配線の開口部
４ｂ 細いソース配線の開口部
４ｃ 太いソース配線および細いソース配線に跨った開口部
４ｄ 太いソース配線の開口部および細いソース配線の開口部の一部が連通した開口部
５ ドレイン電極
６ 半導体層
７ 保護層
８ 電流の流れる方向
９ 画素電極
１０ 層間絶縁体層
１１ 上部画素電極
１２ 層間絶縁体層の開口部
４１ 細いソース配線
４２ 太いソース配線
５０ 薄膜トランジスタアレイ形成基板
６０ 画像表示装置用基板
Claims (9)
- 基板上に、ゲート電極と、ゲート絶縁体層と、ソース電極、ドレイン電極およびドレイン電極と接続した画素電極と、半導体層と、保護層と、がこの順に積層された薄膜トランジスタアレイ形成基板であって、
前記ソース電極を兼ねるソース配線は、その延在方向に周期的に切り欠き部を備えており、
前記ソース配線の切り欠き部は、前記ゲート電極に重なる位置に形成されており、前記切り欠き部がある部位は細いソース配線となり、前記切り欠き部がない部位は前記細いソース配線より幅の大きい、太いソース配線となり、
少なくとも前記太いソース配線は開口部を備えており、
前記半導体層は、前記ソース配線が延在する方向に長いストライプであり、前記ソース電極と前記ドレイン電極とに跨って形成されており、かつ、前記太いソース配線の開口部の幅方向の両端部を覆わないように形成されており、
前記保護層は、前記半導体層を全て覆っている、薄膜トランジスタアレイ形成基板。 - 前記細いソース配線がさらに開口部を備える、請求項１に記載の薄膜トランジスタアレイ形成基板。
- 前記細いソース配線の開口部と前記太いソース配線の開口部とは前記ソース配線が延在する方向で連通している、請求項２に記載の薄膜トランジスタアレイ形成基板。
- 前記細いソース配線の開口部と前記太いソース配線の開口部とは前記ソース配線が延在する方向で一部が連通した開口部を形成している、請求項２に記載の薄膜トランジスタアレイ形成基板。
- 請求項１〜４のいずれかに記載の薄膜トランジスタアレイ形成基板上に、層間絶縁体層を備え、前記層間絶縁体層の前記画素電極に対応した部位に開口部を有する、画像表示装置用基板。
- 前記層間絶縁体層上に上部画素電極をさらに備え、前記上部画素電極は、前記層間絶縁体層の開口部を介して前記薄膜トランジスタアレイ形成基板の画素電極と接続されている、請求項５に記載の画像表示装置用基板。
- 請求項１〜４に記載の薄膜トランジスタアレイ形成基板の製造方法であって、
基板上にゲート電極を形成する工程と、
前記ゲート電極を含む前記基板上にゲート絶縁体層を形成する工程と、
延在方向に周期的に切り欠き部を備え、細いソース配線の部分と、前記細いソース配線より幅が大きく、開口部が設けられた太いソース配線の部分とを有するソース配線兼ソース電極と、ドレイン電極と、画素電極とを形成する工程と、
液状インクを用いた印刷法により半導体層を形成する工程と、
液状インクを用いた印刷法により保護層を形成する工程とを、この順に実施し、
前記半導体層を形成する工程において、前記半導体層を、前記太いソース配線の開口部の幅方向の両端部を覆わないように形成する、
薄膜トランジスタアレイ形成基板の製造方法。 - 前記ソース配線兼ソース電極と、前記ドレイン電極と、前記画素電極とを形成する工程において、前記ソース配線兼ソース電極と、前記ドレイン電極と、前記画素電極とを、オフセット印刷により形成する、請求項７に記載の薄膜トランジスタアレイ形成基板の製造方法。
- 前記保護層を形成する工程において、前記保護層を、前記半導体層および前記ソース配線の開口部を全て覆うように形成する、請求項７または８に記載の薄膜トランジスタアレイ形成基板の製造方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015087530 | 2015-04-22 | ||
| JP2015087530 | 2015-04-22 | ||
| JP2015167130 | 2015-08-26 | ||
| JP2015167130 | 2015-08-26 | ||
| PCT/JP2016/002071 WO2016170770A1 (ja) | 2015-04-22 | 2016-04-18 | 薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2016170770A1 JPWO2016170770A1 (ja) | 2018-02-15 |
| JP6711350B2 true JP6711350B2 (ja) | 2020-06-17 |
Family
ID=57143941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017513966A Expired - Fee Related JP6711350B2 (ja) | 2015-04-22 | 2016-04-18 | 薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10629654B2 (ja) |
| EP (1) | EP3282488A4 (ja) |
| JP (1) | JP6711350B2 (ja) |
| CN (1) | CN107534056B (ja) |
| WO (1) | WO2016170770A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3905850A4 (en) * | 2018-12-26 | 2022-09-21 | Kyocera Corporation | WIRING BOARD, ELECTROLUMINESCENT DEVICE AND DISPLAY DEVICE USING THE SAME |
| CN111430328B (zh) * | 2019-04-25 | 2021-07-27 | 合肥晶合集成电路股份有限公司 | 电容性半导体元件 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524110A (ja) * | 2002-04-24 | 2005-08-11 | イー−インク コーポレイション | 電子表示装置 |
| JP5181441B2 (ja) * | 2006-08-04 | 2013-04-10 | 株式会社リコー | 有機トランジスタ及びその製造方法 |
| JP2010003723A (ja) * | 2008-06-18 | 2010-01-07 | Toppan Printing Co Ltd | 薄膜トランジスタ及び薄膜トランジスタアレイ並びに画像表示装置 |
| WO2010107027A1 (ja) * | 2009-03-17 | 2010-09-23 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置 |
| JP5513020B2 (ja) * | 2009-06-19 | 2014-06-04 | パナソニック液晶ディスプレイ株式会社 | 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 |
| WO2012172985A1 (ja) | 2011-06-16 | 2012-12-20 | シャープ株式会社 | アクティブマトリクス基板の製造方法、アクティブマトリクス基板、表示装置、および、表示装置を備えたテレビジョン受像機 |
| WO2013046606A1 (ja) * | 2011-09-27 | 2013-04-04 | 凸版印刷株式会社 | 薄膜トランジスタ、および画像表示装置 |
| JP2014067884A (ja) * | 2012-09-26 | 2014-04-17 | Toppan Printing Co Ltd | 薄膜トランジスタおよびその製造方法 |
| CN104460163B (zh) * | 2014-12-25 | 2017-07-28 | 上海天马微电子有限公司 | 一种阵列基板及其制作方法及显示装置 |
-
2016
- 2016-04-18 CN CN201680022716.9A patent/CN107534056B/zh active Active
- 2016-04-18 WO PCT/JP2016/002071 patent/WO2016170770A1/ja unknown
- 2016-04-18 JP JP2017513966A patent/JP6711350B2/ja not_active Expired - Fee Related
- 2016-04-18 EP EP16782794.8A patent/EP3282488A4/en not_active Withdrawn
-
2017
- 2017-10-23 US US15/790,535 patent/US10629654B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP3282488A1 (en) | 2018-02-14 |
| US20180061892A1 (en) | 2018-03-01 |
| JPWO2016170770A1 (ja) | 2018-02-15 |
| CN107534056A (zh) | 2018-01-02 |
| WO2016170770A1 (ja) | 2016-10-27 |
| CN107534056B (zh) | 2020-09-01 |
| EP3282488A4 (en) | 2018-05-02 |
| US10629654B2 (en) | 2020-04-21 |
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|---|---|---|---|
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| A61 | First payment of annual fees (during grant procedure) |
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|
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