JP6703265B2 - ニューラルネットワーク装置及びニューラルネットワーク装置の制御方法 - Google Patents
ニューラルネットワーク装置及びニューラルネットワーク装置の制御方法 Download PDFInfo
- Publication number
- JP6703265B2 JP6703265B2 JP2016126941A JP2016126941A JP6703265B2 JP 6703265 B2 JP6703265 B2 JP 6703265B2 JP 2016126941 A JP2016126941 A JP 2016126941A JP 2016126941 A JP2016126941 A JP 2016126941A JP 6703265 B2 JP6703265 B2 JP 6703265B2
- Authority
- JP
- Japan
- Prior art keywords
- neuron
- digital
- neural network
- analog
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B25—HAND TOOLS; PORTABLE POWER-DRIVEN TOOLS; MANIPULATORS
- B25J—MANIPULATORS; CHAMBERS PROVIDED WITH MANIPULATION DEVICES
- B25J9/00—Programme-controlled manipulators
- B25J9/16—Programme controls
- B25J9/1602—Programme controls characterised by the control system, structure, architecture
- B25J9/161—Hardware, e.g. neural networks, fuzzy logic, interfaces, processor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/08—Learning methods
- G06N3/082—Learning methods modifying the architecture, e.g. adding, deleting or silencing nodes or connections
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Artificial Intelligence (AREA)
- Software Systems (AREA)
- Mathematical Physics (AREA)
- Evolutionary Computation (AREA)
- Molecular Biology (AREA)
- General Health & Medical Sciences (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Computational Linguistics (AREA)
- Neurology (AREA)
- Automation & Control Theory (AREA)
- Fuzzy Systems (AREA)
- Robotics (AREA)
- Mechanical Engineering (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
本発明の第1の実施形態について説明する。図1は、第1の実施形態におけるニューラルネットワーク装置の構成例を示す図である。図1に示すニューラルネットワーク装置は、複数のニューロン部10A、複数のデジタル演算器20、複数の可変周波数発振器30、及び制御部40を有する。複数のニューロン部10Aと複数のデジタル演算器20とが階層型ニューラルネットワークを構成するように接続されている。なお、図1においてはニューラルネットワーク装置における(n−1)層目及びn層目に係る構成を図示しているが、図示していない他の層の複数のニューロン部10Aもデジタル演算器20を介して次の層のニューロン部10Aと接続されており、多層構造となっている。
・第1の制御例
ニューラルネットワーク装置における層毎に、必要とされる精度(SNR)の高さに応じた動作周波数でニューロン部及びデジタル演算器を動作させる第1の制御例について説明する。図7は、第1の実施形態におけるニューラルネットワーク装置の第1の制御例を説明するための図である。図7には、階層型ニューラルネットワークの一種であるLeNetと呼ばれる畳み込みニューラルネットワークに係るニューラルネットワーク装置を示している。LeNetは、例えば手書き数字認識等に用いられる。図7に示すニューラルネットワーク装置の各層には複数のニューロン部が配置されており、異なる層のニューロン部がデジタル演算器を介して接続されている。
次に、所定の回数の学習を反復させる毎にテストを行って正解率を検出し、検出結果に応じてニューロン部及びデジタル演算器の動作周波数を切り替え制御する第2の制御例について説明する。階層型ニューラルネットワークにおいて、ある一定の学習率で学習させた場合、所定の回数の学習を反復させる毎にテストを行ったときの正解率は図8に示す正解率801のように変化し、学習反復を繰り返していくと正解率が100%に近づいていく。図8において、縦軸は正解率(%)であり、横軸は反復回数である。
次に、ニューラルネットワーク装置における学習の反復回数(学習率)に応じてニューロン部及びデジタル演算器の動作周波数を切り替え制御する第3の制御例について説明する。例えば、階層型ニューラルネットワークの一種であるAlexNetでは、所定の回数の学習を反復させる毎に学習率を下げて学習をさらに反復させると正解率がよくなっていく。このような所定の回数の学習を反復させる毎に学習率を下げていくように制御する場合、SNRが低いと学習率を小さくした場合、学習で計算された値がノイズに埋もれてしまい正常に学習できないことが考えられる。
次に、本発明の第2の実施形態について説明する。図14は、第2の実施形態におけるニューラルネットワーク装置の構成例を示す図である。図14に示すニューラルネットワーク装置は、複数のニューロン部1410、複数のデジタル演算器1420、可変周波数発振器1430、及び制御部1440を有する。
本発明の諸態様を付記として以下に示す。
複数の重み付き入力に係る加算処理を行う加算器と、前記複数の重み付き入力に係るデジタルアナログ変換処理を行うデジタルアナログ変換器と、前記加算器及び前記デジタルアナログ変換器により得られる前記複数の重み付き入力をすべて加算した加算値を示すアナログ信号を当該アナログ信号の振幅に応じたパルス信号に変換して出力するデルタシグマアナログデジタル変換器とを、それぞれ有する複数のニューロン部と、
前記複数のニューロン部の内の一の前記ニューロン部が出力した前記パルス信号に重み値を乗算して前記重み付き入力として前記一のニューロン部とは異なる前記複数のニューロン部の内の他の前記ニューロン部に出力する複数の演算器と、
出力するクロック信号の周波数を変更可能であり、前記ニューロン部及び前記演算器にクロック信号を供給する発振器と、
前記発振器が出力するクロック信号の周波数を制御する制御部とを有することを特徴とするニューラルネットワーク装置。
(付記2)
前記複数のニューロン部の内の第i層(iは任意の自然数)のニューロン部と前記第i層の次の第(i+1)層のニューロン部とが前記第i層の演算器を介して接続されることを特徴とする付記1記載のニューラルネットワーク装置。
(付記3)
層毎に前記発振器を有することを特徴とする付記2記載のニューラルネットワーク装置。
(付記4)
前記一のニューロン部と前記他のニューロン部とは互いに双方向に前記重み付き入力を出力するよう接続されることを特徴とする付記1記載のニューラルネットワーク装置。
(付記5)
前記制御部は、前記ニューロン部及び前記演算器による所定の回数の学習を反復させた後の正解率に応じて、前記発振器が出力するクロック信号の周波数を制御することを特徴とする付記2又は3記載のニューラルネットワーク装置。
(付記6)
前記制御部は、前記所定の回数の学習を反復させた後の正解率が前回の正解率以下である場合、前記発振器が出力するクロック信号の周波数を増加することを特徴とする付記5記載のニューラルネットワーク装置。
(付記7)
前記制御部は、前記ニューロン部及び前記演算器により所定の回数の学習を反復させた後に、前記発振器が出力するクロック信号の周波数を増加することを特徴とする付記2又は3記載のニューラルネットワーク装置。
(付記8)
前記制御部は、前記ニューロン部及び前記演算器に設定する学習率に応じて、前記発振器が出力するクロック信号の周波数を制御することを特徴とする付記2又は3記載のニューラルネットワーク装置。
(付記9)
前記制御部は、温度パラメータに応じて、前記発振器が出力するクロック信号の周波数を制御することを特徴とする付記4記載のニューラルネットワーク装置。
(付記10)
前記制御部は、温度パラメータを低下させる毎に、前記発振器が出力するクロック信号の周波数を低下することを特徴とする付記9記載のニューラルネットワーク装置。
(付記11)
前記加算器は、前記複数の重み付き入力のすべてを加算するデジタル加算器であり、
前記デジタルアナログ変換器は、前記デジタル加算器の出力をデジタルアナログ変換処理し前記デルタシグマアナログデジタル変換器に出力することを特徴とする付記1〜10の何れかに記載のニューラルネットワーク装置。
(付記12)
前記デジタルアナログ変換器は、前記複数の重み付き入力のそれぞれをデジタルアナログ変換処理し、
前記加算器は、前記デジタルアナログ変換器が出力するアナログ信号のすべてを加算して前記デルタシグマアナログデジタル変換器に出力するアナログ加算器であることを特徴とする付記1〜10の何れかに記載のニューラルネットワーク装置。
(付記13)
複数のニューロン部のそれぞれが、複数の重み付き入力に係る加算処理を行うとともに、前記複数の重み付き入力に係るデジタルアナログ変換処理を行い、前記複数の重み付き入力をすべて加算した加算値を示すアナログ信号をデルタシグマアナログデジタル変換器により当該アナログ信号の振幅に応じたパルス信号に変換する工程と、
前記複数のニューロン部の内の一の前記ニューロン部が出力した前記パルス信号に重み値を乗算して前記重み付き入力として前記一のニューロン部とは異なる前記複数のニューロン部の内の他の前記ニューロン部に出力する工程と、
出力するクロック信号の周波数を変更可能な発振器が前記ニューロン部及び前記演算器に供給するクロック信号の周波数を、前記ニューロン部に要求される精度に応じて制御する工程とを有することを特徴とするニューラルネットワーク装置の制御方法。
11、1411 デジタル加算器
12、1412 デジタルアナログ変換器
13、1413 デルタシグマアナログデジタル変換器
16 デジタルアナログ変換器
17 アナログ加算器
20、1420 デジタル演算器
30、1430 可変周波数発振器
40、1440 制御部
Claims (10)
- 複数の重み付き入力に係る加算処理を行う加算器と、前記複数の重み付き入力に係るデジタルアナログ変換処理を行うデジタルアナログ変換器と、前記加算器及び前記デジタルアナログ変換器により得られる前記複数の重み付き入力をすべて加算した加算値を示すアナログ信号を当該アナログ信号の振幅に応じたパルス信号に変換して出力するデルタシグマアナログデジタル変換器とを、それぞれ有する複数のニューロン部と、
前記複数のニューロン部の内の一の前記ニューロン部が出力した前記パルス信号に重み値を乗算して前記重み付き入力として前記一のニューロン部とは異なる前記複数のニューロン部の内の他の前記ニューロン部に出力する複数の演算器と、
出力するクロック信号の周波数を変更可能であり、前記ニューロン部及び前記演算器にクロック信号を供給する発振器と、
前記発振器が出力するクロック信号の周波数を制御する制御部とを有することを特徴とするニューラルネットワーク装置。 - 前記複数のニューロン部の内の第i層(iは任意の自然数)のニューロン部と前記第i層の次の第(i+1)層のニューロン部とが前記第i層の演算器を介して接続されることを特徴とする請求項1記載のニューラルネットワーク装置。
- 層毎に前記発振器を有することを特徴とする請求項2記載のニューラルネットワーク装置。
- 前記一のニューロン部と前記他のニューロン部とは互いに双方向に前記重み付き入力を出力するよう接続されることを特徴とする請求項1記載のニューラルネットワーク装置。
- 前記制御部は、前記ニューロン部及び前記演算器による所定の回数の学習を反復させた後の正解率に応じて、前記発振器が出力するクロック信号の周波数を制御することを特徴とする請求項2又は3記載のニューラルネットワーク装置。
- 前記制御部は、前記ニューロン部及び前記演算器により所定の回数の学習を反復させた後に、前記発振器が出力するクロック信号の周波数を増加することを特徴とする請求項2又は3記載のニューラルネットワーク装置。
- 前記制御部は、温度パラメータに応じて、前記発振器が出力するクロック信号の周波数を制御することを特徴とする請求項4記載のニューラルネットワーク装置。
- 前記加算器は、前記複数の重み付き入力のすべてを加算するデジタル加算器であり、
前記デジタルアナログ変換器は、前記デジタル加算器の出力をデジタルアナログ変換処理し前記デルタシグマアナログデジタル変換器に出力することを特徴とする請求項1〜7の何れかに記載のニューラルネットワーク装置。 - 前記デジタルアナログ変換器は、前記複数の重み付き入力のそれぞれをデジタルアナログ変換処理し、
前記加算器は、前記デジタルアナログ変換器が出力するアナログ信号のすべてを加算して前記デルタシグマアナログデジタル変換器に出力するアナログ加算器であることを特徴とする請求項1〜7の何れかに記載のニューラルネットワーク装置。 - 複数のニューロン部のそれぞれが、複数の重み付き入力に係る加算処理を行うとともに、前記複数の重み付き入力に係るデジタルアナログ変換処理を行い、前記複数の重み付き入力をすべて加算した加算値を示すアナログ信号をデルタシグマアナログデジタル変換器により当該アナログ信号の振幅に応じたパルス信号に変換する工程と、
演算器が前記複数のニューロン部の内の一の前記ニューロン部が出力した前記パルス信号に重み値を乗算して前記重み付き入力として前記一のニューロン部とは異なる前記複数のニューロン部の内の他の前記ニューロン部に出力する工程と、
出力するクロック信号の周波数を変更可能な発振器が前記ニューロン部及び前記演算器に供給するクロック信号の周波数を、前記ニューロン部に要求される精度に応じて制御する工程とを有することを特徴とするニューラルネットワーク装置の制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016126941A JP6703265B2 (ja) | 2016-06-27 | 2016-06-27 | ニューラルネットワーク装置及びニューラルネットワーク装置の制御方法 |
US15/606,220 US20170368682A1 (en) | 2016-06-27 | 2017-05-26 | Neural network apparatus and control method of neural network apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016126941A JP6703265B2 (ja) | 2016-06-27 | 2016-06-27 | ニューラルネットワーク装置及びニューラルネットワーク装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018005297A JP2018005297A (ja) | 2018-01-11 |
JP6703265B2 true JP6703265B2 (ja) | 2020-06-03 |
Family
ID=60675886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016126941A Active JP6703265B2 (ja) | 2016-06-27 | 2016-06-27 | ニューラルネットワーク装置及びニューラルネットワーク装置の制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20170368682A1 (ja) |
JP (1) | JP6703265B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018137411A1 (zh) * | 2017-01-25 | 2018-08-02 | 清华大学 | 神经网络信息转换方法、***及计算机设备 |
CN111279365A (zh) * | 2017-10-26 | 2020-06-12 | 深圳源光科技有限公司 | 计算单元 |
JP6697042B2 (ja) * | 2018-08-31 | 2020-05-20 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像システム、固体撮像方法及びプログラム |
JP7404276B2 (ja) * | 2019-01-24 | 2023-12-25 | ソニーセミコンダクタソリューションズ株式会社 | 電圧制御装置 |
US11157804B2 (en) * | 2019-01-25 | 2021-10-26 | Northrop Grumman Systems Corporation | Superconducting neuromorphic core |
CN111523653B (zh) * | 2019-02-03 | 2024-03-29 | 上海寒武纪信息科技有限公司 | 运算装置及方法 |
US11630992B2 (en) * | 2019-07-05 | 2023-04-18 | Electronics And Telecommunications Research Institute | Neural network generation method for neuromorphic computing and apparatus for the same |
US12020144B2 (en) | 2019-09-23 | 2024-06-25 | Intel Corporation | Oscillator based neural network apparatus |
KR102422545B1 (ko) * | 2019-11-25 | 2022-07-20 | 울산과학기술원 | 모바일 단말기에서 인공 신경망 추론을 수행하기 위한 장치 및 방법 |
KR20210100277A (ko) | 2020-02-06 | 2021-08-17 | 삼성전자주식회사 | 전력 최적화 스케쥴러의 동작 방법 및 전력 최적화 스케쥴러를 포함하는 컴퓨팅 장치 |
CN113255875A (zh) * | 2020-02-07 | 2021-08-13 | 华为技术有限公司 | 神经网络电路和神经网络*** |
CN111340194B (zh) * | 2020-03-02 | 2022-09-06 | 中国科学技术大学 | 脉冲卷积神经网络神经形态硬件及其图像识别方法 |
CN111611529B (zh) * | 2020-04-03 | 2023-05-02 | 深圳市九天睿芯科技有限公司 | 电容容量可变的电流积分和电荷共享的多位卷积运算模组 |
CN111611528B (zh) * | 2020-04-03 | 2023-05-02 | 深圳市九天睿芯科技有限公司 | 电流值可变的电流积分和电荷共享的多位卷积运算模组 |
US11468308B2 (en) * | 2020-05-01 | 2022-10-11 | UMNAI Limited | Architecture for a hardware based explainable neural network |
US20220004182A1 (en) * | 2020-07-02 | 2022-01-06 | Nec Laboratories America, Inc. | Approach to determining a remaining useful life of a system |
JPWO2022009542A1 (ja) | 2020-07-10 | 2022-01-13 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5542054A (en) * | 1993-12-22 | 1996-07-30 | Batten, Jr.; George W. | Artificial neurons using delta-sigma modulation |
WO2013023068A1 (en) * | 2011-08-11 | 2013-02-14 | Greenray Industries, Inc. | Neural network frequency control |
JP5951959B2 (ja) * | 2011-10-28 | 2016-07-13 | 株式会社マキタ | 温度検出装置及びバッテリパック |
US9602088B1 (en) * | 2015-09-11 | 2017-03-21 | Texas Instruments Incorporated | Ultra-low power comparator with sampling control loop adjusting frequency and/or sample aperture window |
-
2016
- 2016-06-27 JP JP2016126941A patent/JP6703265B2/ja active Active
-
2017
- 2017-05-26 US US15/606,220 patent/US20170368682A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20170368682A1 (en) | 2017-12-28 |
JP2018005297A (ja) | 2018-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6703265B2 (ja) | ニューラルネットワーク装置及びニューラルネットワーク装置の制御方法 | |
US20220100255A1 (en) | Unit Element for performing Multiply-Accumulate Operations | |
KR102653822B1 (ko) | 혼성 신호 컴퓨팅 시스템 및 방법 | |
US9197240B1 (en) | Method and circuit for noise shaping SAR analog-to-digital converter | |
US9654135B2 (en) | AD converter including a capacitive DAC | |
US11604977B2 (en) | Computing circuitry | |
CN111144558B (zh) | 基于时间可变的电流积分和电荷共享的多位卷积运算模组 | |
CN111630527A (zh) | 在神经网络中使用存储器的模拟数字转换器 | |
US20230359571A1 (en) | System and methods for mixed-signal computing | |
WO2020115746A1 (en) | Delta-sigma modulation neurons for high-precision training of memristive synapses in deep neural networks | |
KR102204388B1 (ko) | 필터링 특성이 개선된 기준 전압 생성기 | |
US20220113942A1 (en) | Throughput and precision-programmable multiplier-accumulator architecture | |
US11790220B2 (en) | Artificial neural networks | |
CN116472534A (zh) | 分布式多组件突触计算结构 | |
US11783171B2 (en) | Computing circuitry | |
KR102094469B1 (ko) | 디지털-아날로그 변환 장치 및 방법 | |
US20230261665A1 (en) | Successive-approximation analog-to-digital converters | |
JP6996411B2 (ja) | ニューラルネットワーク回路 | |
US8957804B2 (en) | Successive approximation A/D converter | |
CN112514262A (zh) | 处理电路 | |
JP2000057241A (ja) | 非線形演算回路 | |
JP5732031B2 (ja) | パイプライン型a/dコンバータ | |
Moradkhani et al. | A new approach to optimize the defuzzification unit of fuzzy systems | |
JP7005827B1 (ja) | ニューロン素子、adコンバータ及びニューラルネットワーク | |
Krestinskaya et al. | AnalogHTM: Memristive spatial pooler learning with backpropagation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190311 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200317 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200325 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200407 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200420 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6703265 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |