JP6699495B2 - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
JP6699495B2
JP6699495B2 JP2016197216A JP2016197216A JP6699495B2 JP 6699495 B2 JP6699495 B2 JP 6699495B2 JP 2016197216 A JP2016197216 A JP 2016197216A JP 2016197216 A JP2016197216 A JP 2016197216A JP 6699495 B2 JP6699495 B2 JP 6699495B2
Authority
JP
Japan
Prior art keywords
contact hole
substrate
solution containing
film
tungsten film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016197216A
Other languages
Japanese (ja)
Other versions
JP2018060911A (en
Inventor
保宏 淺岡
保宏 淺岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2016197216A priority Critical patent/JP6699495B2/en
Publication of JP2018060911A publication Critical patent/JP2018060911A/en
Application granted granted Critical
Publication of JP6699495B2 publication Critical patent/JP6699495B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置の製造方法に関するものであり、例えば、基板上の絶縁膜に形成されたコンタクトホールの内部及び絶縁膜上に導電膜を形成する工程を有する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, for example, a method for manufacturing a semiconductor device having a step of forming a conductive film inside a contact hole formed in an insulating film on a substrate and on the insulating film.

特許文献１には、絶縁膜を貫通して形成されたコンタクトホールをタングステン・プラグで埋め込み、かつ絶縁膜上にブランケット・タングステン膜を形成するタングステン成膜工程と、基板面に直交する方向に所定深さまでブランケット・タングステン膜をエッチバックする第１エッチバック工程と、ブランケット・タングステン膜上に配線層を形成する工程と、レジスト膜のマスクパターンを形成する工程と、マスクパターンを使用して配線層をエッチングする配線層エッチング工程と、同じマスクパターンを使用してブランケット・タングステン膜をエッチバックする第２エッチバック工程と、を備えた半導体装置の製造方法が記載されている。   In Patent Document 1, a tungsten film forming step of filling a contact hole formed through an insulating film with a tungsten plug and forming a blanket tungsten film on the insulating film, and a predetermined process in a direction orthogonal to the substrate surface A first etchback step of etching back the blanket/tungsten film to a depth, a step of forming a wiring layer on the blanket/tungsten film, a step of forming a mask pattern of a resist film, and a wiring layer using the mask pattern There is described a method of manufacturing a semiconductor device, which comprises a wiring layer etching step of etching a substrate and a second etchback step of etching back a blanket/tungsten film using the same mask pattern.

特開平０９−００８１３６号公報JP, 09-008136, A

半導体装置の製造方法においては、画像検査や目視検査によって、コンタクトホールへの埋め込み不良を精度よく検出することができない。埋め込み正常品と、埋め込み異常品とを判別できず、正常品を異常品と判別することがあるため、製品歩留まりを向上させることができない。   In the method of manufacturing a semiconductor device, it is not possible to accurately detect a defective embedding in a contact hole by image inspection or visual inspection. A normal embedded product and an abnormal embedded product cannot be discriminated, and a normal product may be discriminated as an abnormal product, so that the product yield cannot be improved.

本発明は、このような問題を解決するためになされたものであり、コンタクトホールへの埋め込み不良を容易に検出することができる半導体装置の製造方法を提供する。   The present invention has been made to solve such a problem, and provides a method for manufacturing a semiconductor device capable of easily detecting a defective filling in a contact hole.

本発明の一態様に係る半導体装置の製造方法は、基板上の絶縁膜を貫通するように形成されたコンタクトホールの内部にタングステン膜を埋め込むとともに、前記絶縁膜上に前記タングステン膜を形成する工程と、前記タングステン膜が形成された前記基板を、フッ化水素を含む溶液に浸漬させる工程と、前記フッ化水素を含む溶液に浸漬させた前記基板を、アンモニアを含む溶液に浸漬させる工程と、前記アンモニアを含む溶液に浸漬させた前記基板の前記タングステン膜をエッチバックする工程と、を備え、前記タングステン膜を形成する工程において、前記タングステン膜の埋め込みが不良な前記コンタクトホールがある場合には、前記フッ化水素を含む溶液に浸漬させる工程において、前記不良なコンタクトホールの底面に前記基板を露出させ、前記アンモニアを含む溶液に浸漬させる工程において、露出させた前記基板をエッチングする。このような構成により、コンタクトホールへの埋め込み不良を容易に検出することができる。   A method of manufacturing a semiconductor device according to an aspect of the present invention includes a step of burying a tungsten film in a contact hole formed so as to penetrate an insulating film on a substrate and forming the tungsten film on the insulating film. A step of immersing the substrate on which the tungsten film is formed in a solution containing hydrogen fluoride, a step of immersing the substrate in a solution containing hydrogen fluoride in a solution containing ammonia, Etching back the tungsten film of the substrate immersed in the solution containing ammonia, and in the step of forming the tungsten film, if there is the contact hole in which the tungsten film is not well embedded, In the step of immersing in the solution containing hydrogen fluoride, the substrate is exposed on the bottom surface of the defective contact hole, and in the step of immersing in the solution containing ammonia, the exposed substrate is etched. With such a configuration, it is possible to easily detect a defective filling in the contact hole.

本発明により、コンタクトホールへの埋め込み不良を容易に検出することができる半導体装置の製造方法を提供する。   According to the present invention, there is provided a method of manufacturing a semiconductor device capable of easily detecting a defective filling in a contact hole.

（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示した断面図であり、コンタクトホールへの埋め込みが正常な場合を示す。(A)-(c) is sectional drawing which illustrated the manufacturing method of the semiconductor device which concerns on embodiment, and shows the case where a contact hole is normally embedded. 実施形態に係る半導体装置の製造方法を例示したフローチャート図である。6 is a flowchart illustrating the method for manufacturing the semiconductor device according to the embodiment. FIG. （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示した断面図であり、コンタクトホールへの埋め込みが不良な場合を示す。(A)-(c) is sectional drawing which illustrated the manufacturing method of the semiconductor device which concerns on embodiment, and shows the case where embedding in a contact hole is bad. （ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を例示した断面図であり、コンタクトホールへの埋め込みが不良な場合を示す。(A) And (b) is sectional drawing which illustrated the manufacturing method of the semiconductor device which concerns on embodiment, and shows the case where embedding in a contact hole is bad. （ａ）〜（ｃ）は、比較例に係る半導体装置の製造方法を例示した断面図である。(A)-(c) is sectional drawing which illustrated the manufacturing method of the semiconductor device which concerns on a comparative example.

以下、本発明を実施するための最良の形態について、添付図面を参照しながら説明する。但し、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。   Hereinafter, the best mode for carrying out the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments. Further, the following description and drawings are simplified as appropriate for the sake of clarity.

実施形態に係る半導体装置の製造方法を説明する。本実施形態に係る半導体装置の製造方法は、コンタクトホールへの埋め込み不良を容易に検出する方法を含んでいる。まず、コンタクトホールへの埋め込みが正常な場合の半導体装置の製造方法を示す。その後、コンタクトホールへの埋め込みが不良な場合を示し、どのような過程を経て、埋め込み不良を検出することができるかを示す。   A method of manufacturing the semiconductor device according to the embodiment will be described. The method of manufacturing the semiconductor device according to the present embodiment includes a method of easily detecting a defective filling in the contact hole. First, a method of manufacturing a semiconductor device when the contact hole is normally filled will be described. After that, a case where the contact hole is not properly embedded is shown, and through what process, the embedding failure can be detected.

図１（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示した断面図であり、コンタクトホールへの埋め込みが正常な場合を示す。図２は、実施形態に係る半導体装置の製造方法を例示したフローチャート図である。   1A to 1C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment, showing a case where a contact hole is normally filled. FIG. 2 is a flowchart illustrating the method for manufacturing the semiconductor device according to the embodiment.

図１（ａ）に示すように、半導体装置の製造方法においては、まず、基板１０にトレンチゲート１１を形成する。基板１０は、例えば、シリコン基板等の半導体基板である。なお、基板１０の材料は、シリコンを含むものに限らない。基板１０の材料は、アンモニアを含む溶液によりエッチングされる材料が好ましい。   As shown in FIG. 1A, in the method of manufacturing a semiconductor device, first, the trench gate 11 is formed in the substrate 10. The substrate 10 is, for example, a semiconductor substrate such as a silicon substrate. The material of the substrate 10 is not limited to the one containing silicon. The material of the substrate 10 is preferably a material that can be etched by a solution containing ammonia.

トレンチゲート１１は、次のようにして形成する。すなわち、所定の領域に、所定の不純物を所定の濃度で導入させた基板１０を準備する。そして、基板１０上にハードマスク等を形成し、パターニングする。パターニングされたハードマスクを用いて、例えば、異方性ドライエッチングにより、複数のトレンチ１２を形成する。そして、ハードマスクを除去した後に、例えば、熱酸化等により、基板１０の表面及びトレンチ１２の内面に絶縁膜１３を形成する。次に、トレンチ１２の内部を埋め込むように、絶縁膜１３上に、例えば、ＣＶＤ等により、リンがドープされたポリシリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜を形成する。そして、例えば、ドライエッチング等により、ポリシリコン膜をトレンチ１２の内部までエッチバックする。このようにして、トレンチ１２の内部をポリシリコン膜で埋め込み、トレンチゲート１１を形成する。なお、トレンチ１２内のポリシリコン膜上に絶縁膜１４を形成してもよい。   The trench gate 11 is formed as follows. That is, the substrate 10 in which a predetermined impurity is introduced into a predetermined region at a predetermined concentration is prepared. Then, a hard mask or the like is formed on the substrate 10 and patterned. A plurality of trenches 12 are formed by, for example, anisotropic dry etching using the patterned hard mask. Then, after removing the hard mask, the insulating film 13 is formed on the surface of the substrate 10 and the inner surface of the trench 12 by, for example, thermal oxidation. Next, a phosphorus-doped polysilicon (Poly-Silicon) film is formed on the insulating film 13 by, for example, CVD so as to fill the inside of the trench 12. Then, the polysilicon film is etched back to the inside of the trench 12 by, for example, dry etching. In this way, the trench 12 is filled with the polysilicon film to form the trench gate 11. The insulating film 14 may be formed on the polysilicon film in the trench 12.

次に、基板１０の上面上に、例えば、ＣＶＤ等により、絶縁膜１５を形成する。絶縁膜１５は、例えば、酸化シリコンを含んだＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等である。なお、絶縁膜１５としては、ＰＳＧ膜に限らない。絶縁膜１５は、基板１０よりも、アンモニアを含む溶液によるエッチング速度が遅いものが好ましい。同様に、絶縁膜１３も、アンモニアを含む溶液によるエッチング速度が遅いものが好ましい。   Next, the insulating film 15 is formed on the upper surface of the substrate 10 by, for example, CVD. The insulating film 15 is, for example, a PSG (Phosphosilicate Glass) film containing silicon oxide. The insulating film 15 is not limited to the PSG film. It is preferable that the insulating film 15 has a slower etching rate with a solution containing ammonia than the substrate 10. Similarly, the insulating film 13 preferably has a low etching rate with a solution containing ammonia.

次に、絶縁膜１５にコンタクトホール１６を形成する。コンタクトホール１６は、絶縁膜１５上に形成したレジスト膜をパターニングし、パターニングされたレジスト膜を用いて、例えば、異方性ドライエッチング等により、形成する。コンタクトホール１６は、基板１０上の絶縁膜１５及び絶縁膜１３を貫通するように形成される。よって、コンタクトホール１６の底面には、基板１０の上面が露出する。絶縁膜１５上に形成されたレジスト膜は、アッシング等により除去する。このようにして、図１（ａ）に示す構造が形成される。   Next, the contact hole 16 is formed in the insulating film 15. The contact hole 16 is formed by patterning the resist film formed on the insulating film 15 and using the patterned resist film, for example, by anisotropic dry etching or the like. The contact hole 16 is formed so as to penetrate the insulating film 15 and the insulating film 13 on the substrate 10. Therefore, the top surface of the substrate 10 is exposed at the bottom surface of the contact hole 16. The resist film formed on the insulating film 15 is removed by ashing or the like. In this way, the structure shown in FIG. 1A is formed.

なお、半導体装置は、トレンチゲート１１を有するトレンチゲート構造に限らず、基板１０の上面に形成されたゲート絶縁膜上にゲートを有するプレーナ構造でもよい。また、コンタクトホール１６は、孔状のものに限らない。基板１０の上方から見て一方向に延びた溝状のコンタクトホール１６でもよい。   The semiconductor device is not limited to the trench gate structure having the trench gate 11, and may have a planar structure having a gate on the gate insulating film formed on the upper surface of the substrate 10. Further, the contact hole 16 is not limited to the hole shape. A groove-shaped contact hole 16 extending in one direction when viewed from above the substrate 10 may be used.

次に、図１（ｂ）及び図２のステップＳ１に示すように、コンタクトホール１６の内部及び絶縁膜１５上にタングステン膜２０を形成する。タングステン膜２０を形成する際には、例えば、スパッタリング、または、ＣＶＤ等により、コンタクトホール１６の内部にタングステン膜２０を埋め込むとともに、絶縁膜１５上にタングステン膜２０を形成する。なお、タングステン膜２０を形成する前に、コンタクトホール１６の内部及び絶縁膜１５上に密着層及びバリアメタル層として機能するＴｉ／ＴｉＮ膜１９を形成してもよい。その場合には、Ｔｉ／ＴｉＮ膜１９をスパッタリング、または、ＣＶＤ等により絶縁膜１５上に形成し、Ｔｉ／ＴｉＮ膜１９を覆うように、スパッタリング、または、ＣＶＤ等によりタングステン膜２０を形成する。Ｔｉ／ＴｉＮ膜１９は、チタン及び窒化チタンを含んでいる。   Next, as shown in FIG. 1B and step S1 of FIG. 2, the tungsten film 20 is formed inside the contact hole 16 and on the insulating film 15. When forming the tungsten film 20, the tungsten film 20 is embedded in the contact hole 16 and the tungsten film 20 is formed on the insulating film 15 by, for example, sputtering or CVD. Before forming the tungsten film 20, a Ti/TiN film 19 functioning as an adhesion layer and a barrier metal layer may be formed inside the contact hole 16 and on the insulating film 15. In that case, the Ti/TiN film 19 is formed on the insulating film 15 by sputtering or CVD, and the tungsten film 20 is formed by sputtering or CVD so as to cover the Ti/TiN film 19. The Ti/TiN film 19 contains titanium and titanium nitride.

次に、図２のステップＳ２に示すように、タングステン膜２０が形成された基板１０を、フッ化水素を含む溶液に浸漬させる。フッ化水素を含む溶液は、例えば、フッ酸である。コンタクトホール１６への埋め込みが正常の場合には、基板１０の上面は、タングステン膜２０によって覆われている。タングステン膜２０は、フッ化水素を含む溶液に、ほとんど溶解しない。よって、コンタクトホール１６への埋め込みが正常の場合には、基板１０上の構造に対して悪影響を及ぼさない。フッ化水素を含む溶液に浸漬させた後は、基板１０を水洗し乾燥させる。これにより、基板１０からフッ化水素を含む溶液を除去する。   Next, as shown in step S2 of FIG. 2, the substrate 10 on which the tungsten film 20 is formed is immersed in a solution containing hydrogen fluoride. The solution containing hydrogen fluoride is, for example, hydrofluoric acid. When the contact hole 16 is normally filled, the upper surface of the substrate 10 is covered with the tungsten film 20. The tungsten film 20 is hardly dissolved in the solution containing hydrogen fluoride. Therefore, when the contact hole 16 is normally filled, the structure on the substrate 10 is not adversely affected. After being immersed in the solution containing hydrogen fluoride, the substrate 10 is washed with water and dried. As a result, the solution containing hydrogen fluoride is removed from the substrate 10.

次に、図２のステップＳ３に示すように、フッ化水素を含む溶液に浸漬させた基板１０を、アンモニアを含む溶液に浸漬させる。アンモニアを含む溶液は、例えば、アンモニア水である。コンタクトホール１６への埋め込みが正常の場合には、基板１０の上面は、タングステン膜２０によって覆われている。タングステン膜２０は、アンモニアを含む溶液に、ほとんど溶解しない。よって、コンタクトホール１６への埋め込みが正常の場合には、基板１０上の構造に対して悪影響を及ぼさない。アンモニアを含む溶液に浸漬させた後は、基板１０を水洗し乾燥させる。これにより、基板１０からアンモニアを含む溶液を除去する。   Next, as shown in step S3 of FIG. 2, the substrate 10 immersed in the solution containing hydrogen fluoride is immersed in the solution containing ammonia. The solution containing ammonia is, for example, aqueous ammonia. When the contact hole 16 is normally filled, the upper surface of the substrate 10 is covered with the tungsten film 20. The tungsten film 20 is hardly dissolved in a solution containing ammonia. Therefore, when the contact hole 16 is normally filled, the structure on the substrate 10 is not adversely affected. After being immersed in the solution containing ammonia, the substrate 10 is washed with water and dried. As a result, the solution containing ammonia is removed from the substrate 10.

次に、図１（ｃ）及び図２のステップＳ４に示すように、アンモニアを含む溶液に浸漬させた基板１０のタングステン膜２０をエッチバックする。例えば、ドライエッチング等により、タングステン膜２０及びＴｉ／ＴｉＮ膜１９を、絶縁膜１５の上面が露出するまでエッチバックする。これにより、コンタクトホール１６に埋め込まれたプラグ２１が形成される。なお、エッチバックは、絶縁膜１５の上面が露出するまで行わずに、所定の厚さまで行い、その後、所定の厚さで残留したタングステン膜２０をパターニングして配線に用いてもよい。   Next, as shown in step S4 of FIG. 1C and FIG. 2, the tungsten film 20 of the substrate 10 immersed in the solution containing ammonia is etched back. For example, the tungsten film 20 and the Ti/TiN film 19 are etched back by dry etching or the like until the upper surface of the insulating film 15 is exposed. As a result, the plug 21 embedded in the contact hole 16 is formed. Note that the etch back may be performed to a predetermined thickness without exposing the upper surface of the insulating film 15, and then the remaining tungsten film 20 having a predetermined thickness may be patterned and used for wiring.

タングステン膜２０をエッチバックした後、プラグ２１に接続する配線等を形成する工程等、所定の工程を経て半導体装置が製造される。その後、製造された半導体装置について、電気特性の測定が行われる。コンタクトホール１６への埋め込みが正常の場合には、所定の電気特性値を得ることができる。   After the tungsten film 20 is etched back, a semiconductor device is manufactured through a predetermined process such as a process of forming a wiring or the like connected to the plug 21. After that, the electrical characteristics of the manufactured semiconductor device are measured. When the contact hole 16 is normally filled, a predetermined electric characteristic value can be obtained.

次に、コンタクトホール１６への埋め込みが不良な場合において、埋め込み不良を容易に検出する方法を説明する。   Next, a method of easily detecting the embedding failure when the embedding in the contact hole 16 is defective will be described.

図３（ａ）〜（ｃ）及び図４（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を例示した断面図であり、タングステン膜２０の埋め込みが不良なコンタクトホール１６ａを含む場合を示す。   FIGS. 3A to 3C and FIGS. 4A and 4B are cross-sectional views illustrating the method for manufacturing the semiconductor device according to the embodiment, showing the contact hole 16a in which the tungsten film 20 is imperfectly embedded. The case where it is included is shown.

まず、図３（ａ）に示すように、基板１０にトレンチゲート１１を形成し、トレンチゲート１１を覆うように基板１０上に絶縁膜１５を形成する。そして、基板１０上に形成された絶縁膜１５にコンタクトホール１６を形成する。この工程は、上述の図１（ａ）における工程と同様であるので、説明を省略する。   First, as shown in FIG. 3A, the trench gate 11 is formed on the substrate 10, and the insulating film 15 is formed on the substrate 10 so as to cover the trench gate 11. Then, the contact hole 16 is formed in the insulating film 15 formed on the substrate 10. This step is the same as the step shown in FIG.

次に、図２のステップ１及び図３（ｂ）に示すように、コンタクトホール１６の内部及び絶縁膜１５上にタングステン膜２０を形成する。なお、タングステン膜２０の形成前に、Ｔｉ／ＴｉＮ膜１９を形成してもよい。タングステン膜２０を形成する際に、タングステン膜２０の埋め込みが不良なコンタクトホール１６ａが形成される場合がある。本実施形態では、そのようなタングステン膜２０の埋め込みが不良なコンタクトホール１６ａを、以下の工程で顕在化させる。   Next, as shown in Step 1 of FIG. 2 and FIG. 3B, a tungsten film 20 is formed inside the contact hole 16 and on the insulating film 15. The Ti/TiN film 19 may be formed before forming the tungsten film 20. When the tungsten film 20 is formed, the contact hole 16a in which the tungsten film 20 is poorly embedded may be formed. In the present embodiment, the contact hole 16a in which the tungsten film 20 is poorly embedded is exposed in the following process.

すなわち、図２のステップＳ２及び図３（ｃ）に示すように、フッ化水素を含む溶液に浸漬させる工程において、タングステン膜２０の埋め込みが不良なコンタクトホール１６ａの底面に基板１０を露出させる。基板１０を、フッ化水素を含む溶液に浸漬させることによって、コンタクトホール１６ａの底面に形成されたＴｉ／ＴｉＮ膜１９を除去することができる。また、例えば、コンタクトホール１６ａの底面に酸化膜等が形成されている場合にも、フッ化水素を含む溶液に浸漬させることによって、酸化膜を除去することができる。このようにして、コンタクトホール１６ａの底面に基板１０を露出させることができる。フッ化水素を含む溶液に浸漬させた後は、水洗及び乾燥等を行い、基板１０からフッ化水素を含む溶液を除去する。   That is, as shown in step S2 of FIG. 2 and FIG. 3C, the substrate 10 is exposed at the bottom surface of the contact hole 16a in which the tungsten film 20 is imperfectly embedded in the step of immersing in the solution containing hydrogen fluoride. The Ti/TiN film 19 formed on the bottom surface of the contact hole 16a can be removed by immersing the substrate 10 in a solution containing hydrogen fluoride. Further, for example, even when an oxide film or the like is formed on the bottom surface of the contact hole 16a, the oxide film can be removed by immersing it in a solution containing hydrogen fluoride. In this way, the substrate 10 can be exposed on the bottom surface of the contact hole 16a. After being immersed in the solution containing hydrogen fluoride, the solution containing hydrogen fluoride is removed from the substrate 10 by washing with water and drying.

次に、図２のステップＳ３及び図４（ａ）に示すように、アンモニアを含む溶液に浸漬させる工程において、コンタクトホール１６ａの底面に露出させた基板１０をエッチングする。これにより、基板１０に、切込み状にエッチングされたエッチング部１７が形成される。なお、エッチング部１７の形状は、切込み状に限らない。   Next, as shown in step S3 of FIG. 2 and FIG. 4A, the substrate 10 exposed on the bottom surface of the contact hole 16a is etched in the step of immersing it in a solution containing ammonia. As a result, the etching portion 17 that is etched in a cut shape is formed on the substrate 10. The shape of the etching portion 17 is not limited to the cut shape.

次に、図３のステップＳ４及び図４（ｂ）に示すように、タングステン膜２０をエッチバックする。例えば、ドライエッチング等により、タングステン膜２０及びＴｉ／ＴｉＮ膜１９を、絶縁膜１５の上面が露出するまでエッチバックする。これにより、埋め込みが正常のコンタクトホール１６の内部にプラグ２１を形成することができる。一方、埋め込みが不良のコンタクトホール１６ａでは、プラグ２１が形成されずに開口した開口部１８となる。開口部１８の下方には、基板１０がエッチングされたエッチング部１７が形成されている。   Next, as shown in step S4 of FIG. 3 and FIG. 4B, the tungsten film 20 is etched back. For example, the tungsten film 20 and the Ti/TiN film 19 are etched back by dry etching or the like until the upper surface of the insulating film 15 is exposed. As a result, the plug 21 can be formed inside the contact hole 16 that is normally buried. On the other hand, in the contact hole 16a that is poorly embedded, the plug 21 is not formed but becomes the opening 18 that is opened. Below the opening 18, an etching part 17 is formed by etching the substrate 10.

その後、所定の工程を経て、半導体装置が製造される。製造された半導体装置に対して、電気特性を測定する。埋め込みが不良なコンタクトホール１６ａにおける開口部１８には、プラグ２１が形成されていない。また、エッチング部１７は、基板１０がエッチングされて形状が大きく変化している。よって、埋め込みが不良なコンタクトホール１６ａを含んだ部分における電気特性値は、埋め込みが正常な部分の電気特性値から大きく変動する。   After that, a semiconductor device is manufactured through a predetermined process. The electrical characteristics of the manufactured semiconductor device are measured. The plug 21 is not formed in the opening 18 in the contact hole 16a that is poorly filled. The shape of the etching portion 17 is largely changed by etching the substrate 10. Therefore, the electrical characteristic value in the portion including the poorly embedded contact hole 16a greatly varies from the electrical characteristic value in the normally embedded portion.

一方、コンタクトホール１６への埋め込みが正常の場合には、所定の電気特性値を得ることができる。これにより、埋め込みが不良なコンタクトホール１６ａを顕在化することができる。よって、電気特性を測定することにより、埋め込みが不良なコンタクトホール１６ａを容易に検出することができる。   On the other hand, when the contact hole 16 is normally filled, a predetermined electric characteristic value can be obtained. This makes it possible to reveal the contact hole 16a that is poorly embedded. Therefore, by measuring the electrical characteristics, it is possible to easily detect the contact hole 16a that is poorly embedded.

次に、実施形態の効果を説明する前に、比較例に係る半導体装置の製造方法を説明する。その後、比較例と対比させて、実施形態の効果を説明する。図５（ａ）〜（ｃ）は、比較例に係る半導体装置の製造方法を例示した断面図である。   Next, before describing the effects of the embodiment, a method for manufacturing a semiconductor device according to a comparative example will be described. Then, the effect of the embodiment will be described in comparison with a comparative example. 5A to 5C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a comparative example.

比較例においては、図５（ａ）に示すように、基板１０にトレンチゲート１１を形成し、トレンチゲート１１を覆うように基板１０上に絶縁膜１５を形成する。そして、基板１０上に形成された絶縁膜１５にコンタクトホール１６を形成する。この工程は、上述の図１（ａ）における工程と同様であるので、説明を省略する。   In the comparative example, as shown in FIG. 5A, the trench gate 11 is formed on the substrate 10, and the insulating film 15 is formed on the substrate 10 so as to cover the trench gate 11. Then, the contact hole 16 is formed in the insulating film 15 formed on the substrate 10. This step is the same as the step shown in FIG.

次に、図５（ｂ）に示すように、基板１０上の絶縁膜１５上にタングステン膜２０を形成する。タングステン膜２０を形成する工程において、タングステン膜２０の埋め込みが不良なコンタクトホール１６ａがある場合は、上述の図３（ｂ）と同様であるので、説明を省略する。   Next, as shown in FIG. 5B, the tungsten film 20 is formed on the insulating film 15 on the substrate 10. In the step of forming the tungsten film 20, if there is a contact hole 16a in which the tungsten film 20 is poorly filled, it is the same as in FIG.

次に、図５（ｃ）に示すように、タングステン膜２０及びＴｉ／ＴｉＮ膜１９を、絶縁膜１５の上面が露出するまでエッチバックする。これにより、埋め込みが正常のコンタクトホール１６では、内部にプラグ２１が形成される。一方、埋め込みが不良のコンタクトホール１６ａでは、プラグ２１が形成されずに開口した開口部１１８となる。開口部１１８の下方の基板１０は、エッチングされていない。なお、開口部１１８の下方の基板１０は、露出せず、Ｔｉ／ＴｉＮ膜１９で覆われている場合もある。また、開口部１１８の周囲が、Ｔｉ／ＴｉＮ膜１９で囲まれている場合もある。   Next, as shown in FIG. 5C, the tungsten film 20 and the Ti/TiN film 19 are etched back until the upper surface of the insulating film 15 is exposed. As a result, the plug 21 is formed inside the contact hole 16 which is normally buried. On the other hand, in the contact hole 16a which is poorly embedded, the plug 21 is not formed but becomes the opening 118 which is opened. The substrate 10 below the opening 118 is not etched. The substrate 10 below the opening 118 may not be exposed and may be covered with the Ti/TiN film 19. In addition, the periphery of the opening 118 may be surrounded by the Ti/TiN film 19.

このように、比較例では、タングステン膜２０が形成された基板１０を、フッ化水素を含む溶液に浸漬させていない。また、アンモニアを含む溶液にも浸漬させていない。よって、埋め込みが不良のコンタクトホール１６ａの下方にエッチング部１７が形成されていない。したがって、比較例の方法で製造された半導体装置に対して電気特性を測定しても、電気特性値の変動を検出することが困難である。よって、埋め込みが不良なコンタクトホール１６ａを検出するのが困難である。   As described above, in the comparative example, the substrate 10 on which the tungsten film 20 is formed is not immersed in the solution containing hydrogen fluoride. Further, it was not immersed in a solution containing ammonia. Therefore, the etching portion 17 is not formed below the contact hole 16a that is not well filled. Therefore, even if the electrical characteristics of the semiconductor device manufactured by the method of the comparative example are measured, it is difficult to detect variations in the electrical characteristic values. Therefore, it is difficult to detect the contact hole 16a which is poorly embedded.

また、比較例の製造工程の途中における基板１０、または、製造された半導体装置に対して、画像検査または目視検査を行っても、コンタクトホール１６の径は、１μｍ以下であり、微小であるので、埋め込みが不良なコンタクトホール１６ａを検出することは困難である。さらに、埋め込みが不良なコンタクトホール１６ａには、コンタクトホール１６ａが完全に埋め込まれていない状態もあれば、コンタクトホール１６ａが部分的に埋め込まれていない状態もある。したがって、埋め込みが不良な様々な状態が混在し、均一ではないので、埋め込みが正常か不良かを正確に判定することができない。よって、埋め込み正常品と、不良品とを判別できず、正常品を不良品と判定することがあり、製品歩留まりを向上させることができない。   Further, even when the image inspection or the visual inspection is performed on the substrate 10 or the manufactured semiconductor device in the middle of the manufacturing process of the comparative example, the diameter of the contact hole 16 is 1 μm or less, which is very small. However, it is difficult to detect the contact hole 16a that is poorly embedded. Further, the contact hole 16a that is poorly filled may be in a state where the contact hole 16a is not completely filled, or in a state where the contact hole 16a is not partially filled. Therefore, since various states in which embedding is defective are mixed and not uniform, it is not possible to accurately determine whether embedding is normal or defective. Therefore, a normal embedded product and a defective product cannot be discriminated from each other, and a normal product may be determined to be a defective product, so that the product yield cannot be improved.

次に、本実施形態の効果を説明する。
本実施形態の半導体装置の製造方法は、比較例の製造方法と異なり、タングステン膜２０で覆われた基板１０を、フッ化水素を含む溶液に浸漬させる工程と、アンモニアを含む溶液に浸漬させる工程とを含んでいる。よって、タングステン膜２０の埋め込みが不良なコンタクトホール１６ａの下方の基板１０が、大きくエッチングされる。これにより、半導体装置の電気特性値が大きく変動し、埋め込みが不良なコンタクトホール１６ａを顕在化させ、容易に検出することができる。 Next, the effect of this embodiment will be described.
The manufacturing method of the semiconductor device of the present embodiment is different from the manufacturing method of the comparative example, in which the substrate 10 covered with the tungsten film 20 is immersed in a solution containing hydrogen fluoride and a step of immersing the substrate 10 in a solution containing ammonia. Includes and. Therefore, the substrate 10 below the contact hole 16a in which the tungsten film 20 is poorly embedded is largely etched. As a result, the electrical characteristic value of the semiconductor device is greatly changed, and the contact hole 16a which is poorly embedded can be exposed and easily detected.

また、フッ化水素を含む溶液及びアンモニアを含む溶液は、タングステン膜２０をほとんど溶解しない。よって、タングステン膜２０の埋め込みが正常なコンタクトホール１６に対しては、フッ化水素を含む溶液に浸漬させる工程及びアンモニアを含む溶液に浸漬させる工程の影響が及ばない。これにより、埋め込みが正常なコンタクトホール１６を有する半導体装置を正常品として出荷することができる。   Further, the solution containing hydrogen fluoride and the solution containing ammonia hardly dissolve the tungsten film 20. Therefore, the contact hole 16 in which the tungsten film 20 is normally buried is not affected by the step of immersing in the solution containing hydrogen fluoride and the step of immersing in the solution containing ammonia. As a result, the semiconductor device having the contact hole 16 that is normally embedded can be shipped as a normal product.

以上、本発明に係る実施の形態を説明したが、上記の構成に限らず、本発明の技術的思想を逸脱しない範囲で、変更することが可能である。   Although the embodiment according to the present invention has been described above, the present invention is not limited to the above-mentioned configuration, and can be modified within a range not departing from the technical idea of the present invention.

１０ 基板
１１ トレンチゲート
１２ トレンチ
１３、１４、１５ 絶縁膜
１６、１６ａ コンタクトホール
１７ エッチング部
１８、１１８ 開口部
２０ タングステン膜
２１ プラグ 10 Substrate 11 Trench Gate 12 Trench 13, 14, 15 Insulating Film 16, 16a Contact Hole 17 Etching Part 18, 118 Opening 20 Tungsten Film 21 Plug

Claims (1)

基板上の絶縁膜を貫通するように形成されたコンタクトホールの内部にタングステン膜を埋め込むとともに、前記絶縁膜上に前記タングステン膜を形成する工程と、
前記タングステン膜が形成された前記基板を、フッ化水素を含む溶液に浸漬させる工程と、
前記フッ化水素を含む溶液に浸漬させた前記基板を、アンモニアを含む溶液に浸漬させる工程と、
前記アンモニアを含む溶液に浸漬させた前記基板の前記タングステン膜をエッチバックする工程と、
を備え、
前記タングステン膜を形成する工程において、前記タングステン膜の埋め込みが不良な前記コンタクトホールがある場合には、
前記フッ化水素を含む溶液に浸漬させる工程において、前記不良なコンタクトホールの底面における前記フッ化水素を含む溶液によって除去することができる膜を除去し、前記不良なコンタクトホールの底面に前記基板を露出させ、
前記アンモニアを含む溶液に浸漬させる工程において、露出させた前記基板をエッチングする、
半導体装置の製造方法。 A step of burying a tungsten film inside a contact hole formed so as to penetrate the insulating film on the substrate, and forming the tungsten film on the insulating film;
Immersing the substrate on which the tungsten film is formed in a solution containing hydrogen fluoride,
A step of immersing the substrate immersed in the solution containing hydrogen fluoride in a solution containing ammonia;
Etching back the tungsten film of the substrate immersed in the solution containing ammonia;
Equipped with
In the step of forming the tungsten film, when there is the contact hole in which the tungsten film is poorly filled,
In the step of immersing in the solution containing hydrogen fluoride, the film that can be removed by the solution containing hydrogen fluoride on the bottom surface of the defective contact hole is removed, and the substrate is placed on the bottom surface of the defective contact hole. Exposed
Etching the exposed substrate in the step of immersing in the solution containing ammonia,
Method of manufacturing semiconductor device.
JP2016197216A 2016-10-05 2016-10-05 Method of manufacturing semiconductor device Active JP6699495B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016197216A JP6699495B2 (en) 2016-10-05 2016-10-05 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016197216A JP6699495B2 (en) 2016-10-05 2016-10-05 Method of manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JP2018060911A JP2018060911A (en) 2018-04-12
JP6699495B2 true JP6699495B2 (en) 2020-05-27

Family

ID=61910120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016197216A Active JP6699495B2 (en) 2016-10-05 2016-10-05 Method of manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP6699495B2 (en)

Also Published As

Publication number Publication date
JP2018060911A (en) 2018-04-12

Similar Documents

Publication Publication Date Title
JP4041785B2 (en) Manufacturing method of semiconductor device
KR101137933B1 (en) Semiconductor device with floating layer merged guard ring and method for manufacturing the same
US20080038897A1 (en) Method of manufacturing a semiconductor device
TWI725476B (en) Method for fabricating bit line contact
JP2011142214A (en) Semiconductor device and method of manufacturing the same
US8697455B2 (en) Monitoring test element groups (TEGs) for etching process and methods of manufacturing a semiconductor device using the same
JP6699495B2 (en) Method of manufacturing semiconductor device
JP2006222208A (en) Manufacturing method of semiconductor device
JP2010129770A (en) Semiconductor device and method for manufacturing the same
JP4891864B2 (en) Method for forming bit line contact plug
JP2018032757A (en) Semiconductor device and manufacturing method for the same
KR100789391B1 (en) Method of forming a contact structure
TWI434362B (en) Mos test structure, method for forming mos test structure and method for performing wafer acceptance test
US20090098729A1 (en) Method for manufacturing a semiconductor device
KR100454795B1 (en) Method of fabricating a semiconductor device
JP2007123755A (en) Void detector, manufacturing method therefor, and evaluation method
KR100650811B1 (en) Method of forming a contact plug in semiconductordevice
US9349635B2 (en) Integrated circuits and methods of forming the same with multi-level electrical connection
KR100996305B1 (en) Fabricating method of semiconductor device
JP2005064175A (en) Manufacturing method of semiconductor device
KR100549011B1 (en) semiconductor device having a storage node electrode and fabrication method thereof
JP6569901B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR20060126310A (en) Semiconductor memory device having cylinder-type storage node and method of manufacturing thereof
JP2006245504A (en) Semiconductor device and method of manufacturing same
JP2008016656A (en) Hole formation method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190517

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200312

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200413

R151 Written notification of patent or utility model registration

Ref document number: 6699495

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250