JP6697776B2 - 固有情報生成装置 - Google Patents
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Description
図1は、本発明に係る固有情報生成装置の一実施形態の概略構成図を示す。同図において、本実施形態の固有情報生成装置10は、PL-PUF回路11に応答取得タイミング信号を供給する応答取得タイミング生成回路12を設けるとともに、応答取得タイミング生成回路12の電源電圧をPL-PUF回路11の電源電圧と同じ電源電圧源13から供給する構成としたものである。
図2は、本発明に係る固有情報生成装置の一部を構成するPL-PUF回路の一実施例の回路図を示す。同図中、図1と同一構成部分には同一符号を付してある。図2において、PL-PUF回路11は、図8に示したPL-PUF回路と同様に、128個のコア回路C1〜C128と3個の加算器A1〜A3とが、帰還多項式「x128+x126+x101+x99+1」を満足するLFSRを模した回路構成の発振回路111と、コア回路C1〜C12の各出力であるレスポンスR[1]〜R[128](図8の出力値D[1]〜D[128]に相当)を保持するためのレジスタ112とを有する。
まず、初期状態では、PL-PUF起動信号がローレベル(以下、論理「0」)にセットされており、これにより応答取得タイミング生成回路12(図3の遅延回路122、図4の入力)から取り出されるセレクト信号SELが論理「0」にセットされると共に、図3のセレクタ126、図4のセレクタ129から出力されるキャプチャ信号Capも論理「0」にセットされている(図5のステップST1)。これにより、PL-PUF回路11を構成するコア回路C1〜C128内のC127、C128等の各セレクタはすべて端子0の入力選択状態とされ、リング回路を構成しないため、発振動作を停止している。
11 PL-PUF回路
12、12A、12B 応答取得タイミング生成回路
13 電源電圧源
100、C1〜C128 コア回路
101、126、129、S127、S128 セレクタ
102、I127、I128 インバータ
111 発振回路
112、124、130 レジスタ
121 リングオシレータ
122、128-1〜128-n 遅延回路
123 順序回路
125 タイミング調整回路
200 A1、A2、A3 加算器
Claims (3)
- 線形帰還シフトレジスタの構造を模した回路構成により、その構成回路素子の物理的特性に基づく複製困難な複数ビットの固有情報を生成して出力する情報生成回路と、
前記情報生成回路に対して第1及び第2のタイミング信号を供給するタイミング信号生成回路と、
前記情報生成回路及び前記タイミング信号生成回路に対して共通の動作用電源電圧を供給する電源電圧源とを備え、
前記情報生成回路は、
前記第1のタイミング信号により発振動作の開始及び停止が制御され、動作時に前記複数ビットの固有情報を発振出力する前記線形帰還シフトレジスタの構造を模した発振回路と、
前記発振回路から出力された前記複数ビットの固有情報を前記第2のタイミング信号入力時に保持するレジスタとを備え、
前記タイミング信号生成回路は、
前記情報生成回路の起動トリガ信号を受けて当該起動トリガ信号をそのまま前記第1のタイミング信号として出力する第1のタイミング信号生成部と、
前記起動トリガ信号に基づいて、互いに異なる複数の遅延時間の遅延信号を生成して並列に出力する遅延回路部と、
前記遅延回路部から並列に出力された前記複数の遅延信号の中から、前記第1のタイミング信号の出力後の前記任意の設定時間に相当する遅延時間の一の遅延信号を選択して前記第2のタイミング信号として出力する選択回路部とを有する、第2のタイミング信号生成部とを備える、固有情報生成装置。 - 第2のタイミング信号生成部は、
前記遅延時間の一の遅延信号を選択するための選択値を保持するレジスタをさらに備える、請求項1記載の固有情報生成装置。 - 前記情報生成回路は、PL-PUFの技術に基づく回路であることを特徴とする請求項1又は2記載の固有情報生成装置。
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