JP6695498B2 - 炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法 - Google Patents

炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法 Download PDF

Info

Publication number
JP6695498B2
JP6695498B2 JP2019512491A JP2019512491A JP6695498B2 JP 6695498 B2 JP6695498 B2 JP 6695498B2 JP 2019512491 A JP2019512491 A JP 2019512491A JP 2019512491 A JP2019512491 A JP 2019512491A JP 6695498 B2 JP6695498 B2 JP 6695498B2
Authority
JP
Japan
Prior art keywords
layer
silicon carbide
semiconductor device
thickness
crush
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019512491A
Other languages
English (en)
Other versions
JPWO2018190271A1 (ja
Inventor
和成 中田
和成 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2018190271A1 publication Critical patent/JPWO2018190271A1/ja
Application granted granted Critical
Publication of JP6695498B2 publication Critical patent/JP6695498B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Dicing (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Description

本発明は、炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法に関するものである。
半導体装置の高耐圧化、低損失化、および高温環境下での使用などを可能とするため、シリコン（Ｓｉ）半導体装置に代わり、炭化珪素（ＳｉＣ）半導体装置が用いられ始めている。特に、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ））およびショットキーバリアダイオード（ＳＢＤ）などの電力用半導体装置用の半導体材料として、ＳｉＣが適用され始めている。例えば、耐圧１ｋＶ〜１．２ｋＶ級のＳｉＣ−ＭＯＳＦＥＴの場合、５ｍΩｃｍ２以下の低いオン抵抗が得られ、これは、同耐圧のＳｉ−ＭＯＳＦＥＴまたはＳｉ−ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に比較すると、半分以下である。オン抵抗を大幅に低減できる理由は、ＳｉＣの絶縁破壊電界がＳｉの絶縁破壊電界よりも高いことによる。絶縁破壊電界が高いことによって、十分な耐圧を確保しつつ、耐圧層（ドリフト層）をより薄くしたり、耐圧層の不純物ドーピング量を高くしたりすることによって、オン抵抗を低減することができる。製造コストの低減、プロセス技術の向上、装置性能の向上などが進むことで、ＳｉＣ半導体装置はより普及していき、特に、インバータ部品としてのＳｉ−ＩＧＢＴの大半はＳｉＣ半導体装置に置き換わるであろうと考えられている。
特開２０１４−１１３４２号公報（特許文献１）によれば、ＳｉＣ−ＳＢＤの半導体基板は、ＳｉＣからなるｎ＋型基板と、その上面に配置され、より低い不純物濃度を有するｎ−型ドリフト層との積層構造を有している。ｎ−型ドリフト層の表面には、セル領域に対応する開口部が形成された絶縁膜が設けられている。さらに、開口部においてｎ−型ドリフト層と接触するショットキー電極が設けられている。また、ｎ＋型基板の裏面には、オーミック電極が設けられている。ｎ−型ドリフト層とショットキー電極との界面が設けられる領域は、絶縁膜の開口部の大きさによって制限されている。よって、この装置構造においては、一般に、裏面側に設けられたオーミック電極は、平面視において、上面側に設けられたショットキー電極に比して、外側へより広がっている。
上記ＳｉＣ−ＳＢＤの製造において、チップ単位への分割を行うために、ダイシング工程が行われる。上記公報によれば、このダイシングがダイシングブレードを用いて行われる。ダイシング時に発生し得るクラックの伸展を阻むために、絶縁膜には溝部が形成されている。
一方、特開２０１５−１４６４０６号公報（特許文献２）によれば、ブレードによって基板を切断する代わりに、基板をへき開することが提案されている。上記公報における主張によれば、へき開面を基板の主面に連なるように形成することで、ブレードが用いられる場合とは異なり、加工変質層が基板の端面に表出することが避けられる。これにより、基板端面の、特に上記主面側の部分での転位密度が低減される。よって、高耐圧が要求される縦型電子デバイスにおいて、基板端面を介したリーク電流の発生を抑制することができる。
特開２０１４−１１３４２号公報 特開２０１５−１４６４０６号公報
上記特開２０１４−１１３４２号公報において示されているＳＢＤにおいては、裏面側に設けられたオーミック電極は、平面視において、上面側に設けられたショットキー電極に比して、外側へより広がっている。このため、オーミック電極のうちその外周部分からショットキー電極に向かう電流が、ショットキー電極とｎ−型ドリフト層との界面の外縁に集中しやすい。半導体材料としてＳｉＣが用いられる場合、高い電流密度で装置が動作され得ることから、電流集中がより顕著となる。よって、この電流集中箇所において絶縁破壊が生じやすい。なお、ＳＢＤ以外の他の縦型半導体装置においても、同様の課題が生じ得る。例えばＭＯＳＦＥＴにおいては、一般に、裏面側に設けられたドレイン電極は、平面視において、上側に設けられたソース電極に比して、外側へより広がっている。よって、上記と同様の電流集中が生じ得る。
上記特開２０１５−１４６４０６号公報の技術によれば、へき開を用いることによって、基板の端面での結晶欠陥が低減される。これにより、基板の端面上を流れる表面電流は小さくなり、このことは、漏れ電流を抑制する点では有用であり得る。一方で、本発明者の検討によれば、詳しくは後述するが、上記技術を用いると、通常の動作として流れる電流（例えば、ダイオードにおける順方向電流、およびスイッチング素子におけるオン電流など）に関して、上述した電流集中がより顕著となってしまう。よって、上記技術を用いることによって、かえって信頼性を損ねてしまうことがあり得る。
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、局所的な電流集中に起因した絶縁破壊の発生を抑制することができる炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、半導体層と、炭化珪素基板と、第１の電極層と、第２の電極層とを有している。半導体層は、第１の面と、第１の面と反対の第２の面と、第１の面と第２の面との間をつなぐ第１の側面とを有している。炭化珪素基板は、第２の面に面する第３の面と、第３の面と反対の第４の面と、第３の面と第４の面との間をつなぐ第２の側面とを有している。第１の電極層は、半導体層の第１の面の縁から離れて配置されており、第１の面の一部と界面をなしている。第２の電極層は、炭化珪素基板の第４の面上に設けられており、面内方向において、半導体層の第１の面と第１の電極層とがなす界面の外へと延びている。半導体層の第１の側面上および炭化珪素基板の第２の側面上にわたって破砕層が設けられている。第２の側面上での破砕層の厚みは第１の側面上での破砕層の厚みよりも大きい。
本発明の炭化珪素半導体装置の製造方法は、次の工程を有している。第１の面と第１の面と反対の第２の面とを有する半導体層と、半導体層の第２の面に面する第３の面と第３の面と反対の第４の面とを有する炭化珪素基板と、第１の面の一部と界面をなす第１の電極層と、炭化珪素基板の第４の面上に設けられ、面内方向において、半導体層の第１の面と第１の電極層とがなす界面の外へと延びる第２の電極層と、を含むウエハが準備される。ウエハがダイシングされる。ウエハをダイシングする工程は、半導体層を切断することによって、第１の面と第２の面との間をつなぐ第１の側面を形成する工程と、炭化珪素基板を切断することによって、第３の面と第４の面との間をつなぐ第２の側面を形成する工程と、を含む。ウエハをダイシングする工程は、半導体層の第１の側面上および炭化珪素基板の第２の側面上にわたって破砕層が形成され、かつ第２の側面上での破砕層の厚みが第１の側面上での破砕層の厚みよりも大きくなるように行われる。
面内方向において、半導体層の第１の面と第１の電極層とがなす界面の外へと延びる部分を有する第２の電極層が設けられている場合、第２の電極層の当該部分から炭化珪素基板の第２の側面の近傍を通って第１の電極層へ向かう電流が、第１の電極層と半導体層との界面の外縁に集中しやすい。本発明によれば、当該電流が、炭化珪素基板の第２の側面の近傍を通る際に、第２の側面上に設けられた破砕層に少なくとも部分的にトラップされる。これにより上記電流集中が緩和される。電流がどの程度トラップされるかは、第２の側面上での破砕層の厚みに依存する。よって、第２の側面上での破砕層の厚みが十分に大きければ、電流集中に起因しての絶縁破壊の発生が十分に抑制される。一方で、第１の側面上での破砕層の厚みが過大であると、外部からの影響、特に応力、に起因しての炭化珪素半導体装置の割れが発生しやすくなる。本発明によれば、第２の側面上での破砕層の厚みは第１の側面上での破砕層の厚みよりも大きい。これにより、炭化珪素半導体装置の割れの発生を抑制しつつ、半導体層上での局所的な電流集中に起因した絶縁破壊の発生を抑制することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す平面図である。 図１の線ＩＩ−ＩＩに沿う断面図である。 図２の炭化珪素半導体装置が有する半導体基板の構成を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１の工程を概略的に示す平面図である。 図４の線Ｖ−Ｖに沿う部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２の工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３の工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５の工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６の工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７の工程を概略的に示す図であり、図１２の線ＸＩ−ＸＩに沿う部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７の工程を概略的に示す平面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８の工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９の工程を概略的に示す部分断面図である。 比較例の炭化珪素半導体装置における電流の流れを概略的に示す断面図である。 図２の炭化珪素半導体装置における電流の流れを概略的に示す断面図である。 炭化珪素基板およびその側面上に設けられた破砕層の透過型電子顕微鏡写真である。 第２の破砕層の厚みと炭化珪素半導体装置の故障確率との関係の例を示すグラフ図である。 第２の砥粒径と炭化珪素半導体装置の故障確率との関係の例を示すグラフ図である。 第２の砥粒径とキャリアライフタイムとの関係の例を示すグラフ図である。 第１の砥粒径とダイシング時のチップ割れ率との関係の例を示すグラフ図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 参考例における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 参考例における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 参考例における炭化珪素半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 改質層の高さ寸法と炭化珪素半導体装置の抗折強度との関係の例を示すグラフ図である。 本発明の実施の形態３の変形例における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３の変形例における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態４における電力変換装置の構成を概略的に示すブロック図である。 図３４の電力変換装置が有する主変換回路の構成の一例を概略的に示す部分断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
（構成）
図１は、本発明の実施の形態１におけるＳＢＤ９１（炭化珪素半導体装置）の構成を概略的に示す平面図である。図２は、図１の線ＩＩ−ＩＩに沿う断面図である。図３は、図２のＳＢＤ９１が有するエピタキシャル基板１０（半導体基板）の構成を概略的に示す断面図である。
ＳＢＤ９１は、エピタキシャル基板１０と、ショットキー電極層１６（第１の電極層）と、層間絶縁層１５（絶縁膜）と、裏面電極層１８（第２の電極層）と、表面電極層１７と、パッシベーション層１９とを有している。
エピタキシャル基板１０は、ドリフト層１１（半導体層）と、ＳｉＣ基板１２（炭化珪素基板）とを有している。ＳｉＣ基板１２は単結晶基板であり、ドリフト層１１は、その上に形成されたエピタキシャル層である。ドリフト層１１は、面Ｐ１（第１の面）と、面Ｐ１と反対の面Ｐ２（第２の面）と、面Ｐ１と面Ｐ２との間をつなぐ側面Ｓ１（第１の側面）とを有している。ドリフト層１１はｎ型を有している。ドリフト層１１のうち少なくとも面Ｐ２をなす部分はＳｉＣからなることが好ましく、典型的には、ドリフト層１１の全体がＳｉＣからなる。ＳｉＣ基板１２は、ドリフト層１１の面Ｐ２に面する面Ｐ３（第３の面）と、面Ｐ３と反対の面Ｐ４（第４の面）と、面Ｐ３と面Ｐ４との間をつなぐ側面Ｓ２（第２の側面）とを有している。ＳｉＣ基板１２は、ｎ型を有しており、ドリフト層１１の不純物濃度に比して高い不純物濃度を有している。よってドリフト層１１の不純物濃度はＳｉＣ基板１２の不純物濃度よりも低い。なおドリフト層１１は多層構造を有していてもよく、例えば、ドリフト層１１は、面Ｐ２をなす第１のドリフト領域と、この第１のドリフト領域上に配置され面Ｐ４をなす第２のドリフト領域とを有していてもよい。第１のドリフト領域の不純物濃度と、第２のドリフト領域の不純物濃度とは、互いに相違していてよい。
ショットキー電極層１６はドリフト層１１にショットキー接合されている。ショットキー電極層１６は、ドリフト層１１の面Ｐ１の縁から離れて配置されており、面Ｐ１の一部と界面をなしている。面Ｐ１のうち、この界面が設けられた領域がセル領域であり、その周囲の領域が外周領域である。セル領域は、ＳＢＤ９１が目的とする素子機能（具体的には、整流機能）を有しており、外周領域は、エピタキシャル基板１０の外周部分での放電によるＳＢＤ９１の破壊を抑制する機能を有している。表面電極層１７はショットキー電極層１６上に設けられている。
層間絶縁層１５はドリフト層１１の面Ｐ１上においてショットキー電極層１６の周囲に設けられている。層間絶縁層１５はショットキー電極層１６に接している。典型的には、ショットキー電極層１６は、層間絶縁層１５上に配置された端部を有しており、層間絶縁層１５の開口部においてドリフト層１１と接触している。
パッシベーション層１９は、ドリフト層１１の面Ｐ１上における最外周の構造として設けられ得る。パッシベーション層１９は絶縁体からなる。
裏面電極層１８は、ＳｉＣ基板１２の面Ｐ４上に設けられており、図２に示された例においては、面Ｐ４の全体上に設けられている。裏面電極層１８は、ＳｉＣ基板１２の面Ｐ４にオーミックに接合されている。裏面電極層１８はショットキー電極層１６と縦方向において対向している。よってＳＢＤ９１の主電流は、図２における縦方向に沿って流れる。よってＳＢＤ９１は、縦型半導体装置、言い換えれば表裏導通型半導体装置、である。表面電極層１７および裏面電極層１８の各々は、ワイヤーボンディングまたははんだ付けなどの適切な部材によって、ＳＢＤ９１の外部へと配線され得る。
裏面電極層１８は、図２に示されているように、面内方向（図中の横方向であり、典型的には面Ｐ１〜Ｐ４の各々に平行な方向）において、矢印ＥＴに示されているように、ドリフト層１１の面Ｐ１とショットキー電極層１６とがなす界面の外へと延びている。言い換えれば、裏面電極層１８は、ドリフト層１１の面Ｐ１とショットキー電極層１６とがなす界面に比して、外周側へ向かって（矢印ＥＴの方向に向かって）より広く延びている。典型的には、平面視（平面レイアウト）において、上記界面は裏面電極層１８内に包含されており、かつ裏面電極層１８の面積よりも小さい面積を有している。
エピタキシャル基板１０の側面には破砕層２０が設けられている。言い換えれば、ドリフト層１１の側面Ｓ１上およびＳｉＣ基板１２の側面Ｓ２上にわたって破砕層２０が設けられている。具体的には、破砕層２０は第１の破砕層２１および第２の破砕層２２を含む。ドリフト層１１の側面Ｓ１上に第１の破砕層２１が設けられており、ＳｉＣ基板１２の側面Ｓ２上に少なくとも部分的に第２の破砕層２２が設けられている。図２で示された例においては、側面Ｓ１と側面Ｓ２の一部とにわたって第１の破砕層２１が設けられており、側面Ｓ２の他部に第２の破砕層２２が設けられている。ここで「破砕層」とは、エピタキシャル基板１０のダイシング時に形成された、非晶質および多結晶の少なくともいずれかを含む層のことである。よって破砕層には、ダイシングブレードから発生した細かな異物がわずかに混じり得る。このような異物を無視すれば、破砕層の組成は、それが形成された母材の組成と実質的に同じである。具体的には、ドリフト層１１の側面Ｓ１上での破砕層２０の組成は、ドリフト層１１の組成と実質的に同じであり、ＳｉＣ基板１２の側面Ｓ２上での破砕層２０の組成は、ＳｉＣ基板１２の組成と実質的に同じである。
第２の破砕層２２の厚みは、第１の破砕層２１の厚みよりも大きい。第２の破砕層２２は０．１μｍ以上の厚みを有していることが好ましい。第２の破砕層２２はＳｉＣ基板１２の面Ｐ４の縁に達していることが好ましい。第１の破砕層２１はドリフト層１１の面Ｐ１の縁に達していることが好ましい。第１の破砕層２１と第２の破砕層２２との境界は、ＳｉＣ基板１２内、または、ＳｉＣ基板１２とドリフト層１１との境界に配置されている。
側面Ｓ２は、面Ｐ３につながる第１の部分（図２における上部）と面Ｐ４につながる第２の部分（図２における下部）とを有している。好ましくは、第１の破砕層２１と第２の破砕層２２との境界はＳｉＣ基板１２内に配置されており、この場合において、側面Ｓ１上での破砕層２０の厚みと、側面Ｓ２の上記第１の部分上での破砕層２０の厚みとの各々は、側面Ｓ２の上記第２の部分上での破砕層の厚みよりも小さい。
図３に示された例においては、第１の破砕層２１は厚みｄ１を有しており、第２の破砕層２２は厚みｄ２を有しており、ｄ１＜ｄ２が満たされている。ここで、破砕層の厚みは、エピタキシャル基板１０の面内方向（図中、横方向）における寸法として定義される。言い換えれば、破砕層の厚みは、エピタキシャル基板１０の側面からその内部へと、破砕層がどの程度の寸法にわたって形成されているかを表す。
第１の破砕層２１は高さ寸法ｈ１を有しており、第２の破砕層２２は高さ寸法ｈ２を有している。ここで、破砕層の高さ寸法は、面内方向に垂直な方向、言い換えればエピタキシャル基板１０の厚み方向（図中、縦方向）における寸法として定義される。高さ寸法ｈ１と高さ寸法ｈ２との和がエピタキシャル基板１０の厚みに対応している。図示されているように第１の破砕層２１が側面Ｓ１と側面Ｓ２とに跨っている場合、高さ寸法ｈ１はドリフト層１１の厚みよりも大きく、高さ寸法ｈ２はＳｉＣ基板１２の厚みよりも小さい。高さ寸法ｈ１および高さ寸法ｈ２の各々は、エピタキシャル基板１０の総厚み（図中、縦方向の寸法）の１／４〜３／４の範囲にあることが好ましい。
側面Ｓ２上での破砕層２０の厚みは側面Ｓ１上での破砕層２０の厚みよりも大きい。ここで、破砕層２０の厚みは側面Ｓ１上で一定でなくてもよい。その場合、「側面Ｓ１上での破砕層２０の厚み」は、側面Ｓ１上での破砕層２０の最大厚みによって定義される。同様に、破砕層２０の厚みは側面Ｓ２上で一定でなくてもよい。その場合、「側面Ｓ２上での破砕層２０の厚み」は、側面Ｓ２上での破砕層２０の最大厚みによって定義される。例えば図３に示されている例においては、破砕層２０のうち側面Ｓ１上の部分は全体的に厚みｄ１を有しているため、側面Ｓ１上での破砕層２０の厚みはｄ１である。一方、破砕層２０のうち側面Ｓ２上の部分は、厚みｄ１の部分と厚みｄ２の部分とを有している。よって側面Ｓ２上での破砕層２０の厚みは、上記の定義上、厚みｄ２である。このため、側面Ｓ２上での破砕層２０の厚みが側面Ｓ１上での破砕層２０の厚みよりも大きいという条件が満たされている。
側面Ｓ２上での破砕層２０の厚みは０．１μｍ以上であることが好ましい。この条件は、第２の破砕層２２が０．１μｍ以上の厚みを有していれば満たされる。
（製造方法の前半）
はじめに、製造方法の前半である、ダイシング前の工程（いわゆる、ウエハレベルでの工程）について説明する。図４は、ＳＢＤ９１の製造方法の第１の工程を概略的に示す平面図であり、図５は、線Ｖ−Ｖ（図４）に沿う部分断面図である。図６〜図１０のそれぞれは、ＳＢＤ９１の製造方法の第２〜第６の工程を概略的に示す部分断面図である。図１１は、本発明の実施の形態１におけるＳＢＤ９１の製造方法の第７の工程を概略的に示す、線ＸＩ−ＸＩ（図１２）に沿う部分断面図であり、図１２は、この第７の工程を概略的に示す平面図である。
図４および図５を参照して、ｎ型を有するエピタキシャルウエハ３０が準備される。エピタキシャルウエハ３０の平面視における大きさは、ＳＢＤ９１（図１）のものよりも大きく、量産においてはエピタキシャルウエハ３０から最終的に複数のＳＢＤ９１がダイシングによって切り出される。エピタキシャルウエハ３０は、面Ｐ１と面Ｐ１と反対の面Ｐ２とを有するドリフト層１１と、ドリフト層１１の面Ｐ２に面する面Ｐ３と面Ｐ３と反対の面Ｐ４とを有するＳｉＣ基板１２と、を有している。エピタキシャルウエハ３０は、ウエハ状の、言い換えればダイシング前の、ＳｉＣ基板１２の面Ｐ３上におけるエピタキシャル成長によってドリフト層１１をエピタキシャル成長させることによって得られる。エピタキシャル成長は、典型的には、ＳｉＣの堆積によって行われ、必要に応じて、不純物が添加されながら行われる。
なおエピタキシャル成長の途中で成膜条件が変更されることによって、ドリフト層１１へ多層構造が付与されてもよく、例えば、ＳｉＣ基板１２の面Ｐ３上に第１のドリフト領域が形成された後に、この第１のドリフト領域上に第２のドリフト領域が形成されてもよい。例えば、第１のドリフト領域が第１の成長温度でエピタキシャル成長させられた後に、第２のドリフト領域が第１の成長温度よりも低い第２の成長温度でエピタキシャル成長させられる。
図６を参照して、ドリフト層１１の面Ｐ１上に、層間絶縁層１５が成膜される。成膜方法としては、例えば、熱酸化法または堆積法が用いられる。堆積法としては、例えば、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））法が用いられる。
さらに図７を参照して、層間絶縁層１５にパターンが付与される。このパターニングは、ＳＢＤ９１（図２）の完成時において層間絶縁層１５がショットキー電極層１６の周囲に配置されることになるように行われる。具体的には、まず、写真製版を用いて、層間絶縁層１５上にレジスト等よりなるエッチングマスク（図示せず）が形成される。次に、プラズマを用いたドライエッチング、または、薬液を用いたウエットエッチングなどによって、層間絶縁層１５のうち不要な部分が除去される。その後、プラズマアッシングおよびウエット処理などによってエッチングマスクが除去される。これにより、図７に示された構造が得られる。
なお、層間絶縁層１５の形成前または後に、ドリフト層１１の面Ｐ１上に不純物が添加されてもよい。例えば、ＳＢＤ９１の耐圧を向上させるために、不純物の添加によって、面Ｐ１のうち層間絶縁層１５が配置される部分に不純物層が形成されてもよい。不純物の添加は、例えば、イオン注入および活性化によって行われる。アクセプタ不純物としては、例えば、ボロン（Ｂ）またはアルミニウム（Ａｌ）が用いられる。ドナー不純物としては、例えば、リン（Ｐ）または窒素（Ｎ）が用いられる。
図８を参照して、次に、ショットキー電極層１６が形成される。具体的には、まず、ショットキー電極層１６が成膜されることになる面Ｐ１に対して、フッ化水素酸を含むウエット処理と、洗浄処理とが、必要に応じて行われる。洗浄処理のためには、例えば、アンモニアと過酸化水素水との混合液、硫酸と過酸化水素水との混合液、および塩酸と過酸化水素水との混合液が用いられる。次に、ショットキー電極層１６が成膜される。その材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、または白金（Ｐｔ）などを、適宜選択することが可能である。その後、ショットキー電極層１６にパターンが付与される。このパターニングは、ショットキー電極層１６がＰ１の一部と界面をなすように行われる。具体的には、まず、写真製版を用いて、ショットキー電極層１６上にレジスト等よりなるエッチングマスク（図示せず）が形成される。次に、プラズマを用いたドライエッチング、または、薬液を用いたウエットエッチングなどによって、ショットキー電極層１６のうち不要な部分が除去される。その後、プラズマアッシングおよびウエット処理などによってエッチングマスクが除去される。これにより、図８に示された構造が得られる。なお、必要に応じて、ショットキー電極層１６とドリフト層１１との電気的接続をより確実にするための熱処理が施されてもよい。
図９を参照して、ショットキー電極層１６上に表面電極層１７が形成される。具体的には、まず、表面電極層１７となる膜が、スパッタ法または蒸着法などによって形成される。堆積される材料は、例えば、アルミニウム、シリコンを含むアルミニウム合金、またはニッケル等である。次に、この膜にパターンが付与される。具体的には、まず、写真製版を用いて、この膜の上にレジスト等よりなるエッチングマスク（図示せず）が形成される。次に、プラズマを用いたドライエッチング、または、薬液を用いたウエットエッチングなどによって、この膜のうち不要な部分が除去される。
その後、図中、破線で示すように、ＳｉＣ基板１２の面Ｐ４上での加工が行われることによって、ＳｉＣ基板１２の厚みが低減されてもよい。例えば、アルミナ砥粒またはダイヤモンド砥粒によって構成された砥石を用いて、面Ｐ４に対する研削が行われる。
図１０を参照して、ＳｉＣ基板１２の面Ｐ４上に裏面電極層１８が形成される。例えば、チタン、チタン合金、アルミニウム、シリコンを含むアルミニウム合金、またはニッケル等が堆積される。なお裏面電極層１８には多層構造が設けられてもよい。例えば、はんだ付けの際に電極材料が酸化されることを防ぐために、裏面電極層１８の最表面に、金、白金、銀、またはパラジウムを含む銀合金などからなる酸化防止膜が形成されてもよい。
裏面電極層１８は、図中、矢印ＥＴに示されているように、面内方向（図中、横方向）において、ドリフト層１１の面Ｐ１とショットキー電極層１６とがなす界面の外へと延びるように形成される。この条件は、典型的には、ＳｉＣ基板１２の面Ｐ４上における成膜後にパターニングが行われないことによって満たされる。パターニングが行われないことによって、製造方法が簡素化される。この場合、ＳＢＤ９１（図２）の面Ｐ４上に全体的に裏面電極層１８が設けられる。
図１１を参照して、その後、パッシベーション層１９が形成される。具体的には、まず、ＳｉＮまたはポリイミドなどからなる膜が成膜される。成膜方法としては、例えば、ＣＶＤ法、または、スピンコーティングもしくはインクジェットを用いた塗布法を用い得る。次に、この膜にパターンが付与される。
さらに図１２を参照して、以上により、半導体チップ３１が形成されたエピタキシャルウエハ３０が準備される。半導体チップ３１の各々は、エピタキシャル基板１０と、ショットキー電極層１６と、層間絶縁層１５と、裏面電極層１８と、表面電極層１７と、パッシベーション層１９とを有している。
（製造方法の後半）
次に、製造方法の後半として、エピタキシャルウエハ３０がダイシングされる工程が行われる。図１３および図１４のそれぞれは、ＳＢＤ９１の製造方法の後半工程である第８および第９の工程を概略的に示す部分断面図である。
図１３を参照して、まず、平均値として第１の砥粒径を有するダイシングブレード５１を用いてドリフト層１１の少なくとも一部が切断される。これにより、ドリフト層１１の側面Ｓ１の少なくとも一部が形成される。この側面Ｓ１には、ダイシングブレード５１によるダイシングの結果として、第１の破砕層２１が設けられる。
特に、図示されている例においては、ダイシングブレード５１を用いて、ドリフト層１１が、完全に、言い換えれば面Ｐ１から面Ｐ２まで、切断される。これにより、ドリフト層１１に側面Ｓ１が全体的に形成される。さらに、ＳｉＣ基板１２が面Ｐ３から部分的に切断されることによって、側面Ｓ２が部分的に形成される。この側面Ｓ２にも、ダイシングブレード５１によるダイシングの結果として、第１の破砕層２１が設けられる。
図１４を参照して、平均値として第２の砥粒径を有するダイシングブレード５２を用いて、ＳｉＣ基板１２の少なくとも一部が切断される。これにより、ＳｉＣ基板１２の側面Ｓ２の少なくとも一部が形成される。この側面Ｓ２には、ダイシングブレード５２によるダイシングの結果として、第２の破砕層２２が設けられる。
特に、図示されている例においては、ダイシングブレード５２を用いて、ＳｉＣ基板１２が、部分的に形成されていた側面Ｓ２（図１３）の下端位置から、面Ｐ４まで切断される。これにより、ＳｉＣ基板１２の側面Ｓ２の他の部分が形成され、この部分には、ダイシングブレード５２によるダイシングの結果として、第２の破砕層２２が設けられる。
以上のダイシング工程により、エピタキシャルウエハ３０がダイシングされる。すなわち、ドリフト層１１の側面Ｓ１上およびＳｉＣ基板１２の側面Ｓ２上にわたって破砕層２０が形成される。これらのダイシング工程は、第２の破砕層２２の厚みが第１の破砕層２１の厚みよりも大きくなるように行われる。その結果、側面Ｓ２上での破砕層２０の厚みが側面Ｓ１上での破砕層２０の厚みよりも大きくなる。この条件が満たされるためには、例えば、第２の砥粒径が第１の砥粒径よりも大きくされればよい。第２の砥粒径は３μｍ以上であることが好ましい。
以上により、エピタキシャルウエハ３０がダイシングされ、その結果、半導体チップ３１が切り出される。言い換えれば、半導体チップ３１が個片化される。これにより、ＳＢＤ９１（図２）が得られる。
ダイシングブレード５１からダイシングブレード５２への切り替えは、図１３に示されているように、ドリフト層１１の切断が完了した後に行われることが好ましい。なお、上記製造方法においてはダイシングが面Ｐ１から面Ｐ４へと行われているが、反対に、面Ｐ４から面Ｐ１へと行われてもよい。その場合、ダイシングブレード５２（図１４）によるダイシングが行われた後に、ダイシングブレード５１（図１３）を用いたダイシングが行われる。この場合、ダイシングブレード５２からダイシングブレード５１への切り替えは、ダイシングブレード５２によるＳｉＣ基板１２の切断が完了する前またはちょうど完了したときに行われることが好ましい。
ダイシング工程には、例えば、株式会社ディスコのダイシングソーＤＦＤ６４５０、または、株式会社東京精密のダイシングマシンＡＳ３０００Ｔ／Ｓを使用することができる。ダイシングブレードとしては、ダイヤモンド砥粒を含むものが用いられ得る。ブレードの制御条件としては、例えば、回転数１００００ｒｐｍ〜３００００ｒｐｍ、および、送り速度５ｍｍ／ｓｅｃ〜１００ｍｍ／ｓｅｃが用いられ得る。最適な制御条件は、ブレード材料およびそれが取り付けられるダイシング装置に応じて最適化されればよい。
なお上記においては、エピタキシャル基板１０がｎ型の場合について詳しく説明したが、エピタキシャル基板１０はｐ型であってもよい。
（比較例）
図１５および図１６のそれぞれは、比較例におけるＳＢＤ９０および本実施の形態のＳＢＤ９１における電流の流れを概略的に示す断面図である。比較例のＳＢＤ９０においては、本実施の形態のＳＢＤ９１と異なり、相対的に厚い第２の破砕層２２が設けられておらず、エピタキシャル基板１０の側面全体に、相対的に薄い第１の破砕層２１が設けられている。
比較例のＳＢＤ９０においては、裏面電極層１８の外周部分からショットキー電極層１６に向かう電流Ｃ１が電流集中点２５に集中しやすい。ここで、電流集中点２５は、ショットキー電極層１６とエピタキシャル基板１０の面Ｐ１との界面の外縁に対応している。これに対してＳＢＤ９１においては、裏面電極層１８の外周部分の近傍に、相対的に厚い第２の破砕層２２が設けられている。これにより、裏面電極層１８の外周部分からショットキー電極層１６に向かう電流Ｃ２が大きく減少する。これにより、電流集中点２５での電流集中が緩和される。電流Ｃ２が大きく減少する理由は、厚い第２の破砕層２２が設けられていることに起因してエピタキシャル基板１０に多数の結晶欠陥が形成され、この多数の結晶欠陥に多数のキャリアがトラップされるためと考えられる。一方、比較例のＳＢＤ９０においては、薄い第１の破砕層２１しか設けられていないために、電流Ｃ１は大きくは減少せず、よって電流集中が顕著となる。
なお、第１の破砕層２１（図１６）の厚み（図中、横方向の寸法）が電流集中点２５を越えるほどに厚いと、ＳＢＤ９１における正常な電流の流れをも妨げ、その結果、ＳＢＤ９１の電気抵抗を不必要に増大させてしまう。よって、第１の破砕層２１の厚みは、エピタキシャル基板１０の縁から電流集中点２５までの距離以下であることが好ましい。この距離は、小型化を指向したＳｉＣ半導体装置においては、典型的には５００μｍ以下である。
（実験）
ＳＢＤのサンプルを作製し、その評価を行った。ダイシングブレード５１（図１３）が有する第１の砥粒径、またはダイシングブレード５２（図１４）が有する第２の砥粒径を変化させることによって、複数のサンプルが作製された。また、ダイシングブレードによる切断に代わって、へき開を用いたサンプルも作成された。後述するグラフ図において、へき開を用いたサンプルについての結果は、グラフ中でのプロットの便宜上、砥粒径０μｍに対応するものとして示されている。
図１７は、ＳｉＣ基板１２と、その側面Ｓ２上に設けられた破砕層２０との透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ（ＴＥＭ））写真である。図中、右側の均質な領域は単結晶部分である。この単結晶部分に隣接している左側の領域は、非晶質部分および多結晶部分であり、破砕層２０に対応している。破砕層２０の厚みは、この左側の領域の厚み（図中、横方向の寸法）として測定された。
図１８は、第２の破砕層２２の厚みと、通電時のＳＢＤの故障確率との関係の例を示すグラフ図である。第２の破砕層２２の厚みが０．１μｍ以上の場合、故障確率が顕著に低下した。図１９は、第２の砥粒径とＳＢＤ９１の故障確率との関係の例を示すグラフ図である。第２の砥粒径が３μｍ以上の場合、故障確率が顕著に低下した。図２０は、第２の砥粒径とキャリアライフタイムとの関係の例を示すグラフ図である。ここで、「キャリアライフタイム」とは、基板中の電子または正孔が再結合を行うまでの時間のことであり、基板中の欠陥を反映する。測定は、株式会社コベルコ科研製のＬＴＡ−１６１０ＳＰを用いて、μ-ＰＣＤ法によって行った。第２の砥粒径が３μｍ以上の場合、キャリアライフタイムが顕著に低下した。
図２１は、第１の砥粒径を用いて図１３に示されるようにエピタキシャル基板１０が途中までダイシングがなされた場合における、第１の砥粒径とダイシング時のチップ割れ率との関係の例を示すグラフ図である。第１の砥粒径が１００μｍを超える場合、ダイシング工程（図１３）におけるチップ割れ率が顕著に増加した。第１の砥粒径を用いたダイシングによって厚み方向（図１３における縦方向）において、途中までではなく完全にダイシングがなされたとすると、図２１における破線矢印に示すように、チップ割れ率が急増する第１の砥粒径の値が、１００μｍ程度から、より小さな値（例えば数μｍ程度）にまで小さくなると推測される。この理由は、小さい砥粒径を有するダイシングブレードを用いて裏面電極層１８が切断されると、裏面電極層１８の電極材料によってブレードに目詰まりが生じると考えられるからである。このため、砥粒径についての条件が一定とされつつ厚み方向にダイシングが完全に行われる場合、チップ割れ率（図２１）を抑制しつつ故障確率（図１９）も抑えることができるように砥粒径を選択することは困難である。これに対して本実施の形態のように、第１の砥粒径を用いたダイシング工程と、第１の砥粒径よりも大きい第２の砥粒径を用いたダイシング工程とが組み合わされる場合、チップ割れ率（図２１）を抑制しつつ故障確率（図１９）も抑えることができる。
なお本実験においては、ダイシングブレードとして電鋳ブレードが用いられた。また、ダイシングブレードの制御条件としては、ブレード回転数２００００ｒｐｍ、および、送り速度２０ｍｍ／ｓｅｃが用いられた。また、ＳｉＣ基板の厚みは４８μｍとされた。ドリフト層は、厚み２μｍの第１のドリフト領域と、厚み１０μｍの第２のドリフト領域との積層構造が用いられた。第１の破砕層２１の高さ寸法ｈ１（図３）および第２の破砕層２２の高さ寸法ｈ２（図３）の各々は３０μｍとされた。
（効果のまとめ）
矢印ＥＴ（図２）に示されているように、面内方向において、ドリフト層１１の面Ｐ１とショットキー電極層１６とがなす界面の外へと延びる部分を有する裏面電極層１８が設けられている場合、裏面電極層１８の当該部分（図２における、破線よりも外側の部分）からＳｉＣ基板１２の側面Ｓ２の近傍を通ってショットキー電極層１６へ向かう電流が、ショットキー電極層１６とドリフト層１１との界面の外縁（電流集中点２５（図１６））に集中しやすい。本実施の形態によれば、当該電流が、ＳｉＣ基板１２の側面Ｓ２の近傍を通る際に、側面Ｓ２上に設けられた破砕層２０に少なくとも部分的にトラップされる。これにより上記電流集中が緩和される。電流がどの程度トラップされるかは、側面Ｓ２上での破砕層２０の厚みに依存する。よって、側面Ｓ２上での破砕層２０の厚みが十分に大きければ、電流集中に起因しての絶縁破壊の発生が十分に抑制される。一方で、側面Ｓ１上での破砕層の厚みが過大であると、外部からの影響、特に応力、に起因してのＳＢＤ９１の割れが発生しやすくなる。本実施の形態によれば、側面Ｓ２上での破砕層２０の厚みは側面Ｓ１上での破砕層２０の厚みよりも大きい。これにより、ＳＢＤ９１の割れの発生を抑制しつつ、通電時またはスイッチング時におけるドリフト層１１上での局所的な電流集中に起因した絶縁破壊の発生を抑制することができる。
好ましくは、側面Ｓ２上での破砕層２０の厚み（図３においては厚みｄ２）は、０．１μｍ以上である。これにより、ＳｉＣ基板１２の側面Ｓ２の近傍で電流がより十分にトラップされる。よって、ドリフト層１１上での局所的な電流集中に起因した絶縁破壊の発生を、より十分に抑制することができる。
本実施の形態のＳＢＤ９１の製造方法によれば、ＳＢＤ９１は、エピタキシャルウエハ３０上に形成された半導体チップ３１（図１２）を切り出すことによって得られる。この切り出しのためのダイシング（図１３および図１４）によって、破砕層２０が形成される。よって、破砕層２０を形成するための工程を別途行う必要がない。
好ましくは、側面Ｓ１を形成するために、第１の砥粒径を有するダイシングブレード５１（図１３）を用いてドリフト層１１が切断され、かつ、側面Ｓ２を少なくとも部分的に形成するために、第１の砥粒径よりも大きい第２の砥粒径を有するダイシングブレード５２（図１４）を用いてＳｉＣ基板１２が切断される。これにより、側面Ｓ１上での破砕層２０の厚みよりも側面Ｓ２上での破砕層２０の厚みを大きくすることができる。
好ましくは、ダイシングブレード５２（図１４）が有する第２の砥粒径は３μｍ以上である。これにより、十分に大きな厚みを有する第２の破砕層２２を、より確実に形成することができる。例えば、図１８および図１９に示された実験においては、第２の砥粒径が３μｍ以上とされることによって、厚み０．１μｍ以上の第２の破砕層２２を形成することができた。
（ＳＢＤの機械的破壊の抑制について）
上記においては、絶縁破壊、すなわち電気的破壊、を抑制する効果について主に説明したが、本実施の形態は、機械的破壊の抑制にも有用であり得る。このことについて、以下に詳しく説明する。
前述したように、特開２０１４−１１３４２号公報の技術によれば、ｎ−型ドリフト層の外周部分の上に設けられた絶縁膜に溝部が形成されている。この溝部によって、ダイシング時に発生し得るクラックの伸展を阻むことができる。この構造によれば、ＳＢＤの機械的破壊をある程度抑制することができる可能性がある。しかしながらこの構造においては、絶縁膜に溝部を配置するための領域が必要である。よって、仮にこのような溝部が比較例のＳＢＤ９０（図１５）の層間絶縁層１５に設けられるとすると、エピタキシャル基板１０の外縁と電流集中点２５との間の距離を小さな距離に、例えば５００μｍ以下の距離に、抑えることが難しくなる。その結果、ＳＢＤ９０のサイズが大きくなってしまう。
本実施の形態によれば、ＳＢＤのサイズとはほとんど無関係に機械的破壊を抑制することができる。具体的には、本実施の形態によれば、ドリフト層１１の側面Ｓ１上に設けられた第１の破砕層２１の厚みｄ１（図３）が、第２の破砕層２２の厚みｄ２（図３）よりも小さくされている。これにより、破砕層が存在することに起因しての機械的強度の低下を抑制することができる。好ましくは、第１の破砕層２１（図２）はドリフト層１１の面Ｐ１の縁に達している。これにより、面Ｐ１の縁に第２の破砕層２２が達している場合に比して、面Ｐ１の縁での破砕層２０の厚みを小さくすることができる。よって、面Ｐ１の縁における破砕層２０に起因しての機械的破壊、特にチッピング、をより抑制することができる。
機械的破壊は、エピタキシャル基板１０の厚み（図２における縦方向の寸法）が薄くなるほど特に問題となりやすい。ＳｉＣは高い絶縁耐圧を有する材料であることから、耐圧の観点では、エピタキシャル基板１０の厚みを低減することができる。その場合、機械的強度が小さくなるので、機械的破壊を抑制することが重要となる。本実施の形態によれば、上述したように、機械的破壊を抑制することができる。
本実施の形態においては半導体材料がＳｉＣであることと相まって、膜厚が１００μｍ以下、例えば５０μｍ程度、まで小さくされても、チップ割れを実用上十分な程度に抑制し得る。なお、他の半導体材料（例えばＩｎＰおよびＧａＡｓ）が用いられる場合、半導体結晶の結合が弱いために割れが生じやすいことから、かなり大きな膜厚が用いられるのが通常であり、その場合、本実施の形態による上述した効果は得にくくなる。
なおダイシングブレードを用いる代わりに、前述した特開２０１５−１４６４０６号公報の技術のように、へき開を用いることで、クラックおよびチッピングなどの機械的破壊を抑制することができる可能性はある。しかしながらその場合は、電流Ｃ１（図１５）に起因しての電流集中が顕著となり、よって絶縁破壊が生じやすくなってしまう。本実施の形態によれば、機械的破壊および絶縁破壊の両方を抑制することができる。
＜実施の形態２＞
（構成）
図２２は、本発明の実施の形態２におけるＳＢＤ９２（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＳＢＤ９２においては、ＳｉＣ基板１２の側面Ｓ２の少なくとも一部が、面内方向（図中、横方向）においてドリフト層１１の側面Ｓ１よりも突出している。具体的には、側面Ｓ２は、図中縦方向に沿ってドリフト層１１の側面Ｓ１から連続的に延びる部分Ｓ２ａと、これらを基準として図中横方向へステップ状に突出している部分Ｓ２ｂとを有している。側面Ｓ１と、側面Ｓ２のうちの部分Ｓ２ａとには、第１の破砕層２１が設けられている。側面Ｓ２のうち部分Ｓ２ｂには、第２の破砕層２２が設けられている。
（製造方法）
ＳＢＤ９２の製造方法について、以下に説明する。
まずは、実施の形態１と同様の工程によって、半導体チップ３１が形成されたエピタキシャルウエハ３０（図１２）が準備される。続いて、このエピタキシャルウエハ３０がダイシングされる。図２３および図２４は、ＳＢＤ９２の製造方法におけるダイシング工程を概略的に示す部分断面図である。
図２３を参照して、ドリフト層１１の側面Ｓ１が形成される。そのために、第１の幅ｗ１（刃の厚み）を有するダイシングブレード５１ｗを用いてドリフト層１１が切断される。図示されている例においては、ダイシングブレード５１ｗを用いたダイシングによって、さらに、ＳｉＣ基板１２の側面Ｓ２のうちの部分Ｓ２ａも形成される。
図２４を参照して、次に、側面Ｓ２のうちの部分Ｓ２ｂが形成される。そのために、第２の幅ｗ２（刃の厚み）を有するダイシングブレード５２ｎを用いてＳｉＣ基板１２が切断される。さらに、ダイシングブレード５２ｎを用いて裏面電極層１８が切断される。これにより、半導体チップ３１が個片化される。すなわちＳＢＤ９２（図２２）が得られる。
第２の幅ｗ２は第１の幅ｗ１よりも小さくされる。例えば、第１の幅ｗ１が５０μｍ、第２の幅ｗ２が３０μｍとされる。すなわち、幅の差が２０μｍとされる。また、各幅の精度が±５μｍとされる。そして、ブレードの位置制御の精度が±１０μｍとされる。これにより、既に形成されている第１の破砕層２１にダイシングブレード５２ｎ（図２４）が接触することが避けられる。なおこれらの値は例示に過ぎず、ダイシングの諸条件は実際の工程に合わせて最適化され得る。
上記以外の構成および工程については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また上記においては第１の破砕層２１と第２の破砕層２２との境界がＳｉＣ基板１２の側面Ｓ２上に配置されるが、実施の形態１の場合と同様、この境界は、ドリフト層１１とＳｉＣ基板１２との境界上に配置されてもよい。
（効果）
本実施の形態によれば、ＳｉＣ基板１２の側面Ｓ２のうちの部分Ｓ２ｂ（図２２）は、面内方向においてドリフト層１１の側面Ｓ１よりも突出している。これにより、側面Ｓ１の形成（図２３）の後、側面Ｓ２が形成される際、特に側面Ｓ２の部分Ｓ２ｂを形成するダイシング工程時に、図２４に示されているように、側面Ｓ１が部分Ｓ２ｂよりも奥深いところに位置している。このため、既に形成されている側面Ｓ１にダイシングブレード５２ｎが接触する可能性が抑えられる。よって側面Ｓ１は、当該ダイシング工程の影響を受けにくくなる。よって、側面Ｓ１上に形成される第１の破砕層２１の最終的な厚みを安定化することができる。以下、より具体的に説明する。
第１の幅ｗ１を有するダイシングブレード５１ｗを用いてドリフト層１１を切断する工程（図２３）の後に、側面Ｓ２のうちの部分Ｓ２ｂを形成する工程（図２４）が、第１の幅ｗ１よりも小さい第２の幅ｗ２を有するダイシングブレード５２ｎを用いてＳｉＣ基板１２を切断することによって行われる。これにより、ダイシングブレード５１ｗによって形成された間隙内へダイシングブレード５２ｎを、側面Ｓ１との接触を抑制しつつ、差し入れることができる。よって、既に形成されている側面Ｓ１にダイシングブレード５２ｎが接触することに起因しての第１の破砕層２１の厚みの変動を抑制することができる。
その他、実施の形態１の場合とほぼ同様の効果が本実施の形態２によっても得られる。
（参考例）
参考例の製造方法について、以下に説明する。
図２５に示された工程が、図２３（本実施の形態２）の工程に代わって行われる。この工程においては、ダイシングブレード５１ｗを用いてドリフト層１１の一部のみが切断される。これにより、ドリフト層１１の側面Ｓ１の部分Ｓ１ａが形成される。この部分Ｓ１ａには、ダイシングブレード５１ｗによるダイシングの結果として、第１の破砕層２１が設けられる。本参考例においては、ダイシングブレード５１ｗを用いて、ドリフト層１１が、部分的に、言い換えれば面Ｐ１から面Ｐ１と面Ｐ２との間の箇所まで、切断される。よってこの時点では未だドリフト層１１に側面Ｓ１が、全体的には形成されていない。
図２６に示された工程が、図２４（本実施の形態２）の工程に代わって行われる。この工程においては、ダイシングブレード５２ｎを用いたダイシングによって、まずドリフト層１１の側面Ｓ１のうち上記部分Ｓ１ａ以外の部分である部分Ｓ１ｂが形成される。そして、ＳｉＣ基板１２が面Ｐ３から面Ｐ４まで完全に切断されることによって、側面Ｓ２が形成される。ダイシングブレード５２ｎによるダイシングの結果として、側面Ｓ１の部分Ｓ１ｂと、側面Ｓ２とに、第２の破砕層２２が設けられる。さらに、ダイシングブレード５２ｎを用いて裏面電極層１８が切断される。これにより、半導体チップ３１が個片化される。すなわち、参考例のＳＢＤ９２Ｃ（図２７）が得られる。
参考例のＳＢＤ９２Ｃ（図２７）の場合は、本実施の形態のＳＢＤ９２（図２２）の場合と異なり、第１の破砕層２１の厚みよりも大きな厚みを有する第２の破砕層２２が、ＳｉＣ基板１２の側面Ｓ２だけでなく、ドリフト層１１の側面Ｓ１の一部にも形成される。ドリフト層１１にはＳＢＤのスイッチング時に高電界が印加されることから、ドリフト層１１に大きな厚みを有する第２の破砕層２２が形成されているとＳＢＤの破壊が生じやすくなってしまう。
これに対してＳＢＤ９２（図２２：実施の形態２）は、第１の破砕層２１の厚みよりも大きな厚みを有する第２の破砕層２２が、ＳｉＣ基板１２の側面Ｓ２のみに形成されており、ドリフト層１１の側面Ｓ１には形成されていない。これにより、ＳＢＤのスイッチング時に発生する高電界に起因してのＳＢＤの破壊の発生を抑制することができる。ＳＢＤ９１（図２：実施の形態１）も同様の効果を有する。
（変形例）
上記実施の形態１および２においては、エピタキシャルウエハ３０（図４）を用いてＳＢＤが形成されるが、炭化珪素半導体装置はＳＢＤに限定されるものではなく他の種類の半導体装置であってもよい。この種類に応じて、エピタキシャルウエハ３０に対して、絶縁膜および金属膜の形成、写真製版およびエッチングを用いたパターニング、および、イオン注入および活性化による不純物層の形成などが行われることによって、所望の半導体チップ３１（図１２）が形成されればよい。半導体装置の種類によっては、ショットキー電極層１６（図２）に代わりオーミック電極層が第１の電極層として設けられる。また半導体装置の種類によっては、ＳｉＣ基板１２の導電型とドリフト層１１の導電型とが、互いに反対のものとなり得る。
具体的には、炭化珪素半導体装置は、ＳＢＤ以外の他の種類のダイオードであってもよい。また炭化珪素半導体装置は、ダイオードに限定されるものではなく、例えば、トランジスタなどの半導体スイッチング素子であってもよい。トランジスタは、例えば、ＭＯＳＦＥＴなどのＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、またはＩＧＢＴである。例えばｎチャネル型ＭＩＳＦＥＴを得るためには、炭化珪素基板によってｎ型ドレイン領域が構成され、この基板上の半導体層によって、ｐ型ベース領域およびｎ型ソース領域が設けられたｎ型ドリフト層が構成される。ｎ型ソース領域は、半導体層の第１の面に配置されている。ｐ型ベース領域はｎ型ソース領域とｎ型ドリフト層との間を隔てている。ｎ型ドリフト層の不純物濃度はｎ型ドレイン領域の不純物濃度よりも小さい。第１の電極層によって、ｎ型ソース領域に電気的に接続されたソース電極が構成される。第２の電極層によって、ｎ型ドレイン領域に電気的に接続されたドレイン電極が構成される。各構成の導電型が入れ替えられれば、チャネルの導電型も反対となる。ＩＧＢＴを得るには、例えば、上述したＭＩＳＦＥＴにおける炭化珪素基板の導電型が反対にされればよい。その場合、第１の電極層および第２の電極層のそれぞれは、エミッタ電極およびコレクタ電極として機能する。
上述した炭化珪素基板と半導体層とのそれぞれは、典型的には、予め準備された炭化珪素基板と、その上におけるエピタキシャル成長によって形成された半導体層とである。しかしながら、炭化珪素基板および半導体層は、必ずしもそのようにして準備されたものに限定されるわけではない。例えば、予め準備された単結晶基板上に２つの層が成膜され、これら２つの層が炭化珪素基板および半導体層として用いられてもよい。この場合、上記単結晶基板は炭化珪素半導体装置の製造中に除去されてよい。
＜実施の形態３＞
（構成）
図２８は、本発明の実施の形態３におけるＳＢＤ９３（炭化珪素半導体装置）の構成を概略的に示す断面図である。
ＳＢＤ９３において、ＳＢＤ９１（図２）と同様に、側面Ｓ１と、側面Ｓ２の一部分とに、第１の破砕層２１が設けられている。具体的には、側面Ｓ２のうち面Ｐ３につながる部分に、第１の破砕層２１が設けられている。
側面Ｓ２の一部分には、第２の破砕層２２が設けられている。本実施の形態３においては、側面Ｓ２のうち面Ｐ３および面Ｐ４の各々から離れた部分に第２の破砕層２２が設けられている。
側面Ｓ２の一部分には、改質層２９が設けられている。具体的には、側面Ｓ２のうち面Ｐ４につながる部分に改質層２９が設けられている。ここで「改質層」とは、エピタキシャル基板１０のレーザー加工時に形成された、非晶質および多結晶の少なくともいずれかを含む層のことである。よって改質層の組成は、レーザー加工に起因して若干の変動を受け得るが、このような若干の変動を無視すれば、改質層の組成は、それが形成された母材の組成と実質的に同じである。具体的には、ＳｉＣ基板１２の側面Ｓ２上での改質層２９の組成は、ＳｉＣ基板１２の組成と実質的に同じである。改質層２９の厚み（図２８における横方向の寸法）は、第２の破砕層２２の厚みよりも小さいことが好ましい。
（製造方法）
ＳＢＤ９３の製造方法について、以下に説明する。
まずは、実施の形態１と同様の工程によって、半導体チップ３１が形成されたエピタキシャルウエハ３０（図１２）が準備される。続いて、このエピタキシャルウエハ３０がダイシングされる。本実施の形態においては、以下に説明するように、機械的ダイシングとレーザーダイシングとの組み合わせによってダイシングが行われる。
まず、図１４（実施の形態１）と同様に、平均値として第１の砥粒径を有するダイシングブレード５１を用いてドリフト層１１が切断されることにより、ドリフト層１１の側面Ｓ１が形成される。この側面Ｓ１には、ダイシングブレード５１によるダイシングの結果として、第１の破砕層２１が設けられる。さらに、ＳｉＣ基板１２が面Ｐ３から部分的に切断されることによって、側面Ｓ２が部分的に形成される。この側面Ｓ２にも、ダイシングブレード５１によるダイシングの結果として、第１の破砕層２１が設けられる。
図２９を参照して、次に、平均値として第２の砥粒径を有するダイシングブレード５２を用いて、ＳｉＣ基板１２の一部が切断される。これにより、ＳｉＣ基板１２の側面Ｓ２の一部が形成される。側面Ｓ２のうちこの工程で形成された部分には、ダイシングブレード５２によるダイシングの結果として、第２の破砕層２２が設けられる。
図３０を参照して、次に、レーザー加工装置６０からのレーザー光６１を照射することによって、レーザーダイシングが行われる。具体的には、レーザー光６１が、図２９までの工程によって形成された溝の底部へと照射される。これにより、ＳｉＣ基板１２の側面Ｓ２のうちの残部が形成される。側面Ｓ２のうちこの工程で形成された部分には、レーザーダイシングの結果として、改質層２９が設けられる。
さらに、このレーザー光６１の照射が継続されることによって、裏面電極層１８が切断される。これにより、半導体チップ３１が個片化される。
なおダイシングにおいて、実施の形態２に示したように、第１の幅ｗ１（刃の厚み）を有するダイシングブレード５１ｗ（図２３）を用いてドリフト層１１を切断した後に、第１の幅ｗ１よりも小さい第２の幅ｗ２（刃の厚み）を有するダイシングブレード５２ｎ（図２４）を用いてＳｉＣ基板１２を切断してもよい。
（効果）
本実施の形態によれば、ＳｉＣ基板１２の側面Ｓ２のうち面Ｐ４につながる部分が、図３０に示されているように、レーザー加工によって形成される。これにより、当該部分が機械的加工によって形成される場合に比して、面Ｐ４の縁でのチッピングの発生を抑制することができる。よってチップの抗折強度を向上させることができる。
図３１は、改質層２９の高さ寸法（図２９における縦方向の寸法）と、炭化珪素半導体装置の抗折強度との関係の例を示すグラフ図である。ここで改質層の高さ寸法は、破砕層の場合と同様、面内方向に垂直な方向、言い換えればエピタキシャル基板１０の厚み方向における寸法として定義される。このグラフに示された結果から、改質層２９の高さ寸法を０．１μｍ以上とすることで、抗折強度を格段に向上させることができる。
なお、実施の形態１において故障確率（図１８および図１９）およびチップ割れ率（図２１）の実験結果を示しつつ説明した効果と同様の効果が本実施の形態によっても得られることが本発明者の実験により確かめられた。
（変形例）
ＳＢＤ９３（図２８：実施の形態３）の製造方法の変形例について説明する。まずは、実施の形態１と同様の工程によって、半導体チップ３１が形成されたエピタキシャルウエハ３０（図１２）が準備される。続いて、このエピタキシャルウエハ３０がダイシングされる。本変形例においては、以下に説明するように、レーザーダイシングと機械的ダイシングとの組み合わせによってダイシングが行われ、これら２つの種類のダイシングの順番は上記本実施の形態の場合と逆である。
図３２を参照して、レーザー加工装置６０からのレーザー光６１が裏面電極層１８へ照射される。これにより裏面電極層１８が切断される。さらに、このレーザー光６１の照射が継続されることによって、ＳｉＣ基板１２に改質層２９（図３０参照）が形成される。
図３３を参照して、次に、上記実施の形態３の場合と同様の機械的ダイシングが行われる。これにより、半導体チップ３１が個片化される。
本変形例によっても、上記実施の形態３の効果とほぼ同様の効果が得られる。
＜実施の形態４＞
本実施の形態は、上述した実施の形態１または２に係る炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、本実施の形態４における電力変換装置として、三相のインバータについて詳しく説明する。
図３４は、本発明の実施の形態４による電力変換装置２００が適用された電力変換システムの構成を概略的に示すブロック図である。この電力変換システムは、電源１００、電力変換装置２００、および負荷３００から構成されている。
電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１００と負荷３００との間に接続された三相のインバータである。電力変換装置２００は、電源１００から供給された直流電力を交流電力に変換し、それを負荷３００に供給する。電力変換装置２００は、主変換回路２０１と、制御回路２０３とを有している。主変換回路２０１は、入力された直流電力を交流電力に変換し、当該交流電力を出力する。制御回路２０３は、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子および還流ダイオードを備えている（図示せず）。スイッチング素子がスイッチングすることによって、主変換回路２０１は、電源１００から供給される直流電力を交流電力に変換し、それを負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成することができる。主変換回路２０１のスイッチング素子および還流ダイオードの少なくともいずれかとして、上述した実施の形態１〜３、およびその変形例のいずれかに係る炭化珪素半導体装置２０２が適用されている。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えている。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号と、スイッチング素子をオフ状態にする駆動信号とを、各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）である。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、制御回路２０３は、負荷３００に供給すべき電力に基づいて、主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ（ＰＷＭ））制御によって主変換回路２０１を制御することができる。そして、各時点において、オン状態となるべきスイッチング素子にはオン信号が出力され、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、制御回路２０３は、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
図３５は、主変換回路２０１の構成の一例を概略的に示す部分断面図である。本例においては、主変換回路２０１は、ＳＢＤ９１（図２：実施の形態１）と同様の構成を有する炭化珪素半導体装置２０２と、実装基板２１０とを含む。実装基板２１０には、炭化珪素半導体装置２０２の裏面電極層１８が接合されている。
電力変換装置２００の製造方法は、次の工程を有している。前述した実施の形態またはその変形例において説明された製造方法によって、炭化珪素半導体装置２０２が製造される。この炭化珪素半導体装置２０２を有する主変換回路２０１が形成される。また制御回路２０３が形成される。これにより電力変換装置２００が得られる。主変換回路２０１が形成される際に、実装基板２１０上に炭化珪素半導体装置２０２の裏面電極層１８が接合される。
本実施の形態によれば、その主変換回路２０１を構成する半導体装置の少なくとも１つとして、上述した炭化珪素半導体装置２０２が用いられる。これにより、当該半導体装置の特性に対する予期せぬ悪影響を抑制しつつ、当該半導体装置のドリフト層１１上での局所的な電流集中に起因した絶縁破壊の発生を抑制することができる。これにより主変換回路２０１の信頼性が高められる。よって電力変換装置２００の信頼性を高めることができる。
また実装基板２１０には、炭化珪素半導体装置２０２の裏面電極層１８が接合されている。これにより、炭化珪素半導体装置２０２としての半導体チップは、ＳｉＣ基板１２側が実装基板２１０に接続される一方で、ドリフト層１１側は上方へ露出される。よって、ＳｉＣ基板１２に比してドリフト層１１には、外部からの影響（図３５における矢印Ｓ参照）、特に外部からの応力の影響、が及びやすい。その結果、ドリフト層１１に割れが生じ得る。本実施の形態によれば、側面Ｓ１上での破砕層２０の厚みは側面Ｓ２上での破砕層２０の厚みよりも小さい。これにより、上記割れの発生を抑制することができる。
なお本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、電力変換装置が２レベルの電力変換装置であるが、３レベルなどのマルチレベルの電力変換装置であっても構わない。また単相負荷に電力を供給する場合には、単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明が適用された電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器および非接触器給電システムのいずれかの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
Ｐ１〜Ｐ４ 第１〜第４の面、Ｓ１，Ｓ２ 第１および第２の側面、１０ エピタキシャル基板、１１ ドリフト層（半導体層）、１２ ＳｉＣ基板（炭化珪素基板）、１５ 層間絶縁層（絶縁膜）、１６ ショットキー電極層（第１の電極層）、１７ 表面電極層、１８ 裏面電極層（第２の電極層）、１９ パッシベーション層、２０ 破砕層、２１ 第１の破砕層、２２ 第２の破砕層、２９ 改質層、３０ エピタキシャルウエハ、３１ 半導体チップ、５１，５１ｗ，５２，５２ｎ ダイシングブレード、６０ レーザー加工装置、６１ レーザー光、９０〜９３ ＳＢＤ（炭化珪素半導体装置）、１００ 電源、２００ 電力変換装置、２０１ 主変換回路、２０２ 炭化珪素半導体装置、２０３ 制御回路、２１０ 実装基板、３００ 負荷。

Claims (14)

  1. 第１の面と、前記第１の面と反対の第２の面と、前記第１の面と前記第２の面との間をつなぐ第１の側面とを有する半導体層と、
    前記第２の面に面する第３の面と、前記第３の面と反対の第４の面と、前記第３の面と前記第４の面との間をつなぐ第２の側面とを有する炭化珪素基板と、
    前記半導体層の前記第１の面の縁から離れて配置され、前記第１の面の一部と界面をなす第１の電極層と、
    前記炭化珪素基板の前記第４の面上に設けられ、面内方向において、前記半導体層の前記第１の面と前記第１の電極層とがなす前記界面の外へと延びる第２の電極層と、
    を備え、
    前記半導体層の前記第１の側面上および前記炭化珪素基板の前記第２の側面上にわたって破砕層が設けられており、前記第２の側面上での前記破砕層の厚みは前記第１の側面上での前記破砕層の厚みよりも大きい、炭化珪素半導体装置。
  2. 前記第２の側面は、前記第３の面につながる第１の部分と前記第４の面につながる第２の部分とを有しており、
    前記第１の側面上での前記破砕層の厚みと前記第２の側面の前記第１の部分上での前記破砕層の厚みとの各々は、前記第２の側面の前記第２の部分上での前記破砕層の厚みよりも小さい、請求項１に記載の炭化珪素半導体装置。
  3. 前記半導体層の不純物濃度は前記炭化珪素基板の不純物濃度よりも低い、請求項１に記載の炭化珪素半導体装置。
  4. 前記第２の側面は、前記第３の面につながる第１の部分と前記第４の面につながる第２の部分とを有しており、
    前記第１の側面上での前記破砕層の厚みと前記第２の側面の前記第１の部分上での前記破砕層の厚みとの各々は、前記第２の側面の前記第２の部分上での前記破砕層の厚みよりも小さい、請求項３に記載の炭化珪素半導体装置。
  5. 前記炭化珪素基板の前記第２の側面上での前記破砕層の厚みは０．１μｍ以上である、請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記炭化珪素基板の前記第２の側面の少なくとも一部は、面内方向において前記半導体層の前記第１の側面の少なくとも一部よりも突出している、請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
  7. 請求項１から６のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
    を備える、電力変換装置。
  8. 前記主変換回路は、前記炭化珪素半導体装置の前記第２の電極層が接合された実装基板を有している、請求項７に記載の電力変換装置。
  9. 第１の面と前記第１の面と反対の第２の面とを有する半導体層と、前記半導体層の前記第２の面に面する第３の面と前記第３の面と反対の第４の面とを有する炭化珪素基板と、前記第１の面の一部と界面をなす第１の電極層と、前記炭化珪素基板の前記第４の面上に設けられ、面内方向において、前記半導体層の前記第１の面と前記第１の電極層とがなす前記界面の外へと延びる第２の電極層と、を含むウエハを準備する工程と、
    前記ウエハをダイシングする工程と、
    を備え、
    前記ウエハをダイシングする工程は、
    前記半導体層を切断することによって、前記第１の面と前記第２の面との間をつなぐ第１の側面を形成する工程と、
    前記炭化珪素基板を切断することによって、前記第３の面と前記第４の面との間をつなぐ第２の側面を形成する工程と、
    を含み、
    前記ウエハをダイシングする工程は、前記半導体層の前記第１の側面上および前記炭化珪素基板の前記第２の側面上にわたって破砕層が形成され、かつ前記第２の側面上での前記破砕層の厚みが前記第１の側面上での前記破砕層の厚みよりも大きくなるように行われる、炭化珪素半導体装置の製造方法。
  10. 前記第１の側面を形成する工程は、第１の砥粒径を有するダイシングブレードを用いて前記半導体層を切断する工程を含み、
    前記第２の側面を形成する工程は、前記第１の砥粒径よりも大きい第２の砥粒径を有するダイシングブレードを用いて前記炭化珪素基板を切断する工程を含む、
    請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記第２の砥粒径は３μｍ以上である、請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 前記第１の側面を形成する工程は、第１の幅を有するダイシングブレードを用いて前記半導体層を切断する工程を含み、
    前記第２の側面を形成する工程は、前記第１の幅を有するダイシングブレードを用いて前記半導体層を切断する工程の後に、前記第１の幅よりも小さい第２の幅を有するダイシングブレードを用いて前記炭化珪素基板を切断する工程を含む、
    請求項９から１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  13. 請求項９から請求項１２のいずれか１項に記載の炭化珪素半導体装置の製造方法によって炭化珪素半導体装置を製造する工程と、
    前記炭化珪素半導体装置を有し入力される電力を変換して出力する主変換回路と、前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、を形成する工程と、
    を備える、電力変換装置の製造方法。
  14. 前記主変換回路を形成する工程は、実装基板上に前記炭化珪素半導体装置の前記第２の電極層を接合する工程を含む、請求項１３に記載の電力変換装置の製造方法。
JP2019512491A 2017-04-14 2018-04-06 炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法 Active JP6695498B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017080307 2017-04-14
JP2017080307 2017-04-14
PCT/JP2018/014751 WO2018190271A1 (ja) 2017-04-14 2018-04-06 炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2018190271A1 JPWO2018190271A1 (ja) 2019-11-07
JP6695498B2 true JP6695498B2 (ja) 2020-05-20

Family

ID=63793473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019512491A Active JP6695498B2 (ja) 2017-04-14 2018-04-06 炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法

Country Status (5)

Country Link
US (1) US10804360B2 (ja)
JP (1) JP6695498B2 (ja)
CN (1) CN110462801A (ja)
DE (1) DE112018001989B4 (ja)
WO (1) WO2018190271A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020000275T5 (de) * 2019-06-17 2022-05-12 Rohm Co., Ltd. SiC-HALBLEITERBAUTEIL UND VERFAHREN ZUMHERSTELLEN DESSELBEN
JP7273756B2 (ja) * 2020-03-18 2023-05-15 株式会社東芝 半導体装置及びその製造方法
WO2023048122A1 (ja) * 2021-09-22 2023-03-30 三菱電機株式会社 半導体装置および電力変換装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022878A (ja) * 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005243947A (ja) 2004-02-26 2005-09-08 Sumitomo Electric Ind Ltd 半導体装置の製造方法、及び半導体装置
US7955955B2 (en) * 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
JP2009267032A (ja) * 2008-04-24 2009-11-12 Toyota Motor Corp 半導体装置とその製造方法
CN101872830A (zh) * 2010-06-10 2010-10-27 厦门市三安光电科技有限公司 自带短路保护功能的垂直发光二极管
JP5914060B2 (ja) * 2012-03-09 2016-05-11 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2014011342A (ja) 2012-06-29 2014-01-20 Denso Corp 炭化珪素半導体装置
JP6120525B2 (ja) * 2012-10-30 2017-04-26 三菱電機株式会社 炭化珪素半導体装置
JP2014229843A (ja) * 2013-05-24 2014-12-08 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
DE102013111496A1 (de) * 2013-10-18 2015-04-23 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
JP2015146406A (ja) 2014-02-04 2015-08-13 住友電気工業株式会社 縦型電子デバイスの製造方法および縦型電子デバイス
JP2016136579A (ja) * 2015-01-23 2016-07-28 株式会社東芝 半導体装置及びその製造方法
JP6483838B2 (ja) * 2015-08-21 2019-03-13 株式会社日立製作所 半導体基板、半導体基板の研削方法および半導体装置の製造方法

Also Published As

Publication number Publication date
JPWO2018190271A1 (ja) 2019-11-07
WO2018190271A1 (ja) 2018-10-18
US20200058742A1 (en) 2020-02-20
CN110462801A (zh) 2019-11-15
DE112018001989B4 (de) 2022-12-01
US10804360B2 (en) 2020-10-13
DE112018001989T5 (de) 2019-12-24

Similar Documents

Publication Publication Date Title
US11984492B2 (en) Silicon carbide semiconductor device, power converter, and method of manufacturing silicon carbide semiconductor device
JP6253854B1 (ja) 半導体装置およびその製造方法、電力変換装置
CN110352497B (zh) 碳化硅半导体装置以及电力变换装置
US7838907B2 (en) Semiconductor device and power conversion device using the same
US10103229B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6984021B2 (ja) ワイドバンドギャップ半導体装置、および、電力変換装置
JP6695498B2 (ja) 炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法
CN110431669B (zh) 半导体装置以及电力变换装置
US10367090B2 (en) Silicon carbide semiconductor device, power module, and power conversion device
JP2004022878A (ja) 半導体装置およびその製造方法
JP7258239B2 (ja) 炭化珪素半導体装置、および、電力変換装置
WO2016194116A1 (ja) 半導体装置、基板および電力変換装置
US11437505B2 (en) Semiconductor device and power conversion device
JP6350760B2 (ja) 半導体装置および半導体装置の製造方法
JP7371426B2 (ja) 半導体装置
JP7415413B2 (ja) 半導体装置
WO2023048122A1 (ja) 半導体装置および電力変換装置
JP2020047672A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190422

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200324

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200421

R150 Certificate of patent or registration of utility model

Ref document number: 6695498

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250