JP6693249B2 - デジタル信号処理回路および複数のデジタル信号処理回路を含む信号処理装置 - Google Patents
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Description
図4は、第1の実施形態の信号処理装置の一例を示す。第1の実施形態の信号処理装置は、2個のデジタル信号処理回路100A、100Bを備える。各デジタル信号処理回路100A、100Bは、図1に示すデジタル信号処理回路100により実現される。
図5は、第2の実施形態の信号処理装置の一例を示す。第2の実施形態の信号処理装置は、3個のデジタル信号処理回路100A〜100Cを備える。各デジタル信号処理回路100A〜100Cは、図1に示すデジタル信号処理回路100により実現される。
図6は、第3の実施形態の信号処理装置の一例を示す。第3の実施形態の信号処理装置は、複数のデジタル信号処理回路を利用して、帯域の広い光信号を受信する。図6に示す例では、信号処理装置は、2個のデジタル信号処理回路100A、100Bを備える。各デジタル信号処理回路100A、100Bは、図1に示すデジタル信号処理回路100とほぼ同じである。ただし、各デジタル信号処理回路100A、100Bは、後で説明するが、図1に示すデジタル信号処理回路100に加えて、第3の実施形態において使用される専用の機能を備える。
図9は、第4の実施形態の信号処理装置の一例を示す。第4の実施形態の信号処理装置は、2個のデジタル信号処理回路100A、100Bを備える。各デジタル信号処理回路100A、100Bは、図1に示すデジタル信号処理回路100により実現される。
図10は、第5の実施形態の信号処理装置の一例を示す。第5の実施形態の信号処理装置は、2個のデジタル信号処理回路100A、100Bを備える。各デジタル信号処理回路100A、100Bは、図1に示すデジタル信号処理回路100により実現される。ただし、第5の実施形態では、スイッチ25、26は、マッパ13の出力側に設けられている。すなわち、スイッチ25は、マッパ13の出力信号を、スイッチ26またはインタフェースポートIF4に導く。また、スイッチ26は、スイッチ25の出力信号またはインタフェースポートIF3の入力信号の一方を選択してD/Aコンバータ14に導く。
図11は、第6の実施形態の信号処理装置の一例を示す。第6の実施形態の信号処理装置には、複数セットの光トランシーバが接続される。図11に示す例では、信号処理装置に2セットの光トランシーバが接続されている。なお、光トランシーバは、受信器フロントエンド回路および送信器フロントエンド回路から構成される。
信号処理装置は、例えば、図12(a)に示すように、1つのモジュール内に複数のデジタル信号処理回路100を実装することにより構成される。この場合、光伝送装置のマザーボードにこのモジュールが実装される。或いは、1つのモジュール内に1つのデジタル信号処理回路100が実装されるようにしてもよい。この場合、例えば、図12(b)に示すように、光伝送装置のマザーボードに複数のデジタル信号処理回路100およびコントローラ200が実装される。コントローラ200は、ネットワーク管理者またはユーザからの指示に応じて、各デジタル信号処理回路100の設定を指示する。例えば、コントローラ200は、スイッチ21〜26の設定を制御できる。
2 分散補償器(CDC)
3 非線形補償器(NLC)
4 適応等化器(AEQ)
5 キャリア周波数オフセット補償・位相再生回路(FOC/CPR)
6 FEC復号回路
8 合成器
12 FEC符号化回路
13 マッパ
14 D/Aコンバータ(DAC)
21〜26 スイッチ
100、100A、100B、100C デジタル信号処理回路
120、120−1、120−2、120X、120Y 受信器フロントエンド回路
140、140X、140Y 送信器フロントエンド回路
Claims (9)
- 複数のデジタル信号処理回路を備える信号処理装置であって、
各デジタル信号処理回路は、
光信号の電界情報を表す電界情報信号からビット列を復元する復元回路と、
復元されたビット列の誤りを訂正する誤り訂正回路と、
データに誤り訂正符号を付加して符号化ビット列を生成する符号化回路と、
符号化ビット列から光信号の電界情報を表す電界情報信号を生成する生成回路と、を備え、
前記複数のデジタル信号処理回路の中の第1のデジタル信号処理回路に実装される復元回路、符号化回路、または生成回路のうちの少なくとも1つから、前記複数のデジタル信号処理回路の中の第2のデジタル信号処理回路に電界情報信号またはビット列が与えられ、
前記第2のデジタル信号処理回路に実装される復元回路、誤り訂正回路、または生成回路のうちの少なくとも1つは、前記第1のデジタル信号処理回路から与えられる電界情報信号またはビット列を処理する
ことを特徴とする信号処理装置。 - 前記第1のデジタル信号処理回路に実装される第1の復元回路は、受信器フロントエンド回路において受信光信号に基づいて生成される電界情報信号からビット列を復元し、
前記第1のデジタル信号処理回路は、前記第1の復元回路により復元されるビット列を前記第1のデジタル信号処理回路に実装される第1の誤り訂正回路および前記第2のデジタル信号処理回路に実装される第2の誤り訂正回路に分配し、
前記第1の誤り訂正回路および前記第2の誤り訂正回路は、それぞれ前記第1の復元回路から分配されるビット列の誤りを訂正し、
前記第1のデジタル信号処理回路は、前記第1のデジタル信号処理回路に実装される符号化回路から出力される第1の符号化ビット列および前記第2のデジタル信号処理回路に実装される符号化回路から出力される第2の符号化ビット列を多重化して多重化ビット列を生成し、
前記第1のデジタル信号処理回路に実装される生成回路は、前記多重化ビット列から電界情報信号を生成して送信器フロントエンド回路に与える
ことを特徴とする請求項1に記載の信号処理装置。 - 各デジタル信号処理回路の復元回路は、電界情報信号の波長分散または非線形歪の少なくとも一方を補償する補償回路を含み、
前記第1のデジタル信号処理回路に実装される第1の補償回路は、受信器フロントエンド回路において受信光信号に基づいて生成される電界情報信号の波長分散または非線形歪の少なくとも一方を補償し、
前記第2のデジタル信号処理回路に実装される第2の補償回路は、前記第1の補償回路から出力される電界情報信号の波長分散または非線形歪の少なくとも一方を補償する
ことを特徴とする請求項1に記載の信号処理装置。 - 各デジタル信号処理回路の復元回路は、電界情報信号の波長分散または非線形歪の少なくとも一方を補償する補償回路を含み、
各デジタル信号処理回路の補償回路は、カスケードに接続され、
カスケードに接続された複数の補償回路の中の先頭の補償回路は、受信器フロントエンド回路において受信光信号に基づいて生成される電界情報信号の波長分散または非線形歪の少なくとも一方を補償し、
前記複数の補償回路の中の後続の各補償回路は、前段の補償回路から出力される電界情報信号の波長分散または非線形歪の少なくとも一方を補償し、
前記複数の補償回路の中の最後の補償回路を含むデジタル信号処理回路において、前記復元回路は、波長分散または非線形歪の少なくとも一方が補償された電界情報信号からビット列を復元し、誤り訂正回路は、前記復元回路から出力されるビット列の誤りを訂正する
ことを特徴とする請求項1に記載の信号処理装置。 - 前記第1のデジタル信号処理回路に実装される復元回路は、
受信器フロントエンド回路において受信光信号に基づいて生成される電界情報信号の波長分散または非線形歪の少なくとも一方を補償する補償回路と、
前記補償回路から出力される電界情報信号の周波数オフセットを補償する周波数オフセット補償回路と、
前記周波数オフセット補償回路から出力される電界情報信号のキャリア位相を再生するキャリア位相再生回路と、を備え、
前記第2のデジタル信号処理回路に実装される復元回路は、前記第1のデジタル信号処理回路のキャリア位相再生回路から出力される電界情報信号を、予め決められたフィルタ係数で等化するデジタルフィルタを含み、前記デジタルフィルタの出力信号からビット列を復元する
ことを特徴とする請求項1に記載の信号処理装置。 - 前記第1のデジタル信号処理回路において、前記符号化回路は、クライアントデータに誤り訂正符号を付加して符号化ビット列を生成し、前記生成回路は、前記符号化ビット列から電界情報信号を生成し、
前記第2のデジタル信号処理回路に実装される復元回路は、電界情報信号の波長分散を制御する分散制御回路を含み、
前記分散制御回路は、前記第1のデジタル信号処理回路の生成回路により生成される電界情報信号の波長分散を制御し、
前記第1のデジタル信号処理回路は、前記分散制御回路から出力される電界情報信号を送信器フロントエンド回路に与える
ことを特徴とする請求項1に記載の信号処理装置。 - 前記第1のデジタル信号処理回路に実装される復元回路は、第1の受信器フロントエンド回路により生成される第1の電界情報信号から第1の復元ビット列を生成し、
前記第1のデジタル信号処理回路に実装される誤り訂正回路は、前記第1の復元ビット列の誤りを訂正し、
前記第1のデジタル信号処理回路に実装される符号化回路は、第1のクライアントデータに誤り訂正符号を付加して第1の符号化ビット列を生成し、
前記第2のデジタル信号処理回路に実装される復元回路は、第2の受信器フロントエンド回路により生成される第2の電界情報信号の波長分散または非線形歪の少なくとも一方を補償し、
前記第2のデジタル信号処理回路に実装される生成回路は、前記第1の符号化ビット列から電界情報信号を生成して第1の送信器フロントエンド回路に与え、
前記複数のデジタル信号処理回路の中の第3のデジタル信号処理回路に実装される復元回路は、前記第2のデジタル信号処理回路において波長分散または非線形歪の少なくとも一方が補償された電界情報信号から第2の復元ビット列を生成し、
前記第3のデジタル信号処理回路に実装される誤り訂正回路は、前記第2の復元ビット列の誤りを訂正し、
前記第3のデジタル信号処理回路に実装される符号化回路は、第2のクライアントデータに誤り訂正符号を付加して第2の符号化ビット列を生成し、
前記第3のデジタル信号処理回路に実装される生成回路は、前記第2の符号化ビット列から電界情報信号を生成して第2の送信器フロントエンド回路に与える
ことを特徴とする請求項1に記載の信号処理装置。 - 受信光信号の中心周波数よりの低い光周波数の局発光を使用して第1の電界情報信号を生成する第1の受信器フロントエンド回路と、
前記受信光信号の中心周波数よりの高い光周波数の局発光を使用して第2の電界情報信号を生成する第2の受信器フロントエンド回路と、
送信器フロントエンド回路と、
第1のデジタル信号処理回路と、
第2のデジタル信号処理回路と、を備え、
前記第1のデジタル信号処理回路および前記第2のデジタル信号処理回路はそれぞれ、
電界情報信号の波長分散および非線形歪を補償する補償回路と、
電界情報信号からビット列を復元する復元回路と、
復元されたビット列の誤りを訂正する誤り訂正回路と、
データに誤り訂正符号を付加して符号化ビット列を生成する符号化回路と、
前記符号化回路により生成される符号化ビット列から光信号の電界情報を表す電界情報信号を生成する生成回路と、を備え、
前記第1のデジタル信号処理回路に実装される第1の補償回路は、前記第1の電界情報信号の波長分散および非線形歪を補償し、
前記第2のデジタル信号処理回路に実装される第2の補償回路は、前記第2の電界情報信号の波長分散および非線形歪を補償し、
前記第2のデジタル信号処理回路は、前記第1の補償回路から出力される前記第1の電界情報信号および前記第2の補償回路から出力される前記第2の電界情報信号を合成して合成電界情報信号を生成する合成器を備え、
前記第2のデジタル信号処理回路に実装される復元回路は、前記合成器から出力される合成電界情報信号からビット列を復元し、
前記第2のデジタル信号処理回路に実装される誤り訂正回路は、前記復元回路により復元されるビット列の誤りを訂正する
ことを特徴とする信号処理装置。 - 受信器フロントエンド回路において受信光信号に基づいて生成される電界情報信号からビット列を復元する復元部と、
前記復元部から出力される復元ビット列の誤りを訂正するFEC復号回路と、
データに誤り訂正符号を付加して符号化ビット列を生成するFEC符号化回路と、
前記FEC符号化回路により生成される符号化ビット列から光信号の電界情報を表す電界情報信号を生成して送信器フロントエンド回路に与える生成部と、
前記復元部において処理されている途中の信号、前記復元部の出力信号、前記FEC符号化回路の出力信号、または前記生成部の出力信号の少なくとも1つを出力する出力インタフェースと、
他のデジタル信号処理回路から前記復元部、前記FEC復号回路、または前記生成部に与える信号の少なくとも1つが入力される入力インタフェースと、
を備えるデジタル信号処理回路。
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