JP6690950B2

JP6690950B2 - CMOS output buffer circuit

Info

Publication number: JP6690950B2
Application number: JP2016010374A
Authority: JP
Inventors: 正敏佐藤
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2016-01-22
Filing date: 2016-01-22
Publication date: 2020-04-28
Anticipated expiration: 2036-01-22
Also published as: JP2017130866A

Description

本発明は、ＣＭＯＳ出力バッファ回路に関し、特に、発生するノイズを減少させたＣＭＯＳ出力バッファ回路に関する。 The present invention relates to a CMOS output buffer circuit, and more particularly to a CMOS output buffer circuit in which noise generated is reduced.

従来のこの種ＣＭＯＳ出力バッファ回路としては、ＣＭＯＳ出力バッファの最終段用ＰＭＯＳトランジスタと最終段用ＮＭＯＳトランジスタの各前段に、ＣＭＯＳインバータをそれぞれ設け、これら各ＣＭＯＳインバータを構成するＰＭＯＳトランジスタの利得定数比とＮＭＯＳトランジスタの利得定数比を変えることによって、前記最終段用ＰＭＯＳトランジスタのゲートと前記最終段用ＮＭＯＳトランジスタのゲートに入力する電圧の立ち上がりまたは立ち下がりを遅くするよう構成して、ＣＭＯＳ出力バッファ回路の貫通電流を小さくすることにより、消費電流の低減と、ノイズ発生の低減を図ったものが知られている（特許文献１）。 As a conventional CMOS output buffer circuit of this type, a CMOS inverter is provided in front of each of the final stage PMOS transistor and the final stage NMOS transistor of the CMOS output buffer, and the gain constant ratio of the PMOS transistors constituting each CMOS inverter is provided. And a gain constant ratio of the NMOS transistor are changed to delay the rising or falling of the voltage input to the gate of the final-stage PMOS transistor and the gate of the final-stage NMOS transistor. It is known that the current consumption is reduced and the generation of noise is reduced by reducing the through current of (Patent Document 1).

特開平７−２０２６７７号公報JP-A-7-202677

図３は上述の先行技術とほぼ同一の構成を有する従来のＣＭＯＳバッファ回路を示すもので、最終段用のＰＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１０１のソースをVDD電源（３Ｖ電源）に接続し、最終段用のＮＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１０２のソースをVSS電源（接地）に接続する一方、互いのドレインを接続したうえ、出力端子１０３に接続している。ＰＭＯＳ１０１のゲートは、第２ＣＭＯＳインバータ１０４の出力端に接続する一方、ＮＭＯＳ１０２のゲートは、第３ＣＭＯＳインバータ１０５の出力端に接続し、各ＣＭＯＳインバータ１０４，１０５の入力端は第１ＣＭＯＳインバータ１０７の出力端に接続している。第２ＣＭＯＳインバータ１０４と第３ＣＭＯＳインバータ１０５で貫通電流防止回路１０６を構成する。なお、図中の１０８は外部機器等の接続による外部負荷容量、１０９は最終段用のＰＭＯＳ１０１及びＮＭＯＳ１０２のゲート・ドレイン間の寄生容量の一種であるオーバーラップ容量である。 FIG. 3 shows a conventional CMOS buffer circuit having almost the same configuration as the above-mentioned prior art, in which the source of a final stage PMOS transistor (hereinafter referred to as “PMOS”) 101 is connected to a VDD power source (3V power source). The source of the final-stage NMOS transistor (hereinafter referred to as “NMOS”) 102 is connected to the VSS power supply (ground), while the drains of both are connected to the output terminal 103. The gate of the PMOS 101 is connected to the output terminal of the second CMOS inverter 104, while the gate of the NMOS 102 is connected to the output terminal of the third CMOS inverter 105, and the input terminals of the respective CMOS inverters 104, 105 are the output terminals of the first CMOS inverter 107. Connected to. The second CMOS inverter 104 and the third CMOS inverter 105 form a shoot-through current prevention circuit 106. In the figure, 108 is an external load capacitance due to the connection of an external device and the like, and 109 is an overlap capacitance which is a kind of parasitic capacitance between the gate and drain of the final stage PMOS 101 and NMOS 102.

そして、第２ＣＭＯＳインバータ１０４を構成するＰＭＯＳとＮＭＯＳの各ゲートのチャンネル幅Ｗとチャンネル長Ｌの比であるＷ／Ｌは、ＰＭＯＳの方がＮＭＯＳよりも大きく設定されている。また、第３ＣＭＯＳインバータ１０５を構成するＰＭＯＳとＮＭＯＳの各ゲートのチャンネル幅Ｗとチャンネル長Ｌの比であるＷ／Ｌは、ＮＭＯＳの方がＰＭＯＳよりも大きく設定されている。そして、第２ＣＭＯＳインバータ１０４と第３ＣＭＯＳインバータ１０５の駆動能力は、各トランジスタのＷ／Ｌの大小によって、第２ＣＭＯＳインバータ１０４の方が大きく設定されている。 The ratio W / L, which is the ratio of the channel width W to the channel length L of each gate of the PMOS and NMOS forming the second CMOS inverter 104, is set larger in the PMOS than in the NMOS. Further, the ratio W / L, which is the ratio of the channel width W and the channel length L of each gate of the PMOS and NMOS forming the third CMOS inverter 105, is set larger in the NMOS than in the PMOS. The driving capability of the second CMOS inverter 104 and the third CMOS inverter 105 is set larger in the second CMOS inverter 104 depending on the W / L of each transistor.

図４（１）は第１ＣＭＯＳインバータ１０７に入力する１００MHz、３Ｖ振幅の正弦波である入力信号１１０の波形図であり、同図（２）は出力端子１０３から出力された出力信号１１１の波形図である。出力信号１１１は、駆動能力の異なる各ＣＭＯＳインバータ１０４，１０５とＰＭＯＳ１０１及びＮＭＯＳ１０２によって入力信号１１０よりも遅延されたほぼ矩形波となっている。ところが、この矩形波には、図４（２）で理解できるように、その立ち上がり時及び立ち下がり時において、電源電圧（VDD）以上（立ち下がり時）及び電源電圧（VSS）以下（立ち上がり時）の波形歪み（破線で囲んだ部分）が存在する。 FIG. 4 (1) is a waveform diagram of the input signal 110 which is a sine wave of 100 MHz and 3V amplitude and is input to the first CMOS inverter 107, and FIG. 4 (2) is a waveform diagram of the output signal 111 output from the output terminal 103. Is. The output signal 111 is a substantially rectangular wave delayed from the input signal 110 by the CMOS inverters 104 and 105 having different driving capabilities and the PMOS 101 and the NMOS 102. However, as can be seen in Fig. 4 (2), this rectangular wave has a power supply voltage (VDD) or more (at the time of falling) and a power supply voltage (VSS) or less (at the time of rising) at the time of its rising and falling. Waveform distortion (the part surrounded by the broken line) exists.

この波形歪みは、駆動能力の異なるＣＭＯＳインバータ１０４，１０５からなる貫通電流防止回路の位相差を有する出力信号が、最終段用のＰＭＯＳ１０１とＮＭＯＳ１０２に入力することに起因して、最終段用のＰＭＯＳ１０１及びＮＭＯＳ１０２のゲート・ドレイン間のオーバーラップ容量１０９と外部負荷容量１０８の充放電によって発生するものである。そして、この最終出力信号に存在する波形歪みは、高調波成分として、スイッチングノイズの増大や、出力波形に生じるリンギング起因の誤作動を生じさせ、外部回路に悪影響を与えるという不都合がある。また、ノイズにともなう高調波成分の増大は、ＥＭＩ（Electro Magnetic Interference：電磁妨害）対策において、不利な波形を生成する要因ともなる。このように、従来においては、ノイズの低減が不十分であり、これに起因する不都合を解消することはできなかった。 This waveform distortion is caused by the output signals having the phase difference of the shoot-through current prevention circuits composed of the CMOS inverters 104 and 105 having different driving capabilities from being input to the final stage PMOS 101 and the NMOS 102, resulting in the final stage PMOS 101. And the gate-drain overlap capacitance 109 of the NMOS 102 and the external load capacitance 108 are charged and discharged. The waveform distortion present in the final output signal causes an increase in switching noise as a harmonic component and a malfunction due to ringing occurring in the output waveform, which adversely affects the external circuit. Further, the increase of harmonic components due to noise also causes a disadvantageous waveform in EMI (Electro Magnetic Interference) countermeasures. As described above, in the past, noise reduction was insufficient, and the inconvenience resulting from this could not be eliminated.

本発明は、この不都合を解消して、貫通電流を減少させるとともに、最終出力における波形歪みを抑制して、ノイズを低減した、ＣＭＯＳ出力バッファ回路を提供することを目的とする。 An object of the present invention is to provide a CMOS output buffer circuit that solves this inconvenience, reduces the shoot-through current, suppresses waveform distortion in the final output, and reduces noise.

前記目的を達成するために、本発明の請求項１に係るＣＭＯＳ出力バッファ回路は、入力信号が入力すると前記入力信号を反転させ、かつ位相差を有する二つの出力信号を出力する貫通電流防止回路と、前記貫通電流防止回路の各出力信号が各別に入力する各最終段用のＰＭＯＳ及びＮＭＯＳを備え、前記ＰＭＯＳと前記ＮＭＯＳのドレイン同士を接続するとともに出力端子に接続し、前記ＰＭＯＳのソースを第１電源に接続し、前記ＮＭＯＳのソースを第２電源に接続し、前記貫通電流防止回路の入力端と前記ＰＭＯＳと前記ＮＭＯＳのドレイン同士の接続点とを容量を介して接続し、前記ＰＭＯＳと前記ＮＭＯＳがともにオフの時には、前記入力信号を前記容量を介して出力するよう構成してなるものである。 To achieve the above object, a CMOS output buffer circuit according to claim 1 of the present invention is a shoot-through current prevention circuit that inverts an input signal when input , and outputs two output signals having a phase difference. And a PMOS and an NMOS for each final stage to which each output signal of the shoot-through current prevention circuit is input separately. The drains of the PMOS and the NMOS are connected to each other and to the output terminal, and the source of the PMOS is connected. The source of the NMOS is connected to a second power source, the input terminal of the shoot-through current prevention circuit and the connection point between the PMOS and the drain of the NMOS are connected via a capacitor, and the PMOS is connected. When both the NMOS and the NMOS are off, the input signal is output via the capacitor .

この構成によると、貫通電流防止回路を介してそれぞれＰＭＯＳ、ＮＭＯＳのゲートに入力する位相差を有する各信号よりも先に、容量を介して前記ＰＭＯＳ、ＮＭＯＳのドレインに入力する信号によって、前記ＰＭＯＳ、ＮＭＯＳの立ち上がり動作、立ち下がり動作がなされる。これにより、前記貫通電流防止回路の位相のずれた出力信号に起因する前記ＰＭＯＳ、ＮＭＯＳのゲート・ドレイン間のオーバーラップ容量と外部負荷容量の充放電によって発生する波形歪みを抑制した最終出力信号が出力される。 According to this structure, the signal input to the drains of the PMOS and NMOS via the capacitance is applied before the signals having the phase difference input to the gates of the PMOS and NMOS via the shoot-through current prevention circuit, respectively. , NMOS rise and fall operations are performed. As a result, the final output signal in which the waveform distortion generated by the charge / discharge of the overlap capacitance between the gate and drain of the PMOS and NMOS and the external load capacitance caused by the output signal having the phase shift of the shoot-through current prevention circuit is suppressed is obtained. Is output.

前記目的を達成するために本発明の請求項２に係るＣＭＯＳ出力バッファ回路は、請求項１の構成において、前記貫通電流防止回路は、入力信号がそれぞれ入力する二つのＣＭＯＳインバータからなり、これらＣＭＯＳインバータは位相差を有する出力信号を出力すべくなすとともに、互いの入力端同士を接続してなり、前記最終段用のＰＭＯＳは、そのゲートを前記各ＣＭＯＳインバータの一方の出力端に接続し、前記最終段用のＮＭＯＳは、そのゲートを前記各ＣＭＯＳインバータの他方の出力端に接続してなるものである。 In order to achieve the above object, the CMOS output buffer circuit according to a second aspect of the present invention is the CMOS output buffer circuit according to the first aspect, wherein the shoot-through current prevention circuit includes two CMOS inverters to which input signals are respectively input. The inverter is designed to output an output signal having a phase difference, and the input terminals of the inverters are connected to each other. The PMOS for the final stage has its gate connected to one output terminal of each of the CMOS inverters. The NMOS for the final stage has its gate connected to the other output end of each CMOS inverter.

この構成によると、貫通電流防止回路の各ＣＭＯＳインバータを介してそれぞれＰＭＯＳ、ＮＭＯＳのゲートに入力する位相差を有する各信号よりも先に、容量を介して前記ＰＭＯＳ、ＮＭＯＳのドレインに入力する信号によって、前記ＰＭＯＳ、ＮＭＯＳの立ち上がり動作、立ち下がり動作がなされる。これにより、前記貫通電流防止回路の位相のずれた出力信号に起因する前記ＰＭＯＳ、ＮＭＯＳのゲート・ドレイン間のオーバーラップ容量と外部負荷容量の充放電によって発生する波形歪みを抑制した最終出力信号が出力される。 According to this configuration, a signal input to the drains of the PMOS and NMOS via a capacitor before a signal having a phase difference input to the gates of the PMOS and NMOS via the CMOS inverters of the shoot-through current prevention circuit. Thus, the rising operation and the falling operation of the PMOS and NMOS are performed. As a result, the final output signal in which the waveform distortion generated by the charge / discharge of the overlap capacitance between the gate and drain of the PMOS and NMOS and the external load capacitance caused by the output signal having the phase shift of the shoot-through current prevention circuit is suppressed is obtained. Is output.

本発明の出力バッファ回路によれば、貫通電流を防止できるとともに、最終出力信号における波形歪みを抑制してノイズを減少することができるという効果を奏する。 According to the output buffer circuit of the present invention, it is possible to prevent the shoot-through current and suppress the waveform distortion in the final output signal to reduce the noise.

本発明の一実施形態を示す回路図。The circuit diagram showing one embodiment of the present invention. 同じく二つのＣＭＯＳインバータへの入力信号と各出力信号及び従来技術と比較した出力端子からの出力信号の波形図。Similarly, the waveform diagram of the input signal to two CMOS inverters, each output signal, and the output signal from the output terminal compared with the prior art. 従来技術を示す回路図。The circuit diagram which shows a prior art. 同じく第１ＣＭＯＳインバータへの入力信号と出力端子からの出力信号の波形図。Similarly, a waveform diagram of the input signal to the first CMOS inverter and the output signal from the output terminal.

以下、本発明の一実施形態を添付図面に基づいて説明する。図１に示すように、ＣＭＯＳ出力バッファ回路は、入力信号１１が第１ＣＭＯＳインバータ１を介してそれぞれ入力する入力端同士を接続した二つのＣＭＯＳインバータである第２ＣＭＯＳインバータ２及び第３ＣＭＯＳインバータ３からなる貫通電流防止回路４と、第２ＣＭＯＳインバータ２の出力端にゲートが接続された最終段用のＰＭＯＳ５と、第３ＣＭＯＳインバータ３の出力端にゲートが接続された最終段用のＮＭＯＳ６とを備えている。そして、ＰＭＯＳ５とＮＭＯＳ６のドレイン同士を接続するとともに出力端子７に接続し、ＰＭＯＳ５のソースを３Ｖの第１電源（VDD）に接続し、ＮＭＯＳ６のソースを０Ｖの第２電源（VSS）に接続している。出力端子７から出力信号１２が出力される。 An embodiment of the present invention will be described below with reference to the accompanying drawings. As shown in FIG. 1, the CMOS output buffer circuit includes a second CMOS inverter 2 and a third CMOS inverter 3 which are two CMOS inverters having their input terminals connected to each other to which the input signal 11 is input via the first CMOS inverter 1. The through-current prevention circuit 4, a PMOS 5 for the final stage whose gate is connected to the output end of the second CMOS inverter 2, and an NMOS 6 for the final stage whose gate is connected to the output end of the third CMOS inverter 3 are provided. . Then, the drains of the PMOS 5 and the NMOS 6 are connected to each other and also to the output terminal 7, the source of the PMOS 5 is connected to the first power supply (VDD) of 3V, and the source of the NMOS 6 is connected to the second power supply (VSS) of 0V. ing. An output signal 12 is output from the output terminal 7.

また、ＰＭＯＳ５とＮＭＯＳ６のドレイン同士の接続点と、第２ＣＭＯＳインバータ２と第３ＣＭＯＳインバータ３の入力端同士の接続点とを、容量８を介して接続している。なお、図中、９はＰＭＯＳ５、ＮＭＯＳ６の各ゲート・ドレイン間のオーバーラップ容量、１０は外部負荷容量である。 Further, the connection point between the drains of the PMOS 5 and the NMOS 6 and the connection point between the input ends of the second CMOS inverter 2 and the third CMOS inverter 3 are connected via a capacitor 8. In the figure, 9 is an overlap capacitance between each gate and drain of the PMOS 5 and NMOS 6, and 10 is an external load capacitance.

第２ＣＭＯＳインバータ２を構成する図示していないＰＭＯＳとＮＭＯＳの各Ｗ／Ｌは、ＰＭＯＳのほうが大きく設定されている。また、第３ＣＭＯＳインバータ３を構成する同じく図示していないＰＭＯＳとＮＭＯＳの各Ｗ／ＬはＮＭＯＳのほうが大きく設定されている。そして、第２ＣＭＯＳインバータ２と第３ＣＭＯＳインバータ３の駆動能力は、各トランジスタのＷ／Ｌの大小によって、第２ＣＭＯＳインバータ２の方が大きく設定されている。これによって、第２ＣＭＯＳインバータ２と第３ＣＭＯＳインバータ３の出力信号には位相差が生じる。このため、ＰＭＯＳ５とＮＭＯＳ６がともにオンになることが回避できる。 Of the W / Ls of the PMOS and the NMOS (not shown) that form the second CMOS inverter 2, the PMOS is set larger. The W / L of the PMOS and the NMOS (not shown) forming the third CMOS inverter 3 are set larger in the NMOS. The driving capability of the second CMOS inverter 2 and the third CMOS inverter 3 is set to be larger in the second CMOS inverter 2 depending on the W / L of each transistor. This causes a phase difference between the output signals of the second CMOS inverter 2 and the third CMOS inverter 3. Therefore, it can be avoided that both the PMOS 5 and the NMOS 6 are turned on.

また、第２ＣＭＯＳインバータ２の出力信号が入力するＰＭＯＳ５では、「Ｌ」（オン）から「Ｈ」（オフ）への移行動作は速く、「Ｈ」（オフ）から「Ｌ」（オン）への移行動作は遅くなる。一方、第３ＣＭＯＳインバータ３の出力信号が入力するＮＭＯＳ６では、「Ｌ」（オフ）から「Ｈ」（オン）への移行動作は遅く、「Ｈ」（オン）から「Ｌ」（オフ）への移行動作は速くなる。 In the PMOS 5 to which the output signal of the second CMOS inverter 2 is input, the transition operation from “L” (on) to “H” (off) is fast, and the operation from “H” (off) to “L” (on) is fast. The transition operation is slow. On the other hand, in the NMOS 6 to which the output signal of the third CMOS inverter 3 is input, the transition operation from “L” (OFF) to “H” (ON) is slow, and the transition from “H” (ON) to “L” (OFF) is slow. The transition operation becomes faster.

続いて、本実施形態の動作を説明する。入力信号１１は、１００MHz、３Ｖ振幅の正弦波（図４（１）参照）であり、この入力信号１１は、第１ＣＭＯＳインバータ１で反転されて、図２（１）に示す電圧波形で貫通電流防止回路４に入力する。そして、第２ＣＭＯＳインバータ２と第３ＣＭＯＳインバータ３の各出力は、図２（２）に示すように、各ＣＭＯＳインバータ２，３の駆動能力の相違によって、立ち上がり時間及び立ち下がり時間が異なった、位相差を有する電圧波形（ｂ），（ｃ）で貫通電流防止回路４から反転出力される。各ＣＭＯＳインバータ２，３の各出力の立ち上がり時間及び立ち下がり時間の相違により、ＰＭＯＳ５とＮＭＯＳ６がともにオンになる期間がないため、貫通電流が防止される。 Next, the operation of this embodiment will be described. The input signal 11 is a sine wave of 100 MHz and 3V amplitude (see FIG. 4 (1)), and the input signal 11 is inverted by the first CMOS inverter 1 to generate a through current with a voltage waveform shown in FIG. 2 (1). Input to the prevention circuit 4. As shown in FIG. 2B, the outputs of the second CMOS inverter 2 and the third CMOS inverter 3 have different rise times and fall times due to the difference in driving capability of the CMOS inverters 2 and 3. The voltage waveforms (b) and (c) having a phase difference are inverted and output from the shoot-through current prevention circuit 4. Due to the difference between the rising time and the falling time of each output of the CMOS inverters 2 and 3, there is no period in which both the PMOS 5 and the NMOS 6 are turned on, so that a through current is prevented.

図２に示す時間Ｔ１では、ＰＭＯＳ５はオン、ＮＭＯＳ６はオフとなる。そして、時間Ｔ２では、ＰＭＯＳ５はオフとなり、ＮＭＯＳ６はオフを維持するので、図２（３）に示すように、出力信号１２は、第１ＣＭＯＳインバータの出力電圧が容量８を介して降下することにより、緩やかに電圧が降下する。時間Ｔ３では、ＰＭＯＳ５はオフを維持し、ＮＭＯＳ６はオンとなる。そして、時間Ｔ４では、ＰＭＯＳ５は依然としてオフを維持し、ＮＭＯＳ６はオフとなる。このため、時間Ｔ４では、図２（３）に示すように、出力信号１２は、第１ＣＭＯＳインバータの出力電圧が容量８を介して上昇することにより、緩やかに電圧が上昇する。さらに、時間Ｔ５では、時間Ｔ１と同様に、ＰＭＯＳ５はオンとなり、ＮＭＯＳ６はオフを維持する。 At time T1 shown in FIG. 2, the PMOS 5 is on and the NMOS 6 is off. Then, at the time T2, the PMOS 5 is turned off and the NMOS 6 is kept off. Therefore, as shown in FIG. 2C, the output signal 12 is generated when the output voltage of the first CMOS inverter drops via the capacitor 8. , The voltage drops slowly. At time T3, the PMOS 5 remains off and the NMOS 6 turns on. Then, at time T4, the PMOS 5 is still off and the NMOS 6 is off. Therefore, at time T4, as shown in FIG. 2C, the output signal 12 gradually increases in voltage as the output voltage of the first CMOS inverter increases via the capacitor 8. Further, at the time T5, the PMOS 5 is turned on and the NMOS 6 is kept off, similarly to the time T1.

このように、第１ＣＭＯＳインバータの出力信号は、容量８を介した出力信号の方が、各ＣＭＯＳインバータ２，３を介した位相差を有する出力信号よりも先に、最終の出力信号１２の立ち下がり及び立ち上がりの動作に関与することにより、出力信号１２の立ち下がり及び立ち上がりに生じる各ＣＭＯＳインバータ２，３の出力信号に起因する波形歪みを抑制することができる。 As described above, as for the output signal of the first CMOS inverter, the output signal via the capacitor 8 rises in the final output signal 12 before the output signal having the phase difference via the CMOS inverters 2 and 3. By being involved in the operation of falling and rising, it is possible to suppress the waveform distortion caused by the output signals of the CMOS inverters 2 and 3 at the falling and rising of the output signal 12.

図２（３）で理解できるように、破線で示す従来技術の出力信号１１１は、立ち上がりにおいて、VSS（０Ｖ）以下のオーバーシュートに類似した波形歪みが存在し、立ち下がりにおいて、VDD（３Ｖ）以上のオーバーシュートに類似した波形歪みが存在するが、実線で示す本実施形態の出力信号１２では、各波形歪みが減少し、高調波成分が減少している。 As can be understood from FIG. 2 (3), the output signal 111 of the related art shown by the broken line has a waveform distortion similar to overshoot of VSS (0 V) or less at the rising edge and VDD (3 V) at the falling edge. Although there is waveform distortion similar to the above overshoot, in the output signal 12 of the present embodiment shown by the solid line, each waveform distortion is reduced and the harmonic component is reduced.

なお、本発明は上述した実施形態に限定されるものではなく、例えば、貫通電流防止回路４は、二つのＣＭＯＳインバータ２，３を用いたものに限らず、ＣＭＯＳトランスミッションゲートを用いたものでもよい。また、各ＣＭＯＳインバータ２，３は、トランジスタサイズ（ゲート面積）の大小によって、互いの駆動能力が異なるよう構成してもよい。さらに、第１ＣＭＯＳインバータ１は、貫通電流防止回路４の構成によっては設ける必要がない。 The present invention is not limited to the above-described embodiment, and for example, the shoot-through current prevention circuit 4 is not limited to the one using the two CMOS inverters 2 and 3, but may be the one using the CMOS transmission gate. . Further, the CMOS inverters 2 and 3 may be configured to have different driving capabilities depending on the size of the transistor (gate area). Furthermore, the first CMOS inverter 1 need not be provided depending on the configuration of the shoot-through current prevention circuit 4.

１第１ＣＭＯＳインバータ
２第２ＣＭＯＳインバータ
３第３ＣＭＯＳインバータ
４貫通電流防止回路
５最終段用のＰＭＯＳ
６最終段用のＮＭＯＳ
７出力端子
８容量
９オーバーラップ容量
１０外部負荷容量
１１入力信号
１２出力信号
1 First CMOS Inverter 2 Second CMOS Inverter 3 Third CMOS Inverter 4 Through Current Prevention Circuit 5 PMOS for Final Stage
6 NMOS for the final stage
7 Output terminal 8 Capacity 9 Overlap capacity 10 External load capacity 11 Input signal 12 Output signal

Claims

入力信号が入力すると前記入力信号を反転させ、かつ位相差を有する二つの出力信号を出力する貫通電流防止回路と、前記貫通電流防止回路の各出力信号が各別に入力する各最終段用のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのドレイン同士を接続するとともに出力端子に接続し、前記ＰＭＯＳトランジスタのソースを第１電源に接続し、前記ＮＭＯＳトランジスタのソースを第２電源に接続し、前記貫通電流防止回路の入力端と前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのドレイン同士の接続点とを容量を介して接続し、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタがともにオフの時には、前記入力信号を前記容量を介して出力するよう構成してなることを特徴とするＣＭＯＳ出力バッファ回路。 When an input signal is input, a shoot-through current prevention circuit that inverts the input signal and outputs two output signals having a phase difference , and a PMOS for each final stage to which each output signal of the shoot-through current prevention circuit is input separately A drain and a drain of the PMOS transistor and the NMOS transistor are connected to an output terminal, the source of the PMOS transistor is connected to a first power supply, and the source of the NMOS transistor is connected to a second power supply. The input terminal of the shoot-through current prevention circuit and the connection point between the drains of the PMOS transistor and the NMOS transistor are connected via a capacitor, and when the PMOS transistor and the NMOS transistor are both off, the input signal Is configured to be output via the capacitance CMOS output buffer circuit characterized by comprising Te.

前記貫通電流防止回路は、入力信号がそれぞれ入力する二つのＣＭＯＳインバータからなり、これらＣＭＯＳインバータは位相差を有する出力信号を出力すべくなすとともに、互いの入力端同士を接続してなり、前記最終段用のＰＭＯＳトランジスタは、そのゲートを前記各ＣＭＯＳインバータの一方の出力端に接続し、前記最終段用のＮＭＯＳトランジスタは、そのゲートを前記各ＣＭＯＳインバートの他方の出力端に接続してなることを特徴とする請求項１記載のＣＭＯＳ出力バッファ回路。 The shoot-through current prevention circuit is composed of two CMOS inverters to which input signals are respectively input, and these CMOS inverters are designed to output output signals having a phase difference, and also have their input terminals connected to each other. The stage PMOS transistor has its gate connected to one output end of each CMOS inverter, and the final stage NMOS transistor has its gate connected to the other output end of each CMOS invert. The CMOS output buffer circuit according to claim 1, wherein: