JP6690336B2 - 半導体装置 - Google Patents
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Description
実施の形態1にかかる半導体装置として、高耐圧集積回路装置(HVIC)の構成について説明する。図1は、実施の形態1にかかる半導体装置の平面レイアウトを示す平面図である。平面レイアウトとは、半導体基板100のおもて面側から見た各部の平面形状および配置構成である。図1には、半導体基板(半導体チップ)100をおもて面側からみた状態を示す(図5,9においても同様)。例えば、電力変換用ブリッジ回路の一相分(不図示)を構成する直列接続された2つのIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)のうちの高電位側(ハイサイド側)のIGBT(以下、上アームのIGBTとする)を駆動するHVICを例に説明する。
次に、実施の形態2にかかる半導体装置の構成について説明する。図5は、実施の形態2にかかる半導体装置の平面レイアウトを示す平面図である。図6は、図5の切断線D−D’における断面構造を示す断面図である。図7は、図5の切断線E−E’における断面構造を示す断面図である。図8は、図5の切断線F−F’における断面構造を示す断面図である。実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、第1,2FP31,32と第3FP33との間に抵抗性フィールドプレート(第4電極)40を備える点である。
次に、実施の形態3にかかる半導体装置の構成について説明する。図9は、実施の形態3にかかる半導体装置の平面レイアウトを示す平面図である。図10は、図9の切断線G−G’における断面構造を示す断面図である。図11は、図9の切断線H−H’における断面構造を示す断面図である。図12は、図9の切断線I−I’における断面構造を示す断面図である。実施の形態3にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、第1,2FP31,32と第3FP33との間に容量結合性フィールドプレート(第4電極)50を備える点である。
次に、実施の形態4にかかる半導体装置の構成について説明する。図13は、実施の形態3にかかる半導体装置の平面レイアウトを示す平面図である。図14は、図13の切断線J−J’における断面構造を示す断面図である。図15は、図13の切断線K−K’における断面構造を示す断面図である。図16は、図13の切断線M−M’における断面構造を示す断面図である。実施の形態4にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、HVJT103の寄生ダイオード125のカソード電極を兼ねる第2FP32が電力変換用ブリッジ回路の上アームのIGBTのエミッタ電位VSの電極パッド(以下、VSパッドとする)に接続されている点である。
次に、実施の形態5にかかる半導体装置の構成について説明する。図17は、実施の形態5にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態5にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、HVJT103の寄生ダイオード125のカソード電極を兼ねる第2FP32の一部(以下、第2部分FP部とする)182を分離してVSパッドと接続した点である。実施の形態5にかかる半導体装置の第2FP32の接続先以外の構成は、実施の形態1(図1参照)と同様である。
次に、実施の形態6にかかる半導体装置の構成について説明する。図18は、実施の形態6にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態6にかかる半導体装置は、実施の形態4を実施の形態2に適用したHVICである。すなわち、実施の形態2と同様に第1,2FP31,32と第3FP33との間に配置した抵抗性フィールドプレート40で、HVJT103の寄生ダイオードとレベルシフタとのオフ時の破壊耐量のバランスが調整される。抵抗性フィールドプレート40の高電位側端部は、第2FP32に接続して電力変換用ブリッジ回路の上アームのIGBTのエミッタ電位VSとしてもよいし、H−VDD電極151に接続してハイサイド電源電位H−VDDとしてもよい。H−VDDパッドとn+型ピックアップ領域7とを電気的に接続するために、実施の形態4と同様に、第1〜3FP31〜33の下層に層間絶縁膜を介して電極を配置した多層(例えば2層)配線の電極構造が構成される。すなわち、H−VDD電極151は、第2FP32下層に配置される。
次に、実施の形態7にかかる半導体装置の構成について説明する。図19,20は、実施の形態7にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態7にかかる半導体装置は、実施の形態5を実施の形態2に適用したHVICである。すなわち、実施の形態2と同様に、第1FP31および第1,2部分FP部181,182(第2FP32)と第3FP33との間に配置した抵抗性フィールドプレート40で、HVJT103の寄生ダイオードとレベルシフタとのオフ時の破壊耐量のバランスが調整される。抵抗性フィールドプレート40の高電位側端部は、第1部分FP部181に接続してハイサイド電源電位H−VDDとしてもよいし(図19)、第2部分FP部182に接続して電力変換用ブリッジ回路の上アームのIGBTのエミッタ電位VSとしてもよい(図20)。
次に、実施の形態8において、本発明にかかる半導体装置の回路構成の一例について説明する。図21は、一般的な高耐圧集積回路装置の接続構成の一例を示す回路図である。図21には、2つのスイッチングパワーデバイス(IGBT114,115)を直列に接続したハーフブリッジ回路を備えた電力変換装置を示す。図21に示す電力変換装置は、HVIC120、低電圧電源(第1,2低電圧電源)112,113、IGBT114,115、還流ダイオード(FWD:Free Wheel Diode)116,117、L負荷(誘導負荷)118およびコンデンサ119を備える。
NDはGND端子である。低電圧電源112は、HVIC120のL−VDDとGNDとの間に接続されたローサイド電源である。低電圧電源113は、HVIC120のH−VDDとVSとの間に接続されたハイサイド電源である。また、低電圧電源113は、ブートストラップ回路方式の場合、L−VDDとH−VDDとの間に接続される外付けのブートストラップダイオード(不図示)によって充電される外部コンデンサ(不図示)から構成される。
1b ハイサイド回路形成領域
2 p型基板領域
3 n-型拡散領域
4,5 p型分離領域
6 n+型ドレイン領域
7 n+型ピックアップ領域
8 p+型コンタクト領域
9 n+型ソース領域
10,171 p型領域
11 ゲート電極
12 LOCOS膜
13 ゲート絶縁膜
14 層間絶縁膜
21 第1HVJT部
21a 第1HVJT部のMOS領域
22 第2HVJT部
31 第1FP
31a 第1FPの、深さ方向にn+型ドレイン領域と対向する部分(第4部分)
31b 第1FPの、深さ方向にn+型ドレイン領域と対向していない部分(第3部分)
32 第2FP
33 第3FP
33a 第3FPの、深さ方向にn+型ソース領域と対向する部分(第1部分)
33b 第3FPの、深さ方向にn+型ソース領域と対向していない部分(第2部分)
34〜37,156〜164,183 コンタクト
40 抵抗性フィールドプレート
41 抵抗性フィールドプレートのMOS領域の部分
42 抵抗性フィールドプレートのMOS領域以外の部分
50 容量結合性フィールドプレート
51 容量結合性フィールドプレートMOS領域の部分
52 容量結合性フィールドプレートのMOS領域以外の部分
100 半導体基板
101 高電位側領域
102 低電位側領域
104 レベルアップ回路のnchMOSFET
105,125 HVJTの寄生ダイオード
106 寄生npnトランジスタ
111 VS端子
112,113 低電圧電源
118 L負荷
119 コンデンサ
131,133 pchMOSFET
132,134 nchMOSFET
140 レベルアップ回路
141 ボディーダイオード
142 レベルシフト抵抗
143 ダイオード
144 レベルアップ回路の出力部
145 ローサイド回路部
146 ハイサイド回路部
151 H−VDD電極
152〜155 コンタクト電極
172 p+型領域
181 第1部分FP部
182 第2部分FP部
GND 接地電位
H−VDD ハイサイド電源電位
L1 高濃度領域間隔
L2 高濃度領域間隔
VS 電力変換用ブリッジ回路の上アームのIGBTのエミッタ電位
Vss 高電位側
w11, w12 抵抗性フィールドプレートの渦巻き線の幅
w1a 第1FPの第4部分の周方向と直交する方向の幅
w1b 第1FPの第3部分の周方向と直交する方向の幅
w1c 第1FPの第3部分の周方向の幅
w2,w4 第2FPの周方向と直交する方向の幅
w21,w22 第1HVJT部21を構成する導電体層の幅
w3 第3FPの周方向と直交する方向の幅
x1 第1FPの第4部分と第3FPとの間隔
x2 第2,3FP間の間隔
x3 第1FPの第3部分と第3FPとの間隔
x4 第2部分FP部と第3FPとの間隔
Claims (9)
- 半導体基板の表面層に選択的に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の周囲を囲む第2導電型の第2半導体領域と、
前記第2半導体領域と接し、前記第1半導体領域を囲み該第1半導体領域と離して設けられた第1導電型の第3半導体領域と、
前記第3半導体領域の内部に選択的に設けられた第2導電型の第4半導体領域と、
前記第4半導体領域と対向して前記第1半導体領域または前記第2半導体領域の内部に選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型の第5半導体領域と、
前記第3半導体領域の、前記第4半導体領域と前記第2半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第1半導体領域または前記第2半導体領域の内部に、前記第5半導体領域と離して選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型の第6半導体領域と、
前記第1半導体領域または前記第2半導体領域の内部に、前記第5半導体領域と離して選択的に設けられた第1導電型の第7半導体領域と、
前記第2半導体領域を覆う層間絶縁膜と、
前記第5半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する第1電極と、
前記第6半導体領域もしくは前記第7半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する第2電極と、
前記第3半導体領域および前記第4半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在して前記第1電極および前記第2電極と対向する第3電極と、
を備え、
前記層間絶縁膜上において、
前記第3電極の、深さ方向に前記第4半導体領域と対向する第1部分と前記第1電極との間隔は、前記第2電極と前記第3電極との間隔よりも広く、
かつ、前記第1部分と前記第1電極との間隔は、前記第3電極の前記第1部分以外の第2部分と前記第1電極との間隔以上であることを特徴とする半導体装置。 - 前記第3電極の前記第2部分と対向する前記第1電極の第3部分は、前記層間絶縁膜上を前記第3電極の前記第1部分と対向する前記第1電極の第4部分よりも前記第3電極側に張り出していることを特徴とする請求項1に記載の半導体装置。
- 半導体基板の表面層に選択的に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の周囲を囲む第2導電型の第2半導体領域と、
前記第2半導体領域と接し、前記第1半導体領域を囲み該第1半導体領域と離して設けられた第1導電型の第3半導体領域と、
前記第3半導体領域の内部に選択的に設けられた第2導電型の第4半導体領域と、
前記第4半導体領域と対向して前記第1半導体領域または前記第2半導体領域の内部に選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型の第5半導体領域と、
前記第3半導体領域の、前記第4半導体領域と前記第2半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第1半導体領域または前記第2半導体領域の内部に、前記第5半導体領域と離して選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型の第6半導体領域と、
前記第1半導体領域または前記第2半導体領域の内部に、前記第5半導体領域と離して選択的に設けられた第1導電型の第7半導体領域と、
前記第2半導体領域を覆う層間絶縁膜と、
前記第5半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する第1電極と、
前記第6半導体領域もしくは前記第7半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する第2電極と、
前記第3半導体領域および前記第4半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在して前記第1電極および前記第2電極と対向する第3電極と、
を備え、
前記層間絶縁膜上において、前記第3電極の、深さ方向に前記第4半導体領域と対向する第1部分と前記第1電極との間隔は、前記第2電極と前記第3電極との間隔よりも広く、
前記第7半導体領域もしくは前記第6半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在し、前記第2電極と離して設けられた第4電極をさらに備え、
前記層間絶縁膜上において、前記第3電極の前記第1部分と前記第1電極との間隔は、前記第3電極の前記第1部分以外の第2部分と前記第4電極との間隔よりも広いことを特徴とする半導体装置。 - 半導体基板の表面層に選択的に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の周囲を囲む第2導電型の第2半導体領域と、
前記第2半導体領域と接し、前記第1半導体領域を囲み当該第1半導体領域と離して設けられた第1導電型の第3半導体領域と、
前記第3半導体領域の内部に選択的に設けられた第2導電型の第4半導体領域と、
前記第4半導体領域と対向して前記第1半導体領域または前記第2半導体領域の内部に選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型の第5半導体領域と、
前記第3半導体領域の、前記第4半導体領域と前記第2半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第1半導体領域または前記第2半導体領域の内部に、前記第5半導体領域と離して選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型の第6半導体領域と、
前記第1半導体領域または前記第2半導体領域の内部に、前記第5半導体領域と離して選択的に設けられた第1導電型の第7半導体領域と、
前記第2半導体領域を覆う層間絶縁膜と、
前記第5半導体領域に電気的に接続する第1電極と、
前記第6半導体領域もしくは前記第7半導体領域に電気的に接続する第2電極と、
前記第3半導体領域および前記第4半導体領域に電気的に接続する第3電極と、
前記第2電極と前記第3電極との間の前記層間絶縁膜の内部に設けられた第4電極と、
を備え、
前記第4電極は、前記第4半導体領域と対向する部分で他の部分よりも幅が狭いことを特徴とする半導体装置。 - 前記第4電極は、両端をそれぞれ前記第2電極および前記第3電極に接続され、前記第1半導体領域側から前記第3半導体領域側に至るように前記第1半導体領域の周囲を囲む渦巻き状のレイアウトに配置された抵抗体で構成されていることを特徴とする請求項4に記載の半導体装置。
- 前記第4電極は、前記第1半導体領域の周囲を囲む環状のレイアウトに、かつ互いに離して配置された複数の導電体層で構成されていることを特徴とする請求項4に記載の半導体装置。
- 前記第4電極は、ポリシリコンで構成されることを特徴とする請求項4〜6のいずれか一つに記載の半導体装置。
- 前記第1電極および前記第2電極は、互いに離して、前記第1半導体領域の周囲を囲む環状をなすレイアウトに配置されていることを特徴とする請求項1〜7のいずれか一つに記載の半導体装置。
- 前記第3電極は、前記第1電極および前記第2電極と離して、前記第1電極および前記第2電極よりも外側に、前記第1半導体領域の周囲を囲むレイアウトに配置されていることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
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