JP6688487B2 - Circuit board, electronic device - Google Patents

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Description

本発明は、上面に導体が印刷により設けられた回路基板と、該回路基板を備えた電子装置に関する。   The present invention relates to a circuit board having a conductor provided on the upper surface by printing, and an electronic device including the circuit board.

絶縁層の上面に、導体が印刷により設けられ、かつ電子部品が実装される回路基板がある。絶縁層の上面に設けられた導体としては、たとえば、配線パターン、ランド、パッド、グランドパターン（ベタグランドともいう）、スルーホールの上端部、サーマルビアの上端部などがある。このうち、配線パターン、ランド、グランドパターン、およびスルーホールなどは、電気配線の一例である。   There is a circuit board on which a conductor is provided by printing and an electronic component is mounted on the upper surface of the insulating layer. Examples of the conductor provided on the upper surface of the insulating layer include a wiring pattern, a land, a pad, a ground pattern (also referred to as a solid land), an upper end of a through hole, and an upper end of a thermal via. Among these, the wiring pattern, the land, the ground pattern, the through hole, and the like are examples of electrical wiring.

回路基板において、発熱量の多い電子部品で発生した熱や、高電流が流れることにより配線パターン自体で発生した熱などを放熱する構造が種々提案されている。たとえば、特許文献１〜４では、金属製の伝熱体が絶縁層に埋設されていて、その伝熱体の上方に電子部品や配線パターンなどの導体が配置されている。   On the circuit board, various structures have been proposed that radiate heat generated by an electronic component that generates a large amount of heat, heat generated by a wiring pattern itself due to the flow of high current, and the like. For example, in Patent Documents 1 to 4, a metal heat conductor is embedded in an insulating layer, and conductors such as electronic components and wiring patterns are arranged above the heat conductor.

特許文献１では、絶縁層と伝熱体の上面を覆うように誘電層が設けられ、該誘電層の上面に配線パターンなどの導体が設けられ、該導体上に電子部品の端子が実装されている。特許文献２では、絶縁層と伝熱体の上面を覆うように表面絶縁層が設けられ、該表面絶縁層の上面に導体が設けられ、該導体上に電子部品が実装されている。特許文献３では、絶縁層の上面から表出した伝熱体の上面を覆うように、絶縁性を有する伝熱部材が設けられ、該伝熱部材上に電子部品の本体部（半導体のパッケージ部分）が搭載されている。   In Patent Document 1, a dielectric layer is provided so as to cover the upper surfaces of the insulating layer and the heat transfer body, a conductor such as a wiring pattern is provided on the upper surface of the dielectric layer, and terminals of electronic components are mounted on the conductor. There is. In Patent Document 2, a surface insulating layer is provided so as to cover the upper surfaces of the insulating layer and the heat transfer body, a conductor is provided on the upper surface of the surface insulating layer, and an electronic component is mounted on the conductor. In Patent Document 3, a heat transfer member having an insulating property is provided so as to cover the upper surface of the heat transfer member exposed from the upper surface of the insulating layer, and the main body part of the electronic component (semiconductor package portion) is provided on the heat transfer member. ) Is installed.

特許文献４では、伝熱体を埋設した厚みの厚い絶縁層の上面、下面、および内部に、配線パターンなどの導体が積層されている。絶縁層の上面に設けられた導体と伝熱体の上面とは異種金属間接合され、該導体上に電子部品が実装されている。伝熱体の下面、絶縁層の下面、および絶縁層の下面に設けられた配線パターンやスルーホールの下端部などの導体は、厚みの薄い裏面絶縁層により全部覆われている。裏面絶縁層は、絶縁層と下方に設けられた放熱体とを接合し、電子部品などから伝熱体に伝わった熱を、放熱体に伝える。   In Patent Document 4, a conductor such as a wiring pattern is laminated on the upper surface, the lower surface, and the inside of a thick insulating layer in which a heat conductor is embedded. The conductor provided on the upper surface of the insulating layer and the upper surface of the heat transfer member are joined together by dissimilar metals, and an electronic component is mounted on the conductor. The conductors such as the lower surface of the heat conductor, the lower surface of the insulating layer, and the wiring patterns and the lower end portions of the through holes provided on the lower surface of the insulating layer are entirely covered with the thin back surface insulating layer. The back surface insulating layer joins the insulating layer and a radiator provided below and transfers the heat transferred from the electronic component or the like to the heat conductor to the radiator.

一方、回路基板において、実装密度の向上などのため、配線パターンなどの導体が狭い間隔で配置されることがある。この場合、回路基板に形成された電気回路に電流が流れると、その間隔が狭い導体間に寄生容量が生じ易くなる。また、電気回路で発生した高周波成分が、その寄生容量が生じた箇所を通過して、高周波ノイズが生じ易くなる。そして、その高周波ノイズが意図しない電気配線に回り込んで、電気回路の動作不良を引き起すおそれがある。   On the other hand, in the circuit board, conductors such as wiring patterns may be arranged at narrow intervals in order to improve the packaging density. In this case, when a current flows through the electric circuit formed on the circuit board, a parasitic capacitance is likely to occur between the conductors whose intervals are narrow. Further, the high frequency component generated in the electric circuit easily passes through the place where the parasitic capacitance is generated, and high frequency noise is easily generated. Then, the high-frequency noise may wrap around unintended electric wiring and cause malfunction of the electric circuit.

そのため、回路基板において、導体間の寄生容量を抑制する構造が種々提案されている。たとえば、特許文献５では、コイルパターンの両端部の間に、回路基板の絶縁材料より誘電率が低い空隙部を設けて、コイルパターンの両端部の間の寄生容量を低減している。   Therefore, various structures for suppressing parasitic capacitance between conductors in a circuit board have been proposed. For example, in Patent Document 5, a void having a lower dielectric constant than the insulating material of the circuit board is provided between both ends of the coil pattern to reduce the parasitic capacitance between both ends of the coil pattern.

特許文献６では、多層回路基板において、内層に設けられた配線パターンと上下に重ならないように、上面層に配線パターンを設けて、内層の配線パターンと上面層の配線パターンとの間の寄生容量を低減している。   In Patent Document 6, in a multilayer circuit board, a wiring pattern is provided on an upper surface layer so as not to vertically overlap with a wiring pattern provided on an inner layer, and a parasitic capacitance between the wiring pattern of the inner layer and the wiring pattern of the upper surface layer. Has been reduced.

特許文献７では、上面層に高周波素子を実装した回路基板において、該高周波素子の直下の部分に、他の部分より誘電率の低い誘電体を設けたり、内層パターンを設けなかったりすることで、上面層とこれより下方にある内層または下表層との間の寄生容量を低減している。   In Patent Document 7, in a circuit board in which a high-frequency element is mounted on an upper surface layer, a portion having a lower dielectric constant than other portions is provided directly below the high-frequency element, or an inner layer pattern is not provided. The parasitic capacitance between the upper surface layer and the inner layer or lower surface layer below this is reduced.

図８は、従来の回路基板５０の断面図を示している。回路基板５０では、第１絶縁層５１の上面に、導体である配線パターン５５ａ〜５５ｄが印刷により設けられている。また、第１絶縁層５１の上面には、電子部品が実装される（図示省略）。第１絶縁層５１の下面の一部分には、金属製の伝熱体５３が設けられている。第１絶縁層５１の下方でかつ伝熱体５３の周囲には、第２絶縁層５２が設けられている。   FIG. 8 shows a cross-sectional view of a conventional circuit board 50. In the circuit board 50, wiring patterns 55a to 55d, which are conductors, are provided on the upper surface of the first insulating layer 51 by printing. Further, an electronic component is mounted on the upper surface of the first insulating layer 51 (not shown). A metal heat transfer body 53 is provided on a part of the lower surface of the first insulating layer 51. A second insulating layer 52 is provided below the first insulating layer 51 and around the heat transfer body 53.

伝熱体５３の上方に設けられた配線パターン５５ａ、５５ｂ同士は、所定の間隔で離間していて、電気的に絶縁されている。配線パターン５５ａ、５５ｂにそれぞれ電流が流れると、伝熱体５３と、伝熱体５３の上方に設けられた配線パターン５５ａ、５５ｂとの間に、寄生容量が生じ易い。このため、回路基板５０では、図９に示すような等価回路が想定される。   The wiring patterns 55a and 55b provided above the heat transfer body 53 are separated from each other at a predetermined interval and are electrically insulated. When currents flow in the wiring patterns 55a and 55b, parasitic capacitance is likely to occur between the heat transfer body 53 and the wiring patterns 55a and 55b provided above the heat transfer body 53. Therefore, in the circuit board 50, an equivalent circuit as shown in FIG. 9 is assumed.

図９に示す等価回路では、伝熱体５３と配線パターン５５ａ、５５ｂとの間にある第１絶縁層５１で、それぞれ寄生容量Ｃｄ、Ｃｅが生じている。寄生容量Ｃｄ、Ｃｅは、伝熱体５３と配線パターン５５ａ、５５ｂとの間にある第１絶縁層５１の絶縁抵抗Ｒｄ、Ｒｅに対して、それぞれ並列に接続されている。そして、一方の寄生容量Ｃｅおよび絶縁抵抗Ｒｅに対して、他方の寄生容量Ｃｄおよび絶縁抵抗Ｒｄは、配線パターン５５ａ、５５ｂの間の空気の絶縁抵抗Ｒｃと伝熱体５３とを介して、並列に接続されている。また、一方の寄生容量Ｃｅおよび絶縁抵抗Ｒｅに対して、仮想交流電源６０が直列に接続されている。   In the equivalent circuit shown in FIG. 9, parasitic capacitances Cd and Ce are generated in the first insulating layer 51 between the heat transfer body 53 and the wiring patterns 55a and 55b, respectively. The parasitic capacitances Cd and Ce are connected in parallel to the insulation resistances Rd and Re of the first insulating layer 51 between the heat transfer body 53 and the wiring patterns 55a and 55b, respectively. The one parasitic capacitance Ce and the insulation resistance Re are parallel to the other parasitic capacitance Cd and the insulation resistance Rd via the insulation resistance Rc of air between the wiring patterns 55a and 55b and the heat transfer body 53. It is connected to the. Further, the virtual AC power supply 60 is connected in series to one of the parasitic capacitance Ce and the insulation resistance Re.

特開平６−２４４３０３号公報JP-A-6-244303 特開２０１４−１７９４１６号公報JP, 2014-179416, A 特開２００６−４９８８７号公報JP, 2006-49887, A 特開２００７−３６０５０号公報JP, 2007-36050, A 特開２０１５−１１８９８７号公報JP, 2005-118987, A 特開２０１５−２０７６９３号公報JP, 2005-207693, A 特開平７−１４７５２１号公報JP, 7-147521, A

図９において、配線パターン５５ａ、５５ｂに電流が流れることで、配線パターン５５ａ、５５ｂと伝熱体５３との間に生じた寄生容量Ｃｄ、Ｃｅにより、仮想交流電源６０から配線パターン５５ａ、５５ｂの間に交流電圧が印加された状態となる。この配線パターン５５ａ、５５ｂの間の印加電圧が高くなると、配線パターン５５ａ、５５ｂの間に存在する空気が絶縁破壊されて、配線パターン５５ａ、５５ｂの間で放電が生じる。このように、意図せず配線パターン５５ａ、５５ｂの間で放電が生じると、回路基板５０に形成された電子回路の動作不良を招く結果となる。   In FIG. 9, when a current flows through the wiring patterns 55a and 55b, parasitic capacitances Cd and Ce generated between the wiring patterns 55a and 55b and the heat transfer body 53 cause the virtual AC power source 60 to change the wiring patterns 55a and 55b. The AC voltage is applied between them. When the applied voltage between the wiring patterns 55a and 55b becomes high, the air existing between the wiring patterns 55a and 55b is dielectrically broken down, and a discharge is generated between the wiring patterns 55a and 55b. In this way, if the discharge is unintentionally generated between the wiring patterns 55a and 55b, the electronic circuit formed on the circuit board 50 may malfunction.

そこで、本発明の課題は、絶縁層の内部に伝熱体が設けられ、絶縁層の上面に導体が設けられた回路基板において、伝熱体の上方に配置された導体間の放電を抑制することである。   Therefore, an object of the present invention is to suppress the discharge between the conductors arranged above the heat conductor in a circuit board in which the heat conductor is provided inside the insulation layer and the conductor is provided on the upper surface of the insulation layer. That is.

本発明による回路基板は、上面に導体が印刷により設けられた第１絶縁層と、第１絶縁層の下面の一部に接するように設けられた金属製の伝熱体と、第１絶縁層の下面の他部と伝熱体の外周面とに接するように設けられた第２絶縁層とを備えている。本発明では、導体は、伝熱体と上下に重なるように、第１絶縁層の上面に複数設けられている。伝熱体は、第１絶縁層の下面の一部に接するように設けられた第１伝熱体と、この第１伝熱体の下方に設けられた第２伝熱体とから成る。また、第１伝熱体の下面を全部覆うように、第１伝熱体と第２伝熱体の間に第３絶縁層が設けられており、この第３絶縁層は、第１伝熱体および第２伝熱体より側方へ突き出ていて、第２絶縁層の内部に食い込んでいる。 The circuit board according to the present invention includes a first insulating layer having a conductor printed on its upper surface, a metal heat transfer member provided so as to contact a part of the lower surface of the first insulating layer, and a first insulating layer. A second insulating layer provided so as to be in contact with the other portion of the lower surface of the heat transfer member and the outer peripheral surface of the heat transfer body. In the present invention, the plurality of conductors are provided on the upper surface of the first insulating layer so as to vertically overlap with the heat transfer body . The heat transfer body is composed of a first heat transfer body provided in contact with a part of the lower surface of the first insulating layer, and a second heat transfer body provided below the first heat transfer body. Further, a third insulating layer is provided between the first heat transfer body and the second heat transfer body so as to cover the entire lower surface of the first heat transfer body, and the third insulating layer is the first heat transfer body. It protrudes laterally from the body and the second heat transfer body and cuts into the inside of the second insulating layer.

また、本発明による電子装置は、上記回路基板と、上記回路基板の第１絶縁層の上面に設けられた実装領域に実装された電子部品と、上記回路基板の第２伝熱体の下方に設けられ、当該伝熱体と熱的に接続される放熱体とを備える。 The electronic device according to the present invention includes: the circuit board, an electronic component mounted in a mounting area provided on an upper surface of the first insulating layer of the circuit board, and a second heat transfer member on the circuit board . A heat radiator is provided and is thermally connected to the heat conductor.

本発明によると、回路基板の第２絶縁層の内部に第１伝熱体および第２伝熱体が設けられ、これらの伝熱体と上下に重なるように、第１絶縁層の上面に複数の導体が設けられているが、第１伝熱体の下面が第３絶縁層により全部覆われている。このため、当該複数の導体に電流が流れることで、該各導体と第１伝熱体との間にある第１絶縁層で寄生容量が生じるとともに、第１伝熱体の下方にある第３絶縁層でも寄生容量が生じる。そして、第１絶縁層の寄生容量および絶縁抵抗に対して、第３絶縁層の寄生容量および絶縁抵抗が直列に接続された状態となり、分圧作用によって第１伝熱体および第２伝熱体の上方に配置された導体間の空気の絶縁抵抗に印加される電圧が低減されるので、該導体間の放電を抑制することができる。 According to the present invention, the first heat transfer body and the second heat transfer body are provided inside the second insulation layer of the circuit board, and a plurality of heat transfer bodies are provided on the upper surface of the first insulation layer so as to vertically overlap these heat transfer bodies. However, the lower surface of the first heat transfer member is entirely covered with the third insulating layer. Therefore, when a current flows through the plurality of conductors, a parasitic capacitance is generated in the first insulating layer between the conductors and the first heat transfer body, and the third capacitance below the first heat transfer body is generated. Parasitic capacitance also occurs in the insulating layer. Then, the parasitic capacitance and the insulation resistance of the third insulating layer are connected in series to the parasitic capacitance and the insulation resistance of the first insulating layer, and the first heat transfer body and the second heat transfer body are formed by the voltage dividing action. Since the voltage applied to the insulation resistance of the air between the conductors arranged above is reduced, the discharge between the conductors can be suppressed.

本発明では、上記回路基板において、第１絶縁層の上面には、電子部品を実装する実装領域が設けられ、第１伝熱体および第２伝熱体は、実装領域と上下に重なるように第１絶縁層の下方に設けられ、導体のうち少なくとも１つは、実装領域に実装される電子部品の端子と電気的に接続される電気配線であってもよい。 In the present invention, in the above-mentioned circuit board, a mounting area for mounting an electronic component is provided on the upper surface of the first insulating layer, and the first heat transfer body and the second heat transfer body are arranged so as to vertically overlap with the mounting area. At least one of the conductors, which is provided below the first insulating layer, may be an electric wiring electrically connected to a terminal of the electronic component mounted in the mounting region.

また、本発明では、上記回路基板において、第１絶縁層、第３絶縁層、第１伝熱体および第２伝熱体の各熱伝導率は、第２絶縁層の熱伝導率より高いことが好ましい。 Further, in the present invention, in the circuit board, the thermal conductivity of each of the first insulating layer, the third insulating layer, the first heat transfer body, and the second heat transfer body is higher than the thermal conductivity of the second insulation layer. Is preferred.

さらに、本発明では、上記回路基板において、第１絶縁層と第３絶縁層の各硬度は、第２絶縁層の硬度より高く、第３絶縁層の側面より外側にあって第１絶縁層と第２絶縁層とが積層された部分を貫通する貫通導体をさらに備えてもよい。   Further, in the present invention, in the above-mentioned circuit board, the hardness of each of the first insulating layer and the third insulating layer is higher than the hardness of the second insulating layer and is outside the side surface of the third insulating layer, You may further provide the penetration conductor which penetrates the part with which the 2nd insulating layer was laminated | stacked.

本発明によれば、絶縁層の内部に伝熱体が設けられ、絶縁層の上面に導体が設けられた回路基板において、伝熱体の上方に配置された導体間の放電を抑制することが可能となる。   According to the present invention, in a circuit board in which a heat conductor is provided inside the insulating layer and a conductor is provided on the upper surface of the insulating layer, it is possible to suppress discharge between the conductors arranged above the heat conductor. It will be possible.

本発明の第１実施形態による電子装置の平面図である。3 is a plan view of the electronic device according to the first exemplary embodiment of the present invention. FIG. 図１のＡ−Ａ断面図である。It is an AA sectional view of FIG. 図１の回路基板の断面図である。It is sectional drawing of the circuit board of FIG. 図３の回路基板の等価回路を示した図である。It is the figure which showed the equivalent circuit of the circuit board of FIG. 本発明の第２実施形態による電子装置の断面図である。FIG. 6 is a sectional view of an electronic device according to a second exemplary embodiment of the present invention. 図５の回路基板の等価回路を示した図である。It is the figure which showed the equivalent circuit of the circuit board of FIG. 本発明の他の実施形態による回路基板の断面図である。FIG. 6 is a cross-sectional view of a circuit board according to another exemplary embodiment of the present invention. 従来の回路基板の断面図である。It is sectional drawing of the conventional circuit board. 図８の回路基板の等価回路を示した図である。It is the figure which showed the equivalent circuit of the circuit board of FIG.

以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一部分および対応する部分には同一符号を付している。   Embodiments of the present invention will be described below with reference to the drawings. In each figure, the same parts and corresponding parts are designated by the same reference numerals.

まず、第１実施形態の電子装置１００および回路基板１０の構造を、図１〜図３を参照しながら説明する。   First, the structures of the electronic device 100 and the circuit board 10 according to the first embodiment will be described with reference to FIGS. 1 to 3.

図１は、第１実施形態の電子装置１００の平面図である。図１では、電子装置１００を上方から見た状態を示している。図２は、図１のＡ−Ａ断面図である。図３は、第１実施形態の回路基板１０の断面図である。図３に示す回路基板１０の断面は、図２に示す回路基板１０の断面と同一平面である。これら各図では、便宜上、回路基板１０および電子装置１００の一部のみ図示している（後述する図４〜図７も同様である）。   FIG. 1 is a plan view of the electronic device 100 according to the first embodiment. In FIG. 1, the electronic device 100 is viewed from above. FIG. 2 is a sectional view taken along line AA of FIG. FIG. 3 is a sectional view of the circuit board 10 according to the first embodiment. The cross section of the circuit board 10 shown in FIG. 3 is flush with the cross section of the circuit board 10 shown in FIG. In each of these drawings, for convenience, only a part of the circuit board 10 and the electronic device 100 is shown (the same applies to FIGS. 4 to 7 described later).

図１および図２に示す電子装置１００は、たとえば電気自動車またはハイブリッドカーに搭載されるＤＣ−ＤＣコンバータから成る。電子装置１００は、回路基板１０、ＦＥＴ（電界効果トランジスタ）９ａ、９ｂ、およびヒートシンク８を備えている。   The electronic device 100 shown in FIGS. 1 and 2 includes a DC-DC converter mounted in, for example, an electric vehicle or a hybrid car. The electronic device 100 includes a circuit board 10, FETs (field effect transistors) 9a and 9b, and a heat sink 8.

図３などに示すように、回路基板１０は、上面１ａに上表層Ｌ１が設けられ、下面２ｂに下表層Ｌ５が設けられ、内部に複数の内層Ｌ２、Ｌ３、Ｌ４が設けられた多層の回路基板である。回路基板１０には、第１絶縁層１、第２絶縁層２、第３絶縁層３、およびメタルコア４が備わっている。   As shown in FIG. 3 and the like, the circuit board 10 is a multilayer circuit in which an upper surface layer L1 is provided on the upper surface 1a, a lower surface layer L5 is provided on the lower surface 2b, and a plurality of inner layers L2, L3, L4 are provided inside. The substrate. The circuit board 10 includes a first insulating layer 1, a second insulating layer 2, a third insulating layer 3, and a metal core 4.

また、回路基板１０の上表層Ｌ１、内層Ｌ２〜Ｌ４、および下表層Ｌ５には、配線パターン５ａ〜５ｊ”が印刷により設けられている。配線パターン５ａ〜５ｊ”は、導電性と熱伝導性を有する銅箔で形成された導体である。配線パターン５ａ〜５ｊ”は、回路基板１０に形成された電気回路（図示省略）の電気配線である。   Wiring patterns 5a to 5j ″ are provided on the upper surface layer L1, the inner layers L2 to L4, and the lower surface layer L5 of the circuit board 10 by printing. The wiring patterns 5a to 5j ″ are electrically conductive and thermally conductive. And a conductor formed of a copper foil. The wiring patterns 5a to 5j ″ are electric wirings of electric circuits (not shown) formed on the circuit board 10.

さらに、回路基板１０を貫通するように、スルーホール６が設けられている。スルーホール６の上下端部６ａ、６ｂは、銅箔で形成されている。スルーホール６の内周面６ｃに銅めっきが施されることで、スルーホール６内に銅が充填されている。スルーホール６は、導体であり、かつ回路基板１０に形成された電気回路の電気配線である。   Further, a through hole 6 is provided so as to penetrate the circuit board 10. The upper and lower ends 6a and 6b of the through hole 6 are made of copper foil. Copper is filled in the through hole 6 by plating the inner peripheral surface 6c of the through hole 6 with copper. The through hole 6 is a conductor and is an electric wiring of an electric circuit formed on the circuit board 10.

回路基板１０の第１絶縁層１は、高熱伝導性のプリプレグから構成されている。高熱伝導性のプリプレグは、たとえば、アルミナをエポキシに混ぜ込むなどして生成された、高熱伝導性と絶縁性を有するプリプレグである。第１絶縁層１は、所定の厚みを有する平板状に形成されている。   The first insulating layer 1 of the circuit board 10 is composed of a prepreg having high thermal conductivity. The high thermal conductivity prepreg is a prepreg having high thermal conductivity and insulation, which is produced by mixing alumina with epoxy, for example. The first insulating layer 1 is formed in a flat plate shape having a predetermined thickness.

第１絶縁層１の上面１ａは、外部に表出している。図１に示すように、第１絶縁層１の上面１ａには、ＦＥＴ９ａ、９ｂを実装する実装領域Ｙａ、Ｙｂが設けられ、かつ配線パターン５ａ〜５ｆが設けられている。   The upper surface 1a of the first insulating layer 1 is exposed to the outside. As shown in FIG. 1, on the upper surface 1a of the first insulating layer 1, mounting areas Ya and Yb for mounting the FETs 9a and 9b are provided and wiring patterns 5a to 5f are provided.

実装領域Ｙａ、Ｙｂには、ＦＥＴ９ａ、９ｂがそれぞれ実装されている。ＦＥＴ９ａ、９ｂは、発熱量の多い表面実装型の電子部品である。各ＦＥＴ９ａ、９ｂには、ソース端子ｓ１、ｓ２、ゲート端子ｇ１、ｇ２、およびドレイン端子ｄ１、ｄ２が備わっている。   FETs 9a and 9b are mounted in the mounting areas Ya and Yb, respectively. The FETs 9a and 9b are surface mount electronic components that generate a large amount of heat. Each FET 9a, 9b is provided with source terminals s1, s2, gate terminals g1, g2, and drain terminals d1, d2.

第１絶縁層１の上面１ａに設けられた配線パターン５ａ〜５ｆは、ＦＥＴ９ａ、９ｂの端子ｓ１、ｇ１、ｄ１、ｓ２、ｇ２、ｄ２と電気的に接続される電気配線である。配線パターン５ａ〜５ｆの一部は、端子ｓ１、ｇ１、ｄ１、ｓ２、ｇ２、ｄ２をはんだ付けするランドとして機能している。   The wiring patterns 5a to 5f provided on the upper surface 1a of the first insulating layer 1 are electric wirings electrically connected to the terminals s1, g1, d1, s2, g2, and d2 of the FETs 9a and 9b. A part of the wiring patterns 5a to 5f functions as a land for soldering the terminals s1, g1, d1, s2, g2, d2.

詳しくは、ＦＥＴ９ａのソース端子ｓ１は、配線パターン５ａ上にはんだ付けされている。ＦＥＴ９ａのゲート端子ｇ１は、配線パターン５ｂ上にはんだ付けされている。ＦＥＴ９ａのドレイン端子ｄ１は、配線パターン５ｃ上にはんだ付けされている。ＦＥＴ９ｂのソース端子ｓ２は、配線パターン５ｅ上にはんだ付けされている。ＦＥＴ９ｂのゲート端子ｇ２は、配線パターン５ｆ上にはんだ付けされている。ＦＥＴ９ｂのドレイン端子ｄ２は、配線パターン５ｄ上にはんだ付けされている。   Specifically, the source terminal s1 of the FET 9a is soldered on the wiring pattern 5a. The gate terminal g1 of the FET 9a is soldered on the wiring pattern 5b. The drain terminal d1 of the FET 9a is soldered on the wiring pattern 5c. The source terminal s2 of the FET 9b is soldered on the wiring pattern 5e. The gate terminal g2 of the FET 9b is soldered on the wiring pattern 5f. The drain terminal d2 of the FET 9b is soldered on the wiring pattern 5d.

図２および図３に示すように、第１絶縁層１の下面１ｂの一部に接するように、メタルコア４が設けられている。メタルコア４は、導電性と熱伝導性を有する銅などの金属板から成る。メタルコア４は、図１に示すように、回路基板１０の上方から見ると、矩形状であり、回路基板１０より小さく形成されている。   As shown in FIGS. 2 and 3, the metal core 4 is provided so as to contact a part of the lower surface 1b of the first insulating layer 1. The metal core 4 is made of a metal plate such as copper having electrical conductivity and thermal conductivity. As shown in FIG. 1, the metal core 4 has a rectangular shape when viewed from above the circuit board 10, and is formed smaller than the circuit board 10.

図２および図３に示すように、第１絶縁層１の下面１ｂとメタルコア４の上面４ａとは、たとえば加熱により圧着されている。メタルコア４は、図２に示すように、第１絶縁層１の上面１ａに設けられた複数の実装領域Ｙａ、Ｙｂの一部と上下に重なるように、第１絶縁層１の下面１ｂに設けられている。   As shown in FIGS. 2 and 3, the lower surface 1b of the first insulating layer 1 and the upper surface 4a of the metal core 4 are pressure-bonded by, for example, heating. As shown in FIG. 2, the metal core 4 is provided on the lower surface 1b of the first insulating layer 1 so as to vertically overlap a part of the plurality of mounting areas Ya and Yb provided on the upper surface 1a of the first insulating layer 1. Has been.

詳しくは、図１に示すように、回路基板１０の上方から見て、長い破線で示すメタルコア４の領域には、第１絶縁層１の上面１ａの実装領域Ｙａ、Ｙｂに実装されたＦＥＴ９ａ、９ｂの、少なくとも本体部（半導体パッケージ部分）９ｃ、９ｄとドレイン端子ｄ１、ｄ２とが含まれている。また、ＦＥＴ９ａ、９ｂのドレイン端子ｄ１、ｄ２がはんだ付けされた配線パターン５ｃ、５ｄの一部も、上記領域に含まれている。   More specifically, as shown in FIG. 1, when viewed from above the circuit board 10, in the region of the metal core 4 indicated by the long broken line, the FETs 9a mounted on the mounting regions Ya and Yb of the upper surface 1a of the first insulating layer 1, 9b includes at least body portions (semiconductor package portions) 9c and 9d and drain terminals d1 and d2. Further, a part of the wiring patterns 5c and 5d to which the drain terminals d1 and d2 of the FETs 9a and 9b are soldered is also included in the above area.

図２に示すように、メタルコア４の上面４ａは、第１絶縁層１で覆われている。このため、第１絶縁層１の上面１ａに設けられた配線パターン５ａ〜５ｆおよびＦＥＴ９ａ、９ｂに対して、メタルコア４は第１絶縁層１により絶縁されている。メタルコア４は、本発明の「伝熱体」の一例である。   As shown in FIG. 2, the upper surface 4 a of the metal core 4 is covered with the first insulating layer 1. Therefore, the metal core 4 is insulated from the wiring patterns 5a to 5f and the FETs 9a and 9b provided on the upper surface 1a of the first insulating layer 1 by the first insulating layer 1. The metal core 4 is an example of the "heat transfer body" in the present invention.

第１絶縁層１の下面１ｂの他部（メタルコア３が接しない部分）と、メタルコア４の外周面とに接するように、第２絶縁層２が設けられている。図３に示すように、第２絶縁層２は、合成樹脂を含浸させた通常のプリプレグ２ｃの上下両面に、銅張積層板２ｄをそれぞれ接着することにより構成されている。通常のプリプレグとは、一般的なプリント基板の材料となるプリプレグのことである。銅張積層板２ｄは、ガラス繊維を含んだエポキシなどの合成樹脂から成る板材の上下両面に、銅箔を貼り付けたものである。第２絶縁層２は、第１絶縁層１より厚みが厚い平板状に形成されていて、積層構造を有している。   The second insulating layer 2 is provided so as to be in contact with the other portion of the lower surface 1b of the first insulating layer 1 (the portion which is not in contact with the metal core 3) and the outer peripheral surface of the metal core 4. As shown in FIG. 3, the second insulating layer 2 is formed by bonding copper-clad laminates 2d to the upper and lower surfaces of a normal prepreg 2c impregnated with a synthetic resin. A normal prepreg is a prepreg that is a material for a general printed circuit board. The copper-clad laminate 2d is made by attaching copper foils to the upper and lower surfaces of a plate material made of a synthetic resin such as epoxy containing glass fiber. The second insulating layer 2 is formed in a flat plate shape having a thickness larger than that of the first insulating layer 1, and has a laminated structure.

第２絶縁層２には、通常のプリプレグ２ｃと銅張積層板２ｄのコア（合成樹脂製）２ｅという、２種類の絶縁部分がある。これらの絶縁部分２ｃ、２ｅの材質は異なっている。各絶縁部分２ｃ、２ｅの厚みは、第１絶縁層１の厚みとほぼ同等になっている。   The second insulating layer 2 has two kinds of insulating portions, that is, a normal prepreg 2c and a core (made of synthetic resin) 2e of the copper clad laminate 2d. The materials of these insulating portions 2c and 2e are different. The thickness of each insulating portion 2c, 2e is almost the same as the thickness of the first insulating layer 1.

第２絶縁層２の上面２ａと第１絶縁層１の下面１ｂとは、たとえば加熱により圧着されている。第２絶縁層２はメタルコア４の周面に対しても、たとえば加熱により圧着されている。第２絶縁層２の厚みと、メタルコア４の厚みとは同一である。   The upper surface 2a of the second insulating layer 2 and the lower surface 1b of the first insulating layer 1 are pressure bonded by, for example, heating. The second insulating layer 2 is also pressure-bonded to the peripheral surface of the metal core 4 by heating, for example. The thickness of the second insulating layer 2 and the thickness of the metal core 4 are the same.

第２絶縁層２の各銅張積層板２ｄの銅箔部分を用いて、第１絶縁層１と第２絶縁層２の間に内層Ｌ２が設けられ、第２絶縁層２の内部に内層Ｌ３、Ｌ４が設けられ、第２絶縁層２の下面２ｂに下表層Ｌ５が設けられている。内層Ｌ２には、配線パターン５ｉ、５ｊが設けられている。内層Ｌ３には、配線パターン５ｉ’、５ｊ’が設けられている。内層Ｌ４には、配線パターン５ｉ”、５ｊ”が設けられている。下表層Ｌ５には、配線パターン５ｇ、５ｈが設けられている。   An inner layer L2 is provided between the first insulating layer 1 and the second insulating layer 2 by using the copper foil portion of each copper-clad laminate 2d of the second insulating layer 2, and the inner layer L3 is provided inside the second insulating layer 2. , L4, and the lower surface layer L5 is provided on the lower surface 2b of the second insulating layer 2. Wiring patterns 5i and 5j are provided on the inner layer L2. The inner layer L3 is provided with wiring patterns 5i 'and 5j'. The inner layer L4 is provided with wiring patterns 5i ″ and 5j ″. Wiring patterns 5g and 5h are provided on the lower surface layer L5.

メタルコア４の下面４ｂを全部覆うように、第３絶縁層３が設けられている。第３絶縁層３は、たとえば、第１絶縁層１と同一の高熱伝導性のプリプレグから構成されている。第３絶縁層３の厚みは、第１絶縁層１の厚みと同等になっている。第３絶縁層３は、所定の厚みを有する平板状に形成されている。第３絶縁層３は、図１に短い破線で示すように、回路基板１０の上方から見ると、矩形状であり、回路基板１０より小さくて、メタルコア４より大きく形成されている。   The third insulating layer 3 is provided so as to cover the entire lower surface 4b of the metal core 4. The third insulating layer 3 is made of, for example, the same high thermal conductive prepreg as the first insulating layer 1. The thickness of the third insulating layer 3 is the same as the thickness of the first insulating layer 1. The third insulating layer 3 is formed in a flat plate shape having a predetermined thickness. As shown by the short broken line in FIG. 1, the third insulating layer 3 has a rectangular shape when viewed from above the circuit board 10, is smaller than the circuit board 10, and is formed larger than the metal core 4.

図３に示すように、メタルコア４の周囲近傍にある第２絶縁層２の下面２ｂの一部も、第３絶縁層３により覆われている。この第２絶縁層２の下面２ｂの一部およびメタルコア４の下面４ｂに対して、第３絶縁層３の上面３ａは、たとえば加熱により圧着されている。   As shown in FIG. 3, a part of the lower surface 2 b of the second insulating layer 2 near the periphery of the metal core 4 is also covered with the third insulating layer 3. The upper surface 3a of the third insulating layer 3 is pressure-bonded to part of the lower surface 2b of the second insulating layer 2 and the lower surface 4b of the metal core 4 by heating, for example.

メタルコア４の周囲近傍にない第２絶縁層２の下面２ｂの他部は、第３絶縁層３により覆われていない。この第３絶縁層３により覆われていない下面２ｂの他部の面積は、第３絶縁層３により覆われている下面２ｂの一部の面積より大きい。第３絶縁層３により覆われていない下面２ｂの他部には、配線パターン５ｇ、５ｈ、スルーホール６の下端部６ｂ、および実装領域Ｙｃ（図２）が設けられている。実装領域Ｙｃには、電子部品９ｅが実装されている。電子部品９ｅは、たとえば、表面実装型のチップコンデンサから成る。電子部品９ｅは、配線パターン５ｈのランド部分にはんだ付けされている。   Other parts of the lower surface 2b of the second insulating layer 2 which are not near the periphery of the metal core 4 are not covered with the third insulating layer 3. The area of the other part of the lower surface 2b not covered with the third insulating layer 3 is larger than the area of a part of the lower surface 2b covered with the third insulating layer 3. Wiring patterns 5g and 5h, a lower end portion 6b of the through hole 6 and a mounting region Yc (FIG. 2) are provided on the other portion of the lower surface 2b which is not covered with the third insulating layer 3. The electronic component 9e is mounted in the mounting area Yc. The electronic component 9e is formed of, for example, a surface mount type chip capacitor. The electronic component 9e is soldered to the land portion of the wiring pattern 5h.

第３絶縁層３の側面より外側にあって第１絶縁層１と第２絶縁層２とが積層された部分には、スルーホール６が設けられている。スルーホール６は、第１絶縁層１、第２絶縁層２、および配線パターン５ｅ、５ｊ、５ｊ’、５ｊ”、５ｇを貫通している。スルーホール６の上端部６ａは、上表層Ｌ１に設けられた配線パターン５ｅと接続されている。スルーホール６の下端部６ｂは、下表層Ｌ５に設けられた配線パターン５ｇと接続されている。スルーホール６の内周面６ｃは、内層Ｌ２〜Ｌ４に設けられた配線パターン５ｊ、５ｊ’、５ｊ”と接続されている。 A through hole 6 is provided in a portion outside the side surface of the third insulating layer 3 and where the first insulating layer 1 and the second insulating layer 2 are stacked. The through hole 6 penetrates the first insulating layer 1, the second insulating layer 2, and the wiring patterns 5e, 5j, 5j ', 5j ", 5g. The upper end portion 6a of the through hole 6 is on the upper surface layer L1. The lower end portion 6b of the through hole 6 is connected to the provided wiring pattern 5e, and the lower end portion 6b of the through hole 6 is connected to the wiring pattern 5g provided in the lower surface layer L5. It is connected to the wiring patterns 5j, 5j ′, 5j ″ provided on L4.

つまり、スルーホール６は、異なる層Ｌ１〜Ｌ５にある配線パターン５ｅ、５ｊ、５ｊ’、５ｊ”、５ｇ同士を接続している。また、配線パターン５ｅ、５ｊ、５ｊ’、５ｊ”、５ｇの一部は、スルーホール６を接続するランドとして機能している。本例では、スルーホール６は、図１に示すように、７つで一群を構成するように、回路基板１０に設けられている。スルーホール６は、本発明の「貫通導体」の一例である。   That is, the through hole 6 connects the wiring patterns 5e, 5j, 5j ', 5j "and 5g in the different layers L1 to L5. Also, the wiring patterns 5e, 5j, 5j', 5j" and 5g are connected. Some of them function as lands that connect the through holes 6. In this example, as shown in FIG. 1, the through holes 6 are provided in the circuit board 10 so that a group of seven through holes is formed. The through hole 6 is an example of the "through conductor" in the present invention.

第１絶縁層１と第３絶縁層３の各熱伝導率は、第２絶縁層２の熱伝導率より高くなっている。メタルコア４の熱伝導率は、第１絶縁層１と第３絶縁層３の各熱伝導率より高くなっている。具体的には、たとえば、第２絶縁層２の熱伝導率が０．３〜０．５Ｗ／ｍＫ（ｍＫ：メートル・ケルビン）であるのに対して、第１絶縁層１の熱伝導率は３〜５Ｗ／ｍＫである。また、メタルコア４を銅製にした場合、メタルコア４の熱伝導率は約４００Ｗ／ｍＫである。   The thermal conductivity of each of the first insulating layer 1 and the third insulating layer 3 is higher than that of the second insulating layer 2. The thermal conductivity of the metal core 4 is higher than the thermal conductivity of each of the first insulating layer 1 and the third insulating layer 3. Specifically, for example, the thermal conductivity of the second insulating layer 2 is 0.3 to 0.5 W / mK (mK: meter Kelvin), while the thermal conductivity of the first insulating layer 1 is It is 3 to 5 W / mK. When the metal core 4 is made of copper, the thermal conductivity of the metal core 4 is about 400 W / mK.

第１絶縁層１および第３絶縁層３は、アルミナ等が混入された高熱伝導性のプリプレグから構成され、第２絶縁層２は、通常のプリプレグ２ｃと銅張積層板２ｄとから構成されている。このため、第１絶縁層１と第３絶縁層３の各硬度は、第２絶縁層２の硬度より高くなっている。   The first insulating layer 1 and the third insulating layer 3 are made of a highly heat-conductive prepreg mixed with alumina or the like, and the second insulating layer 2 is made of a normal prepreg 2c and a copper clad laminate 2d. There is. Therefore, the hardness of each of the first insulating layer 1 and the third insulating layer 3 is higher than that of the second insulating layer 2.

図２に示すように、第３絶縁層３と第２絶縁層２の下方には、ヒートシンク８が設けられている。ヒートシンク８は、アルミニウムなどの金属製である。ヒートシンク８は、ねじなどの固定具により、回路基板１０の下方に固定されている（詳細図示省略）。第２絶縁層２の下面２ｂおよび該下面２ｂに設けられた配線パターン５ｇ、５ｈなどの導体は、ヒートシンク８の上面８ａから離間している。また、配線パターン５ｈの表面に実装された電子部品９ｅと絶縁するために、ヒートシンク８には、電子部品９ｅとの接触を避ける凹部８ｋが形成されている。   As shown in FIG. 2, a heat sink 8 is provided below the third insulating layer 3 and the second insulating layer 2. The heat sink 8 is made of metal such as aluminum. The heat sink 8 is fixed below the circuit board 10 by a fixing tool such as a screw (not shown in detail). The lower surface 2b of the second insulating layer 2 and the conductors such as the wiring patterns 5g and 5h provided on the lower surface 2b are separated from the upper surface 8a of the heat sink 8. Further, in order to insulate the electronic component 9e mounted on the surface of the wiring pattern 5h, the heat sink 8 is provided with a recess 8k for avoiding contact with the electronic component 9e.

ヒートシンク８の上面８ａには、高熱伝導性を有するサーマルグリス（図示省略）が塗布されている。第３絶縁層３の下面３ｂとヒートシンク８の上面８ａとは、サーマルグリスを介して接している。このため、メタルコア４は、第３絶縁層３とサーマルグリスを介して、下方に設けられたヒートシンク８と熱的に接続されている。また、第３絶縁層３とヒートシンク８の間に介在するサーマルグリスにより、ヒートシンク８に対する第３絶縁層３の密着性が高められ、第３絶縁層３からヒートシンク８への熱伝導性も高められている。   Thermal grease (not shown) having high thermal conductivity is applied to the upper surface 8a of the heat sink 8. The lower surface 3b of the third insulating layer 3 and the upper surface 8a of the heat sink 8 are in contact with each other via thermal grease. Therefore, the metal core 4 is thermally connected to the heat sink 8 provided below via the third insulating layer 3 and the thermal grease. Further, the thermal grease interposed between the third insulating layer 3 and the heat sink 8 enhances the adhesion of the third insulating layer 3 to the heat sink 8 and enhances the thermal conductivity from the third insulating layer 3 to the heat sink 8. ing.

回路基板１０の上面１ａに設けられたＦＥＴ９ａ、９ｂから発生して配線パターン５ｃ、５ｄに伝わった熱や、大電流が流れることで配線パターン５ｃ、５ｄ自体で発生した熱などは、第１絶縁層１、メタルコア４、および第３絶縁層３などによりヒートシンク８に伝えられて、ヒートシンク８から外部へ放出される。つまり、ヒートシンク８は、回路基板１０で生じた熱を外部に放出して、回路基板１０を冷却する。ヒートシンク８は、本発明の「放熱体」の一例である。   The heat generated from the FETs 9a and 9b provided on the upper surface 1a of the circuit board 10 and transmitted to the wiring patterns 5c and 5d, and the heat generated in the wiring patterns 5c and 5d by a large current flowing through the first insulation It is transmitted to the heat sink 8 by the layer 1, the metal core 4, the third insulating layer 3 and the like, and is emitted from the heat sink 8 to the outside. That is, the heat sink 8 releases the heat generated in the circuit board 10 to the outside to cool the circuit board 10. The heat sink 8 is an example of the "heat radiator" in the present invention.

他の例として、第２絶縁層２の下面２ｂに設けられた配線パターン５ｇ、５ｈおよびスルーホール６の下端部６ｂと、ヒートシンク８の上面８ａとの間に、熱伝導性を有する絶縁シートを挟持して、配線パターン５ｇ、５ｈおよびスルーホール６を、絶縁シートを介してヒートシンク８と熱的に接続してもよい。この場合、たとえば、配線パターン５ｇ、５ｈの熱が、絶縁シートによりヒートシンク８に伝えられて、ヒートシンク８から外部へ放出される。また、スルーホール６により接続された層Ｌ１〜Ｌ４の配線パターン５ｅ、５ｊ、５ｊ’、５ｊ”の熱も、絶縁シートによりヒートシンク８に伝えられて、ヒートシンク８から外部へ放出される。   As another example, an insulating sheet having thermal conductivity is provided between the wiring patterns 5g and 5h provided on the lower surface 2b of the second insulating layer 2 and the lower end portion 6b of the through hole 6 and the upper surface 8a of the heat sink 8. The wiring patterns 5g and 5h and the through hole 6 may be sandwiched and thermally connected to the heat sink 8 via an insulating sheet. In this case, for example, the heat of the wiring patterns 5g and 5h is transferred to the heat sink 8 by the insulating sheet and is radiated to the outside from the heat sink 8. Further, the heat of the wiring patterns 5e, 5j, 5j ', 5j "of the layers L1 to L4 connected by the through holes 6 is also transferred to the heat sink 8 by the insulating sheet and radiated to the outside from the heat sink 8.

回路基板１０の上面１ａに設けられたＦＥＴ９ａ、９ｂや配線パターン５ｃ、５ｄの熱は、第１絶縁層１、メタルコア４、サーマルグリス、および第３絶縁層３によりヒートシンク８に伝えられて、ヒートシンク８から外部へ放出される。また、回路基板１０の他の配線パターン５ａ、５ｂ、５ｅ、５ｆ、５ｇ、５ｈ、５ｉ、５ｊ、５ｉ’、５ｊ’、５ｉ”、５ｊ”の熱は、第１絶縁層１、第２絶縁層２、メタルコア４、サーマルグリス、第３絶縁層３、または絶縁シート（図示省略）によりヒートシンク８に伝えられて、ヒートシンク８から外部へ放出される。つまり、ヒートシンク８は、回路基板１０で生じた熱を外部に放出して、回路基板１０を冷却する。   The heat of the FETs 9a, 9b and the wiring patterns 5c, 5d provided on the upper surface 1a of the circuit board 10 is transferred to the heat sink 8 by the first insulating layer 1, the metal core 4, the thermal grease, and the third insulating layer 3, and the heat sink 8 is formed. 8 is released to the outside. Further, the heat of the other wiring patterns 5a, 5b, 5e, 5f, 5g, 5h, 5i, 5j, 5i ', 5j', 5i ", 5j" of the circuit board 10 is not affected by the first insulating layer 1 and the second insulating layer. It is transmitted to the heat sink 8 by the layer 2, the metal core 4, the thermal grease, the third insulating layer 3, or the insulating sheet (not shown), and is discharged from the heat sink 8 to the outside. That is, the heat sink 8 releases the heat generated in the circuit board 10 to the outside to cool the circuit board 10.

図１に示すように、回路基板１０の上方から見て、第１絶縁層１の上面１ａにおける、メタルコア４の領域Ｚには、複数の配線パターン５ｃ、５ｄ、複数の実装領域Ｙａ、Ｙｂ、および該実装領域Ｙａ、Ｙｂに実装された複数のＦＥＴ９ａ、９ｂの一部がそれぞれ設けられている。また、当該領域Ｚの周囲近傍には、複数の配線パターン５ａ、５ｂ、５ｅ、５ｆの一端部がそれぞれ設けられている。各配線パターン５ａ〜５ｆは、それぞれ所定の間隔で離間している。   As shown in FIG. 1, when viewed from above the circuit board 10, in the region Z of the metal core 4 on the upper surface 1a of the first insulating layer 1, a plurality of wiring patterns 5c and 5d, a plurality of mounting regions Ya and Yb, Further, a part of the plurality of FETs 9a and 9b mounted in the mounting areas Ya and Yb is provided, respectively. In addition, one end of each of the plurality of wiring patterns 5a, 5b, 5e, and 5f is provided near the periphery of the area Z. The wiring patterns 5a to 5f are separated from each other by a predetermined distance.

配線パターン５ａ〜５ｃには、ＦＥＴ９ａの各端子ｓ１、ｇ１、ｄ１がそれぞれ実装されているが、配線パターン５ａ〜５ｃ自体は相互に所定の間隔で離間して、電気的に絶縁されている。図示しない制御素子から配線パターン５ｂを介してＦＥＴ９ａのゲート端子ｇ１に制御信号が入力されることで、ＦＥＴ９ａがオン状態になり、ドレイン端子ｄ１とソース端子ｓ１とを介して配線パターン５ｃから配線パターン５ａへと電流が流れる。つまり、ＦＥＴ９ａがオン状態に切り替わることで、配線パターン５ａと配線パターン５ｃとが電気的に接続される。   Although the terminals s1, g1, and d1 of the FET 9a are mounted on the wiring patterns 5a to 5c, respectively, the wiring patterns 5a to 5c themselves are electrically insulated from each other at a predetermined interval. When a control signal is input from a control element (not shown) to the gate terminal g1 of the FET 9a via the wiring pattern 5b, the FET 9a is turned on, and the wiring pattern 5c is changed to the wiring pattern via the drain terminal d1 and the source terminal s1. An electric current flows to 5a. That is, when the FET 9a is switched to the ON state, the wiring pattern 5a and the wiring pattern 5c are electrically connected.

また、配線パターン５ｄ〜５ｆには、ＦＥＴ９ｂの各端子ｓ２、ｇ２、ｄ２がそれぞれ実装されているが、配線パターン５ｄ〜５ｆ自体も相互に所定の間隔で離間して、電気的に絶縁されている。図示しない制御素子から配線パターン５ｆを介してＦＥＴ９ｂのゲート端子ｇ２に制御信号が入力されることで、ＦＥＴ９ｂがオン状態になり、ドレイン端子ｄ２とソース端子ｓ２とを介して配線パターン５ｄから配線パターン５ｅへと電流が流れる。つまり、ＦＥＴ９ｂがオン状態に切り替わることで、配線パターン５ｅと配線パターン５ｄとが電気的に接続される。   Further, the terminals s2, g2, and d2 of the FET 9b are mounted on the wiring patterns 5d to 5f, respectively, but the wiring patterns 5d to 5f themselves are also electrically insulated from each other at a predetermined interval. There is. When a control signal is input from the control element (not shown) to the gate terminal g2 of the FET 9b via the wiring pattern 5f, the FET 9b is turned on, and the wiring pattern 5d changes to the wiring pattern via the drain terminal d2 and the source terminal s2. An electric current flows to 5e. That is, by switching the FET 9b to the ON state, the wiring pattern 5e and the wiring pattern 5d are electrically connected.

たとえば、メタルコア４の上方に配置された配線パターン５ｃ、５ｄにそれぞれ電流が流れると、メタルコア４と配線パターン５ｃ、５ｄとの間に、それぞれ寄生容量が生じ易い。このため、回路基板１０には、図４に示すような等価回路が想定される。   For example, when currents flow in the wiring patterns 5c and 5d arranged above the metal core 4, parasitic capacitances are likely to occur between the metal core 4 and the wiring patterns 5c and 5d. Therefore, an equivalent circuit as shown in FIG. 4 is assumed on the circuit board 10.

図４は、回路基板１０の等価回路を示した図である。図４に示す等価回路では、メタルコア４と配線パターン５ｃ、５ｄとの間にある第１絶縁層１で、それぞれ寄生容量Ｃａ、Ｃｂが生じている。寄生容量Ｃａ、Ｃｂは、第１絶縁層１の絶縁抵抗Ｒａ、Ｒｂに対して、それぞれ並列に接続されている。また、メタルコア４の下方にある第３絶縁層３でも、寄生容量Ｃｇが生じている。寄生容量Ｃｇは、第３絶縁層３の絶縁抵抗Ｒｇに対して並列に接続されている。   FIG. 4 is a diagram showing an equivalent circuit of the circuit board 10. In the equivalent circuit shown in FIG. 4, parasitic capacitances Ca and Cb are generated in the first insulating layer 1 between the metal core 4 and the wiring patterns 5c and 5d, respectively. The parasitic capacitances Ca and Cb are connected in parallel to the insulation resistances Ra and Rb of the first insulating layer 1, respectively. In addition, the parasitic capacitance Cg is also generated in the third insulating layer 3 below the metal core 4. The parasitic capacitance Cg is connected in parallel to the insulation resistance Rg of the third insulating layer 3.

そして、第１絶縁層１の一方の寄生容量Ｃｂおよび絶縁抵抗Ｒｂに対して、他方の寄生容量Ｃａおよび絶縁抵抗Ｒａは、配線パターン５ｃ、５ｄの間の空気の絶縁抵抗Ｒｃとメタルコア４とを介して、並列に接続されている。また、第１絶縁層１の一方の寄生容量Ｃｂおよび絶縁抵抗Ｒｂに対して、第３絶縁層３の寄生容量Ｃｇおよび絶縁抵抗Ｒｇは、メタルコア４を介して直列に接続されている。さらに、第１絶縁層１の一方の寄生容量Ｃｂおよび絶縁抵抗Ｒｂと、第３絶縁層３の寄生容量Ｃｇおよび絶縁抵抗Ｒｇとに対して、仮想交流電源６０が直列に接続されている。   The parasitic capacitance Cb and the insulation resistance Rb on one side of the first insulating layer 1 are different from the parasitic capacitance Ca and the insulation resistance Ra on the other side by the insulation resistance Rc of the air between the wiring patterns 5c and 5d and the metal core 4. Are connected in parallel via. Further, the parasitic capacitance Cg and the insulation resistance Rg of the third insulating layer 3 are connected in series via the metal core 4 to the one parasitic capacitance Cb and the insulation resistance Rb of the first insulating layer 1. Further, a virtual AC power supply 60 is connected in series to one parasitic capacitance Cb and the insulation resistance Rb of the first insulating layer 1 and the parasitic capacitance Cg and the insulation resistance Rg of the third insulating layer 3.

そのため、配線パターン５ｃ、５ｄに電流が流れることで、配線パターン５ｃ、５ｄとメタルコア４との間にある第１絶縁層１で生じた寄生容量Ｃａ、Ｃｂと、第３絶縁層３で生じた寄生容量Ｃｇにより、仮想交流電源６０から配線パターン５ｃ、５ｄの間に交流電圧が印加された状態となる。この配線パターン５ｃ、５ｄの間の印加電圧が高くなると、配線パターン５ｃ、５ｄの間に存在する空気が絶縁破壊されて、配線パターン５ｃ、５ｄの間で放電が生じる。このように、意図せず配線パターン５ｃ、５ｄの間で放電が生じた場合、回路基板１０に設けられた電気回路やＦＥＴ９ａ、９ｃの動作不良を招く結果となる。   Therefore, when a current flows through the wiring patterns 5c and 5d, parasitic capacitances Ca and Cb generated in the first insulating layer 1 between the wiring patterns 5c and 5d and the metal core 4 and the third insulating layer 3 are generated. Due to the parasitic capacitance Cg, an AC voltage is applied between the virtual AC power supply 60 and the wiring patterns 5c and 5d. When the applied voltage between the wiring patterns 5c and 5d becomes high, the air existing between the wiring patterns 5c and 5d is dielectrically broken down, and a discharge is generated between the wiring patterns 5c and 5d. In this way, when the discharge is unintentionally generated between the wiring patterns 5c and 5d, the electric circuit provided on the circuit board 10 and the FETs 9a and 9c may malfunction.

上記のような放電現象は、回路基板１０のメタルコア４の鉛直方向の範囲だけでなく、メタルコア４の周囲近傍でも想定される。   The above-described discharge phenomenon is assumed not only in the vertical range of the metal core 4 of the circuit board 10 but also in the vicinity of the periphery of the metal core 4.

上述した第１実施形態では、回路基板１０の第２絶縁層２の内部に、金属製の伝熱体であるメタルコア４が設けられ、メタルコア４と上下に重なるように、第１絶縁層１の上面１ａに複数の配線パターン５ｃ、５ｄが設けられているが、メタルコア４の下面４ｂが第３絶縁層３により全部覆われている。このため、配線パターン５ｃ、５ｄに電流が流れることで、各配線パターン５ｃ、５ｄとメタルコア４との間にある第１絶縁層１で寄生容量Ｃａ、Ｃｂが生じるとともに、メタルコア４の下方にある第３絶縁層３でも寄生容量Ｃｇが生じる。そして、第１絶縁層１の寄生容量Ｃａおよび絶縁抵抗Ｒａに対して、第３絶縁層３の寄生容量Ｃｇおよび絶縁抵抗Ｒｇが直列に接続された状態となり、分圧作用によってメタルコア４の上方に配置された配線パターン５ｃ、５ｄ間の空気の絶縁抵抗Ｒｃに印加される電圧が低減されるので、該配線パターン５ｃ、５ｄ間の放電を抑制することができる。   In the above-described first embodiment, the metal core 4 which is a metal heat transfer body is provided inside the second insulating layer 2 of the circuit board 10, and the first insulating layer 1 is formed so as to vertically overlap with the metal core 4. Although a plurality of wiring patterns 5c and 5d are provided on the upper surface 1a, the lower surface 4b of the metal core 4 is entirely covered with the third insulating layer 3. Therefore, when a current flows through the wiring patterns 5c and 5d, parasitic capacitances Ca and Cb are generated in the first insulating layer 1 between the wiring patterns 5c and 5d and the metal core 4, and the parasitic capacitances Ca and Cb are provided below the metal core 4. A parasitic capacitance Cg is also generated in the third insulating layer 3. Then, the parasitic capacitance Cg and the insulation resistance Ra of the first insulating layer 1 are connected in series to the parasitic capacitance Cg and the insulation resistance Rg of the third insulating layer 3, and the voltage dividing action causes the parasitic capacitance Cg and the insulation resistance Rg to rise above the metal core 4. Since the voltage applied to the air insulation resistance Rc between the arranged wiring patterns 5c and 5d is reduced, the discharge between the wiring patterns 5c and 5d can be suppressed.

また、第１絶縁層の上面１ａにおける、メタルコア４と上下に重なる領域Ｚに、複数のＦＥＴ９ａ、９ｂを実装する場合、当該領域Ｚや領域Ｚの周囲近傍に設ける配線パターン５ａ〜５ｆの数が多くなるので、配線パターン５ａ〜５ｆ同士の間隔を狭く設計しがちになる。配線パターン５ａ〜５ｆ同士の間隔を狭くすると、上述した放電現象が配線パターン５ａ〜５ｆ同士で生じ易くなる。然るに、上述した第１実施形態では、メタルコア４の下面４ｂを第３絶縁層３により全部覆っているので、各配線パターン５ａ〜５ｆとメタルコア４との間にある第１絶縁層１で生じた寄生容量に対して、第３絶縁層３で生じた寄生容量Ｃｇが直列に接続された状態となる。そして、上述した分圧作用により配線パターン５ａ〜５ｆ間に印加される電圧が低減されて、配線パターン５ａ〜５ｆ同士の放電を抑制することができる。   Further, when a plurality of FETs 9a and 9b are mounted in the region Z that vertically overlaps with the metal core 4 on the upper surface 1a of the first insulating layer, the number of wiring patterns 5a to 5f provided near the region Z and the periphery of the region Z is reduced. Since the number of wiring patterns increases, it is apt to design the intervals between the wiring patterns 5a to 5f to be narrow. When the distance between the wiring patterns 5a to 5f is narrowed, the above-described discharge phenomenon is likely to occur between the wiring patterns 5a to 5f. However, in the above-described first embodiment, since the lower surface 4b of the metal core 4 is entirely covered with the third insulating layer 3, it occurs in the first insulating layer 1 between the wiring patterns 5a to 5f and the metal core 4. The parasitic capacitance Cg generated in the third insulating layer 3 is connected in series to the parasitic capacitance. Then, the voltage applied between the wiring patterns 5a to 5f is reduced by the above-described voltage dividing action, and the discharge between the wiring patterns 5a to 5f can be suppressed.

つまり、メタルコア４の上方にある配線パターン５ｃ、５ｄ同士で得られる放電抑制効果は、メタルコア４の周囲近傍に設けられた隣り合う配線パターン５ａ、５ｂ、５ｅ、５ｆ同士や、配線パターン５ａ〜５ｆのうち隣り合ういずれか２つの間でも得ることができる。   That is, the discharge suppressing effect obtained by the wiring patterns 5c and 5d above the metal core 4 is that the adjacent wiring patterns 5a, 5b, 5e and 5f provided near the periphery of the metal core 4 and the wiring patterns 5a to 5f. It can be obtained between any two of the two.

また、上述した第１実施形態では、メタルコア４の上方にＦＥＴ９ａ、９ｂと配線パターン５ｃ、５ｄが設けられ、メタルコア４が第３絶縁層３を介して、下方に設けられたヒートシンク８と熱的に接続されている。このため、メタルコア４の上方に設けられたＦＥＴ９ａ、９ｂから発生して配線パターン５ｃ、５ｄに伝わった熱や、大電流が流れることで配線パターン５ｃ、５ｄ自体で発生した熱などを、第１絶縁層１とメタルコア４と第３絶縁層３などによりヒートシンク８に効率良く伝えて、ヒートシンク８から放熱させることができる。また、ＦＥＴ９ａ、９ｂから発生してメタルコア４の周囲近傍にある配線パターン５ａ、５ｂ、５ｅ、５ｆに伝わった熱や、大電流が流れることでこれらの配線パターン自体で発生した熱なども、第１絶縁層１とメタルコア４と第３絶縁層３などによりヒートシンク８に効率良く伝えて、ヒートシンク８から放熱させることができる。   Further, in the above-described first embodiment, the FETs 9a and 9b and the wiring patterns 5c and 5d are provided above the metal core 4, and the metal core 4 is thermally coupled to the heat sink 8 provided below through the third insulating layer 3. It is connected to the. Therefore, the heat generated from the FETs 9a and 9b provided above the metal core 4 and transmitted to the wiring patterns 5c and 5d, the heat generated in the wiring patterns 5c and 5d itself due to the flow of a large current, etc. The insulating layer 1, the metal core 4, the third insulating layer 3 and the like can efficiently transmit the heat to the heat sink 8 and dissipate heat from the heat sink 8. Further, the heat generated from the FETs 9a and 9b and transmitted to the wiring patterns 5a, 5b, 5e, and 5f in the vicinity of the periphery of the metal core 4 and the heat generated in these wiring patterns themselves due to a large current flowing, The first insulating layer 1, the metal core 4, the third insulating layer 3, and the like can efficiently transmit the heat to the heat sink 8 and dissipate heat from the heat sink 8.

また、上述した第１実施形態では、第１絶縁層１、第３絶縁層３、およびメタルコア４の各熱伝導率が、第２絶縁層２の熱伝導率より高いので、ＦＥＴ９ａ、９ｂや配線パターン５ａ〜５ｆの熱を、第１絶縁層１とメタルコア４と第３絶縁層３によりヒートシンク８に伝わり易くして、ヒートシンク８から効率良く放熱させることができる。   Further, in the above-described first embodiment, the thermal conductivity of each of the first insulating layer 1, the third insulating layer 3, and the metal core 4 is higher than that of the second insulating layer 2, so that the FETs 9a and 9b and the wirings are The heat of the patterns 5a to 5f can be easily transferred to the heat sink 8 by the first insulating layer 1, the metal core 4, and the third insulating layer 3, and the heat sink 8 can efficiently dissipate the heat.

また、第１絶縁層１と第３絶縁層３の各硬度は、第２絶縁層２の硬度より高くなっている。このため、たとえば、第１絶縁層１と第２絶縁層２と第３絶縁層３とを積層した場合、該積層部分が硬くなるので、該積層部分を貫通するようにスルーホールを形成するのが困難になる。然るに、上述した第１実施形態では、第３絶縁層３の側面より外側にあって、第１絶縁層１と第２絶縁層２と該各層１、２に設けられた配線パターン５ｅ、５ｊ、５ｊ’、５ｊ”、５ｇとが積層された部分に、スルーホール６を形成している。この積層部分には、硬度の高い第３絶縁層３が存在しないため、スルーホール６用の孔を容易に穿孔して、スルーホール６を形成し易くすることができる。   The hardness of each of the first insulating layer 1 and the third insulating layer 3 is higher than the hardness of the second insulating layer 2. Therefore, for example, when the first insulating layer 1, the second insulating layer 2, and the third insulating layer 3 are laminated, the laminated portion becomes hard, and therefore a through hole is formed so as to penetrate the laminated portion. Becomes difficult. Therefore, in the above-described first embodiment, the wiring patterns 5e, 5j provided on the first insulating layer 1, the second insulating layer 2, and the respective layers 1, 2 on the outer side of the side surface of the third insulating layer 3, A through hole 6 is formed in a portion where 5j ′, 5j ″, and 5g are laminated. Since the third insulating layer 3 having high hardness does not exist in this laminated portion, a hole for the through hole 6 is formed. The through holes 6 can be easily formed by making holes easily.

さらに、上述した第１実施形態では、第３絶縁層３がメタルコア４の下面４ｂと、該下面４ｂの近傍にある第２絶縁層２の下面２ｂの一部だけを覆っていて、該下面２ｂの大部分と該大部分に設けられた配線パターン５ｇ、５ｈを覆っていない。このため、配線パターン５ｈの表面に、実装領域Ｙｃを容易に設けて、該実装領域Ｙｃに電子部品９ｅを容易に実装することができる。   Furthermore, in the above-described first embodiment, the third insulating layer 3 covers only the lower surface 4b of the metal core 4 and a part of the lower surface 2b of the second insulating layer 2 near the lower surface 4b. And most of the wiring patterns 5g and 5h provided in the above are not covered. Therefore, it is possible to easily provide the mounting area Yc on the surface of the wiring pattern 5h and easily mount the electronic component 9e on the mounting area Yc.

次に、第２実施形態の電子装置１００’と回路基板１０’の構造を、図５を参照しながら説明する。   Next, the structures of the electronic device 100 'and the circuit board 10' of the second embodiment will be described with reference to FIG.

図５は、第２実施形態の電子装置１００’の断面図である。電子装置１００’の平面図は、図１と同様であるので、図示を省略する。   FIG. 5 is a cross-sectional view of the electronic device 100 'according to the second embodiment. The plan view of the electronic device 100 'is similar to that of FIG.

電子装置１００’の回路基板１０’では、メタルコア４’が、第１メタルコア４１と第２メタルコア４２とから構成されている。第１メタルコア４１と第２メタルコア４２は、導電性と熱伝導性を有する銅などの金属板から成る。メタルコア４’は、本発明の「伝熱体」の一例であり、第１メタルコア４１は、本発明の「第１伝熱体」の一例であり、第２メタルコア４２は、本発明の「第２伝熱体」の一例である。   In the circuit board 10 ′ of the electronic device 100 ′, the metal core 4 ′ is composed of the first metal core 41 and the second metal core 42. The first metal core 41 and the second metal core 42 are made of a metal plate such as copper having electrical conductivity and thermal conductivity. The metal core 4 ′ is an example of the “heat transfer body” of the present invention, the first metal core 41 is an example of the “first heat transfer body” of the present invention, and the second metal core 42 is the “first heat transfer body” of the present invention. 2 heat transfer body ”.

第１メタルコア４１は、第１絶縁層１の下面１ｂの一部に接するように設けられている。第２メタルコア４２は、第１メタルコア４１の下方に重なるように設けられている。上方から見た場合の第１メタルコア４１と第２メタルコア４２の外形は同一である。   The first metal core 41 is provided so as to contact a part of the lower surface 1b of the first insulating layer 1. The second metal core 42 is provided below the first metal core 41 so as to overlap therewith. The outer shapes of the first metal core 41 and the second metal core 42 when viewed from above are the same.

第１メタルコア４１と第２メタルコア４２の間には、第３絶縁層３’が設けられている。第３絶縁層３’は、第１メタルコア４１の下面４１ｂを全部覆っている。第３絶縁層３’の材質や性能は、第１実施形態の第３絶縁層３と同様である。   A third insulating layer 3 ′ is provided between the first metal core 41 and the second metal core 42. The third insulating layer 3 ′ entirely covers the lower surface 41 b of the first metal core 41. The material and performance of the third insulating layer 3'are similar to those of the third insulating layer 3 of the first embodiment.

第１絶縁層１の下面１ｂの他部とメタルコア４１、４２の周囲と第３絶縁層３’の周囲には、第２絶縁層２が設けられている。第３絶縁層３’は、メタルコア４１、４２より側方へ突き出ていて、第２絶縁層２の内部に食い込んでいる。第２絶縁層２の下面２ｂおよび該下面２ｂに設けられた下表層Ｌ５は、第３絶縁層３’で覆われていない。   The second insulating layer 2 is provided on the other portion of the lower surface 1b of the first insulating layer 1, around the metal cores 41 and 42 and around the third insulating layer 3 '. The third insulating layer 3 ′ projects laterally from the metal cores 41, 42 and cuts into the inside of the second insulating layer 2. The lower surface 2b of the second insulating layer 2 and the lower surface layer L5 provided on the lower surface 2b are not covered with the third insulating layer 3 '.

回路基板１０’の、第３絶縁層３’の側面より外側にあって第１絶縁層１と第２絶縁層２が積層された部分には、スルーホール６が設けられている。スルーホール６は、第１絶縁層１、第２絶縁層２、および配線パターン５ｅ、５ｊ、５ｊ’、５ｊ”、５ｇを貫通し、異なる層Ｌ１〜Ｌ５にある配線パターン５ｅ、５ｊ、５ｊ’、５ｊ”、５ｇ同士を接続している。   A through hole 6 is provided in a portion of the circuit board 10 ′, which is outside the side surface of the third insulating layer 3 ′ and where the first insulating layer 1 and the second insulating layer 2 are stacked. The through hole 6 penetrates through the first insulating layer 1, the second insulating layer 2, and the wiring patterns 5e, 5j, 5j ', 5j ", 5g", and the wiring patterns 5e, 5j, 5j' in different layers L1 to L5. 5j ″ and 5g are connected to each other.

第２メタルコア４２の下面４２ｂとヒートシンク８’の上方へ突出した上面８ａ’とは、サーマルグリスを介して接している。メタルコア４’は、第３絶縁層３’やサーマルグリスを介して、下方に設けられたヒートシンク８’と熱的に接続されている。   The lower surface 42b of the second metal core 42 and the upper surface 8a 'protruding above the heat sink 8'are in contact with each other via thermal grease. The metal core 4'is thermally connected to the heat sink 8'provided below through the third insulating layer 3'and thermal grease.

第２実施形態の回路基板１０’では、図６に示すような等価回路が想定される。図６に示す等価回路では、第１メタルコア４１と配線パターン５ｃ、５ｄとの間にある第１絶縁層１で、それぞれ寄生容量Ｃａ’、Ｃｂ’が生じている。寄生容量Ｃａ’、Ｃｂ’は、第１絶縁層１の絶縁抵抗Ｒａ、Ｒｂに対して、それぞれ並列に接続されている。また、第１メタルコア４１の下方にある第３絶縁層３’でも、寄生容量Ｃｇ’が生じている。寄生容量Ｃｇ’は、第３絶縁層３’の絶縁抵抗Ｒｇに対して並列に接続されている。   In the circuit board 10 'of the second embodiment, an equivalent circuit as shown in FIG. 6 is assumed. In the equivalent circuit shown in FIG. 6, parasitic capacitances Ca 'and Cb' are generated in the first insulating layer 1 between the first metal core 41 and the wiring patterns 5c and 5d, respectively. The parasitic capacitances Ca ′ and Cb ′ are connected in parallel to the insulation resistances Ra and Rb of the first insulating layer 1, respectively. Further, the parasitic capacitance Cg 'is also generated in the third insulating layer 3'below the first metal core 41. The parasitic capacitance Cg 'is connected in parallel to the insulation resistance Rg of the third insulating layer 3'.

そして、第１絶縁層１の一方の寄生容量Ｃｂ’および絶縁抵抗Ｒｂに対して、他方の寄生容量Ｃａ’および絶縁抵抗Ｒａは、配線パターン５ｃ、５ｄの間の空気の絶縁抵抗Ｒｃと第１メタルコア４１とを介して、並列に接続されている。また、第１絶縁層１の一方の寄生容量Ｃｂ’および絶縁抵抗Ｒｂに対して、第３絶縁層３’の寄生容量Ｃｇ’および絶縁抵抗Ｒｇは、第１メタルコア４１を介して直列に接続されている。さらに、第１絶縁層１の一方の寄生容量Ｃｂ’および絶縁抵抗Ｒｂと、第３絶縁層３’の寄生容量Ｃｇ’および絶縁抵抗Ｒｇとに対して、仮想交流電源６０が、第２メタルコア４２を介して直列に接続されている。   The parasitic capacitance Cb ′ and the insulation resistance Rb on one side of the first insulating layer 1 are the parasitic capacitance Ca ′ and the insulation resistance Ra on the other side. They are connected in parallel via the metal core 41. The parasitic capacitance Cg ′ and the insulation resistance Rg of the third insulating layer 3 ′ are connected in series via the first metal core 41 to the one parasitic capacitance Cb ′ and the insulation resistance Rb of the first insulating layer 1. ing. Further, with respect to one of the parasitic capacitance Cb ′ and the insulation resistance Rb of the first insulating layer 1 and the parasitic capacitance Cg ′ and the insulation resistance Rg of the third insulating layer 3 ′, the virtual AC power supply 60 causes the second metal core 42 to operate. Are connected in series via.

このような第２実施形態の回路基板１０’においても、配線パターン５ｃ、５ｄに電流が流れることで、各配線パターン５ｃ、５ｄと第１メタルコア４１との間にある第１絶縁層１で寄生容量Ｃａ’、Ｃｂ’が生じるとともに、第１メタルコア４１の下方にある第３絶縁層３’でも寄生容量Ｃｇ’が生じる。そして、第１絶縁層１の寄生容量Ｃａ’および絶縁抵抗Ｒａに対して、第３絶縁層３’の寄生容量Ｃｇ’および絶縁抵抗Ｒｇが直列に接続された状態となり、分圧作用によってメタルコア４’の上方に配置された配線パターン５ｃ、５ｄ間の空気の絶縁抵抗Ｒｃに印加される電圧が低減されるので、該配線パターン５ｃ、５ｄ間の放電を抑制することができる。また、このような放電抑制効果は、第１メタルコア４１の周囲近傍に設けられた隣り合う配線パターン５ａ、５ｂ、５ｅ、５ｆ同士や、配線パターン５ａ〜５ｆのうち隣り合ういずれか２つの間でも得ることができる。   Also in the circuit board 10 ′ of the second embodiment as described above, a current flows through the wiring patterns 5 c and 5 d, so that the first insulating layer 1 between the wiring patterns 5 c and 5 d and the first metal core 41 is parasitic. Capacitances Ca ′ and Cb ′ are generated, and also parasitic capacitance Cg ′ is generated in the third insulating layer 3 ′ below the first metal core 41. Then, the parasitic capacitance C ′ of the third insulating layer 3 ′ and the insulating resistance Rg are connected in series to the parasitic capacitance Ca ′ of the first insulating layer 1 and the insulating resistance Ra, and the metal core 4 is divided by the voltage dividing action. Since the voltage applied to the insulation resistance Rc of the air between the wiring patterns 5c and 5d arranged above is reduced, the discharge between the wiring patterns 5c and 5d can be suppressed. Further, such a discharge suppressing effect is exerted even between the adjacent wiring patterns 5a, 5b, 5e, 5f provided near the periphery of the first metal core 41 and between any two adjacent wiring patterns 5a to 5f. Obtainable.

また、上記第２実施形態では、メタルコア４’の上方にＦＥＴ９ａ、９ｂと配線パターン５ｃ、５ｄが設けられ、第１メタルコア４１が第３絶縁層３’および第２メタルコア４２を介してヒートシンク８’と熱的に接続され、第２メタルコア４２が直接ヒートシンク８’と熱的に接続されている。このため、メタルコア４’の上方に設けられたＦＥＴ９ａ、９ｂや配線パターン５ａ〜５ｆの熱を、第１絶縁層１、第１メタルコア４１、第３絶縁層３’、第２メタルコア４２などによりヒートシンク８’に効率良く伝えて、ヒートシンク８’から放熱させることができる。   Further, in the second embodiment, the FETs 9a and 9b and the wiring patterns 5c and 5d are provided above the metal core 4 ′, and the first metal core 41 includes the heat sink 8 ′ via the third insulating layer 3 ′ and the second metal core 42. The second metal core 42 is directly thermally connected to the heat sink 8 ′. Therefore, the heat of the FETs 9a and 9b and the wiring patterns 5a to 5f provided above the metal core 4'is heat-sinked by the first insulating layer 1, the first metal core 41, the third insulating layer 3 ', the second metal core 42, and the like. 8'can be efficiently transmitted to the heat sink 8'to dissipate heat.

また、上記第２実施形態では、第３絶縁層３’の側面より外側にあって、第１絶縁層１と第２絶縁層２と該各層１、２に設けられた配線パターン５ｅ、５ｊ、５ｊ’、５ｊ”、５ｇとが積層された部分に、スルーホール６を形成している。この積層部分には、硬度の高い第３絶縁層３’が存在しないため、スルーホール６用の孔を容易に穿孔して、スルーホール６を形成し易くすることができる。   Further, in the second embodiment, the wiring patterns 5e, 5j provided on the first insulating layer 1, the second insulating layer 2, and the layers 1 and 2 are outside the side surface of the third insulating layer 3 '. A through hole 6 is formed in a portion where 5j ′, 5j ″, and 5g are laminated. Since the third insulating layer 3 ′ having high hardness does not exist in this laminated portion, a hole for the through hole 6 is formed. Can be easily drilled to facilitate formation of the through hole 6.

また、上記第２実施形態では、第２メタルコア４２の下面４２ｂが、硬度の高い第３絶縁層３’で覆われておらず、第２絶縁層２の下面２ｂから表出している。このため、たとえば、回路基板１０’の製造時に、第２絶縁層２を構成するプリプレグの溶解物などの不要物が、第２メタルコア４２の下面４２ｂや第２絶縁層２の下面２ｂに付着しても、該不要物を除去する研磨などの作業を容易に行うことができる。   In the second embodiment, the lower surface 42b of the second metal core 42 is not covered with the third insulating layer 3'having high hardness, but is exposed from the lower surface 2b of the second insulating layer 2. Therefore, for example, when manufacturing the circuit board 10 ′, unnecessary substances such as a melted material of the prepreg forming the second insulating layer 2 adhere to the lower surface 42 b of the second metal core 42 and the lower surface 2 b of the second insulating layer 2. However, it is possible to easily perform work such as polishing for removing the unnecessary matter.

さらに、上記第２実施形態では、第２絶縁層２の下面２ｂが第３絶縁層３’で覆われていないので、該下面２ｂに設けられた配線パターン５ｈの表面に、実装領域Ｙｃを容易に設けて、該実装領域Ｙｃに電子部品９ｅを容易に実装することができる。   Furthermore, in the second embodiment described above, since the lower surface 2b of the second insulating layer 2 is not covered with the third insulating layer 3 ', the mounting area Yc can be easily formed on the surface of the wiring pattern 5h provided on the lower surface 2b. It is possible to easily mount the electronic component 9e on the mounting area Yc.

本発明では、以上述べた以外にも、種々の実施形態を採用することができる。たとえば、以上の実施形態では、上下表層Ｌ１、Ｌ５と内層Ｌ２〜Ｌ４に配線パターン５ａ〜５ｊ”やスルーホール６の上下端部６ａ、６ｂといった導体が設けられた多層の回路基板１０、１０’に本発明を適用した例を示したが、本発明はこれのみに限定するものではない。たとえば、図７に示すように、内層がなく、上下表層Ｌ１、Ｌ５に配線パターン５ｂ〜５ｈやスルーホール６の上下端部６ａ、６ｂなどの導体が設けられた両面の回路基板１０”に対しても、本発明は適用することが可能である。また、たとえば、第１絶縁層の上面にのみ導体が設けられた単層の回路基板（図示省略）に対しても、本発明は適用が可能である。   The present invention can employ various embodiments other than those described above. For example, in the above embodiment, the multilayer circuit boards 10, 10 'in which conductors such as the wiring patterns 5a-5j "and the upper and lower end portions 6a, 6b of the through holes 6 are provided on the upper and lower surface layers L1 and L5 and the inner layers L2 to L4. However, the present invention is not limited to this, for example, as shown in Fig. 7, there is no inner layer and wiring patterns 5b to 5h and through patterns are formed on the upper and lower surface layers L1 and L5. The present invention can also be applied to the double-sided circuit board 10 ″ provided with conductors such as the upper and lower ends 6a and 6b of the hole 6. The present invention is also applicable to, for example, a single-layer circuit board (not shown) in which a conductor is provided only on the upper surface of the first insulating layer.

また、以上の実施形態では、第３絶縁層３、３’を高熱伝導性のプリプレグから構成した例を示したが、本発明はこれのみに限定するものではない。これ以外に、たとえば、熱伝導性を有する絶縁シートなどの絶縁体で、第３絶縁層を構成してもよい。また、第３絶縁層の硬度は、第２絶縁層の硬度と同等かそれより低くてもよい。この場合、回路基板の第１絶縁層、第２絶縁層、および第３絶縁層が積層された部分にスルーホールやビアなどの貫通導体を形成し易くすることができる。また、スルーホール内に、銅などの金属製のピンなどの導体を埋設してもよい。   Further, in the above embodiment, an example in which the third insulating layers 3 and 3 ′ are made of a prepreg having high thermal conductivity is shown, but the present invention is not limited to this. Other than this, for example, the third insulating layer may be composed of an insulator such as an insulating sheet having thermal conductivity. The hardness of the third insulating layer may be equal to or lower than the hardness of the second insulating layer. In this case, it is possible to easily form a through conductor such as a through hole or a via in the portion where the first insulating layer, the second insulating layer, and the third insulating layer of the circuit board are laminated. Further, a conductor such as a pin made of metal such as copper may be embedded in the through hole.

また、以上の実施形態では、第１絶縁層１の上面１ａに導体として、配線パターン５ａ〜５ｆとスルーホール６の上端部６ａだけを設けた例を示したが、本発明はこれのみに限定するものではない。たとえば、回路基板の複数の層を貫通するビアなどの他の貫通導体の上端部や、ランド、パッド、またはグランドパターンなどの他の電気配線や、これら以外の導体も第１絶縁層の上面に設けてよい。   Further, in the above embodiment, the example in which only the wiring patterns 5a to 5f and the upper end portion 6a of the through hole 6 are provided as the conductor on the upper surface 1a of the first insulating layer 1, but the present invention is not limited thereto. Not something to do. For example, the upper ends of other through conductors such as vias penetrating multiple layers of the circuit board, other electrical wiring such as lands, pads, or ground patterns, and conductors other than these may also be formed on the upper surface of the first insulating layer. May be provided.

また、以上の実施形態では、メタルコア４、４’をＦＥＴ９ａ、９ｂの一部と上下に重なるように設けた例を示したが、本発明はこれのみに限定するものではない。メタルコア４、４’をＦＥＴ９ａ、９ｂの全部と上下に重なるように設けてもよい。   Further, in the above embodiment, the example in which the metal cores 4 and 4'are provided so as to vertically overlap a part of the FETs 9a and 9b has been described, but the present invention is not limited to this. The metal cores 4 and 4'may be provided so as to vertically overlap all of the FETs 9a and 9b.

また、以上の実施形態では、第１絶縁層１の上面１ａに、電子部品としてＦＥＴ９ａ、９ｂを設けた例を示したが、本発明はこれのみに限定するものではない。その他の表面実装型の電子部品や、ディスクリート型の電子部品などを設けてもよい。また、第１絶縁層１の上面１ａにおける、第２絶縁層２と上下に重なる範囲にも、実装領域や電子部品を設けてもよい。さらに、第２絶縁層２の下面２ａの外部に表出する部分にも、実装領域や各種の電子部品を設けてもよい。   Further, in the above embodiment, the example in which the FETs 9a and 9b are provided as electronic components on the upper surface 1a of the first insulating layer 1 has been shown, but the present invention is not limited to this. Other surface mount type electronic components, discrete type electronic components, etc. may be provided. In addition, a mounting region or electronic component may be provided in a range that vertically overlaps with the second insulating layer 2 on the upper surface 1a of the first insulating layer 1. Furthermore, a mounting region and various electronic components may be provided in a portion exposed to the outside of the lower surface 2a of the second insulating layer 2.

また、以上の実施形態では、伝熱体として銅製のメタルコア４、４’を設けた例を示したが、本発明はこれのみに限定するものではなく、他の金属で形成された伝熱体を用いてもよい。   Further, in the above embodiment, an example in which the metal cores 4 and 4 ′ made of copper are provided as the heat transfer body has been shown, but the present invention is not limited to this, and the heat transfer body formed of another metal. May be used.

また、以上の実施形態では、上方から見た場合のメタルコア４、４’の形状を矩形状にした例を示したが、これに限らず、発熱する電子部品の配置位置や形状に合わせて、上方から見たときのメタルコアの形状は、任意の形にすることができる。   Further, in the above embodiment, an example in which the shape of the metal cores 4 and 4'when viewed from above is made rectangular is shown, but the present invention is not limited to this, and according to the arrangement position and shape of the electronic components that generate heat, The shape of the metal core when viewed from above can be any shape.

また、第２実施形態では、上方から見た場合の第１メタルコア４１と第２メタルコア４２の外形を同一にした例を示したが、これに限らず、第１メタルコア４１と第２メタルコア４２の外形を異ならせてもよい。たとえば、放熱性能を高めるため、第１絶縁層１と接する第１メタルコア４１の外形より、ヒートシンク８’と接する第２メタルコア４２の外形を大きくしてもよい。また、第１メタルコア４１と第２メタルコア４２の間に設ける第３絶縁層３’においては、上方から見た場合の外形を、第１メタルコア４１または第２メタルコア４２と同一にしてもよい。   Further, in the second embodiment, an example in which the outer shapes of the first metal core 41 and the second metal core 42 are the same when viewed from above is shown, but the present invention is not limited to this, and the first metal core 41 and the second metal core 42 are not limited to this. The outer shapes may be different. For example, in order to improve the heat dissipation performance, the outer shape of the second metal core 42 in contact with the heat sink 8 ′ may be larger than the outer shape of the first metal core 41 in contact with the first insulating layer 1. Further, in the third insulating layer 3 ′ provided between the first metal core 41 and the second metal core 42, the outer shape when viewed from above may be the same as that of the first metal core 41 or the second metal core 42.

また、以上の実施形態では、放熱体として、ヒートシンク８、８’を用いた例を示したが、これに代えて、空冷式や水冷式の放熱器、または冷媒を用いた放熱器などを用いてもよい。また、金属製の放熱体だけでなく、熱伝導性の高い樹脂で形成された放熱体を用いてもよい。   Further, in the above-described embodiment, the example in which the heat sinks 8 and 8 ′ are used as the radiator is shown, but instead of this, an air-cooled or water-cooled radiator, a radiator using a refrigerant, or the like is used. May be. Further, not only a metal radiator but also a radiator formed of a resin having high thermal conductivity may be used.

さらに、以上の実施形態では、電子装置１００として、電気自動車やハイブリッドカーに搭載されるＤＣ−ＤＣコンバータを例に挙げたが、本発明は、回路基板と、発熱する電子部品と、放熱体とを備えた、他の電子装置にも適用することができる。   Furthermore, in the above embodiment, the DC-DC converter mounted on an electric vehicle or a hybrid car is taken as an example of the electronic device 100. However, the present invention includes a circuit board, a heat-generating electronic component, and a radiator. It can also be applied to other electronic devices provided with.

１ 第１絶縁層
１ａ 第１絶縁層の上面
１ｂ 第１絶縁層の下面
２ 第２絶縁層
３、３’ 第３絶縁層
３ｂ 第３絶縁層の下面
４、４’ メタルコア（伝熱体）
４ｂ メタルコアの下面
５ａ〜５ｆ 配線パターン（導体、電気配線）
６ スルーホール（導体、電気配線、貫通導体）
８、８’ ヒートシンク（放熱体）
９ａ、９ｂ ＦＥＴ（電子部品）
１０、１０’ 回路基板
４１ 第１メタルコア（第１伝熱体）
４１ｂ 第１メタルコアの下面
４２ 第２メタルコア（第２伝熱体）
４２ｂ 第２メタルコアの下面
１００、１００’ 電子装置
ｄ１、ｄ２ ＦＥＴのドレイン端子
ｇ１、ｇ２ ＦＥＴのゲート端子
ｓ１、ｓ２ ＦＥＴのソース端子
Ｙａ、Ｙｂ 実装領域 1 1st insulating layer 1a 1st insulating layer upper surface 1b 1st insulating layer lower surface 2 2nd insulating layer 3, 3'third insulating layer 3b 3rd insulating layer lower surface 4, 4'metal core (heat conductor)
4b Lower surface of metal core 5a to 5f Wiring pattern (conductor, electric wiring)
6 Through holes (conductors, electrical wiring, through conductors)
8,8 'heat sink (heat sink)
9a, 9b FET (electronic parts)
10, 10 'Circuit board 41 First metal core (first heat transfer body)
41b Lower surface of first metal core 42 Second metal core (second heat transfer body)
42b Lower surface of second metal core 100, 100 ′ Electronic device d1, d2 FET drain terminal g1, g2 FET gate terminal s1, s2 FET source terminal Ya, Yb Mounting area

Claims (5)

上面に導体が印刷により設けられた第１絶縁層と、
前記第１絶縁層の下面の一部に接するように設けられた金属製の伝熱体と、
前記第１絶縁層の下面の他部と前記伝熱体の外周面とに接するように設けられた第２絶縁層と、を備えた回路基板において、
前記導体は、前記伝熱体と上下に重なるように、前記第１絶縁層の上面に複数設けられ、
前記伝熱体は、
前記第１絶縁層の下面の一部に接するように設けられた第１伝熱体と、
前記第１伝熱体の下方に設けられた第２伝熱体と、から成り、
前記第１伝熱体の下面を全部覆うように、前記第１伝熱体と前記第２伝熱体の間に設けられた第３絶縁層をさらに備え、
前記第３絶縁層は、前記第１伝熱体および第２伝熱体より側方へ突き出ていて、前記第２絶縁層の内部に食い込んでいる、ことを特徴とする回路基板。 A first insulating layer having a conductor printed on its upper surface;
A metal heat transfer member provided in contact with a part of the lower surface of the first insulating layer;
A circuit board comprising: a second insulating layer provided so as to contact another portion of the lower surface of the first insulating layer and the outer peripheral surface of the heat transfer body;
A plurality of the conductors are provided on the upper surface of the first insulating layer so as to vertically overlap with the heat transfer body,
The heat transfer body is
A first heat transfer member provided in contact with part of the lower surface of the first insulating layer;
A second heat transfer body provided below the first heat transfer body,
A third insulating layer provided between the first heat transfer body and the second heat transfer body so as to cover the entire lower surface of the first heat transfer body,
The circuit board, wherein the third insulating layer protrudes laterally from the first heat transfer body and the second heat transfer body and digs into the inside of the second insulation layer . 請求項１に記載の回路基板において、
前記第１絶縁層の上面には、電子部品を実装する実装領域が設けられ、
前記第１伝熱体および第２伝熱体は、前記実装領域と上下に重なるように前記第１絶縁層の下方に設けられ、
前記導体のうち少なくとも１つは、前記実装領域に実装される前記電子部品の端子と電気的に接続される電気配線である、ことを特徴とする回路基板。 The circuit board according to claim 1,
A mounting area for mounting an electronic component is provided on the upper surface of the first insulating layer,
The first heat transfer body and the second heat transfer body are provided below the first insulating layer so as to vertically overlap with the mounting region,
At least one of the conductors is an electric wiring electrically connected to a terminal of the electronic component mounted in the mounting area. 請求項１または請求項２に記載の回路基板において、
前記第１絶縁層、前記第３絶縁層、前記第１伝熱体および第２伝熱体の各熱伝導率は、前記第２絶縁層の熱伝導率より高い、ことを特徴とする回路基板。 The circuit board according to claim 1 or 2,
The thermal conductivity of each of the first insulating layer, the third insulating layer, the first heat transfer body, and the second heat transfer body is higher than the thermal conductivity of the second insulation layer. . 請求項１ないし請求項３のいずれかに記載の回路基板において、
前記第１絶縁層と前記第３絶縁層の各硬度は、前記第２絶縁層の硬度より高く、
前記第３絶縁層の側面より外側にあって前記第１絶縁層と前記第２絶縁層とが積層された部分を貫通する貫通導体をさらに備えた、ことを特徴とする回路基板。 The circuit board according to any one of claims 1 to 3 ,
The hardness of each of the first insulating layer and the third insulating layer is higher than the hardness of the second insulating layer,
The circuit board further comprising a penetrating conductor that is outside the side surface of the third insulating layer and penetrates a portion where the first insulating layer and the second insulating layer are stacked. 請求項１ないし請求項４のいずれかに記載の回路基板と、
前記回路基板の第１絶縁層の上面に設けられた実装領域に実装された電子部品と、
前記回路基板の前記第２伝熱体の下方に設けられ、当該伝熱体と熱的に接続される放熱体と、を備えたことを特徴とする電子装置。 A circuit board according to any one of claims 1 to 4 ,
An electronic component mounted in a mounting area provided on the upper surface of the first insulating layer of the circuit board;
An electronic device comprising: a heat radiator provided below the second heat conductor of the circuit board and thermally connected to the heat conductor.
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