JP6679298B2 - 電源装置及び画像形成装置 - Google Patents
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Description
実施例1のスイッチング電源装置である、アクティブクランプ方式を用いたフライバック電源回路を備える電源装置について、図1の回路図を用いて説明する。なお、本実施例におけるスイッチング電源装置の回路は、以下では、スイッチング電源回路100として説明する。
スイッチング電源回路100のトランスT1の1次側には、電界効果トランジスタ1(以下、FET1という)、電界効果トランジスタ2(以下、FET2という)、コンデンサC2、デジタル制御部101、及びFET駆動部102が設けられている。FET1は、トランスT1の1次巻線P1に直列に接続された第1のスイッチ手段である。第2のスイッチ手段であるFET2は、第1のコンデンサである電圧クランプ用のコンデンサC2と直列に接続されている。更に、直列に接続されたFET2とコンデンサC2は、トランスT1の1次巻線P1と並列に接続されている。制御手段であるデジタル制御部101はFET1及びFET2の制御を行い、FET駆動部102は、デジタル制御部101からの指示に応じて、FET1及びFET2を駆動する。第2のコンデンサである電圧共振用のコンデンサC1は、FET1と並列に接続され、FET1及びFET2のスイッチオフ時の損失を低減するために設けられている。なお、コンデンサC1を設けずに、コンデンサC1の代わりにFET1のドレイン端子とソース端子間の容量を用いてもよい。また、ダイオードD1はFET1のボディダイオードであり、ダイオードD2はFET2のボディダイオードである。
第1の検出手段である電流検出部119(点線枠部)は、抵抗RIS、RIS1、及びコンデンサCIS1から構成されている。抵抗RISは、FET1のソース端子と平滑コンデンサC3のDCL側端子との間に接続された電流検出用の抵抗であり、抵抗RISに流れる電流に比例した電圧が抵抗RISの両端に発生する。抵抗RISの両端に発生する電圧は、抵抗RIS1、コンデンサCIS1から構成される積分回路によって平均化され、デジタル制御部101のIS端子に入力される。これにより、デジタル制御部101は、電流検出部119によって、FET1に流れる電流の平均値を検出することができる。
本実施例のデジタル制御部101には、例えばCPU(マイクロプロセッサ)、ASICなど、発振器などによって生成されたクロックで動作する演算制御手段を用いている。これにより、後述する複雑な制御を簡易で安価な回路構成で実現することができる。本実施例では、デジタル制御部101は、FET1、FET2等の動作を制御するCPU(不図示)、制御プログラムが書き込まれたROM(不図示)、制御に用いるデータを保存するRAM(不図示)を有する。なお、以下に説明するデジタル制御部101による制御は、CPUにより実行されるものとする。
FET駆動部102は、デジタル制御部101からの制御信号DRV1に基づいて、FET1を駆動するゲート駆動信号DRV−Lを、制御信号DRV2に基づいて、FET2を駆動するゲート駆動信号DRV−Hを生成する。FET駆動部102のVC端子とG端子の間には、電圧V1が供給されている。また、コンデンサC5及びダイオードD5で構成されるチャージポンプ回路によって、VH端子とGH端子の間にFET2を駆動するための電圧が供給されている。FET駆動部102は、制御信号DRV1がHigh(ハイレベル)状態になると、FET1のゲート駆動信号DRV−LをHigh状態にし、その結果、FET1はオン状態(導通状態)となる。同様に、FET駆動部102は、制御信号DRV2がHigh状態になると、FET2のゲート駆動信号DRV−HをHigh状態にし、その結果、FET2はオン状態となる。
DC/DCコンバータ104は、3端子レギュレータ、又は降圧型スイッチング電源であり、VC端子とG端子間に入力された電圧V1から電圧V2を生成し、OUT端子から電圧V2を出力する。起動回路103は、3端子レギュレータ、又は降圧型スイッチング電源であり、VC端子とG端子間に入力された入力電圧Vinから電圧V1を生成し、OUT端子から電圧V1を出力する。なお、起動回路103は、補助巻線P2から供給される電圧V1が所定の電圧値以下の場合のみ動作する回路であり、スイッチング電源回路100の起動時に電圧V1を供給するために用いられる。
フィードバック部115(点線枠部)は、出力電圧Voutを所定の一定電圧(以下、目標電圧という)に制御するために用いられる。なお、本実施例での目標電圧は、24V、又は5Vである。フィードバック部115は、フォトカプラPC5、比較手段であるシャントレギュレータIC5、FET51、抵抗R51〜R55から構成されている。なお、抵抗R55は、後述する24VSL信号が不定のときでもFET51をオフ状態で安定させるために設けられている。出力電圧Voutの電圧値は、シャントレギュレータIC5のリファレンス端子REFに入力される電圧(即ち、基準電圧)の出力電圧Voutに対する分圧比によって設定される。即ち、分圧抵抗R52、R53、R54によって、出力電圧Voutの電圧値が設定される。
目標電圧を切り替える切替手段である目標電圧切り替え部117(点線枠部)は、フォトカプラPC7、FET71、抵抗R71,R72から構成されている。なお、抵抗R72は、出力電圧Voutを指示する24VSL信号(後述)が不定のときでもFET71をオフ状態で安定させるために設けられている。目標電圧切り替え部117は、24VSL信号に応じて、出力電圧Voutとして、第1の目標電圧である24Vを出力する状態(24VSL信号がHighの場合)と、第2の目標電圧である5Vを出力する状態(24VSL信号がLowの場合)を切り替える。24VSL信号がHigh状態になると、FET71がオン状態となり、抵抗R71を介してフォトカプラPC7の2次側ダイオードに電流が流れて、オン状態となり、発光する。これにより、フォトカプラPC7の1次側フォトトランジスタが動作し、オン状態となると、コンデンサC7に充電された電荷が放電され、デジタル制御部101の24SL端子の入力電圧はLow状態になる。
第2の検出手段である入力電圧検出部116は、分圧抵抗R61、R62から構成されている。入力電圧検出部116は、入力電圧VinによりトランスT1の補助巻線P2に生成された電圧V1を分圧抵抗R61、R62で分圧し、分圧された電圧はデジタル制御部101のV1SN端子に入力される。これにより、デジタル制御部101は、V1SN端子の入力電圧により、入力電圧Vinの電圧を検出することができる。
続いて、本実施例におけるスイッチング電源回路100の動作について、図2を用いて説明する。上述したスイッチング電源回路100は、デジタル制御部101がFET1とFET2を、2つのFETが共にオフ状態となるデッドタイムを介して、交互にオン/オフすることで、トランスT1の2次側に電力を供給している。図2(A)は、FET1、FET2、トランスT1、トランスT1の2次側のダイオードD11の電圧波形、電流波形を、FET1とFET2のオン、オフ状態に対応した複数の期間に分けて示した図であり、横軸は時間、縦軸は電圧値、又は電流値を示す。
まず、期間TS1は、FET1へのゲート駆動信号DRV−LがHigh状態(図2(A)(a))で、FET1がオン状態の期間である。FET1がオン状態となり、平滑コンデンサC3からトランスT1の1次巻線P1に電流が流れることで、トランスT1の漏れインダクタンスLr及び励磁インダクタンスLsにエネルギーが蓄えられる(図2(B)(TS1))。このとき、FET1のドレイン端子−ソース端子間の電圧はほぼゼロであり(図2(A)(c))、FET1に流れるドレイン電流は直線的に増加する(図2(A)(d))。
次に、期間TS2は、FET1及びFET2が共にオフ状態、即ちデッドタイム状態の期間である。FET1へのゲート駆動信号DRV−LがHigh状態からLow状態に移行することにより、FET1がオフ状態になると、トランスT1の1次巻線P1に流れていた電流は、電圧共振用のコンデンサC1を充電するように流れる(図2(B)(TS2))。コンデンサC1が充電されるにつれて、FET1のドレイン端子−ソース端子間の電圧は上昇し(図2(A)(c))、FET1のドレイン端子−ソース端子間の電圧が電圧クランプ用のコンデンサC2の+端子の電圧よりも高くなる。すると、トランスT1の1次巻線P1に流れていた電流は、ダイオードD2を介してコンデンサC2を充電するように流れ始める(図2(B)(TS2))。これにより、漏れインダクタンスLrによるキックバック電圧は、コンデンサC2によって吸収されるため、FET1のドレイン端子−ソース端子間に印加されるサージ電圧を抑制することができる。また、FET2のドレイン端子−ソース端子間の電圧はほぼゼロとなるため、この状態で期間TS3に移行してFET2をオンすると、FET2のゼロ電圧スイッチングを実現することができる。
続いて、期間TS3は、FET2へのゲート駆動信号DRV−HがHigh状態(図2(A)(b))で、FET2がオン状態の期間である。期間TS2では、ダイオードD2を介して流れることにより、電圧クランプ用のコンデンサC2を充電していた電流が、FET2がオン状態の期間TS3になると、FET2を介して流れるようになる(図2(B)(TS3))。そして、コンデンサC2の電圧が上昇すると、トランスT1の2次側のダイオードD11がオン状態となり、トランスT1の2次巻線S1を介して、スイッチング電源回路100の2次側に電力が供給される状態になる。ここで、図2(A)の(e)に示すFET2のドレイン電流において、点線で示した波形は、トランスT1の励磁インダクタンスLsを流れる励磁電流を示している。図2(A)の(e)に示すFET2のドレイン電流の電流波形は、(f)に示すトランスT1の励磁インダクタンスLsを流れる励磁電流の電流波形と、(g)に示す理想トランスTiを流れる電流の和である電流波形を示している。(f)に示すように、励磁電流は、期間TS3では直線的に減少している。また、(g)に示す理想トランスTiを流れる電流波形と、(h)に示すダイオードD11に流れる電流波形とは、電流値のスケールが異なるため、異なる電流波形となっているが、実際には相似形となる。
続いて期間TS4は、再び、FET1及びFET2が共にオフ状態、即ちデッドタイム状態の期間である。FET2へのゲート駆動信号DRV−HがHigh状態からLow状態に移行することにより、FET2はオフ状態になる。すると、トランスT1の1次巻線P1に流れていた電流は、電圧共振用のコンデンサC1に充電された電荷を放電するように流れる(図2(B)(TS4))。コンデンサC1が放電されるにつれて、FET1のドレイン端子−ソース端子間の電圧は減少する(図2(A)(c))。FET1のドレイン端子−ソース端子間の電圧がゼロボルトを下回ると、トランスT1の1次巻線P1に流れていた電流は、ダイオードD1を介して平滑コンデンサC3に回生される(図2(B)(TS4))。この状態で、FET1へのゲート駆動信号DRV−LがHigh状態になり、期間TS1に戻ると、FET1がオン状態となり、FET1のゼロ電圧スイッチングが実現できる。
続いて、トランスT1の2次側出力電圧である出力電圧Voutの制御方法について説明する。まず、本実施例におけるスイッチング電源回路100において、出力電圧Voutは、おおよそ次の式(1)で表わされる。
ここで、時間TIME1はFET1のオン時間(導通時間)、時間TIME2はFET2のオン時間(導通時間)であり、巻数比NrはトランスT1の1次巻線P1の巻数Np1と2次巻線S1の巻数Ns1との比(Np1/Ns1)である。また、入力電圧Vinは、平滑コンデンサC3の端子間に生じる電圧である。
図3(A)は、入力電圧Vin、及び時間TIME1と時間TIME2の時間比を一定としたときの、トランスT1の励磁インダクタンスLsに流れる励磁電流の電流波形を負荷別に示した図である。図3(A)において、(a)はスイッチング周波数がfaのときの励磁インダクタンスLsに流れる電流波形を、(b)はスイッチング周波数がfbのときの励磁インダクタンスLsに流れる電流波形を示し、横軸は時間、縦軸は電流値を示す。なお、スイッチング周波数fa、fbの大小関係は、fa>fbの関係にある。また、図3(A)の(a)、(b)に示す電流波形は、それぞれ重負荷、通常負荷、軽負荷の3つの負荷状態における励磁インダクタンスLsに流れる電流波形を示している。また、図3(A)の(a)、(b)に示す電流波形において、時間TIME1、即ち、前述した期間TS1のFET1がオン状態の期間では、トランスT1の励磁インダクタンスLsに流れる電流は増加している。一方、時間TIME2、即ち、前述した期間TS3のFET2がオン状態の期間では、トランスT1の励磁インダクタンスLsに流れる電流は減少している。
図3(B)は、FET1に流れる電流の波形と、電流の平均値を示した図であり、横軸は時間、縦軸は電流値を示す。図3(B)において、FET1がオン状態(期間TS1)の時間TIME1では、FET1に流れる電流は、時間の経過と共に増加している。一方、FET1がオフ状態(期間TS3)の時間TIME2では、FET1がオフ状態のため、電流が流れていない。FET1に流れる電流の平均値をIaveとすると、平均電流値Iaveは、次の式(2)のように表わされる。
したがって、ボトム電流値IbがIb<Ibminの関係を満たすためには、平均電流値IaveがIave<Iavelimitの関係を満たすよう、時間TIME1及び時間TIME2を制御すればよいことがわかる。
次に、本実施例の特徴である、平均電流値Iave、IavelimitがIave<Iavelimitを満たすように、時間TIME1及び時間TIME2を制御する方法について、図4を用いて説明する。まず、上述した式(3)より、時間TIME2と平均電流値Iavelimitの関係をグラフにした図が、図4(a)である。図4(a)の横軸は時間TIME2の時間、縦軸は平均電流値Iaveの電流値を示す。ここで、出力電圧Voutは一定に制御されていることから、時間TIME1と時間TIME2の時間比はほぼ固定される。そのため、図4(a)の色塗りされた領域であれば、平均電流値Iave、Iavelimitの大小関係は、Iave<Iavelimitを満たしていることになる。
本実施例では、デジタル制御部101は、FB端子に入力される電圧(以下、FB端子電圧ともいう)と、FB端子電圧に対する時間TIME1、TIME2から構成されるテーブルを不図示のROMに有している。そして、デジタル制御部101は、このテーブルに基づいて、FET1、FET2の制御を行う。
最後に、上述した出力電圧Voutの制御の流れを、図7を用いて説明する。図7は、出力電圧Voutの制御シーケンスを示すフローチャートであり、スイッチング電源回路100が動作すると起動され、デジタル制御部101により実行される。なお、閾値Iavecomp1、Iavecomp2の値は、前述したROMに予め記憶されているものとする。
以上説明したように、本実施例によれば、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことができる。
本実施例では、デジタル制御部101は、出力電圧Voutの制御を以下のように行う。まず、デジタル制御部101は、出力電圧Voutが目標電圧よりも低い場合には、次の制御を行う。即ち、デジタル制御部101は、FET1のオン時間である時間TIME1、及びFET2のオン時間である時間TIME2の両方を増加させつつ、時間TIME1と時間TIME2の時間比(TIME1/TIME2)も増加させる。一方、デジタル制御部101は、出力電圧Voutが目標電圧よりも高い場合には、上述した制御とは逆の制御を行う。即ち、デジタル制御部101は、FET1のオン時間である時間TIME1、及びFET2のオン時間である時間TIME2の両方を減少させつつ、時間TIME1と時間TIME2の時間比(TIME1/TIME2)も減少させる。これにより、デジタル制御部101は、出力電圧Voutを一定の電圧に維持するように制御する。
デジタル制御部101による時間TIME1及び時間TIME2の制御の詳細について、図8を用いて説明する。図8は、デジタル制御部101のFB端子電圧に対応した時間TIME1と時間TIME2のテーブルの一例を示した表である。図8には、3つのテーブル、TableA、TableB、TableCが示され、それぞれ、平均電流値IaveがIave<Iavecomp1、Iavecomp1≦Iave<Iavecomp2、Iavecomp2≦Iaveの場合に使用される。なお、図8の各テーブルの構成は、実施例1の図5と同様であり、ここでの説明は省略する。
以上説明したように、本実施例によれば、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことができる。
図10(a)、(b)は、本実施例における、平均電流値Iaveが、Iave<Iavelimitを満たすように時間TIME2を制御する方法を説明する図である。図10(a)は目標電圧が24Vのときの制御を説明する図であり、図10(b)は、目標電圧が5Vのときの制御を説明する図である。図10(a)、(b)の横軸は時間TIME2の時間、縦軸は平均電流値Iaveの電流値を示す。本実施例でも、実施例1と同様に、平均電流値IaveについてIave<Iavelimitの関係を満たすための制御は、出力電圧Voutを一定にするための制御に比べて、分解能を粗くして、段階的に行う。また、実施例1と同様に、目標電圧が5Vの場合は、目標電圧が24Vの場合に比べて、平均電流値IaveがIave<Iavelimitを満たすための制御の分解能を細かく設定している。更に、目標電圧が5Vの場合は、目標電圧が24Vの場合と比べて、平均電流値IaveがIavelimitに近い値で制御されるよう、平均電流値Iaveの閾値(Iavecomp1等)を設定している。
デジタル制御部101による時間TIME1及び時間TIME2の制御の詳細について、図11を用いて説明する。図11は、デジタル制御部101のFB端子電圧に対応した時間TIME1と時間TIME2のテーブルの一例を示した表である。図11には、3つのテーブル、TableA、TableB、TableCが示され、それぞれ、平均電流値IaveがIave<Iavecomp1、Iavecomp1≦Iave<Iavecomp2、Iavecomp2≦Iaveの場合に使用される。なお、図11の各テーブルの構成は、実施例1の図5と同様であり、ここでの説明は省略する。
以上説明したように、本実施例によれば、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことができる。
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図13に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ500は、静電潜像が形成される像担持体としての感光ドラム511、感光ドラム511を一様に帯電する帯電部517(帯電手段)、感光ドラム511に形成された静電潜像をトナーで現像する現像部512(現像手段)を備えている。そして、感光ドラム511に現像されたトナー像をカセット516から供給された記録材としてのシート(不図示)に転写部518(転写手段)によって転写して、シートに転写されたトナー像を定着器514で定着してトレイ515に排出する。この感光ドラム511、帯電部517、現像部512、転写部518が画像形成部である。また、レーザビームプリンタ500は、実施例1、2で説明した電源装置550を備えている。なお、実施例1〜3の電源装置550を適用可能な画像形成装置は、図13に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム511上のトナー像を中間転写ベルトに転写する1次転写部と、中間転写ベルト上のトナー像をシートに転写する2次転写部を備える画像形成装置であってもよい。
FET1 電界効果トランジスタ1
FET2 電界効果トランジスタ2
T1 トランスT1
101 デジタル制御部
119 電流検出部
Claims (17)
- 1次巻線と2次巻線を有するトランスと、前記1次巻線と直列接続された第1のスイッチ手段と、前記1次巻線と並列に接続された、第1のコンデンサと第2のスイッチ手段が直列に接続された回路と、前記第1のスイッチ手段及び前記第2のスイッチ手段の導通を制御する制御手段と、を備え、
前記第1のスイッチ手段と前記第2のスイッチ手段とを交互に導通することにより、前記トランスの2次側に出力電圧が生成される電源装置であって、
前記第1のスイッチ手段に流れる電流を検出する第1の検出手段を備え、
前記制御手段は、前記第1の検出手段が検出した電流値が、前記第1のスイッチ手段及び前記第2のスイッチ手段の導通時間に応じた第1の閾値を超えないように、前記第1のスイッチ手段及び前記第2のスイッチ手段の導通を制御することを特徴とする電源装置。 - 前記第1の検出手段は、前記第1のスイッチ手段に流れる電流の平均電流値を検出することを特徴とする請求項1に記載の電源装置。
- 前記第1のスイッチ手段と並列に接続された第2のコンデンサを備え、
前記第1の閾値は、前記第2のスイッチ手段を遮断したときに、前記第2のコンデンサに充電された電荷を放電するために流しておく前記トランスの励磁電流の電流値に基づいて算出されることを特徴とする請求項2に記載の電源装置。 - 複数の前記第1の閾値と、前記複数の前記第1の閾値の各々に対応する第2の閾値と、を有し、
前記第2の閾値は、対応する前記第1の閾値よりも小さい閾値であり、
前記制御手段は、前記平均電流値が前記第2の閾値を超えた場合には、前記第1のスイッチ手段の導通時間と前記第2のスイッチ手段の導通時間の比率を一定に保ちつつ、前記平均電流値が前記第2の閾値を超えない場合よりも、前記第1のスイッチ手段と前記第2のスイッチ手段の導通時間を長くすることを特徴とする請求項3に記載の電源装置。 - 前記出力電圧と目標電圧とを比較する比較手段を備え、
前記制御手段は、前記比較手段の比較結果に基づいて、前記第1のスイッチ手段及び前記第2のスイッチ手段を導通する時間を制御することを特徴とする請求項4に記載の電源装置。 - 前記制御手段は、前記比較結果に応じて、前記第1のスイッチ手段の導通時間を可変し、前記第2のスイッチ手段の導通時間は所定の時間とすることを特徴とする請求項5に記載の電源装置。
- 前記制御手段は、前記比較結果に応じて、前記第1のスイッチ手段及び前記第2のスイッチ手段の導通時間を可変することを特徴とする請求項5 に記載の電源装置。
- 前記トランスの1次側の入力電圧を検出する第2の検出手段を備え、
前記制御手段は、前記第2の検出手段により前記入力電圧が変動したことを検出した場合には、前記入力電圧が変動した比率に反比例した比率に基づいて、前記第1のスイッチ手段の導通時間を制御することを特徴とする請求項6又は請求項7に記載の電源装置。 - 前記制御手段は、前記平均電流値が前記複数の第1の閾値のうちの最も大きい第1の閾値を超えた場合には、前記第1のスイッチ手段及び前記第2のスイッチ手段を遮断することを特徴とする請求項5から請求項8のいずれか1項に記載の電源装置。
- 前記第1のスイッチ手段と前記第2のスイッチ手段とが交互に導通、遮断するスイッチング状態と、前記第1のスイッチ手段及び前記第2のスイッチ手段が遮断状態で保持される停止状態と、を繰り返す間欠動作状態と、前記第1のスイッチ手段と前記第2のスイッチ手段とが交互に導通、遮断し続ける連続動作状態と、を有し、
前記制御手段は、前記第1の検出手段が検出した前記平均電流値に応じて、前記間欠動作状態、又は前記連続動作状態となるように、前記第1のスイッチ手段及び前記第2のスイッチ手段を制御することを特徴とする請求項5から請求項9のいずれか1項に記載の電源装置。 - 前記目標電圧は、第1の目標電圧と、前記第1の目標電圧よりも低い第2の目標電圧と、を含み、
前記出力電圧を、前記第1の目標電圧又は前記第2の目標電圧に切り替える切替手段を備え、
前記制御手段は、前記切替手段により切り替えられた前記第1の目標電圧又は前記第2の目標電圧に応じて、前記第1のスイッチ手段及び前記第2のスイッチ手段の導通時間を制御することを特徴とする請求項10に記載の電源装置。 - 前記第1の閾値及び前記第2の閾値は、前記第1の目標電圧及び前記第2の目標電圧に対応して設けられ、
前記第1の目標電圧での前記第1の閾値と前記第1の閾値に対応する前記第2の閾値との差は、前記第2の目標電圧での前記第1の閾値と前記第1の閾値に対応する前記第2の閾値との差より大きいことを特徴とする請求項11に記載の電源装置。 - 前記制御手段は、前記出力電圧が前記第1の目標電圧の場合には、前記第1の検出手段が検出した前記平均電流値が、前記複数の第2の閾値のうち、最も小さい第2の閾値を下回った場合には、前記間欠動作状態となるように、前記第1のスイッチ手段及び前記第2のスイッチ手段を制御することを特徴とする請求項12に記載の電源装置。
- 前記制御手段は、前記出力電圧が前記第2の目標電圧の場合には、前記第1の検出手段が検出した前記平均電流値が、前記複数の第2の閾値のうち、所定の第2の閾値を下回った場合には、前記間欠動作状態となるように、前記第1のスイッチ手段及び前記第2のスイッチ手段を制御することを特徴とする請求項12に記載の電源装置。
- 前記制御手段は、前記比較手段の比較結果が所定の値よりも大きい場合には、前記連続動作状態となるように、前記第1のスイッチ手段及び前記第2のスイッチ手段を制御することを特徴とする請求項13又は請求項14に記載の電源装置。
- 記録材に画像形成を行う画像形成手段と、
請求項1から請求項15のいずれか1項に記載の電源装置と、
を備えることを特徴とする画像形成装置。 - 記録材に画像形成を行う画像形成手段と、
前記画像形成手段を制御するコントローラと、
を備えた画像形成装置であって
請求項11に記載の電源装置を備え、
前記コントローラは、前記画像形成装置の負荷の状態に基づいて、前記切替手段に前記第1の目標電圧又は前記第2の目標電圧を指示する信号を出力することを特徴とする画像形成装置。
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