JP6675867B2 - スイッチング電源装置 - Google Patents

Description

本発明は、入力する直流電圧の直流電力をＦＥＴにより所定の出力電圧の直流電力に変換するスイッチング電源装置に関する。

従来、入力する直流電圧の直流電力を変換して所定の出力電圧の直流電力を得るに際しては、図４に示すようなスイッチング電源装置が用いられている。同図は、直流入力電圧を所定の直流電圧に降圧する降圧型チョッパの回路構成を例示してある。

図４において、直流入力電圧Ｖｉは、その脈流分をキャパシタＣ１により平滑化されて例えばＰチャネルのＦＥＴＱ１に印加される。このＦＥＴＱ１は、制御回路５０からの制御信号ａを受けてオン・オフを繰り返し、直流入力電圧Ｖｉをチョッピングする。このＦＥＴＱ１がオンのときにリアクトルＬに蓄えられるエネルギが、ＦＥＴＱ１のオフのときにダイオードＤ１を通して放出され、かつリアクトルＬと共に平滑フィルタを構成するキャパシタＣ２によって平滑化されて、その直流出力電圧Ｖｏが負荷（図示せず）に供給される。

制御回路５０からは、デューテイパルスからなる制御信号ａが出力される。すなわち、制御信号ａは、出力電圧Ｖｏの低下に応じてパルス幅が大きくなり、かつ出力電圧Ｖｏの上昇に応じてパルス幅が小さくなるよう調整され、この制御信号ａにより、直流出力電圧Ｖｏがフィードバック制御される。その結果、直流出力電圧Ｖｏは、入力直流電圧Ｖｉの変動にかかわらず一定値になるよう制御される。

このスイッチング電源装置では、従来から電力変換効率を向上させるために、ＦＥＴＱ１のスイッチング速度を速めてスイッチング損失を低減することが要求されている。このため、ＦＥＴＱ１のゲート抵抗Ｒ１をオーバードライブやアンダードライブが生じない適切な定数に設定し、かつ、このゲート抵抗Ｒ１の抵抗値ｒ１とＦＥＴＱ１のゲート・ソース間抵抗Ｒ５の抵抗値ｒ５との比ｒ５／ｒ１をできる限り小さくして、ＦＥＴＱ１がオフするのに要する時間を短縮化することが知られている。

しかし、上記の電力変換効率を改善する方法では、スイッチング速度を速めるのには限界がある。すなわち、抵抗比ｒ５／ｒ１を小さすぎて設定してもＦＥＴＱ１のオン抵抗が高くなってスイッチング損失が大きくなる。逆に大きすぎて設定してもそのゲートに多く電荷が蓄積されるため、すぐには完全にオフとならないで、ドレイン電流ＩＤが流れ続ける結果、ＦＥＴＱ１が実際にオフするタイミングが遅れがちとなる。この場合、図５（ａ）、（ｂ）のγ期間のように、ＦＥＴＱ１のドレイン・ソース間電圧ＶＤＳとドレイン電流ＩＤとがゼロクロスしないで重なり、スイッチング損失が発生し、電力変換効率を十分に向上することができない。なお、図５（ｃ）のε期間のように、ＦＥＴＱ１のオフ時にはそのゲート・ソース間電圧ＶＧＳは０Ｖである。

また、例えばＭＯＳ−ＦＥＴのような寄生ダイオードを有するＦＥＴを使用したスイッチング電源装置の同期整流用途などでは、寄生ダイオードの順方向に対して逆電流（貫通電流）が流れるのを阻止するために、逆回復時間（Ｔｒｒ）が高速であることが要求され、ＦＥＴをオン・オフするタイミングが重要となる。従来から、この一例として、ドライブ回路の駆動により、ＭＯＳ−ＦＥＴのオフタイミングを最適に制御して、電力変換効率を向上させるスイッチング電源回路が知られている（例えば、特許文献１）。

特開２０１１−７２１６０号公報

ところで、上記ＦＥＴのスイッチング速度を速くしてスイッチング損失を低減させ電力変換効率を向上させるためや、ＦＥＴのオフ時の逆回復時間（Ｔｒｒ）などに起因するノイズを十分に低減させるため等に、ドライブ回路の駆動により方形波の電圧を負側にずらして負電圧を含むように動作させる負電圧生成回路を設けて、ＭＯＳ−ＦＥＴのゲート電圧に負電圧を印加させてＭＯＳ−ＦＥＴをオフさせることが想定される。この負電圧生成回路は、例えばツェナーダイオードＺＤ１とキャパシタＣ５とを並列に接続して構成される。

この場合、装置の動作上、キャパシタＣ５の容量＞＞ＭＯＳ−ＦＥＴの入力容量Ｃｉｓｓ（Ｃｇｓ）にする必要があり、ＭＯＳ−ＦＥＴがオンのとき、ＭＯＳ−ＦＥＴの入力容量Ｃｉｓｓは、ほぼ電源電圧まで充電される。このとき、キャパシタＣ５はほとんど充電されない結果、ＭＯＳ−ＦＥＴがオフのとき、ゲート・ソース間に負電圧がほとんど印加されない。そうすると、負電圧生成回路が十分に働かず、その目的とするスイッチング損失を低減させることや電力変換効率の向上、ノイズによる誤動作防止を図るのが困難となる。

また、単にスイッチング速度の速いＦＥＴを使用しても、電力変換効率は向上するが、ノイズが発生しやすいという問題がある。したがって、装置上で負電圧生成回路を十分に働かせてＦＥＴのオフのスイッチング速度をより速めさせる技術の実現が要請される。

さらに、スイッチング電源装置の起動時においてＭＯＳ−ＦＥＴのゲート電圧の立ち上がりが急峻であると、寄生ダイオードの接合容量と回路配線によるＬＣ共振によって誤動作が発生する場合があるという問題があった。

本発明は、前記の問題点を解決して、簡単な構成で、ＦＥＴのスイッチング速度を速めてスイッチング損失を低減させ電力変換効率を向上させることが可能で、また、スイッチング電源起動時に、ＦＥＴのゲート電圧の立ち上がりを緩やかにして誤動作を防止することが可能なスイッチング電源装置を提供することを目的としている。

上記目的を達成するために、本発明の一構成に係るスイッチング電源装置は、入力する直流電圧の直流電力を、ドライブ回路の駆動によってＦＥＴをオン・オフ制御することにより、所定電圧の直流電力に変換して出力するものである。
前記ドライブ回路は、
前記ＦＥＴの直流入力側と制御極との間に接続されたＦＥＴ動作用スイッチング素子と、ＦＥＴ動作用スイッチング素子の制御極とＦＥＴの出力側との間に接続された第１のキャパシタおよび第１の抵抗とを有し、ＦＥＴがオフし始めたとき、前記出力側の電圧降下に応動してＦＥＴ動作用スイッチング素子の制御極に第１のキャパシタの充電電流を流すことにより、ＦＥＴ動作用スイッチング素子をオンしてＦＥＴを急速にスイッチオフさせる急速オフ制御回路と、
前記ＦＥＴ動作用スイッチング素子のオン時に、ＦＥＴの制御極に負電圧を印加させてＦＥＴのスイッチオフの速度を速めるように、ＦＥＴの制御極の電圧を負側にずらして負電圧を含ませるよう動作する負電圧生成回路と、前記負電圧生成回路とＦＥＴの制御極の間に配置されて、ＦＥＴの寄生ダイオードの影響を受けないように前記負電圧生成回路を動作させ、前記負電圧を含む電圧をＦＥＴの制御極に印加させる保護回路とを備えている。ここで、ＦＥＴとは、ＭＯＳ−ＦＥＴ、ＦＥＴを一部有するＩＧＢＴ素子などを含むスイッチング素子をいう。

この構成によれば、急速オフ制御回路により、ＦＥＴがオフし始めて、その出力側の電位が直流入力側の電位に対し僅かに低下したときに、直流入力側からＦＥＴ動作用スイッチング素子の制御極を通じて充電電流が流れて第１のキャパシタが充電されて、ＦＥＴ動作用スイッチング素子が瞬間的にオンしてＦＥＴを急速にオフさせる。これとともに、負電圧生成回路により、ＦＥＴ動作用スイッチング素子のオン時に、ＦＥＴの制御極の電圧を負側にずらして負電圧を含ませるよう、つまり負側に引くように動作してスイッチオフのスイッチング速度を速めるようにしている。このとき、保護回路により、ＦＥＴの寄生ダイオードの影響を受けないように負電圧生成回路を十分に動作させ、負電圧を含む電圧をＦＥＴの制御極に印加させる。したがって、ＦＥＴは即座にオフされるため、可及的にオフのスイッチング速度を速めてスイッチング損失を低減させ電力変換効率の向上を確保することができる。

本発明では、前記ＦＥＴはＭＯＳ−ＦＥＴであり、前記保護回路は、ＭＯＳ−ＦＥＴのゲート・ソース間に設けられて、ダイオードと、並列接続された第２の抵抗および第２のキャパシタとが直列接続されて構成され、ＭＯＳ−ＦＥＴのゲート電圧の立ち上げを緩やかにするように、保護回路の第２の抵抗および第２のキャパシタの時定数を大きくすることが好ましい。この場合、簡単な構成で、スイッチング電源装置の起動時のサージ電圧入力時に、ＭＯＳ−ＦＥＴのゲート電圧の立ち上がりを緩やかにして、寄生ダイオードの接合容量と回路配線によるＬＣ共振の発生を抑えて、ノイズの発生を抑制し、誤動作を防止することができる。

好ましくは、前記急速オフ制御回路は、前記第１のキャパシタおよび第１の抵抗を含むスナバ回路を有する。したがって、ＦＥＴに印加される耐圧を低減させることができる。

また、好ましくは、前記スイッチング電源回路は降圧型チョッパを構成する。この場合、降圧型チョッパについて、可及的にＦＥＴのスイッチング速度を速めてスイッチング損失を低減させ電力変換効率を向上させることができる。

本発明は、急速オフ制御回路によりＦＥＴを急速にスイッチオフさせるとともに、負電圧生成回路により当該スイッチオフのスイッチング速度をより速め、かつ保護回路によりＦＥＴの寄生ダイオードの影響を受けないように負電圧生成回路を動作させるので、可及的にスイッチング損失を低減させて電力変換効率の向上を確保することができる。

本発明の一実施形態に係るスイッチング電源回路を示す回路構成図である。 図１のスイッチング電源回路の動作を示すタイムチャートである。 同上の直流入力電圧と電力変換効率との関係を示す特性図である。 従来のスイッチング電源回路の一例を示す回路構成図である。 従来におけるスイッチング電源回路の動作を示すタイムチャートである。

以下、本発明の実施形態を図面にしたがって説明する。図１は本発明に係るスイッチング電源装置における回路構成図である。同図において、図４と同様に、ＦＥＴＱ１がオンのときにリアクトルＬに蓄えられたエネルギをダイオードＤ１を通じて出力する降圧型チョッパであり、これと同一若しくは同等のものには同一の符号を付してある。図４と相違する点はスイッチング電源装置を駆動するドライブ回路１０を付設した構成にある。このドライブ回路１０は、急速オフ制御回路３、負電圧生成回路５および保護回路７を備えており、制御部２０により制御される。

急速オフ制御回路３は、ＦＥＴＱ１のソース（直流入力側）Ｓとゲート（制御極）Ｇとの間に接続されたＦＥＴ動作用スイッチング素子であるバイポーラトランジスタＱ２と、このトランジスタＱ２のエミッタ（直流入力側）Ｅとベース（制御極）Ｂとの間に接続されたダイオードＤ２および抵抗Ｒ２の並列回路と、トランジスタＱ２のベースＢとＦＥＴＱ１のドレイン（出力側）Ｄとの間に接続されたキャパシタ（第１のキャパシタ）Ｃ４および抵抗（第１の抵抗）Ｒ４とを備えており、トランジスタＱ２のオンによりＦＥＴＱ１を急速にスイッチオフさせる。

ＦＥＴＱ１は、例えばＰチャネルのＭＯＳ−ＦＥＴであり、バイポーラトランジスタＱ２は、例えばＰＮＰ型のトランジスタである。また、前記ダイオードＤ２、抵抗Ｒ２、キャパシタＣ４および抵抗Ｒ４はスナバ回路を構成する。このスナバ回路は、ノイズを吸収しながらエネルギ損失が大きくならないような素子で形成される。さらに、入力電圧Ｖｉが高い場合、キャパシタＣ４に充電された電圧が、ＦＥＴＱ１のオン時にトランジスタＱ２のエミッタ・ベース間を逆バイアスするので、この場合、このエミッタ・ベース間電圧の定格をオーバーするおそれがある。このため、ダイオードＤ２によって、その順電圧降下によりトランジスタＱ２のベース・エミッタ間に、定格をオーバーするような逆バイアスがかからないようにしてある。

負電圧生成回路５は、ＦＥＴＱ１を急速にスイッチオフさせるトランジスタＱ２のオン時に、ＦＥＴＱ１のゲート（制御極）Ｇに負電圧を印加させてＦＥＴＱ１のスイッチオフの速度を速めるように、ＦＥＴＱ１のベース電圧を負側にずらして負電圧を含ませる、つまり負側に引くように動作してスイッチオフのスイッチング速度を速めるものである。負電圧生成回路６は、例えば、ツェナーダイオードＺＤ１およびキャパシタＣ５が並列に接続されてなり、抵抗Ｒ１を介して制御信号ａを出力する制御部２０と、ＦＥＴＱ１のゲートＧとの間に配置されている。

保護回路７は、ＦＥＴＱ１の寄生ダイオードの影響を受けないように負電圧生成回路５を動作させ、前記負電圧を含む電圧をＦＥＴＱ１のゲートＧに印加させる。保護回路７は、例えば、ダイオードＤ３と、並列接続された抵抗（第２の抵抗）Ｒ３およびキャパシタ（第２のキャパシタ）Ｃ３とが直列接続されて構成され、ＦＥＴＱ１のゲートＧとソース（直流入力側）Ｓとの間に配置されている。

この抵抗Ｒ３は、トランジスタＱ１のオン時に、負電圧生成回路５のキャパシタＣ５がツェナーダイオードＺＤ１のツェナー電圧まで充電されるように、ＦＥＴＱ１のソースＳとゲートＧとの間に接続されている。

つぎに、図１のスイッチング電源装置の動作について、図２を参照しながら説明する。

図１の制御部２０は、直流出力電圧Ｖｏを検知して、一定周期で発生するデューテイパルスのパルス幅が直流出力電圧Ｖｏの変動に応じて変化する制御信号ａを出力する。ＦＥＴＱ１は、制御信号ａをゲートＧに受けてオン・オフを繰り返し、図２（ａ）のように、ドレイン・ソース間電位ＶＤＳを矩形状（方形波）に変化させる。

図１のＭＯＳ−ＦＥＴＱ１はＰチャネルであり、制御信号ａがローレベルのときにオンして、図２（ａ）の期間αに、ドレイン・ソース間電位ＶＤＳがオン電圧となって、ドレイン側（出力側）に図２（ｂ）の期間αに、オン電流のドレイン電流ＩＤが流れる。また、このトランジスタＱ１のオン時には、図２（ｃ）のゲート・ソース間電位ＶＧＳもオン電圧（図では下側が正）を示す。このとき、キャパシタＣ５もＶＣ５の方向に充電されている。

制御信号ａがハイレベルに立ち上がるとＦＥＴＱ１がオフし始めてオフとなるとき、図２（ａ）の電位ＶＤＳがオフ電圧の入力電圧Ｖｉとなって、図２（ｂ）のドレイン電流ＩＤがオフ電流の０Ａ、ＦＥＴＱ１の出力電圧ＶＤもオフ電圧の０Ｖを示す。

ＦＥＴＱ１がオフし始めるとき、急速オフ回路３のキャパシタＣ４にかかる電圧はまだ０Ｖである。つづいて、ＦＥＴＱ１のドレイン側（出力側）の電圧の電位がソース側（直流入力側）の電位よりも僅かなＶ値だけ低下した瞬間にキャパシタＣ４に、電流が流れて充電される。この充電電流がトランジスタＱ２のベースＢおよび抵抗Ｒ２を流れることによって、トランジスタＱ２がオンする。このとき、充電電流は抵抗Ｒ４によって適当なレベルに抑制される。

また、急速オフ回路３のダイオードＤ２、抵抗Ｒ２、キャパシタＣ４および抵抗Ｒ４はスナバ回路を構成しているので、ＦＥＴＱ１のドレイン・ソース間に印加されるＶＤＳの耐圧を低減することができる。

このトランジスタＱ２のオン時に、キャパシタＣ５にかかる電圧ＶＣ５によりＦＥＴＱ１の電位ＶＧＳは逆バイアスされることにより、図２（ｃ）のオフし始める期間βにおいて、急速にスイッチオフされるとともに、そのゲートＧに蓄積された電荷が急速に放電され、オフ電圧の０Ｖよりもさらに負側に引かれて、電位ＶＧＳは−ｔＶの負電圧となる。こうして、ＦＥＴＱ１がオフし始めるときに、ＦＥＴＱ１のゲート電圧が負側に引かれることによってＦＥＴＱ１のスイッチオフのスイッチング速度を速めることができる。

保護回路７は、ＦＥＴＱ１の寄生ダイオードの影響を受けることなく、負電圧生成回路５を十分に動作させて、ＦＥＴＱ１のゲート電圧が確実に負側に引かれることが可能となる。

トランジスタＱ２がオンし始めた後、オン時にはキャパシタＣ４にかかる電圧が上昇するので、トランジスタＱ２は次第にオフされる。また、ＦＥＴＱ１のオン時に、キャパシタＣ４に充電された電荷は、ダイオードＤ２と抵抗Ｒ２、ＦＥＴＱ１、抵抗Ｒ４、キャパシタＣ４のループで放電されて、次の充電に備えられる。

従来では、上述のとおり、ＦＥＴＱ１のドレイン・ソース間電圧ＶＤＳとドレイン電流ＩＤとがゼロクロスしないで重なるなどして、スイッチング損失が発生する。これに対し、本発明では、急速オフ制御回路３により、ＦＥＴＱ１がスイッチオフし始めたとき、ドレイン側（出力側）の電位がソース側（直流入力側）の電位よりも僅かに低下した瞬間にキャパシタＣ４に充電電流が瞬間的に流れて、トランジスタＱ２がオンして、ＦＥＴＱ１が逆バイアスされ、ＦＥＴＱ１を急速にスイッチオフさせてスイッチング速度が速められる。さらに、負電圧生成回路５により、ＦＥＴＱ１のベース電圧が負電圧に引かれて、よりスイッチング速度が速められる。その結果、ＦＥＴＱ１がオフし始めてドレイン・ソース間電圧ＶＤＳが上昇（出力側の電位が下降）し始めた瞬間に、ドレイン電流ＩＤがゼロレベルに低下して、図２（ａ）、（ｂ）のように、ＩＤ、ＶＤＳはともに垂直状に変化してゼロクロスする。したがって、スイッチング損失を低減することができる。そして、保護回路７は、ＦＥＴＱ１の寄生ダイオードの影響を受けることなく、負電圧生成回路５を確実に動作させることができる。

こうして、本発明では、急速オフ制御回路３、負電圧生成回路５および保護回路７が相俟って、ＦＥＴＱ１がオフし始めるとき、ＦＥＴＱ１のドレイン・ソース間電圧ＶＤＳとドレイン電流ＩＤとは、重なりが極めて少なくなるので、スイッチング損失が可及的に小さくなる。

図３の直流入力電圧（横軸）に対する電力変換効率（たて軸）の特性図から明らかなように、本発明は、従来に比べて、入力電圧の増加に対する電力変換効率の下がり方が緩やかであり、全体として電力変換効率がかなり高くなっている。

これにより、本発明は、ドライブ回路の駆動によりＦＥＴＱ１がオフし始めて出力側の電位が直流入力側の電位に対し僅かに低下したときに、直流入力側からトランジスタＱ２の制御極を通じて充電電流が流れてキャパシタが充電されて、トランジスタＱ１が瞬間的にオンしてＦＥＴＱ１を急速にスイッチオフさせる。これとともに、トランジスタＱ２のオン時に、ＦＥＴＱ１の制御極の電圧を負側にずらして負電圧を含ませるよう、つまり負側に引くように動作してスイッチオフのスイッチング速度を速めるようにしている。したがって、ＦＥＴＱ１は即座にスイッチオフされるため、可及的にスイッチオフのスイッチング速度を速めてスイッチング損失を低減させ電力変換効率の向上を確保することができる。

また、保護回路７の抵抗Ｒ３およびキャパシタＣ３の時定数を大きくすることにより、スイッチング電源装置の起動直後のＦＥＴＱ１のゲート電圧の立ち上げをより緩やかにすることができる。そうすると、ＦＥＴＱ１のオンへの移行が緩やかになり、寄生ダイオードの接合容量と回路電線のＬ成分とによるＬＣ共振を抑えて、ノイズの発生を抑制し、誤動作を防止することができる。

抵抗Ｒ３、キャパシタＣ３の時定数が大きく、通常運転時もゲートの立ち上がりが緩やかになると、ＦＥＴＱ１が十分オンしなくなり、オン抵抗も大きくなるので、ダイオードＤ３により、通常運転時はキャパシタＣ３の放電を抑えている。つまり、保護回路７は起動時のみ、ＦＥＴＱ１のゲート電圧を緩やかに立ち上げるように動作する。通常動作時には、直列接続されたダイオードＤ３および抵抗Ｒ３の回路として動作する。

なお、この実施形態では、ＦＥＴにＭＯＳ−ＦＥＴを使用しているが、ＦＥＴを一部有するＩＧＢＴ素子などを使用してもよい。

以上のとおり図面を参照しながら好適な実施形態を説明したが、当業者であれば、本件明細書を見て、自明な範囲内で種々の変更および修正を容易に想定するであろう。したがって、そのような変更および修正は、添付の請求の範囲から定まる本発明の範囲内のものと解釈される。

３：急速オフ制御回路
５：負電圧生成回路
７：保護回路
１０：ドライブ回路
２０：制御部
Ｑ１：ＦＥＴ
Ｑ２：ＦＥＴ動作用スイッチング素子
Ｃ３：第２のキャパシタ。
Ｃ４：第１のキャパシタ。
Ｒ３：第２の抵抗
Ｒ４：第１の抵抗

Claims (4)

1. 入力する直流電圧の直流電力を、ドライブ回路の駆動によってＦＥＴをオン・オフ制御することにより、所定の出力電圧の直流電力に変換して出力するスイッチング電源装置であって、
   前記ドライブ回路は、
   前記ＦＥＴの直流入力側と制御極との間に接続されたＦＥＴ動作用スイッチング素子と、ＦＥＴ動作用スイッチング素子の制御極とＦＥＴの出力側との間に接続された第１のキャパシタおよび第１の抵抗とを有し、ＦＥＴがオフし始めたとき、前記出力側の電圧降下に応動してＦＥＴ動作用スイッチング素子の制御極に第１のキャパシタの充電電流を流すことにより、ＦＥＴ動作用スイッチング素子をオンしてＦＥＴを急速にスイッチオフさせる急速オフ制御回路と、前記ＦＥＴ動作用スイッチング素子のオン時に、ＦＥＴの制御極に負電圧を印加させて前記急速オフ制御回路により急速にスイッチオフさせたＦＥＴのスイッチオフの速度をさらに速めるように、ＦＥＴの制御極の電圧を負側にずらして負電圧を含ませるよう動作する負電圧生成回路と、
   前記負電圧生成回路とＦＥＴの制御極の間に配置されて、ＦＥＴの寄生ダイオードの影響を受けないように前記負電圧生成回路を動作させ、前記負電圧を含む電圧をＦＥＴの制御極に印加させる保護回路と、
   を備えた、スイッチング電源回路。
2. 請求項１において、
   前記ＦＥＴはＭＯＳ−ＦＥＴであり、前記保護回路は、ＭＯＳ−ＦＥＴのゲート・ソース間に設けられて、ダイオードと、並列接続された第２の抵抗および第２のキャパシタとが直列接続されて構成され、ＭＯＳ−ＦＥＴのゲート電圧の立ち上げを緩やかにするように、保護回路の第２の抵抗および第２のキャパシタの時定数を大きくしたものである、スイッチング電源回路。
3. 請求項１において、
   前記急速オフ制御回路は、前記第１のキャパシタおよび第１の抵抗を含むスナバ回路を有する、スイッチング電源回路。
4. 請求項１において、
   前記スイッチング電源回路が降圧型チョッパを構成する、スイッチング電源回路。
   

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