JP6670703B2 - Function reliability check circuit for built-in IC - Google Patents

Description

本発明は、内部回路に任意の機能を有する回路の良否を自己検査するBIST回路に故障予知機能を追加した故障予知BIST(Failure Prediction BIST)を備える半導体集積回路装置に関する。   The present invention relates to a semiconductor integrated circuit device provided with a failure prediction BIST (Failure Prediction BIST) in which a failure prediction function is added to a BIST circuit that self-tests a circuit having an arbitrary function in an internal circuit.

車載用途など高信頼性が要求される半導体集積回路装置には、フェールセーフ機能やフォルトトレランス機能を備えているが、これらは半導体集積回路装置が故障してから安全性を確保するための処置を行なう。半導体集積回路装置が故障してから安全性の確保を行なうと、半導体集積回路装置を搭載している制御装置を停止するなどの動作停止期間が必要となり、その期間はシステムとして機能しなくなる。   Semiconductor integrated circuit devices that require high reliability, such as in-vehicle applications, have a fail-safe function and a fault-tolerance function, but these measures must be taken to ensure safety after the semiconductor integrated circuit device fails. Do. If safety is ensured after the failure of the semiconductor integrated circuit device, an operation stop period such as stopping a control device mounted with the semiconductor integrated circuit device is required, and the system does not function during that period.

そこで半導体集積回路装置を定期的にテストと故障予知を実施し、半導体集積回路装置の故障前の段階で半導体集積回路装置を交換するなどの処置を実施することで、故障による制御装置の動作停止期間をなくす。   Therefore, by periodically testing and predicting the failure of the semiconductor integrated circuit device, and by taking measures such as replacing the semiconductor integrated circuit device before the failure of the semiconductor integrated circuit device, the operation of the control device due to the failure is stopped. Eliminate periods.

本発明は半導体集積回路装置の内部に任意の機能を有する回路の良否を自己検査するBIST回路に故障予知検査機能を追加する事で故障予知を実現させる。   The present invention realizes failure prediction by adding a failure prediction inspection function to a BIST circuit that self-inspects a circuit having an arbitrary function inside a semiconductor integrated circuit device.

図２に従来の任意の機能を有する回路の良否を自己検査するBIST回路の構成の例を示す。図２に示す任意の機能を有する回路の良否を自己検査するBIST回路１は任意の機能を有する回路をテストするためのテストパタン発生部２、テスト結果を格納し任意の機能を有する回路が正常動作しているか故障しているかの判定を行なうテスト結果比較回路３を具備する。   FIG. 2 shows an example of a configuration of a conventional BIST circuit for self-checking the quality of a circuit having an arbitrary function. A BIST circuit 1 shown in FIG. 2 for self-checking the quality of a circuit having an arbitrary function is provided by a test pattern generator 2 for testing a circuit having an arbitrary function, and a circuit storing a test result and having a normal function. It has a test result comparison circuit 3 for determining whether it is operating or has failed.

テストパタン発生部２は実際に任意の機能を有する回路をテストするためのテストパタンを発生させるテストパタン発生回路４、システム入力を遮断してテストパタン発生回路４で生成させたテストパタンを任意の機能を有する回路の伝達させるためのセレクタ回路５を具備する。   The test pattern generation unit 2 generates a test pattern for actually testing a circuit having an arbitrary function. The test pattern generation unit 2 cuts off a system input and generates a test pattern generated by the test pattern generation circuit 4. A selector circuit 5 for transmitting a circuit having a function is provided.

任意の機能を有する回路の良否を自己検査するBIST回路を用いたテスト方法は、テストパタン発生回路４で生成したテストパタンをセレクタ回路５を経由して任意の機能を有する回路に送り、任意の機能を有する回路をテストする。   A test method using a BIST circuit that self-checks the quality of a circuit having an arbitrary function is performed by sending a test pattern generated by a test pattern generation circuit 4 to a circuit having an arbitrary function via a selector circuit 5 and transmitting the test pattern to a circuit having an arbitrary function. Test functional circuits.

テスト結果は、任意の機能を有する回路からテスト結果比較回路３に送られ、テストパタン発生回路４で生成した期待値と比較する。その比較結果を用いて任意の機能を有する回路が正常動作しているか故障しているかを判断する。   The test result is sent from a circuit having an arbitrary function to the test result comparison circuit 3, and is compared with an expected value generated by the test pattern generation circuit 4. Using the comparison result, it is determined whether a circuit having an arbitrary function is operating normally or has failed.

しかしながら、図２の従来の任意の機能を有する回路の良否を自己検査するBIST回路は、任意の機能を有する回路が正常動作しているか故障しているかしか判断できないため、任意の機能を有する回路を搭載している半導体集積回路装置が故障してから、その半導体集積回路装置を搭載している制御装置を停止し半導体集積回路装置を交換することになる。このため、半導体集積回路装置を搭載している制御装置を停止するなどの動作停止期間が必要となり、その期間は半導体集積回路装置を搭載している制御装置がシステムとして機能しなくなるという課題がある。   However, the conventional BIST circuit of FIG. 2 which self-checks the quality of a circuit having an arbitrary function can only determine whether the circuit having an arbitrary function is operating normally or has failed. After the failure of the semiconductor integrated circuit device on which the device is mounted, the control device on which the semiconductor integrated circuit device is mounted is stopped and the semiconductor integrated circuit device is replaced. For this reason, an operation stop period such as stopping the control device equipped with the semiconductor integrated circuit device is required, and there is a problem that the control device equipped with the semiconductor integrated circuit device does not function as a system during that period. .

前述の課題を解決するため、本発明では任意の機能を有する回路の良否を自己検査するBIST回路に故障予知検査機能を追加する
故障予知検査機能は、カウンタ回路を用いた回路で構成し、BIST回路で実施した任意の機能を有する回路のテストに要した時間を計測し、その計測結果とカウンタの期待値と比較し、カウンタ期待値との差異を調査する事で、任意の機能を有する回路の正常動作期間を把握する事が可能になる。 In order to solve the above-described problems, the present invention adds a failure prediction inspection function to a BIST circuit that self-inspects the quality of a circuit having an arbitrary function.The failure prediction inspection function is configured by a circuit using a counter circuit, Circuits with arbitrary functions are measured by measuring the time required for testing circuits with arbitrary functions implemented in the circuit, comparing the measurement results with the expected value of the counter, and examining the difference from the expected value of the counter. It is possible to ascertain the normal operation period of.

任意の機能を有する回路を搭載している半導体集積回路装置が自分自身で近い将来に故障する可能性がある事を発信する事により、この半導体集積回路装置を搭載した制御装置は運用計画の上で、故障する前に半導体集積回路装置の交換を実施する事が可能になる。   By reporting that a semiconductor integrated circuit device equipped with a circuit having an arbitrary function may break down in the near future by itself, the control device equipped with this semiconductor integrated circuit device is subject to an operational plan. Thus, it is possible to replace the semiconductor integrated circuit device before a failure occurs.

これは任意の機能を有する回路を搭載している半導体集積回路装置を搭載した制御装置の信頼性を向上させるとともに、制御装置の誤動作や暴走を防止する事につながり機能安全性の向上を図ることが可能になる。   This not only improves the reliability of a control device equipped with a semiconductor integrated circuit device equipped with a circuit having an arbitrary function, but also prevents malfunction and runaway of the control device, thereby improving functional safety. Becomes possible.

本発明の第１の実施形態を示したテスト結果比較回路の構成図である。FIG. 2 is a configuration diagram of a test result comparison circuit according to the first embodiment of the present invention. 従来の基本構成図である。It is a conventional basic block diagram.

以下、実施例について図面を用いて説明する。   Hereinafter, embodiments will be described with reference to the drawings.

上記課題を解決するための手段として、本発明の一例を以下に示す。   An example of the present invention will be described below as means for solving the above problems.

図１は本発明における任意の機能を有する回路の良否を自己検査するBIST回路に故障予知検査機能を追加した回路の基本構成である。図２に示したテストパタン発生部２は本発明においても同じ回路を使用するので省略する。   FIG. 1 shows a basic configuration of a circuit in which a failure prediction inspection function is added to a BIST circuit for self-testing a circuit having an arbitrary function according to the present invention. The test pattern generator 2 shown in FIG. 2 uses the same circuit in the present invention, and therefore, the description is omitted.

図１のテスト結果比較回路１は従来のBIST回路にも搭載されているテスト結果を格納し任意の機能を有する回路が正常動作しているか故障しているかの判定を行なうテスト結果比較部２、任意の機能を有する回路の正常動作期間を算出し故障するまでの期間を予知する故障予知検査部３を具備する。   A test result comparison circuit 1 shown in FIG. 1 stores a test result also mounted on a conventional BIST circuit, and determines whether a circuit having an arbitrary function is operating normally or has failed, A failure prediction inspection unit 3 is provided for calculating a normal operation period of a circuit having an arbitrary function and predicting a period until a failure occurs.

故障予知検査部３はテスト結果比較部２からテスト結果の判定情報を入力しカウント動作を制御するカウンタ回路４、カウンタ回路４の結果を格納するＦＦ群５、テストパタン生成部から入力されるカウンタ下限期待値とカウンタ上限期待値を格納するＦＦ群６、ＦＦ群５とＦＦ群６に格納された値を比較する比較回路７、任意の機能を有する回路の下限期待値と上限期待値との比較結果を判定するＦＦ８と具備する。   The failure prediction inspection unit 3 receives a determination result of a test result from the test result comparison unit 2 and controls a counting operation, a FF group 5 storing the result of the counter circuit 4, and a counter input from the test pattern generation unit. The FF group 6 storing the lower limit expected value and the counter upper limit expected value, the comparison circuit 7 comparing the FF group 5 and the value stored in the FF group 6, the lower limit expected value and the upper expected value of a circuit having an arbitrary function. An FF 8 for determining a comparison result is provided.

従来のBIST回路の動作から、任意の機能を有する回路が出力する信号からその回路が正常動作しているか故障しているかの判断を行なう。同時に故障予知検査部３に搭載されているカウンタ回路４はカウント動作を行なっており、テスト結果比較部２からの判定結果が異状なしと判断した時にカウンタ回路４はカウント動作を停止する。このときのカウンタ回路４のカウント値をＦＦ群５に格納する。   From the operation of a conventional BIST circuit, it is determined from a signal output from a circuit having an arbitrary function whether the circuit is operating normally or has failed. At the same time, the counter circuit 4 mounted in the failure prediction inspection section 3 is performing a counting operation, and when the determination result from the test result comparing section 2 determines that there is no abnormality, the counter circuit 4 stops the counting operation. The count value of the counter circuit 4 at this time is stored in the FF group 5.

テストパタン生成部から入力されるカウンタ下限期待値とカウンタ上限期待値は任意の機能を有する回路をテストしている間にＦＦ群６に格納される。   The expected lower limit value of the counter and the expected upper limit value of the counter input from the test pattern generation unit are stored in the FF group 6 while testing a circuit having an arbitrary function.

ＦＦ群５に格納されているカウント値とＦＦ群６に格納されているカウンタ下限期待値とカウンタ上限期待値を比較回路７に転送し比較処理を行なう。まずＦＦ群５からのカウント値とＦＦ群６からのカウンタ下限期待値を比較し、ＦＦ群５からのカウント値がＦＦ群６からのカウンタ下限期待値よりも大きい事を確認する。比較結果が大きいならば異常なしと判断し、比較結果が小さいならば半導体集積回路装置は故障していると判断する。次にＦＦ群５からのカウント値がＦＦ群６からのカウンタ上限期待値よりも小さい事を確認する。比較結果が小さいならば異常なしと判断し、比較結果が大きいならば半導体集積回路装置は故障していると判断する。これらの判断結果から任意の機能を有する回路が正常動作期間を有しているか有していないかを判定しその結果をＦＦ８に格納する。   The count value stored in the FF group 5 and the counter lower limit expected value and the counter upper limit expected value stored in the FF group 6 are transferred to the comparison circuit 7 for comparison. First, the count value from the FF group 5 and the counter lower limit expected value from the FF group 6 are compared to confirm that the count value from the FF group 5 is larger than the counter lower limit expected value from the FF group 6. If the comparison result is large, it is determined that there is no abnormality, and if the comparison result is small, it is determined that the semiconductor integrated circuit device has failed. Next, it is confirmed that the count value from the FF group 5 is smaller than the counter upper limit expected value from the FF group 6. If the comparison result is small, it is determined that there is no abnormality, and if the comparison result is large, it is determined that the semiconductor integrated circuit device has failed. From these determination results, it is determined whether a circuit having an arbitrary function has a normal operation period or not, and the result is stored in the FF 8.

最後にＦＦ群５、ＦＦ群６、およびＦＦ８を半導体集積回路装置から読み出し、ＦＦ８の読み出し結果から正常動作期間が存在する事を確認し、ＦＦ群５の読み出し結果とＦＦ群６の読み出し結果の差異度合を算出し、任意の機能を有する回路の正常動作期間を算出する。ＦＦ群５から読みだしたカウント値がＦＦ群６から読みだしたカウンタ下限期待値に近いならば、任意の機能を有する回路は十分な正常動作期間を有しているので半導体集積回路装置の交換は必要ない。逆にＦＦ群５から読みだしたカウント値がＦＦ群６から読みだしたカウンタ上限期待値に近いならば、正常動作期間は短いので半導体集積回路装置の交換時期が近いと判断する。本テストと故障予知はシステムの定期点検時でも起動時でも実施可能である。   Finally, the FF group 5, the FF group 6, and the FF8 are read from the semiconductor integrated circuit device, and from the read result of the FF8, it is confirmed that a normal operation period exists, and the read result of the FF group 5 and the read result of the FF group 6 are checked. The degree of difference is calculated, and the normal operation period of a circuit having an arbitrary function is calculated. If the count value read from the FF group 5 is close to the counter lower limit expected value read from the FF group 6, the circuit having any function has a sufficient normal operation period, and the semiconductor integrated circuit device is replaced. Is not required. Conversely, if the count value read from the FF group 5 is close to the counter upper limit expected value read from the FF group 6, the normal operation period is short, and it is determined that the semiconductor integrated circuit device is about to be replaced. This test and the failure prediction can be performed at the time of regular inspection and startup of the system.

なお本発明は、上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換える事が可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について他の構成の追加・削除・置換をする事が可能である。   Note that the present invention is not limited to the above-described embodiments, and includes various modifications. For example, the above-described embodiments have been described in detail in order to easily explain the present invention, and are not necessarily limited to those having all the configurations described above. Further, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of one embodiment can be added to the configuration of another embodiment. Further, it is possible to add / delete / replace another configuration with respect to a part of the configuration of each embodiment.

また、制御線や信号線は説明上必要と考えられるものを示しており、必ずしも全ての制御線や信号線を示しているとは限らない。   In addition, control lines and signal lines are shown to be necessary for explanation, and do not necessarily indicate all control lines and signal lines.

１ テスト結果比較回路
２ テスト結果比較部
３ 故障予知検査部３
４ カウント制御付カウンタ回路４
５ カウンタ回路４の結果を格納するＦＦ群
６ カウンタ下限期待値とカウンタ上限期待値を格納するＦＦ群
７ ＦＦ群５とＦＦ群６に格納された値を比較する比較回路
８ 回路の正常動作期間が存在するか存在しないかを判定するＦＦ Reference Signs List 1 Test result comparison circuit 2 Test result comparison unit 3 Failure prediction inspection unit 3
4 Counter circuit with count control 4
5 FF group 6 for storing the result of the counter circuit 4 FF group 7 for storing the expected lower limit value of the counter and the expected upper limit value of the counter 7 Comparison circuit 8 for comparing the values stored in the FF group 5 and the FF group 6 Normal operation period of the circuit To determine whether or not exists

Claims (2)

テストパタン発生部と、テスト結果比較部と、テスト対象が故障するまでの期間を予知する故障予知検査部とを備え、
前記故障予知検査部は、カウント動作を行い、前記テスト結果比較部からのテスト結果の判定情報に基づいて、前記テスト対象がテストに要した時間をカウント値として計測するカウンタ回路と、
前記カウンタ回路のカウント値を格納するカウンタ回路結果格納部と、
前記テストパタン発生部から入力されるカウンタ期待値を格納するカウンタ期待値格納部と、
前記カウンタ回路結果格納部に格納された結果値と前記カウンタ期待値格納部に格納されたカウンタ期待値とを比較する比較回路と、
前記比較回路での比較結果を判定する比較結果判定部と、を備え、
前記比較結果判定部は、テストで計測したカウント値がカウンタ下限期待値よりも大きく、かつ、テストで計測したカウント値がカウンタ上限期待値よりも小さい場合に、前記テスト対象が正常動作期間を有していると判定する、信頼性確認用回路。 Comprising a test pattern generator, and test results comparing unit, and a failure prediction checking unit for predicting a period until the test fails,
The failure prediction inspection unit performs a counting operation, and based on the determination information of the test result from the test result comparison unit, a counter circuit that measures the time required for the test by the test as a count value ,
A counter circuit result storage unit for storing a count value of the counter circuit,
A counter expected value storage unit that stores a counter expected value input from the test pattern generation unit;
A comparison circuit that compares a result value stored in the counter circuit result storage unit with a counter expected value stored in the counter expected value storage unit;
A comparison result determination unit that determines a comparison result in the comparison circuit,
The comparison result decision unit, the count value measured by the test much larger than the counter lower limit expected value, and, when the count value measured by the test is smaller than the counter upper limit expected value, the test subject is a normal operation period A circuit for reliability confirmation that is determined to have . 請求項１に記載の信頼性確認用回路において、前記カウンタ下限期待値、及び、前記カウンタ上限期待値と、前記カウント値の差異から故障時期を予測する信頼性確認用回路。 In reliability check circuit according to claim 1, wherein the counter lower limit expected value, and the counter and the upper expectation, reliable confirmation circuit for predicting a failure time from the difference of the count value.

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