JP6658137B2 - Semiconductor device and manufacturing method thereof - Google Patents

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本発明は、インバータやスイッチング電源等に使用される半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device used for an inverter, a switching power supply, and the like, and a method for manufacturing the same.

図７に示すように、従来の炭化珪素（ＳｉＣ）ＭＯＳＦＥＴは、ＳｉＣからなるｎ＋型の半導体基板１０１上に、不純物濃度が縦方向に一定のｎ型のバッファ領域１１２がエピタキシャル成長されて縦型構造をなしている。バッファ領域１１２上にはエピタキシャル層からなるｎ−型のドリフト領域１０２が設けられている。 As shown in FIG. 7, in a conventional silicon carbide (SiC) MOSFET, an n-type buffer region 112 having a constant impurity concentration in a vertical direction is epitaxially grown on an n + -type semiconductor substrate 101 made of SiC. It has a structure. An n − type drift region 102 made of an epitaxial layer is provided on buffer region 112.

ドリフト領域１０２上にはｐ＋型のベース領域１０４ａ，１０４ｂを介してエピタキシャル層からなるｐ型のチャネル領域１０３ａ，１０３ｂが設けられている。ベース領域１０４ａ，１０４ｂに挟まれるようにｎ型のジャンクションＦＥＴ（ＪＦＥＴ）領域１０２ｂが設けられている。チャネル領域１０３ａ，１０３ｂの上部の一部には、ｎ＋型のソース領域１０５ａ，１０５ｂが選択的に設けられている。また、チャネル領域１０３ａ，１０３ｂを貫通してベース領域１０４ａ，１０４ｂに接するｐ＋型のベースコンタクト領域１０６ａ，１０６ｂが選択的に設けられている。 On the drift region 102, p-type channel regions 103a and 103b made of an epitaxial layer are provided via p + -type base regions 104a and 104b. An n-type junction FET (JFET) region 102b is provided between the base regions 104a and 104b. In the upper part of the channel regions 103a and 103b, n + -type source regions 105a and 105b are selectively provided. Further, p + -type base contact regions 106a and 106b penetrating the channel regions 103a and 103b and in contact with the base regions 104a and 104b are selectively provided.

ソース領域１０５ａ，１０５ｂに挟まれたチャネル領域１０３ａ，１０３ｂの間には、ｎ型の打返し領域１０２ａが設けられている。ソース領域１０５ａ，１０５ｂに挟まれたチャネル領域１０３ａ，１０３ｂ及び打返し領域１０２ａ上には、ゲート絶縁膜１０７を介してゲート電極１０８が配置されている。ソース領域１０５ａ，１０５ｂ及びベースコンタクト領域１０６ａ，１０６ｂ上にはソース電極１０９が配置されており、ソース電極１０９とゲート電極１０８とは層間絶縁膜１１１により絶縁されている。半導体基板１０１の下面にはドレイン電極１１０が配置されている。   An n-type turn-back region 102a is provided between the channel regions 103a and 103b sandwiched between the source regions 105a and 105b. A gate electrode 108 is arranged on the channel regions 103a and 103b and the turn-back region 102a between the source regions 105a and 105b with a gate insulating film 107 interposed therebetween. A source electrode 109 is disposed on the source regions 105a and 105b and the base contact regions 106a and 106b, and the source electrode 109 and the gate electrode 108 are insulated by an interlayer insulating film 111. On the lower surface of the semiconductor substrate 101, a drain electrode 110 is arranged.

図８に、ＭＯＳＦＥＴをインダクタンス負荷単相インバータに適用した回路の一例を示す。図８では、ＤＣ電源２３の正極側にＭＯＳＦＥＴ２０ａ，２０ｂのドレインが接続され、ＭＯＳＦＥＴ２０ａ，２０ｂのソースにはＭＯＳＦＥＴ２０ｃ，２０ｄのドレインが接続され、ＭＯＳＦＥＴ２０ｃ，２０ｄのソースにはＤＣ電源２３の負極側が接続されている。ＭＯＳＦＥＴ２０ａのソース及びＭＯＳＦＥＴ２０ｃのドレインと、ＭＯＳＦＥＴ２０ｂのソース及びＭＯＳＦＥＴ２０ｄのドレインとの間には、負荷インダクタンス２４が接続されている。ＭＯＳＦＥＴ２０ａ〜２０ｄのゲートにはゲート駆動回路（ＧＤ）２２ａ〜２２ｄがそれぞれ接続されている。各ＭＯＳＦＥＴ２０ａ〜２０ｄにはダイオード２１ａ〜２１ｄがそれぞれ並列接続されている。   FIG. 8 shows an example of a circuit in which a MOSFET is applied to an inductance-loaded single-phase inverter. In FIG. 8, the drains of MOSFETs 20a and 20b are connected to the positive side of DC power supply 23, the drains of MOSFETs 20c and 20d are connected to the sources of MOSFETs 20a and 20b, and the negative side of DC power supply 23 is connected to the sources of MOSFETs 20c and 20d. Have been. A load inductance 24 is connected between the source of the MOSFET 20a and the drain of the MOSFET 20c and the source of the MOSFET 20b and the drain of the MOSFET 20d. Gate drive circuits (GD) 22a to 22d are connected to the gates of the MOSFETs 20a to 20d, respectively. Diodes 21a to 21d are connected in parallel to the respective MOSFETs 20a to 20d.

ＭＯＳＦＥＴ２０ａ及びＭＯＳＦＥＴ２０ｄが導通している場合には、矢印の実線で示すように電流Ｉａが負荷インダクタンス２４に流れている。このとき、ＭＯＳＦＥＴ２０ａ，２０ｄをオフすると、負荷インダクタンス２４に流れていた電流は転流し、矢印の破線で示すようにダイオード２１ｂ，２１ｃを流れる電流Ｉｂとなる。   When the MOSFET 20a and the MOSFET 20d are conducting, the current Ia flows through the load inductance 24 as shown by the solid line of the arrow. At this time, when the MOSFETs 20a and 20d are turned off, the current flowing through the load inductance 24 is commutated, and becomes a current Ib flowing through the diodes 21b and 21c as indicated by broken arrows.

図８に示したＭＯＳＦＥＴ２０ａ〜２０ｄにＳｉ−ＭＯＳＦＥＴを使用する場合には、Ｓｉ−ＭＯＳＦＥＴの寄生ダイオードであるボディダイオードをこのダイオード２１ａ〜２１ｄとして使用する場合もある。一方、ＳｉＣ−ＭＯＳＦＥＴを使用する場合には、ボディダイオードに順方向電流を流すとＳｉＣ−ＭＯＳＦＥＴのオン抵抗が上昇する現象が発生することが知られており、ボディダイオードに電流を流すことは好ましくない。   When using Si-MOSFETs for the MOSFETs 20a to 20d shown in FIG. 8, a body diode which is a parasitic diode of the Si-MOSFET may be used as the diodes 21a to 21d. On the other hand, when using a SiC-MOSFET, it is known that when a forward current flows through the body diode, a phenomenon occurs in which the on-resistance of the SiC-MOSFET increases, and it is preferable to flow a current through the body diode. Absent.

また、電流の転流時にＭＯＳＦＥＴ２０ｃ、２０ｂをオンすることでボディダイオードに電流が流れることを防止することは可能である。しかしながら、上下アームのＭＯＳＦＥＴ２０ａ，２０ｃ又はＭＯＳＦＥＴ２０ｂ，２０ｄが同時にオンした場合にＤＣ電源２３の短絡が発生してしまうために、両方のＭＯＳＦＥＴ２０ａ，２０ｃ又はＭＯＳＦＥＴ２０ｂ，２０ｄがオフしている期間（所謂デッドタイム）が存在し、その期間にはボディダイオードに順方向電流が流れてしまう。   Further, it is possible to prevent the current from flowing through the body diode by turning on the MOSFETs 20c and 20b during the commutation of the current. However, when the upper and lower arms of the MOSFETs 20a and 20c or the MOSFETs 20b and 20d are turned on at the same time, a short circuit of the DC power source 23 occurs. ) Exists, and a forward current flows through the body diode during that period.

このため、ＭＯＳＦＥＴ２０ａ〜２０ｄのボディダイオードに電流を流さないように、各ＭＯＳＦＥＴ２０ａ〜２０ｄに並列にボディダイオードとは異なるダイオード２１ａ〜２１ｄを接続することが行われる。しかしながら、ダイオード２１ａ〜２１ｄの順方向電圧がＭＯＳＦＥＴ２０ａ〜２０ｄのビルトイン電圧（ＳｉＣの場合は約２．３Ｖ）以上になるとボディダイオードに電流が流れてしまうため、ダイオード２１ａ〜２１ｄの順方向電圧降下（Ｖｆ）を低減する必要があり、コストの増大を招く。   Therefore, diodes 21a to 21d different from the body diodes are connected in parallel to the respective MOSFETs 20a to 20d so that no current flows through the body diodes of the MOSFETs 20a to 20d. However, when the forward voltage of the diodes 21a to 21d is equal to or higher than the built-in voltage of the MOSFETs 20a to 20d (about 2.3 V in the case of SiC), a current flows through the body diode, so that the forward voltage drop of the diodes 21a to 21d ( Vf) must be reduced, which leads to an increase in cost.

上述したＳｉＣ−ＭＯＳＦＥＴにおけるボディダイオードに順方向電流を流したときのオン抵抗の増加は、ＳｉＣ結晶内の積層欠陥がボディダイオードに伝導度変調により発生して、順方向電流が流れる際の多数キャリアと少数キャリアの再結合エネルギーで成長し、電流経路に電流が流れにくい部分が増大するためと指摘されている（例えば、非特許文献１参照）。   The increase in on-resistance when a forward current flows through the body diode in the above-described SiC-MOSFET is caused by stacking faults in the SiC crystal caused by conductivity modulation in the body diode, and the majority carriers when the forward current flows. It has been pointed out that the portion grows with the recombination energy of the minority carriers and the portion where the current hardly flows in the current path increases (for example, see Non-Patent Document 1).

積層欠陥は半導体基板中に多く存在する基底面転移がエピタキシャル成長する過程で害が少ない転移に変換される際に、積層欠陥の一部が残ることが原因の一つとされているが、まだ明確になっていない部分もあり、エピタキシャル成長の過程で発生する欠陥や、高不純物濃度のイオン注入部分からの積層欠陥の成長等も報告されている。これらは不純物濃度差に起因した平均原子間距離の違いによる応力とそれによるミスフィット転移の発生と関係していると考えられる。積層欠陥は無限に広がるわけではなく、エピタキシャル層のオフ角に沿って成長し、エピタキシャル層の厚さ以上には成長しない。このため、ミスフィット転移等の積層欠陥の元になる欠陥の数や大きさの低減し、オン抵抗の増加を抑制することが必要である。   Stacking faults have been attributed to the fact that some of the stacking faults remain when the basal plane transitions, which are often present in semiconductor substrates, are converted to less harmful transitions during the process of epitaxial growth. Some portions are not formed, and defects that occur during the epitaxial growth process and growth of stacking faults from ion-implanted portions with a high impurity concentration are also reported. These are considered to be related to the stress caused by the difference in the average interatomic distance caused by the impurity concentration difference and the occurrence of the misfit transition. Stacking faults do not extend indefinitely, but grow along the off-angle of the epitaxial layer and do not grow beyond the thickness of the epitaxial layer. For this reason, it is necessary to reduce the number and size of defects that cause stacking faults such as misfit transitions, and to suppress an increase in on-resistance.

ジェー・ディー・コールドウェル（Ｊ．Ｄ．Ｃａｌｄｗｅｌｌ）ら著、「４Ｈ−ＳｉＣにおける再結合誘起積層欠陥に関する駆動力（Ｏｎ ｔｈｅ ｄｒｉｖｉｎｇ ｆｏｒｃｅ ｆｏｒ ｒｅｃｏｍｂｉｎａｔｉｏｎ−ｉｎｄｕｃｅｄ ｓｔａｃｋｉｎｇ ｆａｕｌｔ ｍｏｔｉｏｎ ｉｎ ４Ｈ−ＳｉＣ）」、ジャーナル・オブ・アプライド・フィジクス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）、１０８巻、２０１０年、ｐ．０４４５０３JD Caldwell et al., "On the driving force for recombination-induced stacking fault motion in 4H-SiC", "On the driving force for recombination-induced stacking faults in 4H-SiC." Of Applied Physics, J. Appl. Phys., 108, 2010, p. 0450503

本発明は、ボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制することができ、オン抵抗の増大を抑制可能なワイドバンドギャップ半導体を用いた半導体装置及びその製造方法を提供することを目的とする。   The present invention provides a wide bandgap semiconductor that can suppress the occurrence of transition and the like as a starting point of stacking faults generated when a current flows through a body diode and the growth of stacking faults, and can suppress an increase in on-resistance. An object of the present invention is to provide a semiconductor device used and a method for manufacturing the same.

本発明の一態様によれば、シリコンより禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、（ａ）その半導体材料からなる第１導電型のドレイン領域と、（ｂ）ドレイン領域上に配置され、ドレイン領域よりも低不純物濃度の第１導電型のバッファ領域と、（ｃ）バッファ領域上に配置され、バッファ領域よりも低不純物濃度の第１導電型のドリフト領域とを備え、ドリフト領域からバッファ領域を経由して半導体基板に至る経路に主電流経路が含まれ、バッファ領域の不純物濃度の３乗根がバッファ領域の下面から上面への距離に対して比例して減少するように、バッファ領域の不純物濃度が規定されている半導体装置であることを要旨とする。   According to one embodiment of the present invention, there is provided a semiconductor device using a semiconductor material having a wider bandgap than silicon for a main current path, comprising: (a) a drain region of the first conductivity type made of the semiconductor material; A) a first conductivity type buffer region disposed on the drain region and having a lower impurity concentration than the drain region; and (c) a first conductivity type drift region disposed on the buffer region and having a lower impurity concentration than the buffer region. The main current path is included in the path from the drift region to the semiconductor substrate via the buffer region, and the third root of the impurity concentration of the buffer region is proportional to the distance from the lower surface to the upper surface of the buffer region. The gist is that the semiconductor device is a semiconductor device in which the impurity concentration of the buffer region is defined so as to be reduced.

本発明の他の態様によれば、（ａ）シリコンよりも禁制帯幅の広い半導体材料からなる第１導電型の半導体基板をドレイン領域とし、このドレイン領域上に半導体基板よりも低不純物濃度でその半導体材料からなる第１導電型のバッファ領域をエピタキシャル成長させる工程と、（ｂ）バッファ領域上に、バッファ領域よりも低不純物濃度で半導体材料からなる第１導電型のドリフト領域をエピタキシャル成長させる工程とを含み、バッファ領域のエピタキシャル成長は、バッファ領域の不純物濃度の３乗根がバッファ領域の下面から上面への距離に対して比例して減少するように、第１導電型の不純物元素を含むドーピングガスの流量を制御する半導体装置の製造方法であることを要旨とする。   According to another aspect of the present invention, (a) a semiconductor substrate of a first conductivity type made of a semiconductor material having a wider bandgap than silicon is used as a drain region, and a lower impurity concentration than the semiconductor substrate is formed on the drain region. (E) epitaxially growing a first conductivity type buffer region made of the semiconductor material; and (b) epitaxially growing a first conductivity type drift region made of a semiconductor material at a lower impurity concentration than the buffer region on the buffer region. And a doping gas containing an impurity element of the first conductivity type such that the third root of the impurity concentration of the buffer region decreases in proportion to the distance from the lower surface to the upper surface of the buffer region. It is a gist of the present invention to provide a method of manufacturing a semiconductor device for controlling the flow rate of a semiconductor device.

本発明によれば、ボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制することができ、オン抵抗の増大を抑制可能なワイドバンドギャップ半導体を用いた半導体装置及びその製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, generation | occurrence | production of dislocation etc. which becomes a starting point of a stacking fault which generate | occur | produces when electric current flows into a body diode can be suppressed, and growth of a stacking fault can be suppressed, and the wide band gap which can suppress the increase in on-resistance can be suppressed. A semiconductor device using a semiconductor and a method for manufacturing the same can be provided.

本発明の実施の形態に係る半導体装置の一例の要部断面図である。FIG. 3 is a cross-sectional view of a main part of an example of the semiconductor device according to the embodiment of the present invention; 図２（ａ）は、本発明の実施の形態に係る半導体装置の耐圧が１２００Ｖの場合のドリフト領域及びバッファ領域の深さ方向の濃度分布例を示すグラフであり、図２（ｂ）は、本発明の実施の形態に係る半導体装置の耐圧が３３００Ｖの場合のドリフト領域及びバッファ領域の深さ方向の濃度分布例を示すグラフである。FIG. 2A is a graph illustrating an example of the concentration distribution in the depth direction of the drift region and the buffer region when the breakdown voltage of the semiconductor device according to the embodiment of the present invention is 1200 V, and FIG. 4 is a graph showing an example of a concentration distribution in the depth direction of a drift region and a buffer region when the breakdown voltage of the semiconductor device according to the embodiment of the present invention is 3300 V. 図３（ａ）及び図３（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。3A and 3B are process cross-sectional views illustrating an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention. 図４（ａ）及び図４（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図３（ａ）及び図３（ｂ）に引き続く工程断面図である。FIGS. 4A and 4B are process cross-sectional views subsequent to FIGS. 3A and 3B for explaining an example of a method for manufacturing a semiconductor device according to the embodiment of the present invention. is there. 図５（ａ）及び図５（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図４（ａ）及び図４（ｂ）に引き続く工程断面図である。FIGS. 5A and 5B are process cross-sectional views subsequent to FIGS. 4A and 4B for explaining an example of the method for manufacturing a semiconductor device according to the embodiment of the present invention. is there. 図６（ａ）及び図６（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図５（ａ）及び図５（ｂ）に引き続く工程断面図である。6A and 6B are process cross-sectional views subsequent to FIGS. 5A and 5B for explaining an example of a method for manufacturing a semiconductor device according to the embodiment of the present invention. is there. 従来の縦型のＳｉＣ−ＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of the conventional vertical SiC-MOSFET. 単相インバータの一例を示す回路図である。FIG. 3 is a circuit diagram illustrating an example of a single-phase inverter.

本発明の実施の形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。更に、以下に示す実施の形態は、本発明の技術的思想を具体化するための半導体装置を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。   An embodiment of the present invention will be described with reference to the drawings. In the description of the drawings referred to in the following description, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the plane dimension, the ratio of the thickness of each layer, and the like are different from actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. In addition, it is needless to say that dimensional relationships and ratios are different between drawings. Further, the embodiments described below exemplify a semiconductor device for embodying the technical idea of the present invention, and the technical idea of the present invention is based on the material of components, their shape, The structure, arrangement, etc. are not specified as follows. The technical idea of the present invention can be variously modified within the technical scope defined by the claims described in the claims.

また、本明細書において説明する半導体装置の導電型は一例であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。また、本明細書において、「上側」「下側」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を反時計回りに９０°変えて観察すれば「上」「下」の称呼は「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。   Further, the conductivity type of the semiconductor device described in this specification is an example, and there is no need to be limited to the selection of the conductivity type used in the following description. Further, in the present specification and the accompanying drawings, in a layer or a region in which n or p is added, it means that electrons or holes are majority carriers, respectively. In addition, + and-added to n and p in superscript means that the semiconductor region has a relatively higher or lower impurity concentration than a semiconductor region to which + and-are not added. In this specification, the definitions of “upper” and “lower”, such as “upper” and “lower”, are merely expressions in the cross-sectional view illustrated, and for example, the direction of the semiconductor device is counterclockwise. If you observe 90 degrees around, the names of "up" and "down" will be "left" and "right", and if you observe 180 degrees, the relations of "up" and "down" will be reversed. Of course.

（半導体装置の構成）
本発明の実施の形態に係る半導体装置は、図１に示すように、第１導電型（ｎ＋型）のドレイン領域１と、ドレイン領域１上に配置されドレイン領域１よりも低不純物濃度のエピタキシャル層からなる第１導電型（ｎ型）のバッファ領域１２と、バッファ領域１２上に配置されバッファ領域１２よりも低不純物濃度のエピタキシャル層からなる第１導電型（ｎ−型）のドリフト領域２とを備えるプレナー型且つ縦型のパワーＭＯＳＦＥＴである。ドレイン領域１はｎ＋型の半導体基板から構成されている。 (Structure of semiconductor device)
As shown in FIG. 1, a semiconductor device according to an embodiment of the present invention has a drain region 1 of a first conductivity type (n + type) and a lower impurity concentration disposed on the drain region 1 and having a lower impurity concentration than the drain region 1. A first conductivity type (n-type) buffer region 12 made of an epitaxial layer, and a first conductivity type (n − type) drift region made of an epitaxial layer having a lower impurity concentration than buffer region 12 and arranged on buffer region 12 2 is a planar and vertical power MOSFET. The drain region 1 is composed of an n + type semiconductor substrate.

ドレイン領域１、バッファ領域１２及びドリフト領域２は、ＳｉＣ、窒化ガリウム（ＧａＮ）、ダイヤモンド、窒化アルミニウム（ＡｌＮ）等の、シリコン（Ｓｉ）より禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料からなる。室温における３Ｃ−ＳｉＣの禁制帯幅は２．２３ｅＶ、４Ｈ−ＳｉＣの禁制帯幅は３．２６ｅＶ、６Ｈ−ＳｉＣの禁制帯幅は３．０２ｅＶ、ＧａＮの禁制帯幅は３．４ｅＶ、ダイヤモンドの禁制帯幅は５．５ｅＶ、ＡｌＮの禁制帯幅は６．２ｅＶであり、いずれもＳｉの禁制帯幅１．１１ｅＶよりも広い。より好ましくは禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体である。ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義しているが、本発明では室温における禁制帯幅２．２３ｅＶの３Ｃ−ＳｉＣが含まれる禁制帯幅の領域が、より好ましいワイドバンドギャップ半導体の定義領域となる。   The drain region 1, the buffer region 12, and the drift region 2 are made of a semiconductor (wide band gap semiconductor) material such as SiC, gallium nitride (GaN), diamond, and aluminum nitride (AlN) having a wider bandgap than silicon (Si). Become. At room temperature, the bandgap of 3C-SiC is 2.23 eV, the bandgap of 4H-SiC is 3.26 eV, the bandgap of 6H-SiC is 3.02 eV, the bandgap of GaN is 3.4 eV, and the bandgap of diamond is The forbidden band width is 5.5 eV, and the forbidden band width of AlN is 6.2 eV, which is wider than the forbidden band width of Si of 1.11 eV. More preferably, it is a wide band gap semiconductor having a forbidden band width of 2.0 eV or more. In an LED or the like, a forbidden band width of 2.5 eV or more is defined as a “wide band gap”. This is a preferable definition region of a wide band gap semiconductor.

ＳｉＣのドリフト領域２の厚さＴ１は、例えば１２００Ｖ耐圧素子においては１０μｍ程度であり、高耐圧であるほど厚くする必要がある。ＳｉＣのバッファ領域１２の厚さＴ２は、例えば１２００Ｖ耐圧素子においては１０μｍ〜１５μｍ程度である。バッファ領域１２は、縦方向において濃度勾配を有する点が図７に示した従来の縦型のＳｉＣ−ＭＯＳＦＥＴの構成と異なる。バッファ領域１２の不純物濃度は、バッファ領域１２の下面側（ドレイン領域１側）で相対的に高く、バッファ領域１２の上面側（ドリフト領域２側）で相対的に低く規定されている。即ち、バッファ領域１２の不純物濃度は、ドレイン領域１側からドリフト領域２側へ向かって徐々に低下する。ここで、バッファ領域１２の不純物濃度の３乗根が、バッファ領域１２のドレイン領域１に接する下面から、バッファ領域１２のドリフト領域２に接する上面への距離に対して略比例して減少するように、バッファ領域１２の不純物濃度が規定されている。   The thickness T1 of the drift region 2 of SiC is, for example, about 10 μm in a 1200 V breakdown voltage element, and it is necessary to increase the thickness as the breakdown voltage increases. The thickness T2 of the SiC buffer region 12 is, for example, about 10 μm to 15 μm in a 1200 V breakdown voltage element. The buffer region 12 differs from the conventional vertical SiC-MOSFET shown in FIG. 7 in that it has a concentration gradient in the vertical direction. The impurity concentration of the buffer region 12 is defined to be relatively high on the lower surface side (drain region 1 side) of the buffer region 12 and relatively low on the upper surface side (drift region 2 side) of the buffer region 12. That is, the impurity concentration of the buffer region 12 gradually decreases from the drain region 1 toward the drift region 2. Here, the cubic root of the impurity concentration of buffer region 12 decreases substantially in proportion to the distance from the lower surface of buffer region 12 in contact with drain region 1 to the upper surface of buffer region 12 in contact with drift region 2. In addition, the impurity concentration of the buffer region 12 is specified.

ドリフト領域２の上には、ドリフト領域２と接するように、不純物濃度１×１０１７〜５×１０１８ｃｍ−３程度の高不純物濃度の第２導電型（ｐ＋型）のベース領域４ａ，４ｂがストライプ状に互いに分離して設けられている。ベース領域４ａ，４ｂ上には、エピタキシャル層からなり、ベース領域４ａ，４ｂよりも低不純物濃度の第２導電型（ｐ型）のチャネル領域３ａ，３ｂが設けられている。チャネル領域３ａ，３ｂは、エピタキシャル成長により形成されているため、チャネル領域がイオン注入により形成された構造（所謂ＤＭＯＳ構造）と比較して、イオン注入のダメージによるチャネル移動度の低下が無く、チャネル移動度が高い高性能の構造が得られる。ベース領域４ａ，４ｂは、チャネル領域３ａ，３ｂとドリフト領域２のｐｎ接合に高い逆バイアスが印加された場合にチャネル領域３ａ，３ｂがパンチスルーすることを防止する機能を有する。 On the drift region 2, a base region 4 a of the second conductivity type (p + type) having a high impurity concentration of about 1 × 10 17 to 5 × 10 18 cm −3 is provided so as to be in contact with the drift region 2. 4b are provided separately from each other in a stripe shape. On the base regions 4a and 4b, channel regions 3a and 3b of the second conductivity type (p-type) having an impurity concentration lower than those of the base regions 4a and 4b are provided. Since the channel regions 3a and 3b are formed by epitaxial growth, there is no decrease in channel mobility due to damage due to ion implantation and channel movement as compared with a structure in which the channel region is formed by ion implantation (a so-called DMOS structure). A high-performance structure with a high degree is obtained. The base regions 4a and 4b have a function of preventing the channel regions 3a and 3b from punching through when a high reverse bias is applied to the pn junction between the channel regions 3a and 3b and the drift region 2.

チャネル領域３ａ，３ｂの上部の一部には、第１導電型（ｎ＋型）のソース領域５ａ，５ｂが選択的に設けられている。チャネル領域３ａ，３ｂの他の一部には、ベース領域４ａ，４ｂと接するように、ベース領域４ａ，４ｂよりも高不純物濃度の第２導電型（ｐ＋型）のベースコンタクト領域６ａ，６ｂが選択的に設けられている。 Source regions 5a and 5b of the first conductivity type (n + type) are selectively provided in a part of the upper portion of the channel regions 3a and 3b. In other parts of the channel regions 3a and 3b, base contact regions 6a and 6b of the second conductivity type (p + type) having a higher impurity concentration than the base regions 4a and 4b so as to be in contact with the base regions 4a and 4b. Is selectively provided.

隣り合うソース領域５ａ，５ｂに挟まれたチャネル領域３ａ，３ｂの間には、ベース領域４ａ，４ｂに接するように、第１導電型（ｎ型）の打返し領域２ａが設けられている。打返し領域２ａは、チャネル領域３ａ，３ｂにｎ型不純物を添加することにより導電性を反転させた（打ち返した）領域であり、チャネル領域３ａ，３ｂとドリフト領域２とを接続する機能を有する。   A return region 2a of the first conductivity type (n-type) is provided between the channel regions 3a and 3b between the adjacent source regions 5a and 5b so as to be in contact with the base regions 4a and 4b. The return region 2a is a region in which the conductivity is inverted (returned) by adding an n-type impurity to the channel regions 3a and 3b, and has a function of connecting the channel regions 3a and 3b to the drift region 2. .

隣り合うソース領域５ａ，５ｂに挟まれたチャネル領域３ａ，３ｂ及び打返し領域２ａの表面には、シリコン酸化膜（ＳｉＯ２膜）等のゲート絶縁膜７を介してドープドポリシリコンからなるゲート電極８が配置されている。このような高耐圧素子では１５Ｖ〜３０Ｖ程度のゲート電圧で駆動する場合が多く、信頼性を確保する上でゲート絶縁膜７の厚さは通常５０ｎｍ〜１５０ｎｍ程度である。ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂ上にはソース電極９が配置されている。ソース電極９とゲート電極８とは層間絶縁膜１１により絶縁されている。ドレイン領域１の裏面にはドレイン電極１０が配置されている。 A gate made of doped polysilicon is provided on the surfaces of the channel regions 3a and 3b and the hit region 2a between the adjacent source regions 5a and 5b via a gate insulating film 7 such as a silicon oxide film (SiO 2 film). An electrode 8 is arranged. Such a high breakdown voltage element is often driven by a gate voltage of about 15 V to 30 V, and the thickness of the gate insulating film 7 is usually about 50 nm to 150 nm in order to ensure reliability. A source electrode 9 is arranged on the source regions 5a and 5b and the base contact regions 6a and 6b. Source electrode 9 and gate electrode 8 are insulated by interlayer insulating film 11. On the back surface of the drain region 1, a drain electrode 10 is arranged.

ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂの上面には、ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂにオーミック接触するニッケル（Ｎｉ）膜１３が配置されていてもよい。更に、Ｎｉ膜１３と層間絶縁膜１１を覆うようにバリアメタルであるチタン（Ｔｉ）膜１４、窒化チタン（ＴｉＮ）膜１５及びＴｉ膜１６が配置されていてもよい。   On the upper surfaces of the source regions 5a and 5b and the base contact regions 6a and 6b, a nickel (Ni) film 13 that is in ohmic contact with the source regions 5a and 5b and the base contact regions 6a and 6b may be arranged. Further, a titanium (Ti) film 14, a titanium nitride (TiN) film 15, and a Ti film 16, which are barrier metals, may be disposed so as to cover the Ni film 13 and the interlayer insulating film 11.

ＪＦＥＴ抵抗を低減するために、打返し領域２ａとドリフト領域２との間には、ベース領域４ａ，４ｂに挟まれるように、ドリフト領域２よりも高不純物濃度の第１導電型（ｎ型）のＪＦＥＴ領域２ｂが設けられている。なお、ＪＦＥＴ領域２ｂが設けられずに、打返し領域２ａがドリフト領域２の表面まで達するように設けられていてもよい。また、キャリアの広がり抵抗を小さくするために、ベース領域４ａ，４ｂとドリフト領域２の境界部分に、ドリフト領域２よりも高不純物濃度の第１導電型（ｎ型）の電流拡散層（ＣＳＬ）が設けられていてもよい。   In order to reduce the JFET resistance, a first conductivity type (n type) having a higher impurity concentration than the drift region 2 is provided between the return region 2a and the drift region 2 so as to be sandwiched between the base regions 4a and 4b. JFET region 2b is provided. Note that the hit region 2a may be provided so as to reach the surface of the drift region 2 without providing the JFET region 2b. In order to reduce the spreading resistance of carriers, a current diffusion layer (CSL) of the first conductivity type (n-type) having a higher impurity concentration than the drift region 2 is provided at a boundary between the base regions 4a and 4b and the drift region 2. May be provided.

本発明の実施の形態に係る半導体装置において、ソース電極９に対してゲート電極８に閾値以上の電圧を印加すると、ゲート電極８直下のチャネル領域３ａ，３ｂ表面にｎ型の反転層が形成される。この状態で、ドレイン電極１０にソース電極９よりも高い電圧を印加すると、ドレイン電極１０、ドレイン領域１、バッファ領域１２、ドリフト領域２、ＪＦＥＴ領域２ｂ、打返し領域２ａ、チャネル領域３ａの表面のｎ型反転層、ソース領域５ａ、ソース電極９の主電流経路と、ドレイン電極１０、ドレイン領域１、バッファ領域１２、ドリフト領域２、ＪＦＥＴ領域２ｂ、打返し領域２ａ、チャネル領域３ｂの表面のｎ型反転層、ソース領域５ｂ、ソース電極９の主電流経路が形成されて、ドレイン電極１０からソース電極９へ電流が流れる。即ち、本発明の実施の形態に係る半導体装置は、ワイドバンドギャップ半導体材料を主電流経路に用いて、ドレイン領域１からバッファ領域１２を経由してドリフト領域２に至る経路に主電流経路が含まれる。   In the semiconductor device according to the embodiment of the present invention, when a voltage equal to or higher than the threshold is applied to the gate electrode 8 with respect to the source electrode 9, an n-type inversion layer is formed on the surface of the channel regions 3a and 3b immediately below the gate electrode 8. You. In this state, when a voltage higher than the source electrode 9 is applied to the drain electrode 10, the drain electrode 10, the drain region 1, the buffer region 12, the drift region 2, the JFET region 2b, the return region 2a, and the surface of the channel region 3a are formed. The main current path of the n-type inversion layer, the source region 5a and the source electrode 9, and the n of the surface of the drain electrode 10, drain region 1, buffer region 12, drift region 2, JFET region 2b, return region 2a and channel region 3b A main current path including the pattern inversion layer, the source region 5b, and the source electrode 9 is formed, and a current flows from the drain electrode 10 to the source electrode 9. That is, in the semiconductor device according to the embodiment of the present invention, the main current path is included in the path from the drain region 1 to the drift region 2 via the buffer region 12 using the wide band gap semiconductor material for the main current path. It is.

一方、ソース電極９に対してゲート電極８に閾値以下の電圧を印加すると、チャネル領域３ａ，３ｂの表面のｎ型反転層が消滅するため、ドレイン電極１０とソース電極９の間には電流が流れない。   On the other hand, when a voltage lower than the threshold value is applied to the gate electrode 8 with respect to the source electrode 9, the n-type inversion layer on the surface of the channel regions 3a and 3b disappears, so that a current flows between the drain electrode 10 and the source electrode 9. Not flowing.

本発明の実施の形態に係る半導体装置によれば、ドレイン領域１側からドリフト領域２側へ向かうにつれて、不純物濃度が徐々に低下する濃度勾配を有するバッファ領域１２を設けたことにより、格子定数の違いによる応力を緩和し、格子不整合による応力を低減することができる。したがって、ミスフィット転移等の欠陥の発生を低減することができる。   According to the semiconductor device of the embodiment of the present invention, the buffer region 12 having the concentration gradient in which the impurity concentration gradually decreases from the drain region 1 to the drift region 2 is provided. The stress due to the difference can be reduced, and the stress due to lattice mismatch can be reduced. Therefore, occurrence of defects such as misfit transition can be reduced.

特に、平均原子間距離を一定の割合で変化させることにより、比較的薄いバッファ領域１２でも応力を低減させることができる。また、平均原子間距離の変化は不純物原子が結晶中に存在することにより変化するため、一次元方向の不純物の濃度に依存し、不純物濃度の３乗根に略比例する。そこで、ドレイン領域１側からドリフト領域２側までの距離に対して、バッファ領域１２の不純物濃度の３乗根が略比例して減少するようにバッファ領域１２の不純物濃度を規定する。なお、バッファ領域１２の不純物濃度の３乗根のばらつきは、±２０％以下に抑えることが好ましく、±１０％以下に抑えることがより好ましい。   In particular, by changing the average interatomic distance at a constant rate, the stress can be reduced even in the buffer region 12 which is relatively thin. Further, since the change in the average interatomic distance changes due to the presence of impurity atoms in the crystal, the average interatomic distance depends on the one-dimensional impurity concentration and is substantially proportional to the third root of the impurity concentration. Therefore, the impurity concentration of the buffer region 12 is defined so that the third root of the impurity concentration of the buffer region 12 decreases substantially in proportion to the distance from the drain region 1 side to the drift region 2 side. The variation of the third root of the impurity concentration in the buffer region 12 is preferably suppressed to ± 20% or less, more preferably ± 10% or less.

また、バッファ領域１２の厚さＴ２に関しては、平均原子間距離による応力緩和の観点からは緩やかに濃度が変化することが望ましい。一方、バッファ領域１２が厚くなるとオン抵抗の増加につながるため、むやみにバッファ領域１２を厚くすることはできない。バルクの比抵抗は高不純物濃度化による移動度の低下を無視すれば不純物濃度に反比例するため、バッファ領域１２の不純物濃度がドリフト領域２の不純物濃度の１０倍であればオン抵抗に寄与するのは１／１０程度である。したがって、バッファ領域１２の上面から、バッファ領域１２の不純物濃度がドリフト領域２の不純物濃度の１０倍となる深さまでの厚さＴ３が、ドリフト領域２の全体の厚さＴ１の２０％未満（例えばドリフト領域２の全体の厚さＴ１が１０μｍであれば、厚さＴ３が２μｍ未満）となるようにバッファ領域１２の厚さを調整することにより、オン抵抗への影響を抑制することができる。   Further, regarding the thickness T2 of the buffer region 12, it is desirable that the concentration gradually changes from the viewpoint of stress relaxation due to the average interatomic distance. On the other hand, when the buffer region 12 becomes thicker, the on-resistance increases, so that the buffer region 12 cannot be unnecessarily made thicker. Since the bulk specific resistance is inversely proportional to the impurity concentration if the decrease in mobility due to the high impurity concentration is ignored, if the impurity concentration of the buffer region 12 is 10 times the impurity concentration of the drift region 2, it contributes to the on-resistance. Is about 1/10. Therefore, the thickness T3 from the upper surface of the buffer region 12 to a depth at which the impurity concentration of the buffer region 12 becomes 10 times the impurity concentration of the drift region 2 is less than 20% of the entire thickness T1 of the drift region 2 (for example, If the overall thickness T1 of the drift region 2 is 10 μm, the thickness of the buffer region 12 is adjusted so that the thickness T3 is less than 2 μm.

図２（ａ）に、１２００Ｖ耐圧の場合に一般的な、ドレイン領域１の不純物濃度を１×１０１９ｃｍ−３、ドリフト領域２の不純物濃度１×１０１６ｃｍ−３、ドリフト領域２の厚さ１０μｍとした場合の、ドリフト領域２からバッファ領域１２における深さと不純物濃度及び不純物濃度の３乗根との関係を示す。この場合のバッファ領域１２に起因する、オン抵抗に寄与するドリフト抵抗の増加は約８％となる。 In FIG. 2A, the impurity concentration of the drain region 1 is generally 1 × 10 19 cm −3 , the impurity concentration of the drift region 2 is 1 × 10 16 cm −3 , and the thickness of the drift region 2 is generally 1200 V. The relationship between the depth from the drift region 2 to the buffer region 12 and the impurity concentration and the cube root of the impurity concentration when the thickness is 10 μm is shown. In this case, the increase in the drift resistance that contributes to the ON resistance due to the buffer region 12 is about 8%.

図２（ｂ）に、３３００Ｖ耐圧の場合に一般的な、ドリフト領域２の不純物濃度３×１０１５ｃｍ−３、ドリフト領域２の厚さ３０μｍの場合の、ドリフト領域２からバッファ領域１２における深さと不純物濃度及び不純物濃度との３乗根の関係を示す。この場合も、バッファ領域１２に起因する、オン抵抗に寄与するドリフトの増加は約８％となる。 FIG. 2B shows the depth from the drift region 2 to the buffer region 12 when the impurity concentration of the drift region 2 is 3 × 10 15 cm −3 and the thickness of the drift region 2 is 30 μm, which is general when the breakdown voltage is 3300 V. And the relationship between the impurity concentration and the third root of the impurity concentration. Also in this case, the increase in the drift attributed to the on-resistance due to the buffer region 12 is about 8%.

実際にはドリフト移動度の濃度依存性により若干オン抵抗の増加は大きくなるが、ドリフト領域２近傍の低不純物濃度のバッファ領域１２にも空乏層が広がるため耐圧は増加し、逆に同じ耐圧であればドリフト領域２を薄くできるため、オン抵抗の増加は抑制できる。更に、ＳｉＣ−ＭＯＳＦＥＴ、特にプレナー型ＭＯＳＦＥＴでは、チャネル抵抗、ＪＦＥＴ抵抗のオン抵抗の寄与が大きいため、オン抵抗の増加は僅かな比率に抑えられる。また、バッファ領域１２の濃度勾配はアバランシェ発生時の空間電荷の変化による負性抵抗の発生を防止する効果があるため、アバランシェ耐量の改善の効果も期待できる。   Actually, the on-resistance slightly increases due to the concentration dependency of the drift mobility. However, since the depletion layer also extends to the low impurity concentration buffer region 12 near the drift region 2, the breakdown voltage increases. If there is, the drift region 2 can be made thin, so that an increase in on-resistance can be suppressed. Furthermore, in the case of SiC-MOSFETs, particularly planar MOSFETs, the on-resistance contribution of the channel resistance and the JFET resistance is large, so that the increase in the on-resistance is suppressed to a small ratio. Further, since the concentration gradient of the buffer region 12 has an effect of preventing the occurrence of negative resistance due to a change in space charge at the time of avalanche generation, an effect of improving the avalanche withstand capability can be expected.

また、高不純物濃度領域ではライフタイムが短くなるため、ボディダイオードが順方向バイアスされた場合に少数キャリアがバッファ領域１２内で再結合し、バッファ領域１２とドレイン領域１の界面に到達しにくくなる。このため、界面で比較的多いと考えられる積層欠陥成長の元となる転移等での再結合が抑制され、オン抵抗の増加を抑制する効果も期待できる。   In addition, since the lifetime is shortened in the high impurity concentration region, when the body diode is forward-biased, the minority carriers recombine in the buffer region 12 and are less likely to reach the interface between the buffer region 12 and the drain region 1. . For this reason, recombination due to dislocation, which is considered to be a relatively large source of stacking fault growth at the interface, is suppressed, and an effect of suppressing an increase in on-resistance can be expected.

また、ドリフト領域２及びバッファ領域１２のいずれか、又はドリフト領域２及びバッファ領域１２の両方に、電子線又はプロトン等で積層欠陥成長の元とならない点欠陥（ライフタイムキラー）を導入してもよい。ライフタイムキラーを導入することでライフタイムを短くし、積層欠陥の成長を抑制することができる。   Further, even if a point defect (lifetime killer) that does not cause stacking fault growth due to an electron beam or protons is introduced into either the drift region 2 or the buffer region 12, or both the drift region 2 and the buffer region 12. Good. By introducing a lifetime killer, the lifetime can be shortened and the growth of stacking faults can be suppressed.

（半導体装置の製造方法）
次に、図１、図３（ａ）〜図６（ｂ）を参照しながら、本発明の実施の形態に係る半導体装置の製造方法の一例を説明する。なお、以下に示す本発明の実施の形態に係る半導体装置の製造方法は一例であって、本発明の実施の形態に係る半導体装置はこれ以外の種々の方法でも製造可能である。 (Method of Manufacturing Semiconductor Device)
Next, an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 3A to 6B. The method of manufacturing a semiconductor device according to the embodiment of the present invention described below is an example, and the semiconductor device according to the embodiment of the present invention can be manufactured by various other methods.

（ａ）まず、図３（ａ）に示すように、ワイドバンドギャップ半導体材料からなる半導体基板として、例えば不純物濃度１×１０１９ｃｍ−３程度のｎ＋型のＳｉＣ基板をドレイン領域１として用意する。そして、ドレイン領域１上に、ドレイン領域１よりも添加するｎ型不純物の濃度が変化するように窒素（Ｎ２）ガス等のｎ型不純物元素を含むドーピングガスの流量を調整しながら、ｎ型のバッファ領域１２をエピタキシャル成長させる。ｎ型不純物のドーピングにはシラザン類、アンモニア、ヒドラジン、アルキルヒドラジン等の他のドーピングガスを用いてもよい。ここで、バッファ領域１２のドレイン領域１と接する下面から上面にかけて（エピタキシャル成長方向に沿って）、バッファ領域１２の不純物濃度が徐々に低くなるようにドーピングガスの流量を徐々に減らしてエピタキシャル成長する。 (A) First, as shown in FIG. 3A, as a semiconductor substrate made of a wide band gap semiconductor material, for example, an n + type SiC substrate having an impurity concentration of about 1 × 10 19 cm −3 is prepared as a drain region 1. I do. Then, while adjusting the flow rate of the doping gas containing the n-type impurity element such as the nitrogen (N 2 ) gas on the drain region 1 so that the concentration of the n-type impurity added than the drain region 1 changes, the n-type Is epitaxially grown. Other doping gases such as silazanes, ammonia, hydrazine, and alkylhydrazine may be used for doping the n-type impurity. Here, from the lower surface to the upper surface of the buffer region 12 in contact with the drain region 1 (along the epitaxial growth direction), epitaxial growth is performed by gradually reducing the flow rate of the doping gas so that the impurity concentration of the buffer region 12 is gradually reduced.

（ｂ）次に、バッファ領域１２上に、バッファ領域１２よりも低不純物濃度となるように、例えば不純物濃度１×１０１６ｃｍ−３程度のｎ−型のドリフト領域２となるように、更にｎ型不純物のドーピングガスの流量を減らして、ドリフト領域２をエピタキシャル成長させる。次に、ドリフト領域２上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクに用いて、Ａｌ等のｐ型不純物イオンをドリフト領域２の表面に選択的に多段に注入し、ベース領域４ａ，４ｂとなる領域を形成する。残存したフォトレジスト膜は剥離液又はアッシング等で除去する。引き続き、ドリフト領域２上に、図１に示したチャネル領域３ａ，３ｂを形成するためのｐ型の半導体層３をアルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型不純物を含むドーピングガスを添加してエピタキシャル成長させる（図３（ｂ））。ｐ型ドーピングガスとして例えば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）、ジボラン（Ｂ２Ｈ６）、或いはトリメチルボロン（Ｂ（ＣＨ３）３）等を用いることができる。このエピタキシャル成長時にベース領域４ａ，４ｂが活性化される。 (B) Next, an n − -type drift region 2 having an impurity concentration of about 1 × 10 16 cm −3 is further formed on the buffer region 12 so as to have a lower impurity concentration than the buffer region 12. The drift region 2 is epitaxially grown by reducing the flow rate of the doping gas of the n-type impurity. Next, a photoresist film is applied on the drift region 2, and the photoresist film is patterned using a photolithography technique. Using the patterned photoresist film as a mask, p-type impurity ions, such as Al, are selectively implanted in multiple steps into the surface of the drift region 2 to form regions to be the base regions 4a, 4b. The remaining photoresist film is removed by a stripping solution or ashing. Subsequently, a doping gas containing a p-type impurity such as aluminum (Al) or boron (B) is added to the p-type semiconductor layer 3 for forming the channel regions 3a and 3b shown in FIG. And epitaxial growth (FIG. 3B). As the p-type doping gas, for example, trimethyl aluminum (Al (CH 3 ) 3 ), diborane (B 2 H 6 ), or trimethyl boron (B (CH 3 ) 3 ) can be used. During this epitaxial growth, the base regions 4a and 4b are activated.

（ｃ）次に、半導体層３の上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、砒素（Ａｓ）や燐（Ｐ）等のｎ型不純物イオンを、注入飛程が半導体層３の深さを超える程度の加速電圧も含むようにして選択的に多段に注入する。その後の熱処理によって、図４（ａ）に示すように、半導体層３の上部に打返し領域２ａを挟んでチャネル領域３ａ，３ｂが定義される。そして、この熱処理によってベース領域４ａ，４ｂに挟まれたｎ型の半導体層３がＪＦＥＴ領域２ｂとして定義される。   (C) Next, a photoresist film is newly applied on the upper surface of the semiconductor layer 3, and the photoresist film is patterned using a photolithography technique. Using the patterned photoresist film as a mask, an n-type impurity ion such as arsenic (As) or phosphorus (P) is selectively formed so as to include an accelerating voltage at which the implantation range exceeds the depth of the semiconductor layer 3. Into multiple stages. By the subsequent heat treatment, as shown in FIG. 4A, channel regions 3a and 3b are defined above the semiconductor layer 3 with the hit region 2a interposed therebetween. The n-type semiconductor layer 3 sandwiched between the base regions 4a and 4b by this heat treatment is defined as a JFET region 2b.

（ｄ）次に、打返し領域２ａ及びチャネル領域３ａ，３ｂの上面にフォトレジスト膜を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ｎ型不純物を注入飛程がチャネル領域３ａ，３ｂの上部に収まるように加速電圧を調整して選択的に多段イオン注入する。残存したフォトレジスト膜をレジスト除去液等により除去する。同様に、打返し領域２ａ及びチャネル領域３ａ，３ｂの上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ｐ型不純物を注入飛程がベース領域４ａ，４ｂの上部の範囲まで及ぶ加速電圧を含むように加速電圧を調整して選択的に多段イオン注入する。残存したフォトレジスト膜をレジスト除去液等により除去する。その後の熱処理によって、図４（ｂ）に示すように、チャネル領域３ａ，３ｂの上部にｎ＋型のソース領域５ａ，５ｂが形成され、チャネル領域３ａ，３ｂを貫通してベース領域４ａ，４ｂに到達するｐ＋型のベースコンタクト領域６ａ，６ｂがそれぞれ形成される。 (D) Next, a photoresist film is applied to the upper surfaces of the hit region 2a and the channel regions 3a and 3b, and the photoresist film is patterned using a photolithography technique. Using the patterned photoresist film as a mask, n-type impurities are selectively ion-implanted by adjusting the accelerating voltage so that the implantation range is within the upper portions of the channel regions 3a and 3b. The remaining photoresist film is removed by a resist removing solution or the like. Similarly, a photoresist film is newly applied on the upper surface of the hit region 2a and the channel regions 3a and 3b, and the photoresist film is patterned using a photolithography technique. Using the patterned photoresist film as a mask, p-type impurities are selectively multistage ion-implanted by adjusting the accelerating voltage so that the implantation range includes the accelerating voltage reaching the upper range of the base regions 4a and 4b. . The remaining photoresist film is removed by a resist removing solution or the like. By the subsequent heat treatment, as shown in FIG. 4B, n + type source regions 5a and 5b are formed on the channel regions 3a and 3b, and the base regions 4a and 4b penetrate through the channel regions 3a and 3b. Are formed, respectively, where p + -type base contact regions 6a and 6b are reached.

（ｅ）次に、表面を熱酸化し、ＳｉＯ２膜からなるゲート絶縁膜７を形成する。そして、化学気相成長（ＣＶＤ）法等により、図５（ａ）に示すように、ゲート絶縁膜７上にｎ型の不純物を添加したポリシリコン層（ドープドポリシリコン層）８を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、図５（ｂ）に示すように、ゲート絶縁膜７及びポリシリコン層８の一部を選択的に除去して、ゲート電極８を形成する。 (E) Next, the surface is thermally oxidized to form a gate insulating film 7 made of a SiO 2 film. Then, as shown in FIG. 5A, a polysilicon layer (doped polysilicon layer) 8 doped with an n-type impurity is deposited on the gate insulating film 7 by a chemical vapor deposition (CVD) method or the like. . Then, as shown in FIG. 5B, a part of the gate insulating film 7 and a part of the polysilicon layer 8 are selectively removed by photolithography and dry etching to form the gate electrode 8.

（ｆ）次に、図６（ａ）に示すように、ＣＶＤ法等により、ゲート電極８、ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂの上面にリンシリケートグラス（ＰＳＧ）膜等からなる層間絶縁膜１１を堆積する。層間絶縁膜１１上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜１１の一部を選択的に除去する。その後、フォトレジスト膜を剥離液又はアッシング等で除去する。この結果、図６（ｂ）に示すように、ゲート電極８を覆うように層間絶縁膜１１が形成される。   (F) Next, as shown in FIG. 6A, a phosphor silicate glass (PSG) film or the like is formed on the upper surfaces of the gate electrode 8, the source regions 5a and 5b, and the base contact regions 6a and 6b by a CVD method or the like. An interlayer insulating film 11 is deposited. A photoresist film is applied on the interlayer insulating film 11, and the photoresist film is patterned using a photolithography technique. Using the patterned photoresist film as a mask, a part of the interlayer insulating film 11 is selectively removed by dry etching. Thereafter, the photoresist film is removed by a stripping solution or ashing. As a result, an interlayer insulating film 11 is formed so as to cover the gate electrode 8 as shown in FIG.

（ｇ）次に、スパッタ法又は蒸着法等により、図１に示すように、ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂの上面にＮｉ膜１３を形成しシンタリング熱処理を行う。このシンタリング熱処理により、ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂの上面にＮｉ膜１３をオーミックコンタクトさせる。更にＮｉ膜１３と層間絶縁膜１１を覆うようにＴｉ膜１４、ＴｉＮ膜１５及びＴｉ膜１６を形成し、その後Ａｌ等からなるソース電極９を形成してシンタリング熱処理を行う。そして更に、ドレイン領域１の下面にＴｉ，Ｎｉ，Ａｌ等の積層膜からなるドレイン電極１０を形成してシンタリング熱処理を行う。層間絶縁膜１１を覆っているＴｉ膜１４、ＴｉＮ膜１５及びＴｉ膜１６は、バリアメタルであるが、その目的は、Ｔｉ膜１４，１６でＡｌ等からなるソース電極９を介して侵入する水素等によってＭＯＳの動作特性が変動するのを防ぐ為の水素吸蔵であり、ＴｉＮ膜１５はＡｌとＴｉの合金化でＴｉの吸蔵効果を損なわない為である。そして、ドリフト領域２及びバッファ領域１２のいずれか、又はドリフト領域２及びバッファ領域１２の両方に、表面側又は裏面側からプロトンを照射することにより、キャリアのライフタイムを短縮させる。その後の熱処理によって、プロトンの照射により形成されたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、本発明の実施の形態に係る半導体装置が完成する。   (G) Next, as shown in FIG. 1, a Ni film 13 is formed on the upper surfaces of the source regions 5a and 5b and the base contact regions 6a and 6b by a sputtering method or a vapor deposition method, and a sintering heat treatment is performed. By this sintering heat treatment, the Ni film 13 is brought into ohmic contact with the upper surfaces of the source regions 5a and 5b and the base contact regions 6a and 6b. Further, a Ti film 14, a TiN film 15, and a Ti film 16 are formed so as to cover the Ni film 13 and the interlayer insulating film 11, and thereafter, a source electrode 9 made of Al or the like is formed, and a sintering heat treatment is performed. Further, a drain electrode 10 made of a laminated film of Ti, Ni, Al or the like is formed on the lower surface of the drain region 1, and a sintering heat treatment is performed. The Ti film 14, TiN film 15 and Ti film 16 covering the interlayer insulating film 11 are barrier metals, but the purpose is to prevent hydrogen invading the Ti films 14 and 16 through the source electrode 9 made of Al or the like. This is for preventing hydrogen from changing the operating characteristics of the MOS due to, for example, the above, and the TiN film 15 is not alloyed with Al and does not impair the effect of storing Ti. Then, by irradiating one of the drift region 2 and the buffer region 12 or both the drift region 2 and the buffer region 12 with protons from the front side or the back side, the carrier lifetime is shortened. The subsequent heat treatment recovers crystal defects whose energy state formed by irradiation with protons is unstable. Thus, the semiconductor device according to the embodiment of the present invention is completed.

本発明の実施の形態に係る半導体装置の製造方法によれば、ドレイン領域１上にエピタキシャル成長方向に沿って不純物濃度が低下するようにｎ型不純物元素を含むドーピングガスの流量を制御してバッファ領域１２を形成することにより、平均原子間距離の違いによる応力を緩和するボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制でき、オン抵抗の増大を抑制することができる半導体装置が実現可能となる。   According to the method for manufacturing a semiconductor device according to the embodiment of the present invention, the buffer region is controlled by controlling the flow rate of a doping gas containing an n-type impurity element on drain region 1 so that the impurity concentration decreases along the epitaxial growth direction. By forming 12, it is possible to suppress the occurrence of transitions and the like, which are the starting points of stacking faults generated when a current flows through the body diode, which alleviates the stress caused by the difference in average interatomic distance, and to suppress the growth of stacking faults. It is possible to realize a semiconductor device capable of suppressing an increase in the size.

なお、ドレイン電極１０を形成した後にプロトンを照射する場合を説明したが、ドレイン電極１０を形成する前の段階で電子線を照射してもよい。また、電子線照射後の電子線アニールを行わない場合もある。また、電子線を照射する代わりに、ヘリウム等の荷電粒子線や、中性子線等の非荷電粒子線を照射してもよい。   Although the case where the proton is irradiated after the formation of the drain electrode 10 has been described, the electron beam may be irradiated before the formation of the drain electrode 10. In some cases, electron beam annealing after electron beam irradiation is not performed. Instead of irradiating an electron beam, a charged particle beam such as helium or an uncharged particle beam such as a neutron beam may be irradiated.

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。 (Other embodiments)
As described above, the present invention has been described by the embodiments. However, it should not be understood that the description and drawings forming a part of the present disclosure limit the present invention.

例えば、本発明の実施の形態においては、図１に示したプレナー型且つ縦型のパワーＭＯＳＦＥＴの構造を説明したが、図１に示した構造以外の種々の構造にも本発明の半導体装置は適用可能である。更に、酸化膜をゲート絶縁膜とするＭＯＳＦＥＴに本発明の半導体装置の適用範囲が限定されるものではなく、酸化膜以外のゲート絶縁膜を用いたＭＩＳＦＥＴでも構わない。又、本発明の半導体装置はＦＥＴに限定されるものでもなく、静電誘導型トランジスタ（ＳＩＴ）にも適用可能である。   For example, in the embodiment of the present invention, the structure of the planar and vertical power MOSFET shown in FIG. 1 has been described. However, the semiconductor device of the present invention can be applied to various structures other than the structure shown in FIG. Applicable. Further, the application range of the semiconductor device of the present invention is not limited to a MOSFET using an oxide film as a gate insulating film, and a MISFET using a gate insulating film other than an oxide film may be used. Further, the semiconductor device of the present invention is not limited to the FET, but can be applied to an electrostatic induction transistor (SIT).

この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置及びその製造方法に適用可能である。   From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art. The present invention can be applied to various semiconductor devices and manufacturing methods thereof without departing from the present invention described in the claims.

１，１０１…半導体基板（ドレイン領域）
２，１０２…ドリフト領域
２ａ，１０２ａ…打返し領域
２ｂ，１０２ｂ…ＪＦＥＴ領域
３…半導体層
３ａ，３ｂ，１０３ａ，１０３ｂ…チャネル領域
４ａ，４ｂ，１０４ａ，１０４ｂ…ベース領域
５ａ，５ｂ，１０５ａ，１０５ｂ…ソース領域
６ａ，６ｂ，１０６ａ，１０６ｂ…ベースコンタクト領域
７，１０７…ゲート絶縁膜
８，１０８…ゲート電極（ポリシリコン層）
９，１０９…ソース電極
１０，１１０…ドレイン電極
１１，１１１…層間絶縁膜
１２，１１２…バッファ領域
１３…Ｎｉ膜
１４，１６…Ｔｉ膜、
１５…ＴｉＮ膜
２０ａ，２０ｂ，２０ｃ，２０ｄ…ＭＯＳＦＥＴ
２１ａ，２１ｂ，２１ｃ，２１ｄ…ダイオード
２３…ＤＣ電源
２４…負荷インダクタンス 1, 101: semiconductor substrate (drain region)
2, 102 drift regions 2a, 102a return regions 2b, 102b JFET region 3 semiconductor layers 3a, 3b, 103a, 103b channel regions 4a, 4b, 104a, 104b base regions 5a, 5b, 105a, 105b ... source regions 6a, 6b, 106a, 106b ... base contact regions 7, 107 ... gate insulating films 8, 108 ... gate electrodes (polysilicon layer)
9, 109 ... source electrode 10, 110 ... drain electrode 11, 111 ... interlayer insulating film 12, 112 ... buffer region 13 ... Ni film 14, 16 ... Ti film,
15 ... TiN films 20a, 20b, 20c, 20d ... MOSFET
21a, 21b, 21c, 21d ... diode 23 ... DC power supply 24 ... load inductance

Claims (4)

シリコンより禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、
前記半導体材料からなる第１導電型のドレイン領域と、
前記ドレイン領域上に配置され、前記ドレイン領域よりも低不純物濃度の第１導電型のバッファ領域と、
前記バッファ領域上に配置され、前記バッファ領域よりも低不純物濃度の第１導電型のドリフト領域とを備え、
前記ドリフト領域から前記バッファ領域を経由して前記ドレイン領域に至る経路に前記主電流経路が含まれ、前記バッファ領域の不純物濃度の３乗根が前記バッファ領域の下面から上面への距離に対して比例して減少するように、前記バッファ領域の不純物濃度が規定され、
前記バッファ領域の上面から、前記バッファ領域の不純物濃度が前記ドリフト領域の不純物濃度の１０倍となる深さまでの厚さが、前記ドリフト領域の厚さの２０％未満であることを特徴とする半導体装置。 A semiconductor device using a semiconductor material having a forbidden band wider than silicon for a main current path,
A first conductivity type drain region made of the semiconductor material;
A first conductivity type buffer region disposed on the drain region and having a lower impurity concentration than the drain region;
A first conductivity type drift region having a lower impurity concentration than the buffer region, the drift region being disposed on the buffer region,
The main current path is included in a path from the drift region to the drain region via the buffer region, and the third root of the impurity concentration of the buffer region is smaller than the distance from the lower surface to the upper surface of the buffer region. The impurity concentration of the buffer region is defined so as to decrease in proportion ,
A semiconductor, wherein a thickness from the upper surface of the buffer region to a depth at which the impurity concentration of the buffer region becomes 10 times the impurity concentration of the drift region is less than 20% of the thickness of the drift region. apparatus. 前記ドリフト領域及び前記バッファ領域の少なくとも一方にライフタイムキラーが導入されていることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1 , wherein a lifetime killer is introduced into at least one of the drift region and the buffer region. 前記半導体材料は、炭化珪素、窒化ガリウム又はダイヤモンドであることを特徴とする請求項１又は２に記載の半導体装置。 The semiconductor material, the semiconductor device according to claim 1 or 2, characterized in that silicon carbide, gallium or diamond nitride. シリコンよりも禁制帯幅の広い半導体材料からなる第１導電型の半導体基板をドレイン領域とし、前記ドレイン領域上に、前記ドレイン領域よりも低不純物濃度で前記半導体材料からなる第１導電型のバッファ領域をエピタキシャル成長させる工程と、
前記バッファ領域上に、前記バッファ領域よりも低不純物濃度で前記半導体材料からなる第１導電型のドリフト領域をエピタキシャル成長させる工程とを含み、
前記バッファ領域のエピタキシャル成長は、前記バッファ領域の不純物濃度の３乗根が前記バッファ領域の下面から上面への距離に対して比例して減少するように、第１導電型の不純物元素を含むドーピングガスの流量を制御し、
前記バッファ領域の上面から、前記バッファ領域の不純物濃度が前記ドリフト領域の不純物濃度の１０倍となる深さまでの厚さを、前記ドリフト領域の厚さの２０％未満とすることを特徴とする半導体装置の製造方法。 A first conductivity type semiconductor substrate made of a semiconductor material having a wider bandgap than silicon is used as a drain region, and a first conductivity type buffer made of the semiconductor material with a lower impurity concentration than the drain region is formed on the drain region. Epitaxially growing the region;
Epitaxially growing a first conductivity type drift region made of the semiconductor material at a lower impurity concentration than the buffer region on the buffer region,
The epitaxial growth of the buffer region is performed by a doping gas containing an impurity element of the first conductivity type such that the cube root of the impurity concentration of the buffer region decreases in proportion to the distance from the lower surface to the upper surface of the buffer region. to control the flow rate,
A semiconductor, wherein a thickness from the upper surface of the buffer region to a depth at which the impurity concentration of the buffer region becomes 10 times the impurity concentration of the drift region is less than 20% of the thickness of the drift region. Device manufacturing method.
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