JP6651859B2 - Thin film transistor array and reflective display device - Google Patents
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Description
本発明は、薄膜トランジスタアレイ及び反射型表示装置に関する。 The present invention relates to a thin film transistor array and a reflective display device.
バックライトを必要としないために消費電力が低く、薄型化も可能である反射型表示の液晶装置が注目されている。 Attention has been focused on a reflective display liquid crystal device which does not require a backlight, consumes low power, and can be made thin.
この種の反射型液晶装置では、最も単純には、公知である透過型の液晶表示装置の画素電極を、透明な材料から反射率の高い金属等の材料に変更することで、反射型表示を行えるようにすることができる。 In this type of reflective liquid crystal device, the simplest is to change the pixel electrode of a known transmissive liquid crystal display device from a transparent material to a material such as a metal having high reflectivity, thereby achieving reflective display. Can be done.
しかしながら、このような構成を採ることで、液晶層を挟んで対向する電極の材料が互いに異なることになるので、液晶との接触電位もそれぞれ異なることとなり、結果として交流駆動することで液晶の焼き付き、フリッカの増大、電極の腐食などを引き起こしやすい。 However, by adopting such a configuration, the materials of the electrodes facing each other with the liquid crystal layer interposed therebetween are different from each other, so that the contact potentials with the liquid crystal are also different, and as a result, the liquid crystal is burned by AC driving. , Flicker, electrode corrosion and the like.
そこで、外光の反射を担う反射電極と、液晶に電圧を印加する画素電極とを、層間絶縁膜を介して別層とし、画素電極と対向電極の材料を従来通りＩＴＯ（酸化インジウムスズ）同士に揃えることができる構成が例示されている。（例えば、特許文献１） Therefore, the reflective electrode that reflects external light and the pixel electrode that applies a voltage to the liquid crystal are formed as separate layers via an interlayer insulating film, and the material of the pixel electrode and the counter electrode is made of ITO (indium tin oxide) as before. A configuration that can be aligned with the above is exemplified. (For example, Patent Document 1)
ところで、反射電極の材料候補としては、アルミニウム、銀など光の反射率が高い金属が好適なことは自明であり、現実的には、耐ヒロック性、耐マイグレーション性等から、アルミニウムを主成分とした合金が好適に用いられる。 By the way, it is obvious that, as a material candidate of the reflective electrode, a metal having high light reflectance such as aluminum and silver is suitable. In reality, aluminum is used as a main component in view of hillock resistance and migration resistance. The alloy is preferably used.
図９を用いて上記特許文献にも記載されている技術の具体的な構成を説明する。 The specific configuration of the technology described in the above-mentioned patent document will be described with reference to FIG.
上記特許文献の構成によれば、反射電極と層間絶縁膜と画素電極とで平行平板コンデンサを形成して保持容量にすると記載されている。したがって、下層の反射電極に対してスルーホール経由で上層から電気的接続を得る構成と考えられる。 According to the configuration of the above-mentioned patent document, it is described that a parallel plate capacitor is formed by a reflective electrode, an interlayer insulating film, and a pixel electrode to form a storage capacitor. Therefore, it is considered that the electrical connection is obtained from the upper layer via the through hole to the lower reflective electrode.
すなわち、図９において基板１１上に下地膜１２を介して半導体層１３とドープ層１４，１４とを形成する。これら半導体層１３、ドープ層１４，１４を被覆するようにゲート絶縁膜１５を形成し、このゲート絶縁膜１５上にゲート電極１６を形成する。 That is, in FIG. 9, the semiconductor layer 13 and the doped layers 14 are formed on the substrate 11 with the base film 12 interposed therebetween. A gate insulating film 15 is formed so as to cover the semiconductor layer 13 and the doped layers 14, and a gate electrode 16 is formed on the gate insulating film 15.
さらに、このゲート電極１６を被覆するように第１の層間絶縁膜１７を形成し、この第１の層間絶縁膜１７上に、上述したアルミニウムを主成分とした電極である反射膜１８，１８を形成する。 Further, a first interlayer insulating film 17 is formed so as to cover the gate electrode 16, and the above-mentioned reflecting films 18, 18 which are electrodes containing aluminum as a main component, are formed on the first interlayer insulating film 17. Form.
そして、これら反射膜１８，１８を被覆するように第２の層間絶縁膜１９を形成する。 Then, a second interlayer insulating film 19 is formed so as to cover the reflection films 18.
さらに、図示するようなスルーホールＴＨ，ＴＨを開口する。図中、左側のスルーホールＴＨでは、第２の層間絶縁膜１９、第１の層間絶縁膜１７、ゲート絶縁膜１５を貫通して底部でドープ層１４を露出させる構成としている。 Further, through holes TH, TH as shown are opened. In the figure, the through hole TH on the left side is configured to penetrate the second interlayer insulating film 19, the first interlayer insulating film 17, and the gate insulating film 15 to expose the doped layer 14 at the bottom.
一方、図中、右側のスルーホールＴＨでは、第２の層間絶縁膜１９を貫通して底部で反射膜１８を露出させる構成としている。 On the other hand, in the through hole TH on the right side in the drawing, the reflection film 18 is exposed at the bottom through the second interlayer insulating film 19.
これらスルーホールＴＨ，ＴＨの位置に合わせて、画素電極２０、保持容量端子３０を形成する。図中左側のスルーホールＴＨでは、画素電極２０がドープ層１４と電気的に接続される。また、図中右側のスルーホールＴＨでは、保持容量端子３０が反射膜１８と電気的に接続される。 The pixel electrode 20 and the storage capacitor terminal 30 are formed in accordance with the positions of the through holes TH. In the through hole TH on the left side in the figure, the pixel electrode 20 is electrically connected to the doped layer 14. Further, in the through hole TH on the right side in the figure, the storage capacitor terminal 30 is electrically connected to the reflection film 18.
上述した如く反射膜１８，１８はアルミニウム系のエッチング耐性が低い薄膜であるので、特に図中右側のスルーホールＴＨのように、その開口に伴って、底部で露出するアルミニウム系の薄膜が欠損するか、あるいは膜厚が減りやすく、薄膜表面に酸化膜も形成されやすい。したがって、図中に「×」印で示すように保持容量端子３０と反射膜１８との接続箇所で接触不良が起こりやすいという不具合があった。 As described above, since the reflection films 18, 18 are aluminum-based thin films having low etching resistance, the aluminum-based thin film exposed at the bottom is lost along with the opening thereof, particularly like the through hole TH on the right side in the figure. Alternatively, the thickness is easily reduced, and an oxide film is also easily formed on the surface of the thin film. Therefore, there is a problem that a contact failure is likely to occur at a connection portion between the storage capacitor terminal 30 and the reflection film 18 as indicated by a mark “x” in the drawing.
加えて、明るい反射表示を得るために、ほぼパネル全面に渡って反射膜１８が設けられることになる。これは、換言すると平行平板コンデンサの容量としては既に最大の面積が使用されているため、それ以上に保持容量を増やしたくとも、電極の面積を拡張する余地が無いことを意味する。 In addition, in order to obtain a bright reflective display, the reflective film 18 is provided over almost the entire panel. In other words, since the maximum area has already been used as the capacity of the parallel plate capacitor, it means that there is no room for expanding the area of the electrode even if it is necessary to increase the storage capacity further.
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、画素電極に対向する電極と保持容量端子３０との電気的接続を良好に保つと共に、画素電極を用いた平行平板コンデンサとしての保持容量を増加させることが可能な薄膜トランジスタアレイ及び反射型表示装置を提供することにある。 The present invention has been made in view of the above circumstances, and has as its object to maintain good electrical connection between an electrode facing a pixel electrode and a storage capacitor terminal 30 and to use a pixel electrode. An object of the present invention is to provide a thin film transistor array and a reflective display device capable of increasing a storage capacity as a parallel plate capacitor.
本発明の一態様は、反射膜と、第２の層間絶縁膜と、上記第２の層間絶縁膜の第１の開口位置を含んで形成され、第２の層間絶縁膜を挟んで上記反射膜とで保持容量を形成する画素電極と、上記画素電極と離間した位置で、上記第２の層間絶縁膜の第２の開口位置を含んで形成された保持容量端子と、上記反射膜と上記保持容量端子とを電気的に接続する層間接続用電極とを備えることを特徴とする。 One embodiment of the present invention is formed to include a reflective film, a second interlayer insulating film, and a first opening position of the second interlayer insulating film, and the reflective film is sandwiched between the second interlayer insulating film. and a pixel electrode forming the storage capacitor is, at a position spaced apart from the pixel electrode, the storage capacitor terminals formed include a second opening position of the second interlayer insulating film, the reflective film and the holding And an electrode for interlayer connection for electrically connecting the capacitor terminal.
本発明によれば、画素電極に対向する電極と保持容量端子３０との電気的接続を良好に保つことが可能となる。 According to the present invention, it is possible to maintain good electrical connection between the storage capacitor terminal 30 and the electrode facing the pixel electrode.
以下、本発明の一実施形態について、詳細に説明する。
［第１の実施例］
図１を用いて第１の実施例を説明する。同図は、第１の実施例に係る薄膜トランジスタアレイの構成を示す断面図である。
Hereinafter, an embodiment of the present invention will be described in detail.
[First Embodiment]
A first embodiment will be described with reference to FIG. FIG. 3 is a cross-sectional view illustrating the configuration of the thin film transistor array according to the first embodiment.
基板１１上に下地膜１２、半導体層１３、ドープ層１４、ゲート絶縁膜１５、ゲート電極１６、及び第１の層間絶縁膜１７を形成する工程までは上記図９に示した構成と同様であるので、同一部分には同一符号を付してその説明を省略する。 The steps up to the step of forming the base film 12, the semiconductor layer 13, the doped layer 14, the gate insulating film 15, the gate electrode 16, and the first interlayer insulating film 17 on the substrate 11 are the same as those shown in FIG. Therefore, the same portions are denoted by the same reference numerals and description thereof will be omitted.
次に、上記図９では反射膜１８，１８を形成したのに対し、第１実施例では層間接続用電極２１，２１を形成する。 Next, in FIG. 9, the reflection films 18 are formed, whereas in the first embodiment, electrodes 21 and 21 for interlayer connection are formed.
この層間接続用電極２１は、必ずしも反射膜として機能する必要はないので、反射率の高い材料を選ぶことは必須ではないが、比較的良好な導電性を有し、スルーホールＴＨ，ＴＨの開口工程でのエッチングや表面酸化に耐性のある材料を選ぶ必要がある。 Since the interlayer connection electrode 21 does not necessarily need to function as a reflection film, it is not essential to select a material having a high reflectance, but it has relatively good conductivity and has an opening for the through holes TH and TH. It is necessary to select a material that is resistant to etching and surface oxidation in the process.
加えてフォトリソグラフィーでの加工が可能なことが望ましく、ＴＦＴアレイプロセスで実績のある材料であれば、例えばメタルであればクロムやチタン、あるいは各種透明導電膜材料（ＩＴＯ（酸化インジウムスズ），ＩＺＯ（インジウムドープ酸化亜鉛），ＡＺＯ（アルミニウムドープ酸化亜鉛），ＧＺＯ（ガリウムドープ酸化亜鉛）他）が挙げられる。 In addition, it is desirable to be able to process by photolithography. If the material has a proven track record in the TFT array process, for example, a metal such as chromium or titanium, or various transparent conductive film materials (ITO (indium tin oxide), IZO (Indium-doped zinc oxide), AZO (aluminum-doped zinc oxide), GZO (gallium-doped zinc oxide), and the like.
続いて、層間接続用電極２１，２１上に反射率の高い材料、例えばアルミニウムで反射膜１８，１８を形成する。
さらに第２の層間絶縁膜１９を形成する。
Subsequently, the reflection films 18, 18 are formed on the interlayer connection electrodes 21, 21 with a material having a high reflectance, for example, aluminum.
Further, a second interlayer insulating film 19 is formed.
スルーホールＴＨ，ＴＨを開口する。この開口の際、図中右側のスルーホールＴＨの底部で、上述するようにエッチング等への耐性を有する層間接続用電極２１が露出するようにしているので、層間接続用電極２１が欠損することなく、接触不良の要因となる酸化膜を生成することもない。 Open through holes TH, TH. At the time of this opening, the interlayer connection electrode 21 having resistance to etching or the like is exposed at the bottom of the through hole TH on the right side in the drawing as described above. Also, there is no generation of an oxide film that causes contact failure.
そして画素電極２０、保持容量端子３０を同時に形成する。 Then, the pixel electrode 20 and the storage capacitor terminal 30 are formed simultaneously.
上記のような構成とすることで、特に右側のスルーホールＴＨ底部における保持容量端子３０と層間接続用電極２１との接続を良好に保つことができる。 With such a configuration, the connection between the storage capacitor terminal 30 and the interlayer connection electrode 21 particularly at the bottom of the through hole TH on the right side can be kept good.
また反射膜１８，１８と第２の層間絶縁膜１９、及び画素電極２０，２０とで保持容量を形成するので、これ以上電極の面積を拡げることができずとも、第２の層間絶縁膜１９に誘電率の高い材料を用いることで保持容量を増やすことができる。 Further, since a storage capacitor is formed by the reflection films 18, 18, the second interlayer insulating film 19, and the pixel electrodes 20, 20, the second interlayer insulating film 19 can be formed even if the electrode area cannot be further increased. By using a material having a high dielectric constant, the storage capacity can be increased.
［第２の実施例］
なお上記第１の実施例は、図９に示した構成との対比として説明するべく、第１の層間絶縁膜１７より下層でポリシリコンＴＦＴ（薄膜トランジスタ）アレイを構成する場合について説明したが、アモルファスシリコンＴＦＴアレイを構成する場合を第２の実施例として以下に説明する。
[Second embodiment]
In the first embodiment, a case where a polysilicon TFT (thin film transistor) array is formed below the first interlayer insulating film 17 has been described for comparison with the structure shown in FIG. A case of forming a silicon TFT array will be described below as a second embodiment.
図２は、第２の実施例の薄膜トランジスタアレイの構成を示す断面図である。
まず基板１１を用意する。基板１１としては、ガラス、可撓性を有する超薄のガラス、クォーツ、サファイア、樹脂などの透明な材料は勿論適合するのに加えて、反射型表示装置に用いることが目的であるので、反射層より下層側に位置する基板１１の透明性は必ずしも求められない。
FIG. 2 is a sectional view showing the configuration of the thin film transistor array according to the second embodiment.
First, the substrate 11 is prepared. The substrate 11 is made of a transparent material such as glass, flexible ultra-thin glass, quartz, sapphire, or resin, and is suitable for use in a reflective display device. The transparency of the substrate 11 located below the layer is not always required.
他に基板１１として、シリコンを始めとする金属、ポリイミドを始めとする着色性もしくは不透明な樹脂であって良い。加えて、これらの材料にガスバリア性の付与などを目的としたコーティングを施したものであって良い。 Alternatively, the substrate 11 may be a metal such as silicon or a colored or opaque resin such as polyimide. In addition, these materials may be coated with a coating for the purpose of imparting gas barrier properties.
基板１１上にゲート電極１６を形成する。ゲート電極１６は、例えばアルミニウム、モリブデン、タンタル、タングステン、クロム、チタン及びそれぞれを主成分とする合金であって良く、さらには加工性を向上するなどの都合から、これらを積層して用いても良い。 A gate electrode 16 is formed on the substrate 11. The gate electrode 16 may be made of, for example, aluminum, molybdenum, tantalum, tungsten, chromium, titanium, and an alloy containing each as a main component. good.
ゲート電極１６を被覆するように基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコン、上述したゲート電極１６を陽極酸化させるなどの手法で形成した絶縁膜であって良く、これらを積層して用いても良い。 A gate insulating film 15 is formed on the substrate 11 so as to cover the gate electrode 16. The gate insulating film 15 may be, for example, silicon nitride, silicon oxide, silicon oxynitride, or an insulating film formed by a method such as anodizing the gate electrode 16 described above, or may be used by laminating them.
上記ゲート絶縁膜１５上に、半導体層１３を水素化アモルファスシリコンで形成する。
この半導体層１３に一部が重なるようにオーミックコンタクト層２２，２２をドープドアモルファスシリコンで形成する。
On the gate insulating film 15, the semiconductor layer 13 is formed of hydrogenated amorphous silicon.
The ohmic contact layers 22, 22 are formed of doped amorphous silicon so as to partially overlap the semiconductor layer 13.
さらにオーミックコンタクト層２２，２２上にソース・ドレイン電極２３，２３を形成する。ソース・ドレイン電極２３，２３は、例えばアルミニウム、モリブデン、タンタル、タングステン、クロム、チタン及びそれぞれを主成分とする合金であって良く、加工性を向上するなどの都合から、これらを積層して用いても良い。 Further, source / drain electrodes 23, 23 are formed on the ohmic contact layers 22, 22, respectively. The source / drain electrodes 23 may be made of, for example, aluminum, molybdenum, tantalum, tungsten, chromium, titanium, or an alloy containing each as a main component. May be.
次に第１の層間絶縁膜１７を形成する。第１の層間絶縁膜１７は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコン、上述したゲート電極１６を陽極酸化させるなどの手法で形成した絶縁膜、樹脂であって良く、これらを積層して用いても良い。 Next, a first interlayer insulating film 17 is formed. The first interlayer insulating film 17 may be, for example, silicon nitride, silicon oxide, silicon oxynitride, an insulating film formed by a method such as anodizing the gate electrode 16 described above, or a resin. May be.
第１の層間絶縁膜１７上に層間接続用電極２１，２１を形成する。層間接続用電極２１，２１は、例えばクロムやチタン、あるいは各種透明導電膜材料（ＩＴＯ，ＩＺＯ，ＡＺＯ，ＧＺＯ他）であって良い。 On the first interlayer insulating film 17, electrodes 21 and 21 for interlayer connection are formed. The interlayer connection electrodes 21 and 21 may be made of, for example, chromium or titanium, or various transparent conductive film materials (ITO, IZO, AZO, GZO, etc.).
層間接続用電極２１，２１上に、反射膜１８，１８を、アルミニウム系合金を始めとする反射率の高い材料で形成する。 On the interlayer connection electrodes 21 and 21, the reflection films 18 and 18 are formed of a material having a high reflectance such as an aluminum alloy.
さらに層間接続用電極２１，２１、反射膜１８，１８を被覆するように第２の層間絶縁膜１９を形成する。第２の層間絶縁膜１９としては、例えば窒化シリコン、酸化シリコン、酸化窒化シリコンであって良い。特に第２の層間絶縁膜１９として保持容量を増加させたい場合には、酸化ハフニウムなどに代表される高誘電率材料にしても良く、これらを積層して用いても良い。 Further, a second interlayer insulating film 19 is formed so as to cover the electrodes for interlayer connection 21 and 21 and the reflection films 18 and 18. The second interlayer insulating film 19 may be, for example, silicon nitride, silicon oxide, or silicon oxynitride. In particular, when it is desired to increase the storage capacity as the second interlayer insulating film 19, a high dielectric constant material typified by hafnium oxide or the like may be used, or a stack of these materials may be used.
上記第２の層間絶縁膜１９上の予め定められた位置と深さでスルーホールＴＨ，ＴＨを開口する。スルーホールＴＨ，ＴＨの深さは、第２の層間絶縁膜１９の１層のみを貫通するもの（図面右側）、第２の層間絶縁膜１９と第１の層間絶縁膜１７の２層を貫通するもの（図面の左側）、第２の層間絶縁膜１９、第１の層間絶縁膜１７及びゲート絶縁膜１５の３層を貫通するもの（図示せず）の３種類が考えられるとなる。 Through holes TH, TH are opened at predetermined positions and depths on the second interlayer insulating film 19. The depths of the through holes TH and TH are such that they penetrate only one layer of the second interlayer insulating film 19 (right side in the drawing) and penetrate two layers of the second interlayer insulating film 19 and the first interlayer insulating film 17. 3 (the left side in the drawing), and a type (not shown) penetrating the three layers of the second interlayer insulating film 19, the first interlayer insulating film 17, and the gate insulating film 15.
そして、スルーホールＴＨ，ＴＨの位置に合わせて画素電極２０、保持容量端子３０を各種透明導電膜材料（ＩＴＯ，ＩＺＯ，ＡＺＯ，ＧＺＯ他）で同時に形成する。上述した３種類の深さのスルーホールＴＨ，ＴＨを通して、保持容量端子３０と層間接続用電極２１の接続（図の右側）、画素電極２０とソース・ドレイン電極２３の接続（図の左側）、ゲート端子とゲート電極１６の接続（図示せず）が実現され、以上でチャネルエッチ型のアモルファスシリコンＴＦＴアレイが完成される。 Then, the pixel electrode 20 and the storage capacitor terminal 30 are simultaneously formed of various transparent conductive film materials (ITO, IZO, AZO, GZO, etc.) in accordance with the positions of the through holes TH, TH. Through the through holes TH having three different depths described above, the connection between the storage capacitor terminal 30 and the interlayer connection electrode 21 (the right side in the figure), the connection between the pixel electrode 20 and the source / drain electrode 23 (the left side in the figure), The connection (not shown) between the gate terminal and the gate electrode 16 is realized, and the channel-etch type amorphous silicon TFT array is completed as described above.
［第２の実施例の変形例］
図３を用いて、上記第２の実施例の変形例について説明する。同図は、第２の実施例の変形例に係る薄膜トランジスタアレイの構成を示す断面図である。
[Modification of Second Embodiment]
A modified example of the second embodiment will be described with reference to FIG. FIG. 14 is a cross-sectional view illustrating a configuration of a thin film transistor array according to a modification of the second embodiment.
ゲート絶縁膜１５を形成するまでは上記第２の実施例と同様の工程である。
ゲート絶縁膜１５上に半導体層１３を水素化アモルファスシリコンで形成する。
半導体層１３上の一部にエッチングストッパ２４を形成する。エッチングストッパ２４は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコンであって良い。
The steps up to the formation of the gate insulating film 15 are the same as those in the second embodiment.
The semiconductor layer 13 is formed of hydrogenated amorphous silicon on the gate insulating film 15.
An etching stopper 24 is formed on a part of the semiconductor layer 13. The etching stopper 24 may be, for example, silicon nitride, silicon oxide, or silicon oxynitride.
半導体層１３上で、一部がエッチングストッパ２４に被覆するようにオーミックコンタクト層２２，２２をドープドアモルファスシリコンで形成する。 On the semiconductor layer 13, the ohmic contact layers 22 are formed of doped amorphous silicon so as to partially cover the etching stopper 24.
オーミックコンタクト層２２，２２上にソース・ドレイン電極２３，２３を形成する。ソース・ドレイン電極２３，２３は、例えばアルミニウム、モリブデン、タンタル、タングステン、クロム、チタン及びそれぞれを主成分とする合金であって良く、加工性を向上するなどの都合から、これらを積層して用いても良い。 Source / drain electrodes 23 are formed on the ohmic contact layers 22. The source / drain electrodes 23 may be made of, for example, aluminum, molybdenum, tantalum, tungsten, chromium, titanium, or an alloy containing each as a main component. May be.
ここまでオーミックコンタクト層２２，２２や半導体層１３を個別にパターニングしていなかった場合は、ソース・ドレイン電極２３，２３をパターニングした後、これをマスク代わりとしてオーミックコンタクト層２２，２２や半導体層１３をパターニングしても良い。 If the ohmic contact layers 22 and 22 and the semiconductor layer 13 have not been individually patterned so far, the source / drain electrodes 23 and 23 are patterned and then used as a mask instead of the ohmic contact layers 22 and 22 and the semiconductor layer 13. May be patterned.
第１の層間絶縁膜１７以降の形成は上記第２の実施例と同様であり、以上でエッチストッパ型のアモルファスシリコンＴＦＴアレイが完成される。 The formation of the first interlayer insulating film 17 and subsequent steps is the same as that of the second embodiment, and thus an etch stopper type amorphous silicon TFT array is completed.
［第３の実施例］
なお、上記第２の実施例及びその変形例で保持容量を増やした場合、アモルファスシリコンＴＦＴでは素子性能が不足となり、表示装置の駆動電力が不足する虞がある。そこで、より高い素子性能を得られる酸化物ＴＦＴアレイでの構成を第３の実施例として説明する。
[Third embodiment]
When the storage capacitance is increased in the second embodiment and its modification, the element performance of the amorphous silicon TFT becomes insufficient, and there is a possibility that the driving power of the display device becomes insufficient. Therefore, a configuration using an oxide TFT array that can obtain higher element performance will be described as a third embodiment.
図４は、第３の実施例の薄膜トランジスタアレイの構成を示す断面図である。
ゲート電極１６を形成するまでの工程は上記第２の実施例と同様である。
FIG. 4 is a sectional view showing the configuration of the thin film transistor array according to the third embodiment.
The steps up to the formation of the gate electrode 16 are the same as in the second embodiment.
基板１１上にゲート電極１６を被覆するようにゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコン、上述したゲート電極１６を陽極酸化させるなどの手法で形成した絶縁膜であって良いが、後述する酸化物半導体２５と接触させても、この酸化物半導体２５を還元しにくい材料であることが好ましい。異なる材料を積層して用いても良いが、その場合は酸化物の上側、すなわち酸化物半導体２５と接する側に、酸化物半導体２５を還元しにくい材料を配置することが好ましい。 A gate insulating film 15 is formed on the substrate 11 so as to cover the gate electrode 16. The gate insulating film 15 may be, for example, silicon nitride, silicon oxide, silicon oxynitride, or an insulating film formed by a method such as anodizing the gate electrode 16 described above. Also, it is preferable that the oxide semiconductor 25 is a material that is not easily reduced. Different materials may be stacked, but in that case, a material which is difficult to reduce the oxide semiconductor 25 is preferably provided above the oxide, that is, on the side in contact with the oxide semiconductor 25.
ゲート絶縁膜１５上に酸化物半導体２５を形成する。酸化物半導体２５としては、ＩＧＺＯ（インジウム、ガリウム、亜鉛、酸素から構成されるアモルファス半導体）が最も代表的であるが、これに限定するものではない。 An oxide semiconductor 25 is formed over the gate insulating film 15. The most typical example of the oxide semiconductor 25 is IGZO (amorphous semiconductor composed of indium, gallium, zinc, and oxygen), but is not limited thereto.
また素子特性を向上するためのオーミックコンタクト層を設けても良い（図示せず）。 Further, an ohmic contact layer for improving device characteristics may be provided (not shown).
次に上記ゲート絶縁膜１５上に、一部が酸化物半導体２５に被覆するようにソース・ドレイン電極２３，２３を形成する。ソース・ドレイン電極２３，２３は、例えばアルミニウム、モリブデン、タンタル、タングステン、クロム、チタン及びそれぞれを主成分とする合金であって良く、加工性を向上するなどの都合から、これらを積層して用いても良い。 Next, source / drain electrodes 23 are formed on the gate insulating film 15 so as to partially cover the oxide semiconductor 25. The source / drain electrodes 23 may be made of, for example, aluminum, molybdenum, tantalum, tungsten, chromium, titanium, or an alloy containing each as a main component. May be.
ゲート絶縁膜１５上で上記酸化物半導体２５とソース・ドレイン電極２３，２３を被覆するように第１の層間絶縁膜１７を形成する。第１の層間絶縁膜１７は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコン、上述したゲート電極１６を陽極酸化させるなどの手法で形成した絶縁膜、樹脂であって良いが、酸化物半導体２５と接触させてもこの酸化物半導体２５を還元しにくい材料であることが好ましい。異なる材料を積層して用いても良いが、その場合は下側、すなわち酸化物半導体２５と接する側に、酸化物半導体２５を還元しにくい材料を配置することが好ましい。 A first interlayer insulating film 17 is formed on the gate insulating film 15 so as to cover the oxide semiconductor 25 and the source / drain electrodes 23. The first interlayer insulating film 17 may be, for example, silicon nitride, silicon oxide, silicon oxynitride, an insulating film formed by a method such as anodizing the gate electrode 16 described above, or a resin. It is preferable that the oxide semiconductor 25 be made of a material that is hardly reduced even when the oxide semiconductor 25 is brought into contact with the semiconductor. Different materials may be stacked, but in that case, a material which is difficult to reduce the oxide semiconductor 25 is preferably provided on the lower side, that is, on the side in contact with the oxide semiconductor 25.
さらにこの時、還元性が強い雰囲気による成膜を行なうと、酸化物ＴＦＴの特性に影響を及ぼす場合があるので、ＣＶＤ（化学気相成長）であれば、原料ガスに水素を含まないか、水素がなるべく少ないものを用いるか、あるいはスパッタ法等で、還元性でない雰囲気でスパッタリングするなどの工夫を必要とする。 Further, at this time, if the film is formed in an atmosphere having a strong reducing property, the characteristics of the oxide TFT may be affected. It is necessary to use a device containing as little hydrogen as possible, or to use a sputtering method or the like to perform sputtering in a non-reducing atmosphere.
次に第１の層間絶縁膜１７上に層間接続用電極２１，２１を形成する。層間接続用電極２１，２１は、例えばクロムやチタン、あるいは各種の透明導電膜材料（ＩＴＯ，ＩＺＯ，ＡＺＯ，ＧＺＯ他）であって良い。 Next, interlayer connection electrodes 21 and 21 are formed on the first interlayer insulating film 17. The interlayer connection electrodes 21 and 21 may be made of, for example, chromium or titanium, or various transparent conductive film materials (ITO, IZO, AZO, GZO, etc.).
層間接続用電極２１，２１上に反射膜１８，１８を、アルミニウム系合金を始めとする反射率の高い材料で形成する。 The reflection films 18, 18 are formed on the interlayer connection electrodes 21, 21 with a material having a high reflectance such as an aluminum alloy.
第１の層間絶縁膜１７上の層間接続用電極２１，２１、反射膜１８，１８を被覆するように第２の層間絶縁膜１９を形成する。第２の層間絶縁膜１９は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコンであって良いが、保持容量を増加させたい場合には酸化ハフニウムなどに代表される高誘電率の材料にしても良く、これらを積層して用いても良い。 A second interlayer insulating film 19 is formed so as to cover the interlayer connection electrodes 21 and 21 and the reflection films 18 on the first interlayer insulating film 17. The second interlayer insulating film 19 may be made of, for example, silicon nitride, silicon oxide, or silicon oxynitride, but may be made of a material having a high dielectric constant represented by hafnium oxide or the like in order to increase the storage capacity. These may be stacked and used.
ただしここでも、還元性が強い雰囲気による成膜を行なうと、酸化物ＴＦＴの特性に影響を及ぼす場合があるので、ＣＶＤであれば、原料ガスに水素を含まないか、水素がなるべく少ないものを用いるか、あるいはスパッタ法等で、還元性でない雰囲気でスパッタリングするなどの工夫を必要とする。 However, also in this case, if the film is formed in an atmosphere having a strong reducing property, the characteristics of the oxide TFT may be affected. Therefore, in the case of CVD, a material gas containing no hydrogen or containing as little hydrogen as possible is used. It is necessary to use a device such as sputtering or sputtering in a non-reducing atmosphere by a sputtering method or the like.
次にスルーホールＴＨ，ＴＨを開口する以降の工程は上記第２の実施例と同様であり、以上でチャネルエッチ型酸化物ＴＦＴアレイが完成される。 Next, the steps after the opening of the through holes TH, TH are the same as those in the second embodiment, and thus the channel etch type oxide TFT array is completed.
［第３の実施例の変形例］
図５を用いて、上記第３の実施例の変形例について説明する。同図は、第３の実施例の変形例に係る薄膜トランジスタアレイの構成を示す断面図である。
[Modification of Third Embodiment]
A modified example of the third embodiment will be described with reference to FIG. FIG. 14 is a cross-sectional view illustrating a configuration of a thin film transistor array according to a modification of the third embodiment.
ゲート絶縁膜１５を形成するまでは上記第３の実施例と同様の工程である。
ゲート絶縁膜１５上に酸化物半導体２５を形成する。酸化物半導体２５としては、ＩＧＺＯが最も代表的であるが、これに限定するものではない。
The steps up to the formation of the gate insulating film 15 are the same as those in the third embodiment.
An oxide semiconductor 25 is formed over the gate insulating film 15. The oxide semiconductor 25 is most typically IGZO, but is not limited thereto.
この酸化物半導体２５上にエッチングストッパ２４を形成する。エッチングストッパ２４は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコン、樹脂であって良いが、酸化物半導体２５と接触させてもこの酸化物半導体２５を還元しにくい材料であることが好ましい。異なる材料を積層して用いても良いが、その場合、下側すなわち酸化物半導体２５と接する側に、酸化物半導体２５を還元しにくい材料を配置することが好ましい。 An etching stopper 24 is formed on the oxide semiconductor 25. The etching stopper 24 may be, for example, silicon nitride, silicon oxide, silicon oxynitride, or a resin, but is preferably a material that does not easily reduce the oxide semiconductor 25 even when brought into contact with the oxide semiconductor 25. Different materials may be stacked, but in that case, a material which is difficult to reduce the oxide semiconductor 25 is preferably provided on a lower side, that is, a side which is in contact with the oxide semiconductor 25.
さらにこの時、還元性が強い雰囲気による成膜を行なうと、酸化物ＴＦＴの特性に影響を及ぼす場合があるので、ＣＶＤであれば、原料ガスに水素を含まないか、水素がなるべく少ないものを用いるか、あるいはスパッタ法等で、還元性でない雰囲気でスパッタリングするなどの工夫を必要とする。
また素子特性を向上するために、オーミックコンタクト層を設けても良い（図示せず）。
Further, at this time, if the film is formed in an atmosphere having a strong reducing property, the characteristics of the oxide TFT may be affected. It is necessary to use a device such as sputtering or sputtering in a non-reducing atmosphere by a sputtering method or the like.
An ohmic contact layer may be provided (not shown) in order to improve element characteristics.
次に上記ゲート絶縁膜１５上に、一部がエッチングストッパ２４、酸化物半導体２５に被覆するようにソース・ドレイン電極２３，２３を形成する。ソース・ドレイン電極２３，２３は、例えばアルミニウム、モリブデン、タンタル、タングステン、クロム、チタン及びそれぞれを主成分とする合金であって良く、加工性を向上するなどの都合から、これらを積層して用いても良い。 Next, source / drain electrodes 23 are formed on the gate insulating film 15 so as to partially cover the etching stopper 24 and the oxide semiconductor 25. The source / drain electrodes 23 may be made of, for example, aluminum, molybdenum, tantalum, tungsten, chromium, titanium, or an alloy containing each as a main component. May be.
ゲート絶縁膜１５上に第１の層間絶縁膜１７を形成する以降の工程は上記第３の実施例と同様であり、以上でエッチストッパ型酸化物ＴＦＴアレイが完成される。 The steps after forming the first interlayer insulating film 17 on the gate insulating film 15 are the same as those in the third embodiment, and the etch stopper type oxide TFT array is completed.
ところで、上記第１乃至第３の実施例では、第２の層間絶縁膜１９をより高誘電率の材料として保持容量を増加させ得るとしたが、平行平板コンデンサの原理であるので、第２の層間絶縁膜１９を薄くすることによっても保持容量を増やすことができることは自明である。 By the way, in the first to third embodiments, the storage capacity can be increased by using the second interlayer insulating film 19 as a material having a higher dielectric constant. It is obvious that the storage capacity can be increased by reducing the thickness of the interlayer insulating film 19.
一方、反射膜１８，１８にて充分な反射を行なわせる（＝透けなくさせる）ために、ある程度の膜厚を必要とする。したがって第２の層間絶縁膜１９も、この反射膜１８，１８の段差を充分に被覆し得る膜厚が必要になる。つまり、保持容量を増やすには第２の層間絶縁膜１９を薄くしたいが、実際には端部の段差を充分に被覆できる膜厚とする必要があるため、第２の層間絶縁膜１９の薄膜化には限界がある。 On the other hand, a certain film thickness is required in order to allow the reflection films 18 and 18 to sufficiently reflect (= become transparent). Therefore, the second interlayer insulating film 19 also needs to have a film thickness that can sufficiently cover the steps of the reflection films 18. In other words, the second interlayer insulating film 19 is desired to be thinner in order to increase the storage capacity, but it is actually necessary to have a thickness sufficient to cover the step at the end. There is a limit to conversion.
図６は、本願発明の発明者らが、この構成を試みた試作品の製作結果を示す図であり、同図は反射膜１８端部の段差部における第２の層間絶縁膜１９の被覆状況を断面観察した画像である。図中に破線の円形で囲んで示すように、当該段差部分で反射膜１８の被覆が途切れかかっている状況にあることがわかる。 FIG. 6 is a view showing the results of the production of a prototype in which the inventors of the present invention have attempted this configuration. FIG. 6 shows the state of coating of the second interlayer insulating film 19 on the step at the end of the reflective film 18. 2 is an image obtained by observing a cross section of FIG. It can be seen that the coating of the reflective film 18 is about to be interrupted at the step, as indicated by the broken line circle in the figure.
本発明者らの製作結果では、この画像の如く、反射膜１８上の第２の層間絶縁膜１９の薄膜化は、反射膜１８と同程度の膜厚までとすること、すなわち反射膜１８がない位置での第２の層間絶縁膜１９の膜厚は反射膜１８の２倍程度とすることが安全であり、これを超えて薄くすると、反射膜１８の端部の被覆で不十分な箇所ができやすく、後の工程で当該箇所から反射膜１８が侵襲されて表示不良につながり易いことがわかっている。 According to the production results of the present inventors, as shown in this image, the thickness of the second interlayer insulating film 19 on the reflective film 18 is reduced to a thickness approximately equal to that of the reflective film 18, that is, the reflective film 18 is It is safe that the film thickness of the second interlayer insulating film 19 at a position where it does not exist is about twice as large as that of the reflective film 18. It has been found that the reflective film 18 is likely to be invaded from the location in a later step, leading to display defects.
［第４の実施例］
上記図６の結果を鑑み、反射膜１８の段差部に対しては充分に被覆して後工程での侵襲を防ぐことができ、かつ平行平板コンデンサとしての保持容量を増加させることができる構成を見出した。
[Fourth embodiment]
In view of the results shown in FIG. 6, the configuration is such that the step portion of the reflection film 18 is sufficiently covered to prevent invasion in a later step, and that the holding capacity as a parallel plate capacitor can be increased. I found it.
図７は、第４の実施例の薄膜トランジスタアレイの構成を示す断面図である。
第１の層間絶縁膜１７を形成するまでの工程は上記第３の実施例と同様である。
FIG. 7 is a sectional view showing the configuration of the thin film transistor array of the fourth embodiment.
The steps up to the formation of the first interlayer insulating film 17 are the same as those in the third embodiment.
第１の層間絶縁膜１７上に反射膜１８，１８を、アルミニウム系合金を始めとする反射率の高い材料で形成する。 The reflection films 18, 18 are formed on the first interlayer insulating film 17 with a material having a high reflectance such as an aluminum alloy.
さらに第２の層間絶縁膜１９を形成する。第２の層間絶縁膜１９は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコンを用いるか、これらを積層して用いても良い。ただしこの時、還元性が強い雰囲気による成膜を行なうと、酸化物ＴＦＴの特性に影響を及ぼす場合があるので、ＣＶＤであれば、原料ガスに水素を含まないか、水素がなるべく少ないものを用いるか、あるいはスパッタ法等で、還元性でない雰囲気でスパッタリングするなどの工夫を必要とする。 Further, a second interlayer insulating film 19 is formed. For the second interlayer insulating film 19, for example, silicon nitride, silicon oxide, silicon oxynitride may be used, or these may be stacked. However, at this time, if the film is formed in an atmosphere having a strong reducing property, the characteristics of the oxide TFT may be affected. Therefore, in the case of CVD, a material gas containing no hydrogen or a material containing as little hydrogen as possible is used. It is necessary to use a device such as sputtering or sputtering in a non-reducing atmosphere by a sputtering method or the like.
また、この構成では第２の層間絶縁膜１９で保持容量を形成させないので、むしろ誘電率は低い材料が好ましい。第２の層間絶縁膜１９の膜厚は、反射膜１８，１８の上部で少なくとも反射膜１８，１８の膜厚と同等以上であることが好ましい。結果として、反射膜１８，１８が形成されていない箇所の第２の層間絶縁膜１９の膜厚は、反射膜１８の２倍以上となる。 Further, in this configuration, since a storage capacitor is not formed by the second interlayer insulating film 19, a material having a relatively low dielectric constant is preferable. The thickness of the second interlayer insulating film 19 is preferably at least equal to or greater than the thickness of the reflective films 18 on the reflective films 18. As a result, the film thickness of the second interlayer insulating film 19 at the portion where the reflection films 18 and 18 are not formed is twice or more the thickness of the reflection film 18.
さらに第２の層間絶縁膜１９上に層間接続用電極２１，２１を形成する。層間接続用電極２１，２１は、各種の透明導電膜材料（ＩＴＯ，ＩＺＯ，ＡＺＯ，ＧＺＯ他）であって良い。層間接続用電極２１，２１の膜厚は、上記反射膜１８，１８の膜厚よりも薄くすることは勿論であるが、薄い絶縁膜でも端部段差の被覆が容易になるよう、電気的に支障が出ない範囲内で、より薄くすることが好ましい。 Further, the interlayer connection electrodes 21 and 21 are formed on the second interlayer insulating film 19. The interlayer connection electrodes 21 and 21 may be made of various transparent conductive film materials (ITO, IZO, AZO, GZO, etc.). The film thickness of the interlayer connection electrodes 21 and 21 is, of course, smaller than the film thickness of the reflection films 18 and 18. It is preferable to make the thickness as thin as possible without causing any trouble.
第２の層間絶縁膜１９上で層間接続用電極２１，２１を被覆するようにして、第３の層間絶縁膜２６を形成する。この第３の層間絶縁膜２６は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコンで構成するが、コンデンサとしての保持容量を増加させたい場合には、酸化ハフニウムなどに代表される高誘電率の材料にしても良く、これらを積層して用いても良い。 The third interlayer insulating film 26 is formed so as to cover the interlayer connection electrodes 21 and 21 on the second interlayer insulating film 19. The third interlayer insulating film 26 is made of, for example, silicon nitride, silicon oxide, or silicon oxynitride. If it is desired to increase the storage capacity as a capacitor, a material having a high dielectric constant represented by hafnium oxide or the like is used. Alternatively, these may be stacked and used.
ただしこの時、還元性が強い雰囲気による成膜を行なうと、酸化物ＴＦＴの特性に影響を及ぼす場合があるので、ＣＶＤであれば、原料ガスに水素を含まないか、水素がなるべく少ないものを用いるか、あるいはスパッタ法等で、還元性でない雰囲気でスパッタリングするなどの工夫を必要とする。第３の層間絶縁膜２６の膜厚は、少なくとも層間接続用電極２１，２１の膜厚と同等以上であることが好ましい。 However, at this time, if the film is formed in an atmosphere having a strong reducing property, the characteristics of the oxide TFT may be affected. Therefore, in the case of CVD, a material gas containing no hydrogen or a material containing as little hydrogen as possible is used. It is necessary to use a device such as sputtering or sputtering in a non-reducing atmosphere by a sputtering method or the like. The thickness of the third interlayer insulating film 26 is preferably at least equal to or greater than the thickness of the interlayer connection electrodes 21 and 21.
続くスルーホールＴＨ，ＴＨの開口と画素電極２０、保持容量端子３０の形成の工程は上記第３の実施例と同様であり、以上でチャネルエッチ型酸化物ＴＦＴアレイが完成される。 Subsequent openings of the through holes TH, TH, formation of the pixel electrode 20, and the storage capacitor terminal 30 are the same as those in the third embodiment, and the channel etch type oxide TFT array is completed as described above.
上記のような構成とすることにより、特に右側のスルーホールＴＨ底部における保持容量端子３０と層間接続用電極２１との接続を良好に保つことができると共に、第３の層間絶縁膜２６を挟んで画素電極２０，２０と層間接続用電極２１，２１とにより平行平板コンデンサによる保持容量を構成し、且つ第３の層間絶縁膜２６の膜厚を上記反射膜１８，１８に比して薄くすることができるため、当該保持容量をより増大させることができる。 With the above configuration, the connection between the storage capacitor terminal 30 and the interlayer connection electrode 21 can be favorably maintained particularly at the bottom of the right through hole TH, and the third interlayer insulating film 26 is interposed therebetween. The pixel electrodes 20, 20 and the interlayer connection electrodes 21, 21 constitute a storage capacitor by a parallel plate capacitor, and the thickness of the third interlayer insulating film 26 is made thinner than the reflection films 18, 18. Therefore, the storage capacity can be further increased.
［第４の実施例の変形例］
図８を用いて、上記第４の実施例の変形例について説明する。同図は、第４の実施例の変形例に係る薄膜トランジスタアレイの構成を示す断面図である。
[Modification of Fourth Embodiment]
A modified example of the fourth embodiment will be described with reference to FIG. FIG. 14 is a cross-sectional view illustrating a configuration of a thin film transistor array according to a modification of the fourth embodiment.
ゲート絶縁膜１５を形成するまでは上記第４の実施例と同様の工程である。
ゲート絶縁膜１５上に酸化物半導体２５を形成する。酸化物半導体２５としては、ＩＧＺＯが最も代表的であるが、これに限定するものではない。
The steps up to the formation of the gate insulating film 15 are the same as those in the fourth embodiment.
An oxide semiconductor 25 is formed over the gate insulating film 15. The oxide semiconductor 25 is most typically IGZO, but is not limited thereto.
この酸化物半導体２５上にエッチングストッパ２４を形成する。エッチングストッパ２４は、例えば窒化シリコン、酸化シリコン、酸化窒化シリコン、樹脂であって良いが、酸化物半導体２５と接触させてもこの酸化物半導体２５を還元しにくい材料であることが好ましい。異なる材料を積層して用いても良いが、その場合、下側すなわち酸化物半導体２５と接する側に、酸化物半導体２５を還元しにくい材料を配置することが好ましい。 An etching stopper 24 is formed on the oxide semiconductor 25. The etching stopper 24 may be, for example, silicon nitride, silicon oxide, silicon oxynitride, or a resin, but is preferably a material that does not easily reduce the oxide semiconductor 25 even when brought into contact with the oxide semiconductor 25. Different materials may be stacked, but in that case, a material which is difficult to reduce the oxide semiconductor 25 is preferably provided on a lower side, that is, a side which is in contact with the oxide semiconductor 25.
さらにこの時、還元性が強い雰囲気による成膜を行なうと、酸化物ＴＦＴの特性に影響を及ぼす場合があるので、ＣＶＤであれば、原料ガスに水素を含まないか、水素がなるべく少ないものを用いるか、あるいはスパッタ法等で、還元性でない雰囲気でスパッタリングするなどの工夫を必要とする。
また素子特性を向上するために、オーミックコンタクト層を設けても良い（図示せず）。
Further, at this time, if the film is formed in an atmosphere having a strong reducing property, the characteristics of the oxide TFT may be affected. It is necessary to use a device such as sputtering or sputtering in a non-reducing atmosphere by a sputtering method or the like.
An ohmic contact layer may be provided (not shown) in order to improve element characteristics.
次に上記ゲート絶縁膜１５上に、一部がエッチングストッパ２４、酸化物半導体２５に被覆するようにソース・ドレイン電極２３，２３を形成する。ソース・ドレイン電極２３，２３は、例えばアルミニウム、モリブデン、タンタル、タングステン、クロム、チタン及びそれぞれを主成分とする合金であって良く、加工性を向上するなどの都合から、これらを積層して用いても良い。 Next, source / drain electrodes 23 are formed on the gate insulating film 15 so as to partially cover the etching stopper 24 and the oxide semiconductor 25. The source / drain electrodes 23 may be made of, for example, aluminum, molybdenum, tantalum, tungsten, chromium, titanium, or an alloy containing each as a main component. May be.
ゲート絶縁膜１５上に第１の層間絶縁膜１７を形成する以降の工程は上記第４の実施例と同様であり、以上でエッチストッパ型酸化物ＴＦＴアレイが完成される。 Subsequent steps of forming the first interlayer insulating film 17 on the gate insulating film 15 are the same as those of the fourth embodiment, and thus an etch stopper type oxide TFT array is completed.
なお、上記第４の実施例およびその変形例では酸化物ＴＦＴとしたが、上記第１の実施例に挙げたポリシリコンＴＦＴであっても良く、平行平板コンデンサの保持容量が増えても駆動能力が不足にならない前提で、上記第２の実施例に挙げたアモルファスシリコンＴＦＴであっても良い。 Although the oxide TFT is used in the fourth embodiment and its modification, the polysilicon TFT described in the first embodiment may be used. The amorphous silicon TFT described in the second embodiment may be used on the premise that the number of TFTs does not become insufficient.
上記第２乃至第４の実施例および各変形例のＴＦＴアレイ基板は、いずれも反射膜を内蔵しているので、これをバックプレーンとし、液晶を代表とする光変調材料をフロントプレーンとすることで、バックライトを必要としない反射型の表示装置を実現できる。 Since the TFT array substrates of the second to fourth embodiments and the modifications each have a built-in reflection film, this should be used as a back plane and a light modulation material represented by liquid crystal as a front plane. Thus, a reflective display device that does not require a backlight can be realized.
この反射型表示装置は、各種液晶方式を問わず実現することが可能だが、特に高分子分散型液晶との組み合わせが有用となる。 This reflection type display device can be realized irrespective of various liquid crystal systems, but a combination with a polymer dispersion type liquid crystal is particularly useful.
その要因として、ひとつには、高分子分散型液晶が表示原理として光の散乱を利用するものであるため、偏光板を必要とせず、他の液晶方式に比べて明るい反射表示が得られるからである。 One of the factors is that polymer-dispersed liquid crystal uses light scattering as a display principle, and therefore does not require a polarizing plate and can provide a brighter reflective display than other liquid crystal systems. is there.
さらに高分子分散型液晶は、液晶組成物に加えて高分子の元となるモノマーを含むため、液晶組成物のみで用いるケースに比べて、比抵抗が低くなりやすい傾向がある。したがって、画素に充電した電荷が当該画素の非選択時に逃げてしまいやすいので、より大きな保持容量を形成することができる本発明の構成が好適となるものである。 Furthermore, since the polymer-dispersed liquid crystal contains a monomer that is a base of the polymer in addition to the liquid crystal composition, the specific resistance tends to be lower than in the case where only the liquid crystal composition is used. Therefore, the electric charge charged in the pixel easily escapes when the pixel is not selected, so that the configuration of the present invention capable of forming a larger storage capacitor is preferable.
本発明の発明者らは、上記図４に示したエッチストッパ型酸化物ＴＦＴアレイをバックプレーンとし、高分子分散型液晶をフロントプレーンとした反射型液晶表示装置を試作し、その表示品位を検証した。バックライトと偏光板は用いていないが、一般的なデスクライト程度の明るさの下での表示だが、高品位な反射型表示が得られることを確認した。 The inventors of the present invention prototyped a reflective liquid crystal display device using the etch stopper type oxide TFT array shown in FIG. 4 as a back plane and a polymer dispersed liquid crystal as a front plane, and verified the display quality. did. Although no backlight and polarizing plate were used, it was confirmed that the display was as bright as a typical desklight, but that a high-quality reflective display could be obtained.
なお本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組み合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件による適宜の組み合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。 The present invention is not limited to the above-described embodiment, and can be variously modified in an implementation stage without departing from the scope of the invention. In addition, the functions executed in the above-described embodiments may be implemented in appropriate combinations as much as possible. The above-described embodiment includes various steps, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some components are deleted from all the components shown in the embodiment, if an effect is obtained, a configuration from which the components are deleted can be extracted as an invention.
１１…基板、
１２…下地膜、
１３…半導体層、
１４…ドープ層、
１５…ゲート絶縁膜、
１６…ゲート電極、
１７…第１の層間絶縁膜、
１８…反射膜、
１９…第２の層間絶縁膜、
２０…画素電極、
２１…層間接続用電極、
２２…オーミックコンタクト層、
２３…ソース・ドレイン電極、
２４…エッチングストッパ、
２５…酸化物半導体、
２６…第３の層間絶縁膜、
３０…保持容量端子、
ＴＨ…スルーホール。
11 ... substrate,
12 ... underlying film,
13 ... semiconductor layer,
14 ... doped layer,
15 ... gate insulating film,
16 ... gate electrode,
17 first interlayer insulating film,
18 ... reflection film,
19: second interlayer insulating film,
20 ... pixel electrode,
21 ... Interlayer connection electrode,
22 ... ohmic contact layer,
23 source / drain electrodes
24 ... etching stopper,
25 ... oxide semiconductor,
26 ... third interlayer insulating film,
30 ... retention capacitance terminal,
TH: Through hole.
Claims (11)
第２の層間絶縁膜と、
上記第２の層間絶縁膜の第１の開口位置を含んで形成され、第２の層間絶縁膜を挟んで上記反射膜とで保持容量を形成する画素電極と、
上記画素電極と離間した位置で、上記第２の層間絶縁膜の第２の開口位置を含んで形成された保持容量端子と、
上記反射膜と上記保持容量端子とを電気的に接続する層間接続用電極と
を備えることを特徴とする薄膜トランジスタアレイ。 A reflective film,
A second interlayer insulating film;
A pixel electrode formed to include a first opening position of the second interlayer insulating film and forming a storage capacitor with the reflective film with the second interlayer insulating film interposed therebetween;
At a position apart from the above pixel electrode, and the second storage capacitor terminals formed include open position of the second interlayer insulating film,
A thin film transistor array comprising: an interlayer connection electrode for electrically connecting the reflection film and the storage capacitor terminal.
第２の層間絶縁膜と、
上記第２の層間絶縁膜を挟んで上記反射膜と対向して形成された層間接続用電極と、
上記層間接続用電極を挟んで上記第２の層間絶縁膜と対向して形成された第３の層間絶縁膜と、
上記第３の層間絶縁膜の開口位置で上記層間接続用電極と電気的に接続される保持容量端子と、
上記第３の層間絶縁膜を挟んで上記層間接続用電極とで保持容量を形成する画素電極と
を備えることを特徴とする薄膜トランジスタアレイ。 A reflective film,
A second interlayer insulating film;
An electrode for interlayer connection formed to face the reflective film with the second interlayer insulating film interposed therebetween;
A third interlayer insulating film formed opposite to the second interlayer insulating film with the interlayer connection electrode interposed therebetween;
A storage capacitor terminal electrically connected to the interlayer connection electrode at an opening position of the third interlayer insulating film;
A thin-film transistor array comprising: a pixel electrode that forms a storage capacitor with the interlayer connection electrode with the third interlayer insulating film interposed therebetween.
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