JP6642804B2 - 半導体配列体およびマイクロデバイスの製造方法 - Google Patents
半導体配列体およびマイクロデバイスの製造方法 Download PDFInfo
- Publication number
- JP6642804B2 JP6642804B2 JP2016257142A JP2016257142A JP6642804B2 JP 6642804 B2 JP6642804 B2 JP 6642804B2 JP 2016257142 A JP2016257142 A JP 2016257142A JP 2016257142 A JP2016257142 A JP 2016257142A JP 6642804 B2 JP6642804 B2 JP 6642804B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- substrate
- layer
- bridge
- decomposition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 248
- 238000000034 method Methods 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 239000000758 substrate Substances 0.000 claims description 148
- 238000000354 decomposition reaction Methods 0.000 claims description 130
- 238000004132 cross linking Methods 0.000 claims description 24
- 239000011800 void material Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000007599 discharging Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 101100229939 Mus musculus Gpsm1 gene Proteins 0.000 description 43
- 239000007789 gas Substances 0.000 description 21
- 238000005530 etching Methods 0.000 description 20
- 239000000463 material Substances 0.000 description 18
- 238000002474 experimental method Methods 0.000 description 17
- 238000005979 thermal decomposition reaction Methods 0.000 description 14
- 229910002704 AlGaN Inorganic materials 0.000 description 11
- 239000000203 mixture Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000001000 micrograph Methods 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000010980 sapphire Substances 0.000 description 6
- 229910052594 sapphire Inorganic materials 0.000 description 6
- 229910017109 AlON Inorganic materials 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000005428 wave function Effects 0.000 description 2
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 229910020068 MgAl Inorganic materials 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007857 degradation product Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4821—Bridge structure with air gap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02428—Structure
- H01L21/0243—Surface structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02658—Pretreatments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30621—Vapour phase etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
- H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Led Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Description
1.半導体配列体
図1は、第1の実施形態の半導体配列体S1の概略構成を示す図である。半導体配列体S1は、基板A10と、バッファ層B10と、架橋部C10と、複数の半導体積層体D10と、空隙X1と、を有する。なお、図1では、理解の簡単のため、基板の凹凸等を非常に大きく描いてある。これ以降の図についても同様である。
2−1.架橋部の形状
図2は、架橋部C10の周囲を抜き出して描いた図である。図2に示すように、架橋部C10は、バッファ層B10の傾斜部B10aを起点にして形成されている。架橋部C10は、基板A10の凸部A11aに支持されている。図2に示すように、架橋部C10の脚部C10aと架橋部C10の上面部C10bとの間のなす角の角度θ1は、10°以上90°以下である。
架橋部C10は、基板A10の底面部A11bに沿って形成されている。特に、架橋部C10の上面部C10bは、基板A10の底面部A11bに対面する位置に位置している。なお、上面部C10bは、半導体積層体D10の成長の起点である。
架橋部C10における最も厚い箇所の膜厚は、0.25nm以上100nm以下である。好ましくは、0.5nm以上60nm以下である。さらに好ましくは、1nm以上30nm以下である。架橋部C10の膜厚は、半導体積層体D10を支持できる程度の厚み以上であればよい。架橋部C10の膜厚が厚いと、後述するエッチングの処理時間が長くなってしまう。また、好ましい膜厚は、架橋部C10の材質にも依存する場合がある。架橋部C10がAlを含有する場合には、架橋部C10と後述する分解層との間の格子不整合が大きいことがある。そのため、後述する分解層(E1)がGaNであり、架橋部C10がAlNである場合には、架橋部C10の膜厚は薄いほうが好ましい。
図2に示すように、架橋部C10は、複数の貫通孔を有する。複数の貫通孔は、脚部C10aと複数の上面部C10bとの少なくとも一方に形成されている。架橋部C10は、脚部C10aに形成されている第1の貫通孔C11aと、上面部C10bに形成されている第2の貫通孔C11bと、を有する。架橋部C10の脚部C10aには比較的多くの第1の貫通孔C11aが形成されている。脚部C10aの第1の貫通孔C11aの数は、上面部C10bの第2の貫通孔C11bの数よりも多い。また、脚部C10aの第1の貫通孔C11aの密度は、上面部C10bの第2の貫通孔C11bの密度より高い。
図2に示すように、半導体配列体S1は、基板A10の凹凸形状部A11と半導体積層体D10との間に第1の空隙X1を有している。第1の空隙X1は、第1の貫通孔C11aにより半導体配列体S1の外部と連通している。
3−1.基板準備工程
まず、図3に示すように、基板A10を準備する。前述したように、基板A10は凹凸形状部A11を有する。基板A10の凹凸形状部A11は、複数の凸部A11aと底面部A11bとを有する。凸部A11aは円錐形状である。凸部A11aは基板A10の主面にハニカム状に配置されている。凹凸形状部A11を形成するために基板にエッチングを施してもよいし、凹凸形状部A11を形成済みの基板A10を用意してもよい。
次に、図4に示すように、基板A10の上にバッファ層B10を形成する。その際に、例えば、MOCVD法を用いるとよい。バッファ層B10は、基板A10の凹凸に比べて十分に薄い。そのため、バッファ層B10は、基板A10の凹凸に沿って形成される。このようにして、斜面部B10aと底面部B10bとを有するバッファ層B10を形成する。バッファ層B10の材質はAlNである。
そして、図5に示すように、基板A10の上に分解層E1を形成する。より具体的には、凹凸形状部A11の側のバッファ層B10の底面部B10bと斜面部B10aとの上に分解層E1を形成する。そのために、MOCVD法により分解層E1としてInGaN層を形成する。InGaN層は、比較的低い温度で熱分解する。分解層E1は、一旦は成膜されるが、後述するエッチング工程により除去される半導体層である。
次に、図6に示すように、分解層E1の上に脚部C10aと上面部C10bとを有する架橋部C10を形成する。その際にMOCVD法を用いればよい。または、スパッタリング法により架橋部C10を形成してもよい。架橋部C10の材質は、前述したようにAlNである。これにより、架橋部C10は、分解層E1を覆うように形成される。また、多くの貫通転位Q1は、架橋部C10の脚部C10aに向かって伸びる。そして、複数の貫通転位Q1を架橋部C10の表面に表出させる。そして、架橋部C10の表面の少なくとも一部にファセット面を形成するとよい。
次に、図7に示すように、分解層E1をエッチングする。そのために、N2 ガスとNH3 ガスとの少なくとも一方と、H2 ガスとの混合ガスを供給する。また、基板温度を分解層E1の熱分解温度以上架橋部C10の熱分解温度未満とする。貫通転位Q1は、原子間の結合が切れている格子欠陥である。そのため、貫通転位Q1を起点にして半導体が分解されやすい。そのため、熱分解温度が高い材料であっても貫通転位Q1の箇所から半導体が分解される。したがって、架橋部C10の表面が貫通転位Q1の箇所を起点としてエッチングされる。そして、架橋部C10の脚部C10aには貫通孔C11aが形成され、架橋部C10の上面部C10bには貫通孔C11bが形成される。つまり、混合ガスは、架橋部C10の表面に表出している貫通転位Q1を広げることにより、架橋部C10を貫通する貫通孔C11a、C11bを形成する。これにより、貫通孔C11a、C11bの内部に分解層E1が露出する。
次に、架橋部C10の上に複数の半導体積層体D10を形成する。具体的には、架橋部C10の複数の上面部C10bにおける各々の上面部C10bから複数の半導体積層体D10における各々の半導体積層体D10を成長させる。半導体積層体D10は、架橋部C10の上面部C10bを起点として成長する。そのため、上面部C10bの貫通孔C11bを好適に埋める。つまり、上面部C10bに形成された貫通孔C11bを塞ぐ。そして、半導体積層体D10は、脚部C10aに向かう貫通転位Q1のほとんどを引き継がない。
4−1.半導体配列体製造工程
前述したように、半導体配列体S1を製造する。
次に、図10に示すように、複数の半導体積層体D10から基板A10を分離する。半導体配列体S1のうち、最も機械的強度が低い箇所は架橋部C10の脚部C10aである。そのため、架橋部C10の脚部C10aの箇所で半導体積層体D10と基板A10とが分離される。また、架橋部C10の脚部C10aと基板A10との間の接触箇所から分離する場合もある。
そして、分離された半導体積層体D10には、架橋部C10の脚部C10等aが貼りついていることがある。そのため、研磨またはウェットエッチング等により、半導体積層体D10の架橋部C10を研磨する。
そして、半導体積層体D10に電極を形成する。以上により、微小な半導体素子であるマイクロデバイスが製造される。
5−1.第1のマイクロデバイス
図11は、微小な半導体発光素子100を示す図である。半導体発光素子100は、第1のマイクロデバイスである。半導体発光素子100は、第1半導体層D11と、第2半導体層D12と、第3半導体層D13と、n電極N1と、p電極P1と、を有する。第1半導体層D11は、n型半導体層である。第2半導体層D12は、発光層である。第3半導体層D13は、p型半導体層である。n電極N1は、第1半導体層D11の上に設けられている。p電極P1は、第3半導体層D13の上に設けられている。
図12は、微小なHEMT200を示す図である。HEMT200は、第2のマイクロデバイスである。HEMT200は、第1半導体層D11と、第2半導体層D12と、第3半導体層D13と、ゲート電極GEと、ソース電極SEと、ドレイン電極DEと、を有する。第1半導体層D11は、例えば、GaN層またはAlN層である。第2半導体層D12は、例えば、UID−GaN(Unintentionally Doped GaN)層である。第3半導体層D13は、例えば、AlGaN層である。ゲート電極GEと、ソース電極SEと、ドレイン電極DEとは、第3半導体層D13の上に設けられている。
上記のマイクロデバイスの他に、種々の微小な半導体素子に本実施形態の技術を適用することができる。例えば、レーザーダイオード(LD)や受光素子が挙げられる。
本実施形態の半導体配列体S1は、機械的強度が比較的弱い脚部C10aと、半導体積層体D10の成長の起点となる微小な上面部C10bと、を有している。そのため、基板A10の上に多数の微小な半導体積層体D10を成長させることができる。そして、これらの多数の半導体積層体D10を基板A10から容易に剥離させることができる。前述のように脚部C10aの機械的強度が比較的弱いからである。
7−1.架橋部の材質
本実施形態の架橋部C10は高温で成膜したAlN層である。架橋部C10の熱分解温度は、分解層E1の熱分解温度よりも高い。架橋部C10は、低温で形成したAlN層であってもよい。また、架橋部C10は、AlGaN層またはAlGaInN層であってもよい。架橋部C10は、Alを含有するIII 族窒化物を有するとよい。また、分解層E1の材質との兼ね合いになるが、架橋部C10の材質は、GaN、InGaNであってもよい。
架橋部C10の脚部C10aと架橋部C10の上面部C10bとの間のなす角の角度θ1は、10°以上90°以下である。しかし、角度θ1は、0°以上90°以下であってもよい。なお、角度θ1が0°の場合には、脚部C10aと上面部C10bとの間の区別がない。
架橋部C10の上面部C10bにおける半導体積層体D10と接触している面の面積は、基板A10の主面の面積の半分より小さいとよい。架橋部C10より下層側からの貫通転位がより半導体積層体D10に伝播しにくいからである。ここで、基板A10の主面とは、基板A10における架橋部C10が架橋されている側の面である。
架橋部C10の上面部C10bの膜厚は、架橋部C10の脚部C10aの膜厚よりも厚いとよい。この場合には、上面部C10bから結晶性のよい半導体積層体D10が成長しやすい。
本実施形態では、架橋部C10は単一のAlN層である。架橋部C10は、複数層を有していてもよい。また、架橋部C10は、超格子構造であってもよい。例えば、AlN層とGaN層との超格子構造が挙げられる。ただし、架橋部C10の全体の膜厚は、厚すぎないことが好ましい。
架橋部C10のC10aは、その表面にファセット面を有していてもよい。ファセット面として例えば、(10−1X)面や、(11−2X)面が挙げられる。また、架橋部C10の上面部C10bの表面も、ファセット面であってもよい。ファセット面として例えば、(0001)面が挙げられる。これらの場合には、架橋部C10の形状が安定する。
本実施形態の分解層E1はInGaN層である。分解層E1はGaN層であってもよい。また、分解層E1は、SiやMgをドープされていてもよい。特に、Siは、3次元的な成長モードを促進する(アンチサーファクタント効果)。そのため、分解層E1は、Siをドープされているとよい。もちろん、分解層E1の熱分解温度は低いほうが好ましい。そのため、分解層E1は、Inを含有するとよい。なお、Alを含有すると、熱分解温度は上昇する傾向がある。分解層E1としてAlを含有する層を形成する際には、分解層E1のAl組成は、架橋部C10のAl組成よりも小さいほうが好ましい。また、架橋部C10の熱分解温度よりも低ければ、BNもしくはTiNのようなIII 族窒化物以外の同様の結晶構造を有する材料を用いてもよい。ただし、分解層E1は、後に形成する半導体層の組成に近いIII 族窒化物半導体が好ましい。後に形成する半導体層への不純物の混入を防止できるからである。そのため、分解層E1はInGaNであるとよい。
本実施形態のバッファ層B10の材質は、AlNである。このAlNは、低温バッファ層と高温バッファ層とを含む。また、バッファ層B10の材質は、AlNの他に、低温GaNバッファ層、BN層、TiN層、SiNx層、またはこれらの混晶であってもよい。
本実施形態の基板A10は、凸部A11aと底面部A11bとを有する。底面部A11bは、円錐台形状の底面である。しかし、底面部A11bは、多角錐台形状の底面であってもよい。その場合には、底面部A11bは、多角形である。
エッチング工程では、N2 ガスとNH3 ガスとの少なくとも一方と、H2 ガスとの混合ガスを供給する。しかし、H2 ガスを供給しないこととしてもよい。この場合には、H2 ガスによる分解層E1のエッチングは生じない。分解層E1の熱分解のみが生じる。この場合であっても、架橋部C10の膜厚が十分に薄ければ、分解層E1を除去することができる。
本実施形態では、分解層E1をエッチングにより除去する。しかし、分解層E1の一部が残渣として半導体配列体S1に残留していてもよい。その場合には、第1の空隙X1の内部に残渣が残留する。この残渣は、InGaNまたはGaNを含む。
本実施形態においては、半導体積層体D10は1層以上の半導体積層体である。半導体積層体D10の積層構造は、どのようであってもよい。製造するマイクロデバイスの半導体構造に応じて、任意の半導体積層体D10を形成してよい。
上記の変形例を自由に組み合わせてもよい。
以上詳細に説明したように、本実施形態の半導体配列体S1は、基板A10と、架橋部C10と、半導体積層体D10と、基板A10と架橋部C10との間に形成された第1の空隙X1と、を有する。架橋部C10の脚部C10aの機械的強度は比較的弱い。そのため、半導体積層体D10を基板A10から容易に剥離させることができる。
第2の実施形態について説明する。第2の実施形態では、ELO(Epitaxial Lateral Overgrowth)技術を用いる。そのため、第1の実施形態と異なる点について説明する。
図13は、第2の実施形態の半導体配列体S2の概略構成を示す図である。半導体配列体S2は、基板A20と、マスク層M1と、バッファ層B20と、架橋部C20と、半導体積層体D10と、を有する。基板A20は、凹凸形状のない平坦な主面A21を有する。
半導体配列体S2は、空隙X2を有している。空隙X2は、第1の空隙である。空隙X2は、基板A20と、マスク層M1と、架橋部C20の脚部C20aと、架橋部C20の上面部C20bと、により囲まれている。
第2の実施形態と異なる点のみ説明する。
まず、平坦な主面A21を有する基板A20を準備する。
そして、基板A20の主面A21の上にマスク層M1を形成する。マスク層M1を形成する領域は、基板A20の主面A21の第1の領域である。マスク層M1の材質は、例えばSiO2 である。
次に、基板A20の第2の領域の上にバッファ層を形成する。第2の領域は、基板A20の主面A21におけるマスク層M1が形成されていない領域である。バッファ層を形成する際には、マスク層M1の上にはバッファ層M1はほとんど形成されない。
次に、バッファ層の上に分解層を形成する。そして、第2の領域の上に分解層を形成する。分解層を第2の領域からマスク層M1の表面の一部を覆うまで成長させる。
そして、分解層の上に架橋部C20を形成する。その際に、架橋部C20の脚部C20aの下端をマスク層M1の表面に接触させる。しかし、架橋部C20は分解層から成長するため、架橋部C20とマスク層M1との間の化学的結合力は比較的弱い。そして、この工程以降については、第1の実施形態と同様である。
本実施形態の半導体配列体S2は、機械的強度が比較的弱い脚部C20aを有している。また、脚部C20aとマスク層M1との間の化学的密着性はそれほど高くない。そのため、第1の実施形態よりも半導体積層体D10を基板A20から容易に剥離することができる。
5−1.マスクパターンと架橋部の形状
マスクM1のパターンにより、種々の3次元形状の分解層を形成することができる。架橋部は、分解層の形状をそのまま引き継ぐ。そのため、種々の形状の架橋部を形成することができる。
第1の実施形態およびその変形例を自由に組み合わせて、本実施形態に適用してもよい。
第3の実施形態について説明する。第3の実施形態においては、平坦面が非極性面または半極性面である半導体層が成長する凹凸基板を用いる。そのため、第1の実施形態と異なる点について説明する。
図14は、第3の実施形態の半導体配列体S3の概略構成を示す図である。半導体配列体S3は、基板A30と、バッファ層B30と、架橋部C30と、半導体積層体D10と、を有する。
半導体配列体S3は、空隙X3を有している。空隙X3は、第1の空隙である。空隙X3は、基板の凹凸形状部A31と架橋部C30とにより囲まれている。
第1の実施形態と異なる点について説明する。
本実施形態では、特開2013−241337号公報に記載の技術に基づいて、分解層を成長させる。そのため、特開2013−241337号公報の図1.Bに示すように、半導体層は成長する。
本実施形態では、半導体積層体D10の各半導体層の表面は、非極性面または半極性面である。例えば、第2半導体層D12が発光層である場合には、正孔の波動関数と電子の波動関数とが発光層の井戸層内で好適に重なり合う。そのため、この発光層を有する発光素子の内部量子効率は従来に比べて高い。
第1の実施形態およびその変形例を自由に組み合わせて、本実施形態に適用してもよい。
1−1.基板
図15は、凹凸加工したサファイア基板の表面を示す走査型顕微鏡写真である。図16は、図15のXVI−XVI断面に相当する断面を示す断面図である。図15および図16に示すように、円錐形状の複数の凸部がハニカム状に配置されている。
図17は、サファイア基板にバッファ層と分解層と架橋部とを形成したものの表面を示す走査型顕微鏡写真である。図18は、図17のXVIII−XVIII断面に相当する断面を示す断面図である。分解層としてGaNを形成した。架橋部としてAlNをスパッタリングにより形成した。スパッタリングの時間は50秒であった。AlNからなる架橋部の膜厚は14.3nmである。
図19は、分解層のエッチングをした後の架橋部等の表面を示す走査型顕微鏡写真である。図19に示すように、架橋部C10の脚部C10aにおける貫通孔の密度は、架橋部C10の上面部C10bにおける貫通孔の密度よりも高い。つまり、貫通転位に起因する貫通孔は、架橋部C10の脚部C10aに集中している。
図19に示すように、貫通孔は、架橋部C10の脚部C10aに集中している。架橋部C10より上層の半導体層は、架橋部C10の上面部C10bから成長する。したがって、架橋部C10より上層の半導体層においては、貫通転位密度は比較的低い。すなわち、架橋部C10より上層の半導体層の結晶性は優れている。
2−1.分解層までの成膜
実験Bでは、実験Aと同じ凹凸基板を用いた。分解層としてGaN層をMOCVD法により形成した。架橋部としてAlGaN層をMOCVD法により形成した。Alの組成は35%であった。AlGaN層の膜厚は25.8nmであった。
図21は、架橋部としてAlGaN層を形成した場合の断面を示す走査型顕微鏡写真である。このように、架橋部としてAlGaN層を形成した場合であっても、空隙を形成することができる。なお、分解層としてGaN層を形成し、架橋部としてAl組成が5%以上35%以下のAlGaN層を形成した場合には、架橋部を形成することができた。
3−1.分解層までの成膜
実験Cでは、実験Aと同じ凹凸基板を用いた。分解層としてGaN層をMOCVD法により形成した。架橋部として300℃以上600℃以下の低温で低温AlN層をMOCVD法により形成した。低温AlN層の膜厚は25.8nmであった。
図22は、架橋部として低温AlN層を形成した場合の断面を示す走査型顕微鏡写真である。このように、架橋部として低温AlN層を形成した場合であっても、空隙を形成することができる。
4−1.基板
基板としてストライプ状の凹凸が形成された基板を用いた。そして、分解層として非極性面のm面のGaN層をMOCVD法により形成し、架橋部としてAlGaN層をMOCVD法により形成した。
図23は、分解層のエッチング後の架橋部の周辺を示す走査型顕微鏡写真である。図24は、分解層のエッチング後の架橋部の周辺の断面を示す走査型顕微鏡写真である。図23および図24に示すように、基板とAlGaN層との間に空隙が観測される。
5−1.架橋部の膜厚
架橋部C10の膜厚が8nm以上60nm以下の程度の場合に、好適な空隙が得られた。
A10…基板
A11…凹凸形状部
A11a…凸部
A11b…底面部
B10…バッファ層
B10a…斜面部
B10b…底面部
C10…架橋部
C10a…脚部
C10b…上面部
C11a…第1の貫通孔
C11b…第2の貫通孔
D10…半導体積層体
Claims (21)
- 基板と、
前記基板に架橋された架橋部と、
前記架橋部の上に配列された複数の半導体積層体と、
前記基板と前記架橋部とにより囲まれた空隙と、
を有する半導体配列体において、
前記架橋部は、
脚部と複数の上面部と、
前記脚部と前記上面部との少なくとも一方に形成された複数の貫通孔と、
を有し、
前記空隙は、
前記複数の貫通孔により前記半導体配列体の外部と連通しており、
前記複数の半導体積層体における各々の半導体積層体は、
前記複数の上面部における各々の上面部に直接接触していること
を特徴とする半導体配列体。 - 請求項1に記載の半導体配列体において、
前記脚部は、
第1の開口部と第2の開口部とを有する1以上の第1の貫通孔を有し、
前記複数の上面部の少なくとも一部は、
1以上の第2の貫通孔を有し、
前記第1の貫通孔の前記第1の開口部は、
前記第1の空隙に向かって開口しており、
前記第1の貫通孔の前記第2の開口部は、
前記半導体配列体の外部に向かって開口しており、
前記第2の貫通孔は、
前記半導体積層体により塞がれていること
を特徴とする半導体配列体。 - 請求項1または請求項2に記載の半導体配列体において、
前記脚部における前記第1の貫通孔の密度は、
前記上面部における前記第2の貫通孔の密度よりも高いこと
を特徴とする半導体配列体。 - 請求項1から請求項3までのいずれか1項に記載の半導体配列体において、
前記架橋部の前記上面部の膜厚は、
前記架橋部の前記脚部の膜厚よりも厚いこと
を特徴とする半導体配列体。 - 請求項1から請求項4までのいずれか1項に記載の半導体配列体において、
前記基板は、
頂部を有する凸部と底面部とを有し、
前記複数の上面部と前記基板の前記底面部との間の距離は、
前記基板の前記凸部の前記頂部と前記基板の前記底面部との間の距離よりも大きいこと
を特徴とする半導体配列体。 - 請求項5に記載の半導体配列体において、
前記複数の上面部のうちの1つの上面部における前記底面部からの高さは、
前記複数の上面部の前記底面部からの高さの平均値の−10%以上10%以下の範囲内にあること
を特徴とする半導体配列体。 - 請求項1から請求項4までのいずれか1項に記載の半導体配列体において、
前記基板は、
底面部と凸部とを有し、
前記架橋部の前記脚部は、
前記基板の前記凸部に架橋されていること
を特徴とする半導体配列体。 - 請求項1から請求項4までのいずれか1項に記載の半導体配列体において、
前記基板は、
平坦な主面を有し、
前記基板の前記主面の第1の領域の上にマスク層が形成されており、
前記架橋部の前記脚部は、
前記マスク層の表面に接触した状態で架橋されていること
を特徴とする半導体配列体。 - 請求項1から請求項4までのいずれか1項に記載の半導体配列体において、
前記基板は、
底面部と側面部と上平坦部とを有し、
前記架橋部の前記脚部は、
前記基板の前記底面部から前記基板の前記上平坦部にわたって架橋されており、
前記架橋部の前記複数の上面部の表面は、
非極性面もしくは半極性面であること
を特徴とする半導体配列体。 - 請求項1から請求項9までのいずれか1項に記載の半導体配列体において、
前記架橋部は、
Alを含むIII 族窒化物から成ること
を特徴とする半導体配列体。 - 請求項1から請求項10までのいずれか1項に記載の半導体配列体において、
前記架橋部における最も厚い箇所の膜厚は、
0.25nm以上100nm以下であること
を特徴とする半導体配列体。 - 請求項1から請求項11までのいずれか1項に記載の半導体配列体において、
前記架橋部は、
その表面にファセット面を有すること
を特徴とする半導体配列体。 - 基板の上に分解層を形成する分解層形成工程と、
前記分解層の上に架橋部を形成する架橋部形成工程と、
前記分解層を分解する分解工程と、
前記架橋部の上に複数の半導体積層体を形成する半導体積層体形成工程と、
前記複数の半導体積層体から前記基板を分離する基板分離工程と、
を有し、
前記分解層形成工程では、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記架橋部形成工程では、
脚部と複数の上面部とを有する前記架橋部を形成するとともに、
前記複数の貫通転位を前記架橋部の表面に表出させ、
前記分解工程では、
前記架橋部の前記表面に表出している前記複数の貫通転位を広げることにより前記架橋部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層を分解し、
前記半導体積層体形成工程では、
前記架橋部の前記複数の上面部における各々の上面部から前記複数の半導体積層体における各々の半導体積層体を成長させること
を特徴とするマイクロデバイスの製造方法。 - 請求項13に記載のマイクロデバイスの製造方法において、
前記分解工程では、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記架橋部の外部に排出し、
前記分解層が存在していた領域に空隙を形成すること
を特徴とするマイクロデバイスの製造方法。 - 請求項13または請求項14に記載のマイクロデバイスの製造方法において、
前記分解層形成工程では、
前記分解層の成長の初期には前記分解層を主に縦方向に成長させ、
前記分解層の成長の後期には前記分解層を主に横方向に成長させ、
前記分解工程では、
前記複数の貫通孔のうち前記脚部に第1の貫通孔を形成し、
前記複数の貫通孔のうち前記複数の上面部に第2の貫通孔を形成し、
前記第1の貫通孔の密度を、
前記第2の貫通孔の密度よりも高くすること
を特徴とするマイクロデバイスの製造方法。 - 請求項13から請求項15までのいずれか1項に記載のマイクロデバイスの製造方法において、
前記架橋部形成工程では、
前記架橋部の前記複数の上面部の膜厚を、
前記架橋部の前記脚部の膜厚よりも厚くすること
を特徴とするマイクロデバイスの製造方法。 - 請求項13から請求項16までのいずれか1項に記載のマイクロデバイスの製造方法において、
底面部と凸部とを有する凹凸形状部を有する凹凸基板を用い、
前記分解層形成工程では、
前記凹凸基板の前記凹凸形状部の側に前記分解層を形成すること
を特徴とするマイクロデバイスの製造方法。 - 請求項13から請求項16までのいずれか1項に記載のマイクロデバイスの製造方法において、
平坦な主面を有する前記基板の前記主面の第1領域の上にマスク層を形成するマスク層形成工程を有し、
前記分解層形成工程では、
前記主面における前記マスク層が形成されていない第2領域の上に前記分解層を形成すること
を特徴とするマイクロデバイスの製造方法。 - 請求項18に記載のマイクロデバイスの製造方法において、
前記分解層形成工程では、
前記分解層を前記第2領域から前記マスク層の表面の一部までを覆うまで成長させ、
前記架橋部形成工程では、
前記マスク層の前記表面に接触する前記架橋部を形成すること
を特徴とするマイクロデバイスの製造方法。 - 請求項13から請求項19までのいずれか1項に記載のマイクロデバイスの製造方法において、
前記架橋部形成工程では、
前記架橋部の表面の少なくとも一部にファセット面を形成すること
を特徴とするマイクロデバイスの製造方法。 - 請求項13から請求項20までのいずれか1項に記載のマイクロデバイスの製造方法において、
前記半導体積層体に電極を形成する電極形成工程を有すること
を特徴とするマイクロデバイスの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016257142A JP6642804B2 (ja) | 2016-12-28 | 2016-12-28 | 半導体配列体およびマイクロデバイスの製造方法 |
US15/847,630 US10192809B2 (en) | 2016-12-28 | 2017-12-19 | Semiconductor array and production method for micro device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016257142A JP6642804B2 (ja) | 2016-12-28 | 2016-12-28 | 半導体配列体およびマイクロデバイスの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018110171A JP2018110171A (ja) | 2018-07-12 |
JP6642804B2 true JP6642804B2 (ja) | 2020-02-12 |
Family
ID=62625191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016257142A Active JP6642804B2 (ja) | 2016-12-28 | 2016-12-28 | 半導体配列体およびマイクロデバイスの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10192809B2 (ja) |
JP (1) | JP6642804B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6686876B2 (ja) * | 2016-12-28 | 2020-04-22 | 豊田合成株式会社 | 半導体構造体および半導体素子 |
KR102446139B1 (ko) * | 2017-12-06 | 2022-09-22 | 삼성디스플레이 주식회사 | 발광 다이오드 장치 및 이의 제조 방법 |
CN113439322A (zh) * | 2019-01-16 | 2021-09-24 | 加利福尼亚大学董事会 | 使用沟槽移除器件的方法 |
JP7092051B2 (ja) * | 2019-01-18 | 2022-06-28 | 日本電信電話株式会社 | 電界効果トランジスタの作製方法 |
CN109817659B (zh) | 2019-02-15 | 2021-08-06 | 京东方科技集团股份有限公司 | 显示基板及其制作方法、显示装置 |
WO2024034007A1 (ja) * | 2022-08-09 | 2024-02-15 | 国立大学法人東北大学 | 半導体装置およびその製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10284802A (ja) * | 1997-04-07 | 1998-10-23 | Matsushita Electron Corp | 窒化物系化合物半導体発光素子 |
JP3857467B2 (ja) * | 1999-07-05 | 2006-12-13 | 独立行政法人科学技術振興機構 | 窒化ガリウム系化合物半導体とその製造方法 |
JP3583375B2 (ja) * | 2001-03-02 | 2004-11-04 | 三菱電線工業株式会社 | GaN系半導体基材およびその製造方法 |
WO2005015647A1 (en) | 2003-08-08 | 2005-02-17 | Vichel Inc. | Nitride micro light emitting diode with high brightness and method of manufacturing the same |
JP4332720B2 (ja) * | 2003-11-28 | 2009-09-16 | サンケン電気株式会社 | 半導体素子形成用板状基体の製造方法 |
JP2006339534A (ja) | 2005-06-03 | 2006-12-14 | Sony Corp | 発光ダイオード、発光ダイオードの製造方法、発光ダイオードバックライト、発光ダイオード照明装置、発光ダイオードディスプレイおよび電子機器 |
JP4525500B2 (ja) | 2005-07-14 | 2010-08-18 | パナソニック電工株式会社 | 半導体発光素子およびそれを用いる照明装置ならびに半導体発光素子の製造方法 |
JP5489117B2 (ja) * | 2009-09-01 | 2014-05-14 | シャープ株式会社 | 窒化物半導体素子、窒化物半導体素子の製造方法、窒化物半導体層の製造方法および窒化物半導体発光素子 |
US8963165B2 (en) * | 2010-12-29 | 2015-02-24 | Sharp Kabushiki Kaisha | Nitride semiconductor structure, nitride semiconductor light emitting element, nitride semiconductor transistor element, method of manufacturing nitride semiconductor structure, and method of manufacturing nitride semiconductor element |
KR101278063B1 (ko) * | 2012-02-06 | 2013-06-24 | 전남대학교산학협력단 | 나노포러스 구조를 이용한 반도체소자 분리방법 |
-
2016
- 2016-12-28 JP JP2016257142A patent/JP6642804B2/ja active Active
-
2017
- 2017-12-19 US US15/847,630 patent/US10192809B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US10192809B2 (en) | 2019-01-29 |
JP2018110171A (ja) | 2018-07-12 |
US20180182689A1 (en) | 2018-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6642804B2 (ja) | 半導体配列体およびマイクロデバイスの製造方法 | |
TWI381547B (zh) | 三族氮化合物半導體發光二極體及其製造方法 | |
JP5997373B2 (ja) | 窒化物半導体発光素子 | |
US8643059B2 (en) | Substrate structure and method of manufacturing the same | |
US20100006862A1 (en) | Substrate for fabricating light emitting device and light emitting device fabricated therefrom | |
JP6686876B2 (ja) | 半導体構造体および半導体素子 | |
Kissinger et al. | Enhancement in emission angle of the blue LED chip fabricated on lens patterned sapphire (0 0 0 1) | |
JP2018093113A (ja) | 窒化物半導体テンプレートの製造方法、窒化物半導体テンプレートおよび窒化物半導体デバイス | |
US20090278165A1 (en) | Light emitting device and fabrication method therefor | |
JP6712405B2 (ja) | 半導体素子の製造方法 | |
JP6048233B2 (ja) | Iii 族窒化物半導体発光素子 | |
JP5458874B2 (ja) | 窒化物半導体の成長方法 | |
US20140151714A1 (en) | Gallium nitride substrate and method for fabricating the same | |
JP6642805B2 (ja) | 半導体構造体の製造方法および半導体素子の製造方法 | |
JP6004550B2 (ja) | 種結晶基板、複合基板および機能素子 | |
KR20140071161A (ko) | 결정방향 정합성을 나타내는 패턴이 형성된 기판을 포함하는 반도체 발광소자 및 이의 제조방법 | |
US9159870B2 (en) | Method of fabricating gallium nitride based semiconductor device | |
US8541772B2 (en) | Nitride semiconductor stacked structure and method for manufacturing same and nitride semiconductor device | |
KR101180414B1 (ko) | 고휘도 엘이디 용 기판 구조 및 그 기판에서의 에피택시 기반층 성장방법 | |
JP2007266625A5 (ja) | 半導体発光素子およびその製造方法 | |
KR100834698B1 (ko) | 질화 갈륨 박막 형성 방법 및 이 방법에 의해 제조된 질화갈륨 박막 기판 | |
JP2013191665A (ja) | 半導体素子および半導体素子の製造方法 | |
KR20150097182A (ko) | 무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물 반도체 발광 소자 | |
US20120074531A1 (en) | Epitaxy substrate | |
TW201419580A (zh) | 具有高亮度的氮化物發光裝置及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190128 |
|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20191129 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191217 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6642804 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |