JP6637139B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、特に、凹部を有する半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a concave portion and a method for manufacturing the same.
半導体基板の互いに対向する１対の主表面のうちの一方（上側）の主表面側に、上記１対の主表面のうちの他方（下側）の主表面側の電位を取り出すための深い溝（凹部）が形成される場合がある。このような半導体基板の電位を取り出すための深い凹部は基板電極または基板コンタクトと呼ばれる場合がある。上記の基板電極は、たとえば以下の特許文献１、特許文献２、特許文献３、特許文献４および特許文献５に開示されている。
A deep groove for taking out a potential on the other (lower) main surface side of the pair of main surfaces on one (upper) main surface side of the pair of main surfaces facing each other of the semiconductor substrate. (Recess) may be formed. Such a deep recess for extracting the potential of the semiconductor substrate is sometimes called a substrate electrode or a substrate contact. The above substrate electrode is disclosed in, for example,
また、半導体基板上に形成された素子を半導体基板上の他の領域から電気的に分離させる目的で、半導体基板の１対の主表面のうちの一方（上側）の主表面に深い凹部としての素子分離用凹部を形成する技術が、たとえば以下の特許文献６に開示されている。 Further, in order to electrically separate elements formed on the semiconductor substrate from other regions on the semiconductor substrate, a deep recess is formed in one (upper) main surface of the pair of main surfaces of the semiconductor substrate. A technique for forming a device isolation recess is disclosed in, for example, Patent Document 6 below.
上記の各特許文献に示すような深い凹部を形成するためには長時間の熱処理が必要な場合が多く、製造コストが高騰する可能性がある。 In many cases, a long heat treatment is required to form a deep concave portion as described in each of the above-mentioned patent documents, and the production cost may increase.
また半導体装置を形成する際には上記の深い凹部を形成する工程のほかに、たとえば半導体基板の上記一方の主表面側に、半導体素子から電極を引き出すための、通常は上記深い凹部よりも浅い凹部を形成する工程を要する場合がある。上記の各特許文献においてはいずれも、深い凹部を形成する工程と浅い凹部を形成する工程とが別個の工程として処理されている。この場合は工程が煩雑となり、かつ凹部を形成するために必要なマスクの枚数が多くなるために、製造コストが高騰する可能性がある。 In forming a semiconductor device, in addition to the step of forming the deep recess, for example, on the one main surface side of the semiconductor substrate, a shallower than the deep recess for extracting an electrode from a semiconductor element is usually provided. In some cases, a step of forming a concave portion is required. In each of the above patent documents, the step of forming a deep recess and the step of forming a shallow recess are processed as separate steps. In this case, the process becomes complicated, and the number of masks required for forming the concave portion increases, which may increase the manufacturing cost.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will be apparent from the description of this specification and the accompanying drawings.
一実施の形態の半導体装置の製造方法は以下の工程を備えている。
まず半導体基板の主表面に位置する導電部分を有する素子が形成される。上記主表面から半導体基板の内部に延びる第１の凹部が形成される。上記素子上を覆うように、かつ第１の凹部内に閉塞された中空を形成するように主表面上と第１の凹部の側壁上および底壁上とに絶縁膜が形成される。上記絶縁膜の上面から第１の凹部内の中空に達するように、かつ第１の凹部の側壁上の絶縁膜を残しつつ第１の凹部の底壁において半導体基板に達するように絶縁膜に第１の孔部が形成される。上記絶縁膜の上面から導電部分に達する第２の孔部が形成される。上記第１および第２の孔部は同じエッチング処理により形成される。
A method for manufacturing a semiconductor device according to one embodiment includes the following steps.
First, an element having a conductive portion located on a main surface of a semiconductor substrate is formed. A first recess extending from the main surface to the inside of the semiconductor substrate is formed. An insulating film is formed on the main surface and on the side wall and the bottom wall of the first concave portion so as to cover the element and form a closed hollow in the first concave portion. The insulating film is formed so as to reach the hollow inside the first recess from the upper surface of the insulating film and reach the semiconductor substrate at the bottom wall of the first recess while leaving the insulating film on the side wall of the first recess. One hole is formed. A second hole reaching the conductive portion from the upper surface of the insulating film is formed. The first and second holes are formed by the same etching process.
他の実施の形態の半導体装置は以下の構成を備えている。
上記半導体装置は、半導体基板と、第１絶縁膜と、第１導電層とを備えている。半導体基板は主表面に第１凹部が形成されており、かつ主表面に形成された半導体素子を有する。第１絶縁膜は第１凹部内の側壁上の領域と、第１凹部の外側で主表面に沿うように拡がる領域とを含み、第１凹部内の側壁上の領域に形成されることにより第１凹部内に第１孔部を形成し、かつ主表面に沿うように拡がる領域において第２孔部が形成されている。第１導電層は第１孔部および第２孔部の内部に形成されている。第２孔部は第１孔部に連通する。第１導電層は、第１孔部の底部において、半導体基板と直接接している。第１絶縁膜の主表面に沿うように拡がる領域には、半導体素子に達するコンタクトホールが形成されている。コンタクトホールの内部には、第２導電層が形成されている。第１導電層と第２導電層とは、同一の材料により形成されている。
上記半導体装置は、第１の凹部を有する半導体基板と、導電領域を有する素子と、素子上を覆うように主表面上に形成され、かつ第１の凹部の第１の底壁において半導体基板を露出するように形成された絶縁膜とを備えている。絶縁膜の上面から第１の凹部内を通じて第１の凹部の底壁に達する第１の孔部が形成されており、かつ絶縁膜の上面から導電領域に達する第２の孔部が形成されている。第１の孔部内に形成された第１の導電層と、第２の孔部内に形成された第２の導電層とを備えている。第１の導電層と第２の導電層とは同一の材料からなる。
A semiconductor device according to another embodiment has the following configuration.
The semiconductor device includes a semiconductor substrate, a first insulating film, and a first conductive layer. The semiconductor substrate has a first concave portion formed on the main surface, and has a semiconductor element formed on the main surface. The first insulating film includes a region on the sidewall in the first recess and a region extending along the main surface outside the first recess, and is formed in the region on the sidewall in the first recess. A first hole is formed in one recess, and a second hole is formed in a region extending along the main surface. The first conductive layer is formed inside the first hole and the second hole. The second hole communicates with the first hole. The first conductive layer is in direct contact with the semiconductor substrate at the bottom of the first hole. In a region extending along the main surface of the first insulating film, a contact hole reaching the semiconductor element is formed. A second conductive layer is formed inside the contact hole. The first conductive layer and the second conductive layer are formed of the same material.
The semiconductor device includes: a semiconductor substrate having a first concave portion; an element having a conductive region; and a semiconductor substrate formed on a main surface so as to cover the element, and a first bottom wall of the first concave portion. And an insulating film formed to be exposed. A first hole reaching the bottom wall of the first recess from the upper surface of the insulating film through the first recess is formed, and a second hole reaching the conductive region from the upper surface of the insulating film is formed. I have. A first conductive layer formed in the first hole; and a second conductive layer formed in the second hole. The first conductive layer and the second conductive layer are made of the same material.
一実施の形態および他の実施の形態に係る半導体装置およびその製造方法によれば、第１の凹部を有する半導体装置を、工程数、処理時間および製造コストを削減して提供することができる。 According to the semiconductor device and the method for manufacturing the same according to one or another embodiment, a semiconductor device having a first concave portion can be provided with a reduced number of steps, processing time, and manufacturing cost.
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の半導体基板の主表面における各素子形成領域の配置について図１および図２を用いて説明する。
Hereinafter, an embodiment will be described with reference to the drawings.
(Embodiment 1)
First, the arrangement of each element formation region on the main surface of the semiconductor substrate of the semiconductor device of the present embodiment will be described with reference to FIGS.
図１を参照して、本実施の形態の半導体装置は、半導体チップＣＨＰに含まれる半導体基板ＳＵＢの主表面に、たとえば低耐圧のＣＭＯＳ（Complementary MOS）トランジスタを集積したようなＣＭＯＳトランジスタ領域としてのロジック部ＬＧと、高耐圧素子を用いた高耐圧ＭＯＳトランジスタ領域としての出力ドライバ部ＨＶとを有している。上記の半導体装置においては一例として１つのロジック部ＬＧと、３つの出力ドライバ部ＨＶとが平面視において行列状となるように配置されている。 Referring to FIG. 1, the semiconductor device of the present embodiment has a CMOS transistor region in which, for example, a low-breakdown-voltage CMOS (Complementary MOS) transistor is integrated on the main surface of semiconductor substrate SUB included in semiconductor chip CHP. It has a logic section LG and an output driver section HV as a high breakdown voltage MOS transistor region using a high breakdown voltage element. In the above-described semiconductor device, for example, one logic unit LG and three output driver units HV are arranged so as to form a matrix in a plan view.
ロジック部ＬＧおよび出力ドライバ部ＨＶが配置される領域の外側（たとえば半導体チップＣＨＰの外縁に比較的近い領域）には基板電極領域が配置され、基板電極領域には基板コンタクトＳＣＮが形成されている。ただし基板コンタクトＳＣＮが形成される位置は半導体チップＣＨＰの外縁側に限らず任意の位置とすることができる。たとえば基板コンタクトＳＣＮは半導体チップＣＨＰの中央部に形成されてもよい。 A substrate electrode region is arranged outside a region where the logic unit LG and the output driver unit HV are arranged (for example, a region relatively close to the outer edge of the semiconductor chip CHP), and a substrate contact SCN is formed in the substrate electrode region. . However, the position where the substrate contact SCN is formed is not limited to the outer edge side of the semiconductor chip CHP, but may be any position. For example, the substrate contact SCN may be formed at the center of the semiconductor chip CHP.
図１および図２を参照して、ロジック部ＬＧまたは出力ドライバ部ＨＶとしての素子形成領域ＤＦＲは、高アスペクト比の凹部内に絶縁膜を有するいわゆるＤＴＩ（Deep Trench Isolation）構造としての素子分離領域ＤＴＲによって平面視において取り囲まれている。素子分離領域ＤＴＲは半導体基板ＳＵＢの主表面に形成されている。 Referring to FIGS. 1 and 2, an element formation region DFR as a logic portion LG or an output driver portion HV has a so-called DTI (Deep Trench Isolation) structure having an insulating film in a recess having a high aspect ratio. It is surrounded by the DTR in plan view. The element isolation region DTR is formed on the main surface of the semiconductor substrate SUB.
次に、上記半導体装置の断面構成について図３を用いて説明する。
図３を参照して、半導体基板ＳＵＢは、たとえばｐ型不純物領域ＰＳＢと、ｐ型エピタキシャル層ＰＥ１と、ｎ型埋め込み層ＮＢＬと、ｐ型エピタキシャル層ＰＥ２とがこの順に積層された構成を有している。
Next, a cross-sectional configuration of the semiconductor device will be described with reference to FIG.
Referring to FIG. 3, semiconductor substrate SUB has a configuration in which, for example, p-type impurity region PSB, p-type epitaxial layer PE1, n-type buried layer NBL, and p-type epitaxial layer PE2 are stacked in this order. ing.
ｐ型不純物領域ＰＳＲは比較的ｐ型（第１導電型）の不純物濃度が高い（ｐ+領域としての）基板領域であり、半導体基板ＳＵＢのうちＣＭＯＳトランジスタなどが形成される主表面から最も離れた領域（図３の半導体基板ＳＵＢのうち最も下側の領域）に形成されている。 The p-type impurity region PSR is a substrate region having a relatively high p-type (first conductivity type) impurity concentration (as a p + region), and is farthest from a main surface of the semiconductor substrate SUB where a CMOS transistor or the like is formed. (The lowermost region of the semiconductor substrate SUB in FIG. 3).
ｎ型埋め込み層ＮＢＬ（埋め込み領域）は、半導体基板ＳＵＢ内のうち、ｐ型不純物領域ＰＳＢよりもＣＭＯＳトランジスタなどが形成される主表面に近い側（図３の上側）に位置するように形成された、中程度のｎ型（第２導電型）の不純物濃度を有するｎ型不純物領域である。ｐ型エピタキシャル層ＰＥ１，ＰＥ２は比較的ｐ型不純物濃度が低いｐ-領域である。 The n-type buried layer NBL (buried region) is formed in the semiconductor substrate SUB so as to be located closer to the main surface on which the CMOS transistor and the like are formed (upper side in FIG. 3) than the p-type impurity region PSB. Further, the n-type impurity region has a medium n-type (second conductivity type) impurity concentration. The p-type epitaxial layers PE1 and PE2 are p − regions having a relatively low p-type impurity concentration.
半導体基板ＳＵＢを構成するこれらの各層は、いずれもｎ型またはｐ型の導電性不純物を含む半導体領域として形成されている。なお上記の各領域（ｐ型不純物領域ＰＳＢ、ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬおよびｐ型エピタキシャル層ＰＥ２）は、平面視において半導体基板ＳＵＢの全面に形成されている。ただしここでの全面とは、素子分離領域ＤＴＲおよび基板コンタクトＳＣＮなどが形成される領域を除く半導体基板ＳＵＢの平面視における全領域を意味する。 Each of these layers constituting the semiconductor substrate SUB is formed as a semiconductor region containing n-type or p-type conductive impurities. The above-described regions (p-type impurity region PSB, p-type epitaxial layer PE1, n-type buried layer NBL, and p-type epitaxial layer PE2) are formed over the entire surface of semiconductor substrate SUB in plan view. However, the entire surface here means the entire region of the semiconductor substrate SUB in plan view excluding the region where the element isolation region DTR and the substrate contact SCN are formed.
ロジック部ＬＧとしてのＣＭＯＳトランジスタ領域、および出力ドライバ部ＨＶとしての高耐圧ＭＯＳトランジスタ領域にはｎ型トランジスタおよびｐ型トランジスタの双方が形成される場合がある。このため図３に示すようにｐ型エピタキシャル層ＰＥ２の形成される領域に高耐圧用ｎ型ウェル領域ＨＮＷが形成されてもよいし、高耐圧用ｎ型ウェル領域ＨＮＷの代わりにたとえば図示されないｐ型ウェル領域が形成されてもよい。あるいはｎ型ウェル領域とｐ型ウェル領域との双方が形成されてもよい。 Both an n-type transistor and a p-type transistor may be formed in the CMOS transistor region as the logic portion LG and the high breakdown voltage MOS transistor region as the output driver portion HV. Therefore, as shown in FIG. 3, a high-breakdown-voltage n-type well region HNW may be formed in a region where the p-type epitaxial layer PE2 is formed, or, for example, a p-not-shown p-type well may be used instead of the high-breakdown-voltage n-type well region HNW. A mold well region may be formed. Alternatively, both the n-type well region and the p-type well region may be formed.
ロジック部ＬＧとしてのＣＭＯＳトランジスタ領域および出力ドライバ部ＨＶとしての高耐圧ＭＯＳトランジスタ領域を取り囲む素子分離領域ＤＴＲは、凹部ＴＩの内部に絶縁膜ＩＩ１と中空ＡＧとが形成された構成を有している。具体的には、半導体基板ＳＵＢの主表面（ｐ型エピタキシャル層ＰＥ２のｎ型埋め込み層ＮＢＬと接する主表面の反対側の主表面）から半導体基板ＳＵＢの内部に延び、かつ半導体基板ＳＵＢの主表面に垂直な方向（エピタキシャル層ＰＥ１などが積層される方向）に延びるように凹部ＴＩが形成されている。凹部ＴＩの側壁および底壁には絶縁膜ＩＩ１が形成され、凹部ＴＩ内のうち絶縁膜ＩＩ１に囲まれた領域には絶縁膜ＩＩ１が配置されない空隙（気泡）としての中空ＡＧが形成されている。 The element isolation region DTR surrounding the CMOS transistor region as the logic portion LG and the high breakdown voltage MOS transistor region as the output driver portion HV has a configuration in which the insulating film II1 and the hollow AG are formed inside the concave portion TI. . Specifically, the semiconductor substrate SUB extends from the main surface (the main surface of the p-type epitaxial layer PE2 opposite to the main surface in contact with the n-type buried layer NBL) into the inside of the semiconductor substrate SUB, and the main surface of the semiconductor substrate SUB. Is formed so as to extend in a direction perpendicular to the vertical direction (the direction in which the epitaxial layers PE1 and the like are stacked). An insulating film II1 is formed on the side wall and the bottom wall of the concave portion TI, and a hollow AG as a void (bubble) in which the insulating film II1 is not disposed is formed in a region surrounded by the insulating film II1 in the concave portion TI. .
基板電極領域の基板コンタクトＳＣＮは、凹部ＴＩの内部に絶縁膜ＩＩ１と基板コンタクト導電層ＣＤＬとが形成された構成を有している。具体的には、凹部ＴＩの側壁上に絶縁膜ＩＩ１が形成され、凹部ＴＩ内のうち絶縁膜ＩＩ１に囲まれた領域は基板コンタクト導電層ＣＤＬで充填されている。基板コンタクト導電層ＣＤＬは凹部ＴＩの延在する方向に沿って延在し、凹部ＴＩの底壁に達するように形成されている。 The substrate contact SCN in the substrate electrode region has a configuration in which the insulating film II1 and the substrate contact conductive layer CDL are formed inside the concave portion TI. Specifically, the insulating film II1 is formed on the side wall of the concave portion TI, and a region surrounded by the insulating film II1 in the concave portion TI is filled with the substrate contact conductive layer CDL. Substrate contact conductive layer CDL extends along the direction in which concave portion TI extends, and is formed to reach the bottom wall of concave portion TI.
絶縁膜ＩＩ１は半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面のうち素子分離領域ＤＴＲ、基板コンタクトＳＣＮおよび（ＣＭＯＳトランジスタ領域などにおいて）プラグ導電層ＰＬ１が形成される領域以外の領域を覆う層間絶縁膜ＩＩの上面を覆うように形成されている。この絶縁膜ＩＩ１は、層間絶縁膜ＩＩの上面上の領域から凹部ＴＩ内にまで連なるように形成されている。ここで凹部ＴＩ内とは、素子分離領域ＤＴＲを構成する凹部ＴＩの側壁上および底壁上、ならびに基板コンタクトＳＣＮを構成する凹部ＴＩの側壁上を意味する。 The insulating film II1 is an interlayer covering a region other than the region where the element isolation region DTR, the substrate contact SCN and the plug conductive layer PL1 (in the CMOS transistor region or the like) are formed on the main surface of the semiconductor substrate SUB (p-type epitaxial layer PE2). It is formed so as to cover the upper surface of the insulating film II. The insulating film II1 is formed so as to extend from the region on the upper surface of the interlayer insulating film II to the inside of the concave portion TI. Here, the inside of the concave portion TI means on the side wall and the bottom wall of the concave portion TI forming the element isolation region DTR, and on the side wall of the concave portion TI forming the substrate contact SCN.
素子分離領域ＤＴＲおよび基板コンタクトＳＣＮの凹部ＴＩは、半導体基板ＳＵＢの内部において、ｐ型エピタキシャル層ＰＥ２の一方の主表面から、ｐ型エピタキシャル層ＰＥ２、ｎ型埋め込み層ＮＢＬおよびｐ型エピタキシャル層ＰＥ１を貫通してｐ型不純物領域ＰＳＢ内に達するように形成されている。しかし凹部ＴＩはこのような態様に限らず、たとえばｐ型エピタキシャル層ＰＥ２、ｎ型埋め込み層ＮＢＬおよびｐ型エピタキシャル層ＰＥ１を貫通してｐ型エピタキシャル層ＰＥ１の最下部まで（ｐ型不純物領域ＰＳＢの内部に入り込まないように）延在する態様であってもよい。ただし凹部ＴＩはｎ型埋め込み層ＮＢＬを貫通してｐ型不純物領域ＰＳＢに達するするように形成されることが好ましい。 The element isolation region DTR and the concave portion TI of the substrate contact SCN are formed by forming the p-type epitaxial layer PE2, the n-type buried layer NBL and the p-type epitaxial layer PE1 from one main surface of the p-type epitaxial layer PE2 inside the semiconductor substrate SUB. It is formed so as to penetrate into p-type impurity region PSB. However, the concave portion TI is not limited to such an embodiment. For example, the concave portion TI may penetrate through the p-type epitaxial layer PE2, the n-type buried layer NBL and the p-type epitaxial layer PE1 to the lowermost portion of the p-type epitaxial layer PE1 (of the p-type impurity region PSB). It may be a mode that extends (so as not to enter the inside). However, it is preferable that the concave portion TI is formed so as to penetrate the n-type buried layer NBL and reach the p-type impurity region PSB.
なお後述するように、基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬ、およびプラグ導電層ＰＬ１を覆い、これらと電気的に接続するように配線層ＩＣＬ１が形成されている。 As described later, a wiring layer ICL1 is formed so as to cover the substrate contact conductive layer CDL of the substrate contact SCN and the plug conductive layer PL1, and to be electrically connected to these.
次に図４を用いて、図３のＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域の構成についてより詳細に説明する。 Next, the configurations of the CMOS transistor region and the high-voltage MOS transistor region of FIG. 3 will be described in more detail with reference to FIG.
図４を参照して、半導体チップＣＨＰに含まれる半導体基板ＳＵＢは、（上記のように）ｐ型不純物領域ＰＳＢ、ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬおよびｐ型エピタキシャル層ＰＥ２により構成され、これらはいずれも導電性不純物を含む半導体領域である。すなわち半導体基板ＳＵＢは半導体領域のみからなっている。 Referring to FIG. 4, a semiconductor substrate SUB included in a semiconductor chip CHP includes a p-type impurity region PSB (as described above), a p-type epitaxial layer PE1, an n-type buried layer NBL, and a p-type epitaxial layer PE2. These are all semiconductor regions containing conductive impurities. That is, the semiconductor substrate SUB includes only a semiconductor region.
ここで半導体基板ＳＵＢが「半導体領域のみからなる」とは、バルクの半導体基板であることを意味し、ＳＯＩ（Silicon on Insulator）基板などの絶縁膜を間に挟んだ基板を含まない。ただし、この「半導体基板」にはＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）のような素子分離用の絶縁膜が形成されてもよい。 Here, the expression that the semiconductor substrate SUB is composed of only a semiconductor region means that it is a bulk semiconductor substrate, and does not include a substrate such as an SOI (Silicon on Insulator) substrate with an insulating film interposed therebetween. However, an insulating film for element isolation such as LOCOS (Local Oxidation of Silicon) or STI (Shallow Trench Isolation) may be formed on the “semiconductor substrate”.
したがって素子分離領域ＤＴＲなどの凹部ＴＩは絶縁性を有する領域を貫通することなく形成される。ただし後述するように、半導体基板ＳＵＢはさらにｐ型埋め込み層を含んでいてもよい。 Therefore, the concave portion TI such as the element isolation region DTR is formed without penetrating the insulating region. However, as described later, the semiconductor substrate SUB may further include a p-type buried layer.
ＣＭＯＳトランジスタ領域にはたとえばＣＭＯＳトランジスタが形成されており、このＣＭＯＳトランジスタは、図４の左側のＮＭＯＳトランジスタと、右側のＰＭＯＳトランジスタとが組み合わせられた構成となっている。すなわちＣＭＯＳトランジスタ領域にはＮＭＯＳトランジスタが形成されるＮＭＯＳ領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ領域とを有しており、ＮＭＯＳ領域にはＮＭＯＳトランジスタが、ＰＭＯＳ領域にはＰＭＯＳトランジスタが、それぞれ形成されている。なおここには、論理回路として用いられるＣＭＯＳトランジスタのなかでも、他の半導体装置と電気的に接続される入出力回路（Ｉ／Ｏ回路）として用いられるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが一例として図示されている。 For example, a CMOS transistor is formed in the CMOS transistor region, and this CMOS transistor has a configuration in which an NMOS transistor on the left side of FIG. 4 and a PMOS transistor on the right side are combined. That is, the CMOS transistor region has an NMOS region in which an NMOS transistor is formed and a PMOS region in which a PMOS transistor is formed. An NMOS transistor is formed in the NMOS region, and a PMOS transistor is formed in the PMOS region. I have. Note that among the CMOS transistors used as logic circuits, NMOS transistors and PMOS transistors used as input / output circuits (I / O circuits) electrically connected to other semiconductor devices are shown as examples. I have.
ＮＭＯＳトランジスタはｐ型エピタキシャル層ＰＥ２に形成されたｐ型ウェル領域ＰＷＲと、ソース領域またはドレイン領域としてのｎ+領域ＮＲ（導電領域）と、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。ＰＭＯＳトランジスタはｐ型エピタキシャル層ＰＥ２に形成されたｎ型ウェル領域ＮＷＲと、ソース領域またはドレイン領域としてのｐ+領域ＰＲ（導電領域）と、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。 The NMOS transistor includes a p-type well region PWR formed in the p-type epitaxial layer PE2, an n + region NR (conductive region) as a source or drain region, a gate insulating film GI, a gate electrode layer GE, and a sidewall insulating layer. And a film SW. The PMOS transistor includes an n-type well region NWR formed in a p-type epitaxial layer PE2, ap + region PR (conductive region) as a source region or a drain region, a gate insulating film GI, a gate electrode layer GE, and sidewall insulation. And a film SW.
高耐圧ＭＯＳトランジスタ領域には高い電圧下での使用に耐えうる高耐圧ＭＯＳトランジスタが形成されている。この高耐圧ＭＯＳトランジスタは、ｎ型ウェル領域ＮＷＲと、ｎ型オフセット領域ＮＯＲと、ｐ型ウェル領域ＰＷＲと、ソース領域またはドレイン領域としてのｎ+領域ＮＲおよびｐ+領域ＰＲ（導電領域）と、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。以上のようにＮＭＯＳトランジスタなどの素子は、半導体基板ＳＵＢの主表面に導電領域を有するように形成されている。 In the high withstand voltage MOS transistor region, a high withstand voltage MOS transistor that can withstand use under a high voltage is formed. This high voltage MOS transistor includes an n-type well region NWR, an n-type offset region NOR, a p-type well region PWR, an n + region NR and a p + region PR (conductive region) as a source or drain region, It mainly has a gate insulating film GI, a gate electrode layer GE, and a sidewall insulating film SW. As described above, an element such as an NMOS transistor is formed so as to have a conductive region on the main surface of the semiconductor substrate SUB.
なおＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタを構成するｐ型ウェル領域ＰＷＲおよびｎ型ウェル領域ＮＷＲは図４においてはｐ型エピタキシャル層ＰＥ２に形成されているが、図３に示す高耐圧用ｎ型ウェル領域ＨＮＷに形成されてもよい。また本実施の形態においては、ｎ+領域ＮＲ、ｐ+領域ＰＲおよびゲート電極層ＧＥのそれぞれの表面上にコバルトシリサイド層ＳＣが形成されていることが好ましいが、コバルトシリサイド層ＳＣは省略されてもよい。またゲート電極層ＧＥなどのコバルトシリサイド層ＳＣ上にはさらに窒化膜ＮＦが形成されていることが好ましいが、この窒化膜ＮＦも省略されてもよい。 Although the p-type well region PWR and the n-type well region NWR constituting the CMOS transistor and the high-voltage MOS transistor are formed in the p-type epitaxial layer PE2 in FIG. 4, the high-voltage n-type well region shown in FIG. It may be formed in the HNW. In the present embodiment, it is preferable that cobalt silicide layer SC is formed on each surface of n + region NR, p + region PR, and gate electrode layer GE, but cobalt silicide layer SC is omitted. Is also good. It is preferable that a nitride film NF is further formed on cobalt silicide layer SC such as gate electrode layer GE, but this nitride film NF may be omitted.
図４のＣＭＯＳトランジスタ領域に形成されるＣＭＯＳトランジスタとしての１組のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの間を電気的に分離するために、両者の間の半導体基板ＳＵＢの主表面には埋め込み絶縁膜ＢＩＬが形成されている。埋め込み絶縁膜ＢＩＬは半導体基板ＳＵＢの主表面に選択的に形成された凹部の内部が絶縁膜（たとえばシリコン酸化膜）で埋められた構成を有している。 A buried insulating film BIL is formed on the main surface of the semiconductor substrate SUB between the pair of NMOS transistors and PMOS transistors as a CMOS transistor formed in the CMOS transistor region of FIG. Is formed. The buried insulating film BIL has a configuration in which the inside of a concave portion selectively formed on the main surface of the semiconductor substrate SUB is filled with an insulating film (for example, a silicon oxide film).
同様の埋め込み絶縁膜ＢＩＬは、高耐圧ＭＯＳトランジスタの一部の領域にも形成されている。またＣＭＯＳトランジスタ（領域）および高耐圧ＭＯＳトランジスタ（領域）を平面的に外側から取り囲む素子分離領域ＤＴＲは、ＣＭＯＳトランジスタ（領域）および高耐圧ＭＯＳトランジスタ（領域）をそれぞれの外側の領域と電気的に分離するために半導体基板ＳＵＢの主表面に形成された埋め込み絶縁膜ＢＩＬを貫通し、埋め込み絶縁膜ＢＩＬをその左側と右側とに二分する。さらに基板コンタクトＳＣＮも、半導体基板ＳＵＢの主表面に形成された埋め込み絶縁膜ＢＩＬを貫通し、埋め込み絶縁膜ＢＩＬをその左側と右側とに二分する。 The similar buried insulating film BIL is also formed in a part of the high voltage MOS transistor. The element isolation region DTR which surrounds the CMOS transistor (region) and the high-voltage MOS transistor (region) from the outside in a plan view electrically connects the CMOS transistor (region) and the high-voltage MOS transistor (region) to the respective outer regions. In order to separate the buried insulating film BIL formed on the main surface of the semiconductor substrate SUB, the buried insulating film BIL is divided into a left side and a right side. Further, the substrate contact SCN also penetrates through the buried insulating film BIL formed on the main surface of the semiconductor substrate SUB, and bisects the buried insulating film BIL into a left side and a right side.
素子分離領域ＤＴＲが形成される半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面上には、ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタを覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩの上面を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１（絶縁膜）が形成されている。この層間絶縁膜ＩＩ１は層間絶縁膜ＩＩと同様にＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタ（素子）上を覆うように形成され、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域の平面視における外側において、半導体基板ＳＵＢの主表面に形成される素子分離領域ＤＴＲの側壁上および底壁上をも覆うように形成されている。 On the main surface of semiconductor substrate SUB (p-type epitaxial layer PE2) on which element isolation region DTR is formed, an interlayer insulating film II made of, for example, a silicon oxide film is formed so as to cover the CMOS transistor and the high voltage MOS transistor. ing. An interlayer insulating film II1 (insulating film) made of, for example, a silicon oxide film is formed so as to cover the upper surface of interlayer insulating film II. This interlayer insulating film II1 is formed so as to cover the CMOS transistor and the high voltage MOS transistor (element) similarly to the interlayer insulating film II, and the semiconductor substrate SUB is provided outside the CMOS transistor region and the high voltage MOS transistor region in plan view. Is formed so as to cover also the side walls and the bottom wall of the element isolation region DTR formed on the main surface of the semiconductor device.
半導体基板ＳＵＢの主表面から内部に延びるように形成された凹部ＴＩは、基板電極領域において基板コンタクトＳＣＮを構成する第１の凹部ＴＩと、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域を平面視において外側から囲むように形成される素子分離領域ＤＴＲを構成する、第１の凹部とは異なる第２の凹部ＴＩとを有している。第１および第２の凹部ＴＩはいずれも半導体基板ＳＵＢの主表面から内部に延びるように形成されている。 The concave portion TI formed so as to extend from the main surface of the semiconductor substrate SUB to the inside, the first concave portion TI forming the substrate contact SCN in the substrate electrode region, and the CMOS transistor region and the high-voltage MOS transistor region outside in a plan view. And a second concave portion TI different from the first concave portion, which constitutes an element isolation region DTR formed so as to surround from the first concave portion. Both the first and second recesses TI are formed to extend from the main surface of the semiconductor substrate SUB to the inside.
半導体基板ＳＵＢの主表面上に形成される層間絶縁膜ＩＩ１は、半導体基板ＳＵＢの主表面に形成される素子分離領域ＤＴＲを構成する凹部ＴＩの内部の一部を埋め込むように形成されている。ただし層間絶縁膜ＩＩ１は、素子分離領域ＤＴＲを構成する凹部ＴＩの内部を完全に埋め込まずに部分的に埋め込む。このため素子分離領域ＤＴＲを構成する凹部ＴＩの内部には閉塞された中空ＡＧが形成されている。その結果、素子分離領域ＤＴＲは凹部ＴＩの内部のうち特に側壁上および底壁上が層間絶縁膜ＩＩ１で覆われるように形成されている。層間絶縁膜ＩＩ１は素子分離領域ＤＴＲを構成する凹部ＴＩの側壁上および底壁上の全体を覆うことが好ましい。 The interlayer insulating film II1 formed on the main surface of the semiconductor substrate SUB is formed so as to bury a part of the inside of the concave portion TI constituting the element isolation region DTR formed on the main surface of the semiconductor substrate SUB. However, the interlayer insulating film II1 is not completely filled in the recesses TI constituting the element isolation regions DTR but is partially filled. Therefore, a closed hollow AG is formed inside the concave portion TI constituting the element isolation region DTR. As a result, the element isolation region DTR is formed such that the inner side of the concave portion TI, particularly on the side wall and the bottom wall, is covered with the interlayer insulating film II1. It is preferable that the interlayer insulating film II1 entirely covers the side walls and the bottom wall of the concave portion TI forming the element isolation region DTR.
素子分離領域ＤＴＲ内の中空ＡＧは、凹部ＴＩの延在する方向（図４の上下方向）に沿って延在し、凹部ＴＩの（図４の上下方向の）長さよりは短く、かつ凹部ＴＩの（図４の左右方向の）幅よりも狭い幅を有している。しかし中空ＡＧは、図４の上下方向に関して凹部ＴＩの長さに比較的近い長さを有していることが好ましい。言い換えれば中空ＡＧは、半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面に近い領域から、凹部ＴＩの底壁に近い領域まで延びることが好ましい。 The hollow AG in the element isolation region DTR extends along the direction in which the concave portion TI extends (vertical direction in FIG. 4), is shorter than the length of the concave portion TI (vertical direction in FIG. 4), and has the concave portion TI. (Width in the left-right direction of FIG. 4). However, the hollow AG preferably has a length relatively close to the length of the concave portion TI in the vertical direction in FIG. In other words, the hollow AG preferably extends from a region near the main surface of the semiconductor substrate SUB (p-type epitaxial layer PE2) to a region near the bottom wall of the concave portion TI.
また中空ＡＧは、図４の上側において下側よりも幅が狭くなるように形成されることが好ましい。つまり図３においては中空ＡＧはその全体において幅がほぼ一定となるように図示されているが、これは実際には図４に示すような先細りの形状を有することが好ましい。先細りの形状を有する中空ＡＧの上端部は閉塞されており、周囲が層間絶縁膜ＩＩ１で囲まれた気泡として中空ＡＧが形成されている。 Further, it is preferable that the hollow AG is formed so that the width is narrower on the upper side in FIG. 4 than on the lower side. That is, in FIG. 3, the hollow AG is illustrated so that the width thereof is substantially constant over the whole, but it is preferable that the hollow AG actually has a tapered shape as shown in FIG. The upper end of the hollow AG having a tapered shape is closed, and the hollow AG is formed as a bubble surrounded by the interlayer insulating film II1.
基板電極領域の基板コンタクトＳＣＮにおいても、素子分離領域ＤＴＲと同様に、凹部ＴＩが、半導体基板ＳＵＢの一方の主表面（層間絶縁膜ＩＩ１と接する主表面）から、素子分離領域ＤＴＲの凹部ＴＩの底面とほぼ同じ深さ（たとえばｐ型不純物領域ＰＳＢ内）まで、図４の上下方向に延在するように形成されている。 Also in the substrate contact SCN in the substrate electrode region, similarly to the element isolation region DTR, the concave portion TI extends from one main surface of the semiconductor substrate SUB (the main surface in contact with the interlayer insulating film II1) to the concave portion TI of the element isolation region DTR. It is formed so as to extend in the vertical direction in FIG. 4 to almost the same depth as the bottom surface (for example, in the p-type impurity region PSB).
半導体基板ＳＵＢの主表面上に形成される層間絶縁膜ＩＩ１は、半導体基板ＳＵＢの主表面に形成される基板コンタクトＳＣＮを構成する第１の凹部ＴＩの内部の一部を埋め込むように形成されている。この層間絶縁膜ＩＩ１は第１の凹部ＴＩの側壁上を覆うように形成されるが、凹部ＴＩの底壁上の少なくとも一部（たとえば中央部）を覆わず当該底壁において半導体基板ＳＵＢを露出するように形成される。層間絶縁膜ＩＩ１は基板コンタクトＳＣＮを構成する第１の凹部ＴＩの側壁上の全体を覆うことが好ましい。 The interlayer insulating film II1 formed on the main surface of the semiconductor substrate SUB is formed so as to bury a part of the inside of the first concave portion TI constituting the substrate contact SCN formed on the main surface of the semiconductor substrate SUB. I have. This interlayer insulating film II1 is formed so as to cover the side wall of the first recess TI, but does not cover at least a part (for example, the center) on the bottom wall of the recess TI and exposes the semiconductor substrate SUB on the bottom wall. It is formed so that. It is preferable that the interlayer insulating film II1 entirely covers the side wall of the first concave portion TI forming the substrate contact SCN.
基板コンタクトＳＣＮの第１の凹部ＴＩ内（たとえば凹部ＴＩ内の絶縁膜ＩＩ１に囲まれた中央部）を、凹部ＴＩが延在する方向（図４の上下方向）に延在する第１の導電層としての基板コンタクト導電層ＣＤＬは、層間絶縁膜ＩＩ１の一方の主表面（半導体基板ＳＵＢと接する主表面の反対側の主表面）から凹部ＴＩの底壁に達するように形成される。言い換えれば基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬは、層間絶縁膜ＩＩ１および凹部ＴＩ内の一部の領域に形成されたコンタクトホールＣＨ１Ａ、および上記の素子分離領域ＤＴＲと同様の中空ＡＧの内部を埋めるように形成される。 A first conductive material extending in the first concave portion TI of the substrate contact SCN (for example, a central portion surrounded by the insulating film II1 in the concave portion TI) in the direction in which the concave portion TI extends (the vertical direction in FIG. 4). The substrate contact conductive layer CDL as a layer is formed so as to reach the bottom wall of the concave portion TI from one main surface of the interlayer insulating film II1 (the main surface opposite to the main surface in contact with the semiconductor substrate SUB). In other words, the substrate contact conductive layer CDL of the substrate contact SCN fills the inside of the interlayer insulating film II1 and the contact hole CH1A formed in a part of the region within the concave portion TI, and the hollow AG similar to the above-described element isolation region DTR. It is formed as follows.
また基板コンタクトＳＣＮの第１の凹部ＴＩが形成される、層間絶縁膜ＩＩ１の一方の主表面上には、配線層ＩＣＬ１が形成されており、この配線層ＩＣＬ１は基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬを覆うように形成されている。したがって基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬは配線層ＩＣＬ１および半導体基板ＳＵＢ（ｐ型不純物領域ＰＳＢ）の双方と電気的に接続されている。 A wiring layer ICL1 is formed on one main surface of the interlayer insulating film II1 where the first concave portion TI of the substrate contact SCN is formed, and the wiring layer ICL1 is a substrate contact conductive layer of the substrate contact SCN. It is formed so as to cover the CDL. Therefore, substrate contact conductive layer CDL of substrate contact SCN is electrically connected to both wiring layer ICL1 and semiconductor substrate SUB (p-type impurity region PSB).
配線層ＩＣＬ１は、層間絶縁膜ＩＩ１の一方の主表面上のうち、基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬの真上の領域のみならず、ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタのソース／ドレイン領域（導電部分）としての領域ＮＲ，ＰＲの真上の領域にも形成されている。上記領域ＮＲ，ＰＲと、その真上の領域に形成される配線層ＩＣＬ１との間には、層間絶縁膜ＩＩおよび層間絶縁膜ＩＩ１を図４の上下方向に貫通するように延在するプラグ導電層ＰＬ１が形成されている。 The wiring layer ICL1 is formed on one main surface of the interlayer insulating film II1 not only in a region directly above the substrate contact conductive layer CDL of the substrate contact SCN but also in a source / drain region (conductive region) of a CMOS transistor and a high voltage MOS transistor. It is also formed in the region just above the regions NR and PR as (parts). Between the regions NR and PR and the wiring layer ICL1 formed immediately above the regions NR and PR, a plug conductive film extending so as to penetrate the interlayer insulating film II and the interlayer insulating film II1 in the vertical direction of FIG. The layer PL1 is formed.
一方、第２の導電層としてのプラグ導電層ＰＬ１は、層間絶縁膜ＩＩ１の一方の主表面から他方の主表面（半導体基板ＳＵＢの一方の主表面）に形成されるＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタの領域ＮＲ，ＰＲに達するように形成されたコンタクトホールＣＨ１Ｂ内を埋めるように形成される。プラグ導電層ＰＬ１は、その真上の配線層ＩＣＬ１とその真下の領域ＮＲ，ＰＲ（ＣＭＯＳトランジスタなどの素子）とを電気的に接続する。 On the other hand, plug conductive layer PL1 as a second conductive layer is formed of a CMOS transistor and a high-voltage MOS transistor formed from one main surface of interlayer insulating film II1 to the other main surface (one main surface of semiconductor substrate SUB). Of the contact holes CH1B formed so as to reach the regions NR and PR of FIG. The plug conductive layer PL1 electrically connects the wiring layer ICL1 directly above and the regions NR and PR (elements such as CMOS transistors) immediately below the wiring layer ICL1.
第１の孔部としてのコンタクトホールＣＨ１Ａは、層間絶縁膜ＩＩ１の上面（上側の表面）から、基板電極領域の第１の凹部ＴＩ内を通じて凹部ＴＩの底壁に達し、凹部ＴＩの底壁が配置されるｐ型不純物領域ＰＳＢに通じるように、図４の上下方向に延在している。また第２の孔部としてのコンタクトホールＣＨ１Ｂは、層間絶縁膜ＩＩ１の上面（上側の表面）からＣＭＯＳトランジスタなどのソース／ドレイン領域（導電領域）に達するように形成されている。 The contact hole CH1A as the first hole portion reaches the bottom wall of the concave portion TI from the upper surface (upper surface) of the interlayer insulating film II1 through the first concave portion TI of the substrate electrode region. It extends in the up-down direction of FIG. 4 so as to communicate with the arranged p-type impurity region PSB. The contact hole CH1B as the second hole is formed so as to reach a source / drain region (conductive region) of a CMOS transistor or the like from the upper surface (upper surface) of the interlayer insulating film II1.
第１の導電層としての基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬと、第２の導電層としてのプラグ導電層ＰＬ１とは、同一の材料により形成される。 The substrate contact conductive layer CDL of the substrate contact SCN as the first conductive layer and the plug conductive layer PL1 as the second conductive layer are formed of the same material.
配線層ＩＣＬ１の上側（半導体基板ＳＵＢの反対側）には、配線層ＩＣＬ１を覆うように層間絶縁膜ＩＩ１上に層間絶縁膜ＩＩ２が形成されている。層間絶縁膜ＩＩ２の一方（層間絶縁膜ＩＩ１に接する側と反対側）の主表面から配線層ＩＣＬ１の上面に達するようにコンタクトホールＣＨ２が形成され、コンタクトホールＣＨ２内を埋め込むようにプラグ導電層ＰＬ２が形成されている。すなわちプラグ導電層ＰＬ２は、層間絶縁膜ＩＩ２を図４の上下方向に貫通するように延在する。その上方には上記と同様に、層間絶縁膜ＩＩ３，ＩＩ４、コンタクトホールＣＨ３，ＣＨ４、プラグ導電層ＰＬ３，ＰＬ４、配線層ＩＣＬ２，ＩＣＬ３，ＩＣＬ４が形成されている。これらの材質などはすべて上記の層間絶縁膜ＩＩ１、コンタクトホールＣＨ１、プラグ導電層ＰＬ１、配線層ＩＣＬ１と基本的に同様である。さらにその上方にガラスコート膜ＢＭのパターンが形成されてもよい。 On the upper side of the wiring layer ICL1 (the opposite side of the semiconductor substrate SUB), an interlayer insulating film II2 is formed on the interlayer insulating film II1 so as to cover the wiring layer ICL1. Contact hole CH2 is formed to extend from one main surface of interlayer insulating film II2 (the side opposite to the side in contact with interlayer insulating film II1) to the upper surface of wiring layer ICL1, and plug conductive layer PL2 is buried in contact hole CH2. Are formed. That is, plug conductive layer PL2 extends to penetrate interlayer insulating film II2 in the up-down direction in FIG. Above them, the interlayer insulating films II3 and II4, the contact holes CH3 and CH4, the plug conductive layers PL3 and PL4, and the wiring layers ICL2, ICL3, and ICL4 are formed as described above. All of these materials are basically the same as the above-described interlayer insulating film II1, contact hole CH1, plug conductive layer PL1, and wiring layer ICL1. Further, a pattern of the glass coat film BM may be formed thereon.
次に、一実施の形態の半導体装置として、図４に示すＣＭＯＳトランジスタ領域、高耐圧ＭＯＳトランジスタ領域および基板電極領域を有する半導体チップＣＨＰの製造方法について、図５〜図１５を用いて説明する。なお図５〜図１５は、図４に示す構成の製造方法を工程ごとに図示しており、図５〜図１５に示される各領域は図４に示す各領域と基本的に同一である。 Next, a method of manufacturing a semiconductor chip CHP having a CMOS transistor region, a high-voltage MOS transistor region, and a substrate electrode region shown in FIG. 4 as a semiconductor device according to an embodiment will be described with reference to FIGS. 5 to 15 illustrate the manufacturing method of the configuration shown in FIG. 4 for each step, and each region shown in FIGS. 5 to 15 is basically the same as each region shown in FIG.
図５を参照して、半導体基板として、まず比較的高い濃度のｐ型不純物領域（第１導電型の基板領域としてのｐ+領域）を含むｐ型不純物領域ＰＳＢが準備される。 Referring to FIG. 5, a p-type impurity region PSB including a p-type impurity region having a relatively high concentration (p + region as a substrate region of the first conductivity type) is first prepared as a semiconductor substrate.
図６を参照して、ｐ型不純物領域ＰＳＢの一方（たとえば上側）の主表面上に、通常のエピタキシャル技術を用いて、ｐ型不純物領域ＰＳＢよりもｐ型不純物濃度が比較的低いｐ型エピタキシャル層ＰＥ１が形成される。 Referring to FIG. 6, p-type epitaxial region having a relatively lower p-type impurity concentration than p-type impurity region PSB is formed on one (for example, upper) main surface of p-type impurity region PSB by using a normal epitaxial technique. The layer PE1 is formed.
図７を参照して、通常のイオン注入技術を用いて、ｐ型エピタキシャル層ＰＥ１の内部にｎ型不純物が、図中の矢印に示すように注入される。これにより、図８を参照して、ｐ型エピタキシャル層ＰＥ１の、ｐ型不純物領域ＰＳＢよりも主表面側（図７における上側）の全面にｎ型（第２導電型）の拡散層としてのｎ型埋め込み層ＮＢＬが形成される。 Referring to FIG. 7, an n-type impurity is implanted into p-type epitaxial layer PE1 as shown by an arrow in the figure using a normal ion implantation technique. Thus, referring to FIG. 8, n-type (second conductivity type) diffusion layers as n-type (second conductivity type) diffusion layers are formed over the entire surface of p-type epitaxial layer PE1 on the main surface side (upper side in FIG. 7) with respect to p-type impurity region PSB. A mold buried layer NBL is formed.
さらに図８を参照して、通常のイオン注入技術を用いて、ｎ型埋め込み層ＮＢＬの内部にｐ型不純物が注入されることにより、ｎ型埋め込み層ＮＢＬの主表面上の全面にｐ型の拡散層としてのｐ型埋め込み層ＰＢＬが形成されてもよい。ｐ型埋め込み層ＰＢＬの上に、通常のエピタキシャル技術を用いて、ｐ型不純物領域ＰＳＢよりもｐ型不純物濃度が比較的低いｐ型エピタキシャル層ＰＥ２がさらに形成される。 Further, referring to FIG. 8, a p-type impurity is implanted into n-type buried layer NBL using a normal ion implantation technique, so that a p-type impurity is entirely formed on the main surface of n-type buried layer NBL. A p-type buried layer PBL as a diffusion layer may be formed. A p-type epitaxial layer PE2 having a relatively lower p-type impurity concentration than p-type impurity region PSB is further formed on p-type buried layer PBL by using a normal epitaxial technique.
以上のように平面視における全面において、内部に（形成される半導体基板の主表面に沿うように）ｐ型不純物領域ＰＳＢ、ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬおよびｐ型エピタキシャル層ＰＥ２を有する半導体基板ＳＵＢが形成される。 As described above, the p-type impurity region PSB, the p-type epitaxial layer PE1, the n-type buried layer NBL, the p-type buried layer PBL, and the p-type impurity region PSB are formed inside (along the main surface of the semiconductor substrate to be formed) on the entire surface in plan view. A semiconductor substrate SUB having the p-type epitaxial layer PE2 is formed.
図９を参照して、図５〜図８の各工程で形成された半導体基板ＳＵＢの主表面（図９における上側の主表面）の所定の位置に、ＣＭＯＳトランジスタおよびＭＯＳトランジスタなどの素子が形成される。 Referring to FIG. 9, elements such as CMOS transistors and MOS transistors are formed at predetermined positions on the main surface (upper main surface in FIG. 9) of semiconductor substrate SUB formed in each step of FIGS. Is done.
具体的には、ＣＭＯＳトランジスタ領域のうちのＮＭＯＳ領域にはＮＭＯＳトランジスタが、ＰＭＯＳ領域にはＰＭＯＳトランジスタが、ｐ型エピタキシャル層ＰＥ２（または図３に示す高耐圧用ｎ型ウェル領域ＨＮＷ）に形成される。ＮＭＯＳトランジスタはｐ型エピタキシャル層ＰＥ２に形成されたｐ型ウェル領域ＰＷＲと、ソース領域またはドレイン領域（導電部分）としてのｎ+領域ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。ＰＭＯＳトランジスタはｐ型エピタキシャル層ＰＥ２に形成されたｎ型ウェル領域ＮＷＲと、ソース領域またはドレイン領域としてのｐ+領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。 Specifically, an NMOS transistor is formed in the NMOS region of the CMOS transistor region, and a PMOS transistor is formed in the PMOS region in the p-type epitaxial layer PE2 (or the high breakdown voltage n-type well region HNW shown in FIG. 3). You. The NMOS transistor includes a p-type well region PWR formed in a p-type epitaxial layer PE2, an n + region NR as a source or drain region (conductive portion), a gate insulating film GI, a gate electrode layer GE, and a sidewall insulating layer. And a film SW. The PMOS transistor includes an n-type well region NWR formed in a p-type epitaxial layer PE2, ap + region PR as a source or drain region, a gate insulating film GI, a gate electrode layer GE, and a sidewall insulating film SW. Mainly have.
また高耐圧ＭＯＳトランジスタ領域には高耐圧ＭＯＳトランジスタが、ｐ型エピタキシャル層ＰＥ２（または図３に示す高耐圧用ｎ型ウェル領域ＨＮＷ）に形成される。高耐圧ＭＯＳトランジスタはｎ型ウェル領域ＮＷＲと、ｎ型オフセット領域ＮＯＲと、ｐ型ウェル領域ＰＷＲと、ｎ+領域ＮＲと、ｐ+領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、側壁絶縁膜ＳＷとを主に有している。 In the high-voltage MOS transistor region, a high-voltage MOS transistor is formed in the p-type epitaxial layer PE2 (or the high-voltage n-type well region HNW shown in FIG. 3). The high breakdown voltage MOS transistor includes an n-type well region NWR, an n-type offset region NOR, a p-type well region PWR, an n + region NR, a p + region PR, a gate insulating film GI, a gate electrode layer GE, And a sidewall insulating film SW.
上記のＣＭＯＳトランジスタおよびＭＯＳトランジスタはコバルトシリサイド層ＳＣを含んでもよい。また上記各素子を平面的に外側から取り囲む領域、基板電極領域、およびＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間の領域には埋め込み絶縁膜ＢＩＬが形成される。 The above CMOS transistor and MOS transistor may include a cobalt silicide layer SC. In addition, a buried insulating film BIL is formed in a region surrounding each of the above elements from the outside in a plane, a substrate electrode region, and a region between the NMOS transistor and the PMOS transistor.
図１０を参照して、形成されたＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタを覆うようにし、窒化膜ＮＦ（図４参照）を含んでいてもよい。また半導体基板ＳＵＢ上に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩが形成される。 Referring to FIG. 10, a nitride film NF (see FIG. 4) may be included so as to cover the formed CMOS transistor and the high breakdown voltage MOS transistor. On the semiconductor substrate SUB, an interlayer insulating film II made of a silicon oxide film is formed by using, for example, a CVD (Chemical Vapor Deposition) method.
図１１を参照して、層間絶縁膜ＩＩ上を覆うように、フォトレジストＰＨＲが塗布される。このフォトレジストＰＨＲは通常の写真製版技術によりパターニングされる。このパターニングされたフォトレジストＰＨＲをマスクとして、層間絶縁膜ＩＩおよび埋め込み絶縁膜ＢＩＬとが順に異方性エッチングされる。これにより層間絶縁膜ＩＩと埋め込み絶縁膜ＢＩＬとを貫通する貫通凹部ＴＩＡが形成される。この後、フォトレジストＰＨＲがアッシングなどによって除去される。 Referring to FIG. 11, a photoresist PHR is applied so as to cover interlayer insulating film II. This photoresist PHR is patterned by a usual photolithography technique. Using the patterned photoresist PHR as a mask, the interlayer insulating film II and the buried insulating film BIL are sequentially anisotropically etched. As a result, a penetrating concave portion TIA penetrating through the interlayer insulating film II and the buried insulating film BIL is formed. Thereafter, the photoresist PHR is removed by ashing or the like.
図１２を参照して、層間絶縁膜ＩＩをマスクとしてｐ型エピタキシャル層ＰＥ２に異方性エッチングが施される。これにより、貫通凹部ＴＩＡの直下の半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）が選択的に除去される。これにより、半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の表面からたとえばｐ型エピタキシャル層ＰＥ２、ｐ型埋め込み層ＰＢＬ、ｎ型埋め込み層ＮＢＬ、ｐ型エピタキシャル層ＰＥ１を貫通してｐ型不純物領域ＰＳＢに達するように凹部ＴＩが形成される。この凹部ＴＩはｎ型埋め込み層ＮＢＬを貫通してｐ型不純物領域ＰＳＢに達するように形成されることが好ましい。 Referring to FIG. 12, anisotropic etching is performed on p-type epitaxial layer PE2 using interlayer insulating film II as a mask. Thus, the semiconductor substrate SUB (p-type epitaxial layer PE2) immediately below the through recess TIA is selectively removed. Thus, the surface of the semiconductor substrate SUB (p-type epitaxial layer PE2) penetrates, for example, the p-type epitaxial layer PE2, the p-type buried layer PBL, the n-type buried layer NBL, and the p-type epitaxial layer PE1 into the p-type impurity region PSB. A concave portion TI is formed so as to reach. This recess TI is preferably formed to penetrate the n-type buried layer NBL and reach the p-type impurity region PSB.
このようにして半導体基板ＳＵＢの主表面から半導体基板ＳＵＢの内部に延びる、最終的に第１の凹部および第２の凹部となる凹部ＴＩが形成される。つまり第１の凹部ＴＩおよび第２の凹部ＴＩは同じエッチング処理により、言い換えれば同時に形成される。 In this manner, a concave portion TI that finally extends from the main surface of the semiconductor substrate SUB to the inside of the semiconductor substrate SUB and that becomes the first concave portion and the second concave portion is formed. That is, the first concave portion TI and the second concave portion TI are formed by the same etching process, in other words, simultaneously.
図１３を参照して、各素子上および基板電極領域のｐ型エピタキシャル層ＰＥ２の表面上の層間絶縁膜ＩＩを覆うように、かつ凹部ＴＩ内に、閉塞された中空ＡＧを形成するように各素子上および凹部ＴＩ内に絶縁膜ＩＩ１（絶縁膜）が形成される。具体的には、半導体基板ＳＵＢの主表面上と凹部ＴＩの側壁上および底壁上とに層間絶縁膜ＩＩ１が形成される。ここで凹部ＴＩのアスペクト比が高く（層間）絶縁膜ＩＩ１は凹部ＴＩ内の全体を埋めることが困難であるため、凹部ＴＩの特に側壁上および底壁上を除く中央部には絶縁膜ＩＩ１が供給されなくなる結果、気泡状の中空ＡＧが形成される。 Referring to FIG. 13, each of the elements is formed so as to cover the interlayer insulating film II on the surface of the p-type epitaxial layer PE2 in the substrate electrode region and to form a closed hollow AG in the concave portion TI. An insulating film II1 (insulating film) is formed on the element and in the concave portion TI. Specifically, an interlayer insulating film II1 is formed on the main surface of semiconductor substrate SUB and on the side wall and bottom wall of concave portion TI. Here, since the concave portion TI has a high aspect ratio (interlayer) and it is difficult to fill the entirety of the concave portion TI, the insulating film II1 is formed at the central portion of the concave portion TI, especially on the side walls and on the bottom wall. As a result, the hollow AG is formed as a bubble.
上記の絶縁膜ＩＩ１は、たとえば１３２０ｎｍの厚みのＢＰ−ＴＥＯＳ、および通常のシリコン酸化膜により形成される。この絶縁膜ＩＩ１の上面がたとえば（Chemical Mechanical Polishing）法により研磨除去される。ただし絶縁膜ＩＩ１は、上記のように導電性の不純物を含んだ絶縁膜（ＢＰ−ＴＥＯＳ）に限らず、たとえば導電性の不純物を含まない通常のシリコン酸化膜であってもよい。 The insulating film II1 is formed of, for example, a BP-TEOS having a thickness of 1320 nm and a normal silicon oxide film. The upper surface of the insulating film II1 is polished and removed by, for example, a (Chemical Mechanical Polishing) method. However, the insulating film II1 is not limited to the insulating film containing conductive impurities (BP-TEOS) as described above, and may be, for example, a normal silicon oxide film containing no conductive impurities.
ここで凹部ＴＩ内に形成される中空ＡＧは図１３の上下方向に関して凹部ＴＩの長さに（比較的）近い、つまり凹部ＴＩとほぼ同じ（図１３の上下方向の）長さを有していることが好ましい。すなわち中空ＡＧは半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面に近い領域から、凹部ＴＩの底壁に近い領域まで延びることが好ましい。また中空ＡＧは図１３の凹部ＴＩの上側（半導体基板ＳＵＢの主表面に近い側）において下側（凹部ＴＩの底壁に近い側）よりも幅が狭くなるように形成される。これを言い換えれば凹部ＴＩの側壁上に形成される絶縁膜ＩＩ１（層間絶縁膜ＩＩ１）の厚みは、凹部ＴＩの上側において下側よりも厚くなる。 Here, the hollow AG formed in the concave portion TI is (relatively) close to the length of the concave portion TI in the vertical direction of FIG. 13, that is, has substantially the same length (vertical direction of FIG. 13) as the concave portion TI. Is preferred. That is, hollow AG preferably extends from a region near the main surface of semiconductor substrate SUB (p-type epitaxial layer PE2) to a region near the bottom wall of concave portion TI. The hollow AG is formed so as to have a smaller width on the upper side (closer to the main surface of the semiconductor substrate SUB) of the concave portion TI in FIG. 13 than on the lower side (closer to the bottom wall of the concave portion TI). In other words, the thickness of the insulating film II1 (interlayer insulating film II1) formed on the side wall of the concave portion TI is greater above the concave portion TI than below.
以上のように図１３の工程においては、最終的に第１の凹部ＴＩとなる凹部ＴＩと、最終的に第２の凹部ＴＩとなる凹部ＴＩとの双方の側壁上および底壁上に絶縁膜ＩＩ１が形成される。 As described above, in the process of FIG. 13, the insulating film is formed on both the side wall and the bottom wall of the concave portion TI that finally becomes the first concave portion TI and the concave portion TI that becomes the second concave portion TI. II1 is formed.
図１４を参照して、層間絶縁膜ＩＩ１上を覆うように、フォトレジストＰＨＲが塗布される。このフォトレジストＰＨＲに対して通常の写真製版技術を行なうことにより、ＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタの導電部分（ソース／ドレイン領域）の真上、および基板電極領域における凹部ＴＩ内の真上に開口部が形成されるようにパターニングされる。このパターニングされたフォトレジストＰＨＲをマスクとして層間絶縁膜ＩＩ１が異方性エッチングされる。 Referring to FIG. 14, photoresist PHR is applied so as to cover interlayer insulating film II1. By performing a normal photoengraving technique on the photoresist PHR, an opening is formed immediately above the conductive portion (source / drain region) of the CMOS transistor and the high breakdown voltage MOS transistor and directly above the concave portion TI in the substrate electrode region. It is patterned so that a part is formed. The interlayer insulating film II1 is anisotropically etched using the patterned photoresist PHR as a mask.
これにより、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域においては、層間絶縁膜ＩＩ１の最上面からＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタの導電部分（ソース／ドレイン領域）に達するように第２の孔部としてのコンタクトホールＣＨ１Ｂが形成される。またこのとき、基板電極領域においては、凹部ＴＩ内、特に凹部ＴＩ内の中空ＡＧに達するように第１の孔部としてのコンタクトホールＣＨ１Ａが形成される。 Thereby, in the CMOS transistor region and the high-breakdown-voltage MOS transistor region, the second hole is formed so as to reach the conductive portion (source / drain region) of the CMOS transistor and the high-breakdown-voltage MOS transistor from the uppermost surface of interlayer insulating film II1. A contact hole CH1B is formed. At this time, in the substrate electrode region, a contact hole CH1A as a first hole is formed so as to reach the hollow AG in the concave portion TI, particularly in the concave portion TI.
ここで形成されるコンタクトホールＣＨ１Ａは、コンタクトホールＣＨ１Ｂと同様にエッチング処理により形成される部分と、元々存在する中空ＡＧとが連結され一体となった態様となる。コンタクトホールＣＨ１Ａは中空ＡＧと一体になった後、中空ＡＧの真下に存在する凹部ＴＩの底壁上に形成された絶縁膜ＩＩ１をエッチングし、中空ＡＧの底壁から凹部ＴＩの底壁（ｐ型不純物領域ＰＳＢ）に達し最終的に凹部ＴＩの底壁において半導体基板ＳＵＢ（ｐ型不純物領域ＰＳＢ）を露出するように形成される。詳しくは、コンタクトホールＣＨ１Ａは、まず層間絶縁膜ＩＩ１の上面から層間絶縁膜ＩＩ１が図の下側へ向けて、凹部ＴＩ内の中空ＡＧに達するようにエッチングされる。このときエッチングは凹部ＴＩの側壁上の絶縁膜ＩＩ１を残しつつ凹部ＴＩの底壁において半導体基板ＳＵＢ（たとえばｐ型不純物領域ＰＳＢ）に達するように、言い換えれば凹部ＴＩの底壁上の（凹部ＴＩの底壁と中空ＡＧの底壁との間に挟まれた）絶縁膜ＩＩ１を除去するようになされる。 The contact hole CH1A formed here has a mode in which a portion formed by an etching process and the originally existing hollow AG are connected and integrated like the contact hole CH1B. After the contact hole CH1A is integrated with the hollow AG, the insulating film II1 formed on the bottom wall of the concave portion TI located immediately below the hollow AG is etched, and the bottom wall of the concave portion TI (p Is formed so that the semiconductor substrate SUB (p-type impurity region PSB) is exposed at the bottom wall of the concave portion TI. More specifically, the contact hole CH1A is first etched from the upper surface of the interlayer insulating film II1 so that the interlayer insulating film II1 reaches the lower side in the drawing and reaches the hollow AG in the concave portion TI. At this time, the etching is performed so as to reach the semiconductor substrate SUB (for example, the p-type impurity region PSB) at the bottom wall of the concave portion TI while leaving the insulating film II1 on the side wall of the concave portion TI. The insulating film II1 (between the bottom wall of the hollow AG and the bottom wall of the hollow AG) is removed.
一方、コンタクトホールＣＨ１Ｂは、コンタクトホールＣＨ１Ａを形成するために（中空ＡＧに到達する前に）層間絶縁膜ＩＩ１を図の下方向へエッチングするのと同じエッチング処理により形成される。すなわち層間絶縁膜ＩＩ１の上面から素子の導電部分（ソース／ドレイン領域など）に達するようにコンタクトホールＣＨ１Ｂが形成される。 On the other hand, the contact hole CH1B is formed by the same etching process as that for etching the interlayer insulating film II1 in the downward direction in the drawing to form the contact hole CH1A (before reaching the hollow AG). That is, the contact hole CH1B is formed so as to reach the conductive portion (source / drain region or the like) of the element from the upper surface of the interlayer insulating film II1.
コンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとは同じエッチング処理により形成される。上記のように凹部ＴＩ内に形成される絶縁膜ＩＩ１などが配置されない気泡としての中空ＡＧは、凹部ＴＩの最も上部すなわち半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の主表面の近くにまで延びるように形成されている。このためコンタクトホールＣＨ１Ｂが到達すべき導電部分としての領域ＮＲ，ＰＲなどと、コンタクトホールＣＨ１Ａが到達すべき中空ＡＧとの、層間絶縁膜ＩＩ１の上側の表面からの距離に大きな差はない。 The contact holes CH1A and CH1B are formed by the same etching process. As described above, the hollow AG as a bubble in which the insulating film II1 and the like formed in the concave portion TI are not disposed so as to extend to the uppermost portion of the concave portion TI, that is, near the main surface of the semiconductor substrate SUB (p-type epitaxial layer PE2). Is formed. Therefore, there is no significant difference in the distance from the upper surface of the interlayer insulating film II1 between the regions NR, PR, etc., which are the conductive portions to be reached by the contact hole CH1B, and the hollow AG, to be reached by the contact hole CH1A.
したがって、コンタクトホールＣＨ１Ａを形成するために層間絶縁膜ＩＩ１がエッチングされるべき深さと、コンタクトホールＣＨ１Ｂを形成するために層間絶縁膜ＩＩ１がエッチングされるべき深さとに大きな差はない。このため一見まったく深さの異なるコンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとを同じエッチング処理により形成することが可能となる。 Therefore, there is no significant difference between the depth at which the interlayer insulating film II1 should be etched to form the contact hole CH1A and the depth at which the interlayer insulating film II1 should be etched to form the contact hole CH1B. Therefore, it is possible to form the contact holes CH1A and CH1B having seemingly completely different depths by the same etching process.
上記のエッチング処理により、基板電極領域の凹部ＴＩ内のコンタクトホールＣＨ１Ａは、中空ＡＧと一体になった後、さらに中空ＡＧの真下に存在する、凹部ＴＩの底壁上の絶縁膜ＩＩ１が除去される。このためコンタクトホールＣＨ１Ａは、層間絶縁膜ＩＩ１の上側の表面から凹部ＴＩの底壁に達するように形成される。 By the above-described etching process, after the contact hole CH1A in the concave portion TI in the substrate electrode region is integrated with the hollow AG, the insulating film II1 on the bottom wall of the concave portion TI, which is located immediately below the hollow AG, is further removed. You. Therefore, contact hole CH1A is formed so as to reach the bottom wall of concave portion TI from the upper surface of interlayer insulating film II1.
コンタクトホールＣＨ１ＡおよびコンタクトホールＣＨ１Ｂの（図１４の左右方向の）幅は、素子分離領域ＤＴＲを形成するための凹部ＴＩの（図１４の左右方向の）幅よりも狭いことが好ましい。このようにすれば凹部ＴＩ内を通じて凹部ＴＩの底壁に達するようにコンタクトホールＣＨ１Ａを形成することができる。またコンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとは同一のエッチング処理により形成されるという観点から、両者の（図１４の左右方向の）幅は等しいことが好ましい。 The widths of the contact holes CH1A and CH1B (in the horizontal direction in FIG. 14) are preferably smaller than the widths (in the horizontal direction in FIG. 14) of the recesses TI for forming the element isolation regions DTR. In this way, the contact hole CH1A can be formed so as to reach the bottom wall of the recess TI through the inside of the recess TI. In addition, from the viewpoint that the contact hole CH1A and the contact hole CH1B are formed by the same etching process, it is preferable that both have the same width (in the horizontal direction in FIG. 14).
一例として、コンタクトホールＣＨ１ＡおよびコンタクトホールＣＨ１Ｂの幅は０．４μｍ、素子分離領域ＤＴＲ（および基板コンタクトＳＣＮ）を形成するための凹部ＴＩの幅は０．８μｍとすることが好ましい。素子分離領域ＤＴＲを非常に深く形成する場合には素子分離領域ＤＴＲ（および基板コンタクトＳＣＮ）を形成するための凹部ＴＩの幅を広くする必要があるが、上記深さがおよそ２０μｍ以下である場合には凹部ＴＩの幅を０．８μｍとすることができる。 As an example, the width of contact hole CH1A and contact hole CH1B is preferably 0.4 μm, and the width of concave portion TI for forming element isolation region DTR (and substrate contact SCN) is preferably 0.8 μm. When the element isolation region DTR is formed very deep, it is necessary to increase the width of the concave portion TI for forming the element isolation region DTR (and the substrate contact SCN), but when the depth is approximately 20 μm or less. The width of the concave portion TI can be 0.8 μm.
図１５を参照して、フォトレジストＰＨＲがアッシングなどにより除去された後、たとえば通常のスパッタリング法により、層間絶縁膜ＩＩ１上およびコンタクトホールＣＨ１Ａ，ＣＨ１Ｂの内部の壁面を覆うように、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の薄膜をバリアメタルとして形成した後、プラズマＣＶＤ法によりタングステン（Ｗ）の金属薄膜が形成される。次に層間絶縁膜ＩＩ１上の上記バリアメタルおよび金属薄膜がエッチバックにより除去される。 Referring to FIG. 15, after the photoresist PHR is removed by ashing or the like, titanium (Ti) is applied to cover the interlayer insulating film II1 and the inner wall surfaces of the contact holes CH1A and CH1B by, for example, a normal sputtering method. After forming a thin film of titanium nitride (TiN) as a barrier metal, a metal thin film of tungsten (W) is formed by a plasma CVD method. Next, the barrier metal and the metal thin film on the interlayer insulating film II1 are removed by etch back.
このようにして、コンタクトホールＣＨ１Ｂの内部にはタングステンの金属薄膜からなるプラグ導電層ＰＬ１が形成されると同時に、コンタクトホールＣＨ１Ａの内部にはタングステンの金属薄膜からなる基板コンタクト導電層ＣＤＬが形成される。すなわち基板コンタクト導電層ＣＤＬとプラグ導電層ＰＬ１とは同じ成膜処理により形成され、両者は同一の材料により形成される。プラグ導電層ＰＬ１はＣＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタのソース／ドレイン領域（導電部分）と電気的に接続するように形成される。基板コンタクト導電層ＣＤＬは半導体基板ＳＵＢ（たとえばｐ型不純物領域ＰＳＢ）と電気的に接続するように形成される。 Thus, plug conductive layer PL1 made of a tungsten metal thin film is formed inside contact hole CH1B, and at the same time, substrate contact conductive layer CDL made of a tungsten metal thin film is formed inside contact hole CH1A. You. That is, the substrate contact conductive layer CDL and the plug conductive layer PL1 are formed by the same film forming process, and both are formed by the same material. Plug conductive layer PL1 is formed so as to be electrically connected to the source / drain regions (conductive portions) of the CMOS transistor and the high breakdown voltage MOS transistor. Substrate contact conductive layer CDL is formed so as to be electrically connected to semiconductor substrate SUB (for example, p-type impurity region PSB).
なお基板コンタクト導電層ＣＤＬはその内部に上記中空ＡＧと同様の気泡としての中空ＡＧＡを形成するように形成されてもよい。ただし以下の各図においては中空ＡＧＡは省略される。 The substrate contact conductive layer CDL may be formed so as to form therein a hollow AGA as a bubble similar to the above-mentioned hollow AG. However, the hollow AGA is omitted in the following drawings.
以上のようにプラグ導電層ＰＬ１および基板コンタクト導電層ＣＤＬはタングステンの金属薄膜からなるものであってもよいが、たとえばアルミニウムからなる金属薄膜であってもよい。 As described above, the plug conductive layer PL1 and the substrate contact conductive layer CDL may be made of a metal thin film of tungsten, but may be a metal thin film made of, for example, aluminum.
図１６を参照して、プラグ導電層ＰＬ１および基板コンタクト導電層ＣＤＬの上面に接し、これらと各素子の導電部分または半導体基板ＳＵＢ（ｐ型不純物領域ＰＳＢ）とを電気的に接続するように、層間絶縁膜ＩＩ１上に配線層ＩＣＬ１が形成される。この配線層ＩＣＬ１は、たとえば通常のスパッタリング法により、窒化チタンと、銅とアルミニウムとの合金（ＡｌＣｕ）との積層構造として形成されることが好ましいが、上記のプラグ導電層ＰＬ１および基板コンタクト導電層ＣＤＬと同一の材質であってもよい。一例として、たとえば２６．５ｎｍの窒化チタンと４５０ｎｍのＡｌＣｕとの積層構造が形成される。 Referring to FIG. 16, contact is made with the upper surfaces of plug conductive layer PL1 and substrate contact conductive layer CDL to electrically connect them to the conductive portion of each element or semiconductor substrate SUB (p-type impurity region PSB). The wiring layer ICL1 is formed on the interlayer insulating film II1. This wiring layer ICL1 is preferably formed as a laminated structure of titanium nitride and an alloy of copper and aluminum (AlCu) by, for example, a normal sputtering method, but the above-described plug conductive layer PL1 and substrate contact conductive layer are formed. The same material as the CDL may be used. As an example, a laminated structure of, for example, 26.5 nm of titanium nitride and 450 nm of AlCu is formed.
以上により、基板電極領域においては、凹部ＴＩ内のコンタクトホールＣＨ１Ａ内に基板コンタクト導電層ＣＤＬが形成される。この基板コンタクト導電層ＣＤＬは半導体基板ＳＵＢ（ｐ型不純物領域ＰＳＢ）と配線層ＩＣＬ１とを電気的に接続するように形成される。またＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域においては、コンタクトホールＣＨ１Ｂ内にプラグ導電層ＰＬ１が形成され、このプラグ導電層ＰＬ１がＣＭＯＳトランジスタなどの素子（の導電部分）と配線層ＩＣＬ１とを電気的に接続するように形成される。 As described above, in the substrate electrode region, the substrate contact conductive layer CDL is formed in the contact hole CH1A in the concave portion TI. The substrate contact conductive layer CDL is formed so as to electrically connect the semiconductor substrate SUB (p-type impurity region PSB) and the wiring layer ICL1. In the CMOS transistor region and the high breakdown voltage MOS transistor region, plug conductive layer PL1 is formed in contact hole CH1B, and plug conductive layer PL1 electrically connects (a conductive portion of) a CMOS transistor or the like to wiring layer ICL1. It is formed so that it may be connected to.
以降は基本的に上記の層間絶縁膜ＩＩ１、プラグ導電層ＰＬ１、配線層ＩＣＬ１の形成工程と同様の形成工程を繰り返すことにより、図４に示すような配線層ＩＣＬ１の上側の各層が形成されるが、当該工程の詳細な説明は省略する。 Thereafter, basically, by repeating the same forming steps as those for forming the interlayer insulating film II1, the plug conductive layer PL1, and the wiring layer ICL1, each layer above the wiring layer ICL1 as shown in FIG. 4 is formed. However, a detailed description of the process is omitted.
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、基板電極領域において基板コンタクトＳＣＮ（基板コンタクト導電層ＣＤＬ）を形成するために凹部ＴＩ内に形成される第１の孔部としてのコンタクトホールＣＨ１Ａと、ＣＭＯＳトランジスタ領域などに形成される第２の孔部としてのコンタクトホールＣＨ１Ｂとが同じエッチング処理により形成される。このためたとえばコンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとが別のエッチング処理により形成される場合に比べて、当該エッチング処理に必要なマスクの数および処理に要する時間を削減することができる。その結果、処理に要するコストを大幅に削減することができる。
Next, the operation and effect of the present embodiment will be described.
In the present embodiment, a contact hole CH1A as a first hole formed in the concave portion TI for forming a substrate contact SCN (substrate contact conductive layer CDL) in a substrate electrode region, a CMOS transistor region, and the like. The contact hole CH1B as the second hole to be formed is formed by the same etching process. Therefore, for example, the number of masks required for the etching process and the time required for the process can be reduced as compared to the case where the contact holes CH1A and CH1B are formed by different etching processes. As a result, costs required for processing can be significantly reduced.
本実施の形態においては、層間絶縁膜ＩＩ１の上面から基板電極領域の第１の凹部ＴＩ内を通じて凹部ＴＩの底壁に達し、凹部ＴＩの底壁が配置されるｐ型不純物領域ＰＳＢに通じるように、コンタクトホールＣＨ１Ａが図４の上下方向に延在している。また層間絶縁膜ＩＩ１の上面からＣＭＯＳトランジスタなどのソース／ドレイン領域（導電領域）に達するようにコンタクトホールＣＨ１Ｂが形成されている。このことからコンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとが同じエッチング処理により形成されることが検証できる。 In the present embodiment, the top surface of interlayer insulating film II1 reaches the bottom wall of concave portion TI through first concave portion TI of the substrate electrode region, and leads to p-type impurity region PSB in which the bottom wall of concave portion TI is arranged. In addition, a contact hole CH1A extends vertically in FIG. Further, a contact hole CH1B is formed so as to reach a source / drain region (conductive region) of a CMOS transistor or the like from the upper surface of the interlayer insulating film II1. From this, it can be verified that the contact hole CH1A and the contact hole CH1B are formed by the same etching process.
コンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとを同じエッチング処理により形成する工程が実現できる第１の理由は、コンタクトホールＣＨ１Ｂが形成される基板電極領域の凹部ＴＩ内に絶縁膜ＩＩ１が埋められない中空ＡＧが形成されるためである。すなわち仮に中空ＡＧが存在しなければ、コンタクトホールＣＨ１Ａを形成するためにエッチングすべき深さ（層間絶縁膜ＩＩ１の厚みと凹部ＴＩの深さとの和にほぼ等しい）は、コンタクトホールＣＨ１Ｂを形成するためにエッチングすべき深さ（層間絶縁膜ＩＩ１の厚み）に比べて非常に大きくなるため、両者を同じ工程にてエッチングすることが困難となる。凹部ＴＩのアスペクト比が非常に高く、層間絶縁膜ＩＩ１は部分的にのみ凹部ＴＩ内を埋め込み中空ＡＧが形成されるため、コンタクトホールＣＨ１Ａを形成するためには中空ＡＧの最上部までエッチングが進めばほぼ十分となる。 The first reason that the step of forming the contact hole CH1A and the contact hole CH1B by the same etching process can be realized is that the hollow AG in which the insulating film II1 is not buried in the concave portion TI in the substrate electrode region where the contact hole CH1B is formed. It is because it is formed. That is, if the hollow AG does not exist, the depth to be etched to form the contact hole CH1A (substantially equal to the sum of the thickness of the interlayer insulating film II1 and the depth of the concave portion TI) forms the contact hole CH1B. For this reason, it becomes very large compared to the depth to be etched (the thickness of the interlayer insulating film II1), so that it is difficult to etch both of them in the same step. Since the concave portion TI has a very high aspect ratio and the interlayer insulating film II1 is partially embedded in the concave portion TI to form the hollow AG, the etching proceeds to the top of the hollow AG in order to form the contact hole CH1A. Would be almost enough.
コンタクトホールＣＨ１ＡとコンタクトホールＣＨ１Ｂとを同じエッチング処理により形成する工程が実現できる第２の理由は、コンタクトホールＣＨ１Ａが半導体基板ＳＵＢの半導体領域のみを貫通するように形成されるためである。すなわち仮にコンタクトホールＣＨ１Ａを形成する際にいわゆるＳＯＩ基板の内部に埋め込まれた絶縁膜を貫通する必要があるとすれば、当該埋め込まれた絶縁膜は厚くエッチングに時間等を多く要するため、コンタクトホールＣＨ１Ｂと同じエッチング処理にてエッチングを完遂することは困難となる。本実施の形態において用いられる半導体基板ＳＵＢは導電性を有する半導体領域のみから構成されており、上記のような埋め込まれた絶縁膜を有さないため、コンタクトホールＣＨ１ＡをコンタクトホールＣＨ１Ｂと同程度のエッチング量にて簡単に形成することができる。 The second reason that the step of forming the contact hole CH1A and the contact hole CH1B by the same etching process can be realized is that the contact hole CH1A is formed so as to penetrate only the semiconductor region of the semiconductor substrate SUB. That is, if it is necessary to penetrate the insulating film buried in the so-called SOI substrate when forming the contact hole CH1A, the buried insulating film is thick and requires much time for etching. It is difficult to complete the etching by the same etching process as CH1B. The semiconductor substrate SUB used in the present embodiment is composed only of a semiconductor region having conductivity, and does not have the buried insulating film as described above, so that the contact hole CH1A is substantially equal to the contact hole CH1B. It can be easily formed by the etching amount.
次に、本実施の形態においては、基板コンタクトＳＣＮを形成するための第１の凹部ＴＩと、素子分離領域ＤＴＲを形成するための第２の凹部ＴＩとが図１１および図１２に示すように同じエッチング処理により形成される。また基板コンタクトＳＣＮを形成するための凹部ＴＩ内の絶縁膜ＩＩ１と、素子分離領域ＤＴＲを形成するための凹部ＴＩ内の絶縁膜ＩＩ１とが、図１３に示すように同じ成膜処理により形成される。このことからこれらが別個の処理として形成される場合に比べて工程数、処理時間および製造コストを削減することができる。 Next, in the present embodiment, a first recess TI for forming the substrate contact SCN and a second recess TI for forming the element isolation region DTR are formed as shown in FIGS. It is formed by the same etching process. Further, the insulating film II1 in the concave portion TI for forming the substrate contact SCN and the insulating film II1 in the concave portion TI for forming the element isolation region DTR are formed by the same film forming process as shown in FIG. You. Therefore, the number of steps, processing time, and manufacturing cost can be reduced as compared with the case where these are formed as separate processes.
本実施の形態においては、ＣＭＯＳトランジスタ領域などの素子分離領域ＤＴＲ用に形成される凹部ＴＩと同じ工程により、基板電極領域において基板コンタクトＳＣＮ用に形成される凹部ＴＩが形成される。言い換えれば本実施の形態においては、本来素子分離領域ＤＴＲを形成するために形成される凹部ＴＩの一部を利用して基板コンタクトＳＣＮが形成される。上記のように基板コンタクトＳＣＮを形成するためのコンタクトホールＣＨ１Ａの形成は、中空ＡＧの存在により、中空ＡＧが仮に存在しない場合に比べて容易になる。このため基板コンタクトＳＣＮを形成するための追加の工程を行なうことなく、他の工程（素子分離領域ＤＴＲを形成する工程）において形成される凹部ＴＩを利用して、より簡単に基板コンタクトＳＣＮを形成することができる。すなわち本実施の形態は基板コンタクトＳＣＮを用いて半導体基板ＳＵＢの表側の表面から基板の裏側の電位を引き出す要請がある場合に実益がある。 In the present embodiment, a recess TI formed for a substrate contact SCN in a substrate electrode region is formed by the same process as a recess TI formed for an element isolation region DTR such as a CMOS transistor region. In other words, in the present embodiment, the substrate contact SCN is formed using a part of the concave portion TI originally formed for forming the element isolation region DTR. As described above, the formation of the contact hole CH1A for forming the substrate contact SCN is facilitated by the existence of the hollow AG, as compared with the case where the hollow AG is not present. Therefore, the substrate contact SCN can be formed more easily by using the concave portion TI formed in another step (the step of forming the element isolation region DTR) without performing an additional step for forming the substrate contact SCN. can do. That is, the present embodiment has an advantage when there is a request to draw the potential on the back side of the substrate from the front surface of the semiconductor substrate SUB using the substrate contact SCN.
素子分離領域ＤＴＲには中空ＡＧが形成されるため、仮に中空ＡＧが形成されない場合に比べて、半導体基板ＳＵＢ内のうち素子分離領域ＤＴＲの凹部ＴＩ近傍における応力を低減することができる。 Since the hollow AG is formed in the element isolation region DTR, the stress in the vicinity of the concave portion TI of the element isolation region DTR in the semiconductor substrate SUB can be reduced as compared with the case where the hollow AG is not formed.
またコンタクトホールＣＨ１Ａ内を充填する基板コンタクト導電層ＣＤＬと、コンタクトホールＣＨ１Ｂ内を充填するプラグ導電層ＰＬ１とが同じ成膜処理により同じ材料として形成される。このことからも、これらが別の成膜処理により形成される場合に比べて工程数、処理時間および製造コストを削減することができる。 The substrate contact conductive layer CDL filling the contact hole CH1A and the plug conductive layer PL1 filling the contact hole CH1B are formed of the same material by the same film forming process. Also from this, the number of steps, processing time, and manufacturing cost can be reduced as compared with the case where these are formed by another film forming process.
次に、図１７を参照して、本実施の形態の比較例としての半導体チップＣＨＰは、基本的に図３の本実施の形態の半導体チップＣＨＰと同様の構成を有しているが、基板電極領域における基板コンタクトの構成において本実施の形態と異なっている。具体的には、基板コンタクトは、ｐ型エピタキシャル層ＰＥ２と同一の層として形成されたｐ型埋め込み層ＰＢＬおよび深いｐ型拡散層ＤＰＷにより形成されている。より具体的には、図１７の上下方向に関して、半導体基板ＳＵＢ（ｐ型エピタキシャル層ＰＥ２）の上側の主表面側から、深いｐ型拡散層ＤＰＷ、ｐ型埋め込み層ＰＢＬ、ｐ型エピタキシャル層ＰＥ１、ｐ型不純物領域ＰＳＢの順に並んでおり、これらは図の上下方向に関して互いに連続している。また図１７においては層間絶縁膜ＩＩは形成されておらず、半導体基板ＳＵＢの主表面上を覆うように層間絶縁膜ＩＩ１が形成されている。 Next, referring to FIG. 17, a semiconductor chip CHP as a comparative example of the present embodiment has basically the same configuration as semiconductor chip CHP of the present embodiment in FIG. The configuration of the substrate contact in the electrode region is different from that of the present embodiment. Specifically, the substrate contact is formed by a p-type buried layer PBL and a deep p-type diffusion layer DPW formed as the same layer as the p-type epitaxial layer PE2. More specifically, in the vertical direction of FIG. 17, from the upper main surface side of the semiconductor substrate SUB (p-type epitaxial layer PE2), the deep p-type diffusion layer DPW, p-type buried layer PBL, p-type epitaxial layer PE1, The p-type impurity regions PSB are arranged in this order, and are continuous with each other in the vertical direction in the drawing. In FIG. 17, interlayer insulating film II is not formed, and interlayer insulating film II1 is formed so as to cover the main surface of semiconductor substrate SUB.
深いｐ型拡散層ＤＰＷおよびｐ型埋め込み層ＰＢＬはいずれもｐ型の不純物を含む領域であるため、基板電極領域においてはすべての領域がｐ型の不純物を含む領域となっている。このため基板電極領域においてたとえばｐ型エピタキシャル層ＰＥ２（深いｐ型拡散層ＤＰＷ）の上に形成された配線層とｐ型不純物領域ＰＳＢとを電気的に接続することが可能となる。 Since both the deep p-type diffusion layer DPW and the p-type buried layer PBL are regions containing p-type impurities, all regions in the substrate electrode region are regions containing p-type impurities. Therefore, in the substrate electrode region, for example, a wiring layer formed on p-type epitaxial layer PE2 (deep p-type diffusion layer DPW) can be electrically connected to p-type impurity region PSB.
一方、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域においては、素子が形成されるたとえば高耐圧用ｎ型ウェル領域ＨＮＷ（ｐ型エピタキシャル層ＰＥ２）と半導体基板ＳＵＢの下方のｐ型不純物領域ＰＳＢとの電気的接続を遮断するため、ｎ型埋め込み層ＮＢＬが形成される。このｎ型埋め込み層ＮＢＬが基板電極領域に形成されれば、当該領域においてｐｎ接合が形成されるために基板電位を取り出すことができなくなる。このため図１７の比較例においては、ｎ型埋め込み層ＮＢＬは基板電極領域に形成されないように（言い換えればＣＭＯＳトランジスタ領域などのみにｎ型埋め込み層ＮＢＬが形成されるように）パターニングされる必要がある。 On the other hand, in the CMOS transistor region and the high breakdown voltage MOS transistor region, for example, the electrical connection between the high breakdown voltage n-type well region HNW (p-type epitaxial layer PE2) in which the element is formed and the p-type impurity region PSB below the semiconductor substrate SUB. In order to cut off the connection, an n-type buried layer NBL is formed. If the n-type buried layer NBL is formed in the substrate electrode region, a pn junction is formed in the region, so that the substrate potential cannot be extracted. Therefore, in the comparative example of FIG. 17, it is necessary to pattern the n-type buried layer NBL so as not to be formed in the substrate electrode region (in other words, to form the n-type buried layer NBL only in the CMOS transistor region or the like). is there.
ところが本実施の形態のように素子分離領域ＤＴＲを形成するための凹部ＴＩと同じ凹部を利用して形成された基板コンタクトＳＣＮを基板電極領域に用いれば、基板電極領域にもＣＭＯＳトランジスタ領域などと同様のｎ型埋め込み層ＮＢＬが形成されてもよい。これは当該基板コンタクトＳＣＮは凹部ＴＩ内の基板コンタクト導電層ＣＤＬによりｐ型不純物領域ＰＳＢとの導通がなされるためであり、当該基板コンタクトＳＣＮが用いられる限りその周囲の半導体領域を満たす不純物の導電型は基板コンタクトＳＣＮの導電性に影響を及ぼさないためである。このため、本実施の形態においてはｎ型埋め込み層ＮＢＬが局所的に（選択的に）形成されるようにパターニングされる必要がなく、半導体基板ＳＵＢの平面視における全体にｎ型埋め込み層ＮＢＬが形成されてもよい。 However, if the substrate contact SCN formed using the same recess as the recess TI for forming the element isolation region DTR as in the present embodiment is used for the substrate electrode region, the substrate electrode region can be replaced with a CMOS transistor region or the like. A similar n-type buried layer NBL may be formed. This is because the substrate contact SCN is electrically connected to the p-type impurity region PSB by the substrate contact conductive layer CDL in the concave portion TI. This is because the mold does not affect the conductivity of the substrate contact SCN. Therefore, in the present embodiment, it is not necessary to perform patterning so that n-type buried layer NBL is locally (selectively) formed, and n-type buried layer NBL is entirely formed in plan view of semiconductor substrate SUB. It may be formed.
したがってｎ型埋め込み層ＮＢＬをパターニングする工程を省くことができ、ｎ型埋め込み層ＮＢＬをパターニングするためのマスクの準備が不要となる。このため工程をより簡略化し、製造コストを削減することができる。 Therefore, the step of patterning the n-type buried layer NBL can be omitted, and the preparation of a mask for patterning the n-type buried layer NBL becomes unnecessary. For this reason, the process can be further simplified, and the manufacturing cost can be reduced.
また図１８（Ａ）、（Ｂ）の斜視図を参照して、本実施の形態の基板コンタクトＳＣＮの適用により、比較例のような深いｐ型拡散層ＤＰＷおよびｐ型埋め込み層ＰＢＬからなる基板コンタクトを用いた場合に比べて、基板コンタクトの電気抵抗を低減することができる。ここで基板コンタクトの電気抵抗とは、半導体基板ＳＵＢの最上層であるｐ型エピタキシャル層ＰＥ２の上側の表面から半導体基板ＳＵＢの最下層であるｐ型不純物領域ＰＳＢの上側の表面までの電気抵抗値を意味する。 Also, with reference to the perspective views of FIGS. 18A and 18B, a substrate including a deep p-type diffusion layer DPW and a p-type buried layer PBL as in the comparative example is applied by applying the substrate contact SCN of the present embodiment. The electric resistance of the substrate contact can be reduced as compared with the case where the contact is used. Here, the electric resistance of the substrate contact is an electric resistance value from the upper surface of the p-type epitaxial layer PE2 which is the uppermost layer of the semiconductor substrate SUB to the upper surface of the p-type impurity region PSB which is the lowermost layer of the semiconductor substrate SUB. Means
このため、本実施の形態を適用すれば、図１８（Ａ）に示す基板コンタクトＳＣＮの（図の左右方向に関する）幅Ｗ１を、図１８（Ｂ）に示す基板コンタクトの幅Ｗ２よりも小さくすることができる。これはたとえば図１８（Ｂ）のように基板コンタクトの構成部材として深い拡散層ＤＰＷを形成する場合には、熱処理を長時間行なうことにより深く拡散層を形成する必要があるため、平面視において当該拡散層の領域が過剰に広くなり、基板コンタクトの面積が増大する可能性があるためである。 Therefore, when this embodiment is applied, the width W1 (in the left-right direction of the drawing) of the substrate contact SCN shown in FIG. 18A is made smaller than the width W2 of the substrate contact shown in FIG. 18B. be able to. This is because, for example, when forming a deep diffusion layer DPW as a constituent member of a substrate contact as shown in FIG. 18B, it is necessary to form a deep diffusion layer by performing heat treatment for a long time. This is because the region of the diffusion layer becomes excessively large, and the area of the substrate contact may increase.
その結果、図１８（Ａ）に示す基板コンタクトＳＣＮの奥行きＤ１と図１８（Ｂ）に示す基板コンタクトの奥行きＤ１とが等しい場合においても、図１８（Ａ）は図１８（Ｂ）に比べて平面視において基板コンタクトの占める面積を小さくすることができる。したがって半導体装置が形成される半導体チップＣＨＰ（図１参照）のサイズを縮小することができる。 As a result, even when the depth D1 of the substrate contact SCN shown in FIG. 18A is equal to the depth D1 of the substrate contact shown in FIG. 18B, FIG. 18A is compared with FIG. 18B. The area occupied by the substrate contact in plan view can be reduced. Therefore, the size of the semiconductor chip CHP (see FIG. 1) on which the semiconductor device is formed can be reduced.
（実施の形態２）
一実施の形態における基板コンタクトＳＣＮは、素子としてのいわゆる縦型ＭＯＳトランジスタのドレイン領域に電気的に接続されるドレイン電極として形成されてもよい。
(Embodiment 2)
In one embodiment, the substrate contact SCN may be formed as a drain electrode electrically connected to a drain region of a so-called vertical MOS transistor as an element.
図１９を参照して、本実施の形態の半導体基板ＳＵＢは、ｐ型不純物領域ＰＳＢと、ｐ型エピタキシャル層ＰＥ１と、ｎ型埋め込み層ＮＢＬと、高耐圧用ｎ型ウェル領域ＨＮＷとがこの順に積層された構成を有している。また半導体基板ＳＵＢは、高耐圧用ｎ型ウェル領域ＨＮＷの周囲に、素子分離領域ＤＴＲを介在して、高耐圧用ｎ型ウェル領域ＨＮＷと同一の層としてのｐ型エピタキシャル層ＰＥ２を有している。 Referring to FIG. 19, in a semiconductor substrate SUB of the present embodiment, a p-type impurity region PSB, a p-type epitaxial layer PE1, an n-type buried layer NBL, and a high breakdown voltage n-type well region HNW are arranged in this order. It has a stacked configuration. Further, the semiconductor substrate SUB has a p-type epitaxial layer PE2 as the same layer as the high-breakdown-voltage n-type well region HNW around the high-breakdown-voltage n-type well region HNW with the element isolation region DTR interposed therebetween. I have.
高耐圧用ｎ型ウェル領域ＨＮＷには縦型素子領域が形成され、縦型素子領域には縦型ＭＯＳトランジスタが複数、半導体基板ＳＵＢの主表面に沿う方向に並ぶように配置されている。それぞれの縦型ＭＯＳトランジスタは深いｐ型拡散層ＤＰＷと、プラグ導電層ＰＬ１と、基板コンタクトＳＣＮと、ソース配線層ＳＯと、ドレイン配線層ＤＲとを主に有している。その他、縦型ＭＯＳトランジスタを構成するゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、埋め込み絶縁膜ＢＩＬとが図１９に示されている。 A vertical element region is formed in the high breakdown voltage n-type well region HNW, and a plurality of vertical MOS transistors are arranged in the vertical element region so as to be arranged in a direction along the main surface of the semiconductor substrate SUB. Each vertical MOS transistor mainly has a deep p-type diffusion layer DPW, a plug conductive layer PL1, a substrate contact SCN, a source wiring layer SO, and a drain wiring layer DR. In addition, FIG. 19 shows a gate insulating film GI, a gate electrode layer GE, and a buried insulating film BIL that constitute a vertical MOS transistor.
深いｐ型拡散層ＤＰＷは、高耐圧用ｎ型ウェル領域ＨＮＷに形成されたソース領域としてのｐ型不純物領域である。プラグ導電層ＰＬ１は実施の形態１のプラグ導電層ＰＬ１と同様に層間絶縁膜ＩＩおよび層間絶縁膜ＩＩ１を貫通するように形成され、深いｐ型拡散層ＤＰＷに形成された後述するｎ+領域ＮＲおよびｐ+領域ＰＲに達するように形成されている。ソース配線層ＳＯは実施の形態１の配線層ＩＣＬ１に相当し、プラグ導電層ＰＬ１を覆うように形成されている。 The deep p-type diffusion layer DPW is a p-type impurity region as a source region formed in the high breakdown voltage n-type well region HNW. Plug conductive layer PL1 is formed so as to penetrate interlayer insulating film II and interlayer insulating film II1 similarly to plug conductive layer PL1 of the first embodiment, and n + region NR described later formed in deep p-type diffusion layer DPW. And p + region PR. Source wiring layer SO corresponds to wiring layer ICL1 of the first embodiment, and is formed to cover plug conductive layer PL1.
本実施の形態における基板コンタクトＳＣＮは、実施の形態１の基板コンタクトＳＣＮと同様に、凹部ＴＩの内部に絶縁膜ＩＩ１と基板コンタクト導電層ＣＤＬとが形成された構成を有している。図１９においては一例として、ドレイン電極としての基板コンタクトＳＣＮは半導体基板ＳＵＢの主表面からドレイン領域としてのｎ型埋め込み層ＮＢＬの内部に達するように延在しており、ドレイン配線層ＤＲとｎ型埋め込み層ＮＢＬとを電気的に接続している。ドレイン配線層ＤＲは実施の形態１の配線層ＩＣＬ１に相当し、基板コンタクトＳＣＮを覆うように形成されている。また本実施の形態における素子分離領域ＤＴＲも、実施の形態１の素子分離領域ＤＴＲと同様に、凹部ＴＩの内部に絶縁膜ＩＩ１と中空ＡＧとが形成された構成を有している。 The substrate contact SCN in the present embodiment has a configuration in which the insulating film II1 and the substrate contact conductive layer CDL are formed inside the concave portion TI, similarly to the substrate contact SCN in the first embodiment. In FIG. 19, as an example, substrate contact SCN as a drain electrode extends from the main surface of semiconductor substrate SUB to reach the inside of n-type buried layer NBL as a drain region. The buried layer NBL is electrically connected. The drain wiring layer DR corresponds to the wiring layer ICL1 of the first embodiment, and is formed so as to cover the substrate contact SCN. Further, the element isolation region DTR in the present embodiment also has a configuration in which the insulating film II1 and the hollow AG are formed inside the concave portion TI, similarly to the element isolation region DTR in the first embodiment.
ソース領域としての深いｐ型拡散層ＤＰＷが形成される半導体基板ＳＵＢ（高耐圧用ｎ型ウェル領域ＨＮＷ）の主表面には、ｎ+領域ＮＲとｐ+領域ＰＲとｎ+領域ＮＲとがこの順に並ぶように配置されている。 An n + region NR, a p + region PR, and an n + region NR are formed on the main surface of the semiconductor substrate SUB (high breakdown voltage n-type well region HNW) on which the deep p-type diffusion layer DPW as a source region is formed. They are arranged in order.
このうちｎ+領域ＮＲは、ゲート電極層ＧＥおよびゲート絶縁膜ＧＩの直下の高耐圧用ｎ型ウェル領域ＨＮＷの領域に生ずる電界効果を利用して、ソース配線層ＳＯと高耐圧用ｎ型ウェル領域ＨＮＷと、ｎ型埋め込み層ＮＢＬとドレイン領域とを互いに電気的に接続する領域である。またｐ+領域ＰＲは、その真下の深いｐ型拡散層ＤＰＷとを電気的に接続するいわゆるバックゲート構造を構成するために配置されている。 The n + region NR is formed between the source wiring layer SO and the high breakdown voltage n-type well by utilizing the electric field effect generated in the region of the high breakdown voltage n-type well region HNW immediately below the gate electrode layer GE and the gate insulating film GI. The region HNW is a region where the n-type buried layer NBL and the drain region are electrically connected to each other. Further, p + region PR is arranged to form a so-called back gate structure that electrically connects deep p-type diffusion layer DPW directly below it.
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。 The configuration of the present embodiment is different from the configuration of the first embodiment in the above points, and is otherwise the same as the configuration of the first embodiment. And the description thereof will not be repeated.
次に、図２０の比較例を参照しながら、本実施の形態の作用効果について説明する。なお本実施の形態においても基本的に実施の形態１と同様の作用効果を奏するが、ここでは実施の形態１の作用効果に対する追加の作用効果について説明する。 Next, the operation and effect of the present embodiment will be described with reference to a comparative example of FIG. Although the present embodiment also has basically the same operation and effect as in the first embodiment, an additional operation and effect in addition to the operation and effect of the first embodiment will be described here.
図２０を参照して、本実施の形態の比較例としての半導体チップＣＨＰは、基本的に図１９の本実施の形態の半導体チップＣＨＰと同様の構成を有しているが、ドレイン電極が基板コンタクトＳＣＮではなく、半導体基板ＳＵＢの主表面からｎ型埋め込み層ＮＢＬに達するように延びる深いｎ型拡散層ＤＮＷにより形成されている。この点において図２０は図１９と異なっているが、他の点については基本的に図１９と同様なので、同一の要素については同一の符号を付しその説明を繰り返さない。 Referring to FIG. 20, a semiconductor chip CHP as a comparative example of the present embodiment has basically the same configuration as semiconductor chip CHP of the present embodiment in FIG. It is formed not of the contact SCN but of a deep n-type diffusion layer DNW extending from the main surface of the semiconductor substrate SUB to reach the n-type buried layer NBL. Although FIG. 20 differs from FIG. 19 in this point, the other points are basically the same as FIG. 19, and thus, the same elements will be denoted by the same reference characters and description thereof will not be repeated.
本実施の形態のようにドレイン領域を基板コンタクトＳＣＮを用いて形成することにより、ドレイン領域が深いｎ型拡散層ＤＮＷにより形成される場合に比べて、ドレイン領域の電気抵抗を大幅に低減することができる。その結果、半導体チップＣＨＰに搭載された半導体装置（半導体素子）の性能を大幅に向上させることができる。 By forming the drain region using the substrate contact SCN as in the present embodiment, the electric resistance of the drain region can be significantly reduced as compared with the case where the drain region is formed by the deep n-type diffusion layer DNW. Can be. As a result, the performance of the semiconductor device (semiconductor element) mounted on the semiconductor chip CHP can be significantly improved.
またドレイン領域として深いｎ型拡散層ＤＮＷを形成する場合には長時間の熱処理を行なう必要があるため拡散層が広がりその平面視における面積が大きくなるが、ドレイン領域を基板コンタクトＳＣＮとして形成すれば、ドレイン領域の平面視における面積を縮小することができる。このため本実施の形態においては、半導体装置が形成される半導体チップＣＨＰ（図１参照）のサイズを縮小することができる。 When a deep n-type diffusion layer DNW is formed as a drain region, it is necessary to perform a heat treatment for a long time, so that the diffusion layer is widened and its area in a plan view is large. However, if the drain region is formed as a substrate contact SCN, In addition, the area of the drain region in plan view can be reduced. Therefore, in the present embodiment, the size of the semiconductor chip CHP (see FIG. 1) on which the semiconductor device is formed can be reduced.
（実施の形態３）
一実施の形態における基板コンタクトＳＣＮ（基板コンタクト導電層ＣＤＬ）は、いわゆるアクティブバリア構造を構成するアクティブバリア領域を有してもよい。
(Embodiment 3)
The substrate contact SCN (substrate contact conductive layer CDL) in one embodiment may have an active barrier region forming a so-called active barrier structure.
図２１を参照して、本実施の形態の半導体基板ＳＵＢは、たとえばｐ型不純物領域ＰＳＢと、ｐ型エピタキシャル層ＰＥ１と、ｐ型ウェル領域ＰＷＲとがこの順に積層された構成を有している。また本実施の形態の半導体チップＣＨＰも、実施の形態１の半導体チップＣＨＰと同様に、半導体基板ＳＵＢはＣＭＯＳトランジスタ領域（第１の素子形成領域）と高耐圧ＭＯＳトランジスタ領域（第２の素子形成領域）とを有している。 Referring to FIG. 21, semiconductor substrate SUB of the present embodiment has a configuration in which, for example, p-type impurity region PSB, p-type epitaxial layer PE1, and p-type well region PWR are stacked in this order. . In the semiconductor chip CHP of the present embodiment, similarly to the semiconductor chip CHP of the first embodiment, the semiconductor substrate SUB includes a CMOS transistor region (first element formation region) and a high breakdown voltage MOS transistor region (second element formation). Region).
図２１のＣＭＯＳトランジスタ領域は図３の実施の形態１のＣＭＯＳトランジスタ領域と同様にｐ型エピタキシャル層ＰＥ１とｎ型埋め込み層ＮＢＬと高耐圧用ｎ型ウェル領域ＨＮＷとを有する。しかし図２１の高耐圧ＭＯＳトランジスタ領域はｐ型エピタキシャル層ＰＥ１とｎ型埋め込み層ＮＢＬと深いｎ型拡散層ＤＮＷとｎ型ウェル領域ＮＷＲとｎ+領域ＮＲとを有するように簡略化して図示されている。図２１の高耐圧ＭＯＳトランジスタ領域はこのような構成を有してもよいし、図３の高耐圧ＭＯＳトランジスタ領域と同様の構成を有してもよい。 The CMOS transistor region of FIG. 21 has a p-type epitaxial layer PE1, an n-type buried layer NBL, and a high-breakdown-voltage n-type well region HNW, similarly to the CMOS transistor region of the first embodiment of FIG. However, the high breakdown voltage MOS transistor region of FIG. 21 is simplified and shown to have a p-type epitaxial layer PE1, an n-type buried layer NBL, a deep n-type diffusion layer DNW, an n-type well region NWR and an n + region NR. I have. The high breakdown voltage MOS transistor region in FIG. 21 may have such a configuration, or may have the same configuration as the high breakdown voltage MOS transistor region in FIG.
図２１においても、図３と同様に、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域を取り囲むように素子分離領域ＤＴＲが形成されており、素子分離領域ＤＴＲは、凹部ＴＩの内部に絶縁膜ＩＩ１と中空ＡＧとが形成された構成を有している。また図２１の基板電極領域は、ｐ型不純物領域ＰＳＢ上にｐ型エピタキシャル層ＰＥ１とｐ型ウェル領域ＰＷＲとが積層された領域に形成されており、当該基板電極領域には、図３の実施の形態１の基板電極領域と同様に、凹部ＴＩの内部に絶縁膜ＩＩ１と基板コンタクト導電層ＣＤＬとが形成された構成を有する基板コンタクトＳＣＮが形成されている。基板コンタクトＳＣＮはたとえば接地端子ＧＮＤに接続されている。 In FIG. 21, similarly to FIG. 3, an element isolation region DTR is formed so as to surround a CMOS transistor region and a high-breakdown-voltage MOS transistor region, and element isolation region DTR has an insulating film II1 and a hollow inside recessed portion TI. AG is formed. The substrate electrode region in FIG. 21 is formed in a region where the p-type epitaxial layer PE1 and the p-type well region PWR are stacked on the p-type impurity region PSB. Similarly to the substrate electrode region of the first embodiment, a substrate contact SCN having a configuration in which an insulating film II1 and a substrate contact conductive layer CDL are formed inside a concave portion TI is formed. The substrate contact SCN is connected to, for example, a ground terminal GND.
図２１においては、ＣＭＯＳトランジスタ領域と高耐圧ＭＯＳトランジスタ領域とが、半導体基板ＳＵＢの主表面に沿う方向（図２１の左右方向）に関して互いに離れて位置している。ＣＭＯＳトランジスタ領域と高耐圧ＭＯＳトランジスタ領域との間の位置には、アクティブバリア領域が形成されている。 In FIG. 21, the CMOS transistor region and the high-breakdown-voltage MOS transistor region are located apart from each other in a direction along the main surface of the semiconductor substrate SUB (the left-right direction in FIG. 21). An active barrier region is formed between the CMOS transistor region and the high breakdown voltage MOS transistor region.
アクティブバリア構造は、ｎ型埋め込み層ＮＢＬと深いｎ型拡散層ＤＮＷとｎ型ウェル領域ＮＷＲとｎ+領域ＮＲとがこの順に積層された構成を有する、第２導電型（ｎ型）の第２領域と、他の実施の形態と同様の構成を有する基板コンタクトＳＣＮと、第２領域および基板コンタクトＳＣＮを電気的に接続する接続導電層としての配線層ＩＣＬ１とを備えている。つまり基板コンタクトＳＣＮの基板コンタクト導電層ＣＤＬは、層間絶縁膜ＩＩ１の最上面から層間絶縁膜ＩＩ１，ＩＩおよびｐ型ウェル領域ＰＷＲ、ｐ型エピタキシャル層ＰＥ１を貫通してｐ型不純物領域ＰＳＢに達するように形成されている。 The active barrier structure has a configuration in which an n-type buried layer NBL, a deep n-type diffusion layer DNW, an n-type well region NWR, and an n + region NR are stacked in this order, and the second of the second conductivity type (n-type). A region, a substrate contact SCN having a configuration similar to that of the other embodiments, and a wiring layer ICL1 as a connection conductive layer for electrically connecting the second region and the substrate contact SCN are provided. That is, the substrate contact conductive layer CDL of the substrate contact SCN extends from the uppermost surface of the interlayer insulating film II1 to the p-type impurity region PSB through the interlayer insulating films II1, II, the p-type well region PWR, and the p-type epitaxial layer PE1. Is formed.
上記の基板コンタクトＳＣＮはｐ型ウェル領域ＰＷＲとｐ型エピタキシャル層ＰＥ１とを貫通してｐ型不純物領域ＰＳＢに達するように形成されることから、アクティブバリア構造のｐ型領域として機能する。アクティブバリア構造のｐ型領域としての基板コンタクトＳＣＮも、基板電極領域の基板コンタクトＳＣＮと同様に、凹部ＴＩの内部に絶縁膜ＩＩ１と基板コンタクト導電層ＣＤＬとが形成された構成を有している。 Since the above-mentioned substrate contact SCN is formed so as to reach the p-type impurity region PSB through the p-type well region PWR and the p-type epitaxial layer PE1, it functions as a p-type region of an active barrier structure. The substrate contact SCN as the p-type region of the active barrier structure also has a configuration in which the insulating film II1 and the substrate contact conductive layer CDL are formed inside the concave portion TI, similarly to the substrate contact SCN in the substrate electrode region. .
アクティブバリア構造を構成するｎ型領域と基板コンタクトＳＣＮ（特に基板コンタクト導電層ＣＤＬ）とはオーミック接続されている。オーミック接続されたｎ型領域と基板コンタクトＳＣＮとは図示されないがたとえば接地端子に接続されてもよい。 The n-type region forming the active barrier structure is ohmically connected to the substrate contact SCN (particularly, the substrate contact conductive layer CDL). Although not shown, the ohmic-connected n-type region and substrate contact SCN may be connected to, for example, a ground terminal.
図２１においては（他の実施の形態と同様に）、半導体基板ＳＵＢのｐ型不純物領域ＰＳＢは半導体基板ＳＵＢの平面視における全面に形成されている。すなわちｐ型不純物領域ＰＳＢは、ＣＭＯＳトランジスタ領域からアクティブバリア領域を通じて少なくとも高耐圧ＭＯＳトランジスタ領域にまで半導体基板ＳＵＢの主表面に沿う方向に延びるように、第１導電型（ｐ型）の第１領域として形成されている。 In FIG. 21 (similar to the other embodiments), the p-type impurity region PSB of the semiconductor substrate SUB is formed over the entire surface of the semiconductor substrate SUB in plan view. That is, the p-type impurity region PSB extends in the direction along the main surface of the semiconductor substrate SUB from the CMOS transistor region through the active barrier region to at least the high breakdown voltage MOS transistor region, so that the first region of the first conductivity type (p-type). It is formed as.
アクティブバリア構造を構成する第２導電型（ｎ型）の第２領域は、第１領域を含む第１導電型領域（ｐ型不純物領域ＰＳＢ内に含まれるｐ+領域）とｐｎ接合を構成するように、アクティブバリア領域における半導体基板ＳＵＢの主表面に形成されている。すなわち第２領域のうち最も上側の層をなすｎ+領域ＮＲは半導体基板ＳＵＢ（ｐ型ウェル領域ＰＷＲ）の主表面に形成されている。また第２領域のうち最も下側の層をなすｎ型埋め込み層ＮＢＬは、ｐ型エピタキシャル層ＰＥ１内に形成されている。 The second region of the second conductivity type (n-type) constituting the active barrier structure forms a pn junction with the first conductivity type region including the first region (p + region included in the p-type impurity region PSB). As described above, it is formed on the main surface of the semiconductor substrate SUB in the active barrier region. That is, the n + region NR, which is the uppermost layer of the second region, is formed on the main surface of the semiconductor substrate SUB (p-type well region PWR). The n-type buried layer NBL, which is the lowermost layer of the second region, is formed in the p-type epitaxial layer PE1.
ここで図２１の半導体チップＣＨＰにおけるアクティブバリア構造の動作原理を簡単に説明する。たとえばＣＭＯＳトランジスタ領域に負電位が印加され、ＣＭＯＳトランジスタなどの素子から半導体基板ＳＵＢのｐ型不純物領域ＰＳＢに電子が吸収されると、その電子はＣＭＯＳトランジスタ領域よりも高電位である高耐圧ＭＯＳトランジスタ領域の側、すなわち図２１の右側に向けて移動する。その電子の一部はアクティブバリア構造のｎ型領域に吸収される。すると吸収された電子と同様の正孔がアクティブバリア構造の（ｐ型領域として機能する）基板コンタクトＳＣＮからｐ型不純物領域ＰＳＢに移動する。これによりアクティブバリア構造の（ｐ型領域として機能する）基板コンタクトＳＣＮの近傍では電位が下がり、これが高耐圧ＭＯＳトランジスタ領域に向けて移動しようとする電子にとって電位障壁となる。このため電子は高耐圧ＭＯＳトランジスタ領域の方向へは移動しにくくなり、ｐ型不純物領域ＰＳＢの深い領域側（図の下側）に向かいやすくなる。以上により高耐圧ＭＯＳトランジスタ領域に意図せず電子が入り込むことに起因する高耐圧ＭＯＳトランジスタの誤動作を抑制することができる。 Here, the operation principle of the active barrier structure in the semiconductor chip CHP of FIG. 21 will be briefly described. For example, when a negative potential is applied to the CMOS transistor region and electrons are absorbed from a device such as a CMOS transistor into the p-type impurity region PSB of the semiconductor substrate SUB, the electrons are high-voltage MOS transistors having a higher potential than the CMOS transistor region. It moves toward the area, that is, toward the right side in FIG. Some of the electrons are absorbed by the n-type region of the active barrier structure. Then, holes similar to the absorbed electrons move from the substrate contact SCN (functioning as a p-type region) having the active barrier structure to the p-type impurity region PSB. As a result, the potential drops near the substrate contact SCN (functioning as a p-type region) of the active barrier structure, and this becomes a potential barrier for electrons moving toward the high breakdown voltage MOS transistor region. This makes it difficult for the electrons to move in the direction of the high-breakdown-voltage MOS transistor region, and tends to move toward the deep region side (the lower side in the figure) of the p-type impurity region PSB. As described above, it is possible to suppress a malfunction of the high withstand voltage MOS transistor due to unintentional entry of electrons into the high withstand voltage MOS transistor region.
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。 The configuration of the present embodiment is different from the configuration of the first embodiment in the above points, and is otherwise the same as the configuration of the first embodiment. And the description thereof will not be repeated.
次に、図２２の比較例を参照しながら、本実施の形態の作用効果について説明する。なお本実施の形態においても基本的に実施の形態１と同様の作用効果を奏するが、ここでは実施の形態１の作用効果に対する追加の作用効果について説明する。 Next, the operation and effect of the present embodiment will be described with reference to a comparative example of FIG. Although the present embodiment also has basically the same operation and effect as in the first embodiment, an additional operation and effect in addition to the operation and effect of the first embodiment will be described here.
図２２を参照して、本実施の形態の比較例としての半導体チップＣＨＰは、基本的に図２１の本実施の形態の半導体チップＣＨＰと同様の構成を有しているが、アクティブバリア構造のｐ型領域が基板コンタクトＳＣＮの代わりに比較的不純物濃度の高いｐ+領域ＰＲにより形成されている。この点において図２２は図２１と異なっているが、他の点については基本的に図２１と同様なので、同一の要素については同一の符号を付しその説明を繰り返さない。 Referring to FIG. 22, a semiconductor chip CHP as a comparative example of the present embodiment has basically the same configuration as semiconductor chip CHP of the present embodiment in FIG. 21, but has an active barrier structure. The p-type region is formed by ap + region PR having a relatively high impurity concentration instead of the substrate contact SCN. Although FIG. 22 differs from FIG. 21 in this point, the other points are basically the same as those in FIG. 21, and thus the same elements are denoted by the same reference characters and description thereof will not be repeated.
本実施の形態のようにアクティブバリア構造のｐ型領域を基板コンタクトＳＣＮを用いて形成することにより、ｐ型領域がｐ型不純物領域ＰＲにより形成される場合に比べて、ｐ型領域の電気抵抗を低減することができる。その結果、ｐ型領域としての基板コンタクトＳＣＮから基板のｐ型不純物領域ＰＳＢへの正孔の移動がよりスムーズに行なわれ、アクティブバリア構造が電子の電位障壁を形成する効率を高めることができる。このため本実施の形態の構成は、比較例の構成よりもいっそう、アクティブバリア構造の機能を高めることができる。 By forming the p-type region having the active barrier structure using the substrate contact SCN as in the present embodiment, the electric resistance of the p-type region can be reduced as compared with the case where the p-type region is formed by the p-type impurity region PR. Can be reduced. As a result, holes move more smoothly from the substrate contact SCN as a p-type region to the p-type impurity region PSB of the substrate, and the efficiency of the active barrier structure forming a potential barrier for electrons can be increased. Therefore, the configuration of the present embodiment can enhance the function of the active barrier structure more than the configuration of the comparative example.
（実施の形態４）
図２３〜図２５を参照して、本実施の形態においては、本来素子分離領域ＤＴＲを形成するために形成される凹部ＴＩのすべてが基板コンタクトＳＣＮを形成するために用いられる。この点において本実施の形態は、本来素子分離領域ＤＴＲを形成するために形成される凹部ＴＩの一部のみ（すなわち基板電極領域に形成された第１の凹部ＴＩのみ）が基板コンタクトＳＣＮを形成するために用いられ、他の凹部ＴＩは素子分離領域ＤＴＲを形成するための第２の凹部ＴＩとして用いられる実施の形態１とは異なっている。
(Embodiment 4)
Referring to FIGS. 23 to 25, in the present embodiment, all of concave portions TI originally formed for forming element isolation region DTR are used for forming substrate contact SCN. In this regard, in the present embodiment, only a part of the concave portion TI originally formed for forming the element isolation region DTR (that is, only the first concave portion TI formed in the substrate electrode region) forms the substrate contact SCN. The other recesses TI are different from the first embodiment used as the second recesses TI for forming the element isolation regions DTR.
具体的には図２３を参照して、本実施の形態の半導体チップＣＨＰは、図１の半導体チップＣＨＰにおいて素子分離領域ＤＴＲが形成される領域（ロジック部ＬＧおよび出力ドライバ部ＨＶの周囲）に基板コンタクトＳＣＮが形成されている。言い換えれば本実施の形態の半導体チップＣＨＰは、ロジック部ＬＧおよび出力ドライバ部ＨＶは基板コンタクトＳＣＮによって平面視において取り囲まれている。 Specifically, referring to FIG. 23, semiconductor chip CHP of the present embodiment is provided in a region (around logic portion LG and output driver portion HV) where element isolation region DTR is formed in semiconductor chip CHP of FIG. A substrate contact SCN is formed. In other words, in the semiconductor chip CHP of the present embodiment, the logic section LG and the output driver section HV are surrounded by the substrate contact SCN in plan view.
図２３においては素子分離領域ＤＴＲが形成されていない。また図２３においては、図１において基板コンタクトＳＣＮが形成される領域には基板コンタクトＳＣＮが形成されていない。 In FIG. 23, no element isolation region DTR is formed. In FIG. 23, the substrate contact SCN is not formed in the region where the substrate contact SCN is formed in FIG.
同様に図２４および図２５を参照して、本実施の形態においては、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域を取り囲むように基板電極領域（基板コンタクトＳＣＮ）が形成されている。この点において本実施の形態は、ＣＭＯＳトランジスタ領域および高耐圧ＭＯＳトランジスタ領域を取り囲むように素子分離領域ＤＴＲが形成される実施の形態１（図３および図４）とは異なっている。 Similarly, referring to FIGS. 24 and 25, in the present embodiment, a substrate electrode region (substrate contact SCN) is formed so as to surround a CMOS transistor region and a high breakdown voltage MOS transistor region. In this point, the present embodiment is different from the first embodiment (FIGS. 3 and 4) in which the element isolation region DTR is formed so as to surround the CMOS transistor region and the high breakdown voltage MOS transistor region.
なお図２４および図２５の基板コンタクトＳＣＮは、図３および図４の素子分離領域ＤＴＲよりもＣＭＯＳトランジスタ領域などからやや離れた位置に配置されるが、本実施の形態はこのような態様に限られない。 The substrate contact SCN shown in FIGS. 24 and 25 is arranged at a position slightly away from the CMOS transistor region or the like than the element isolation region DTR shown in FIGS. 3 and 4, but the present embodiment is limited to such an embodiment. I can't.
本実施の形態、および上記各実施の形態１〜３の基板コンタクトＳＣＮは、基板電位を上方から取り出すための基板電極として用いられるが、基板コンタクト導電層ＣＤＬの周囲が絶縁膜ＩＩ１（層間絶縁膜ＩＩ１）により囲まれる構成を有している。このため当該基板コンタクトＳＣＮは、基板電極としての機能と、素子分離領域ＤＴＲと同様に素子を他の領域から電気的に分離させる機能との双方を有する。 The substrate contact SCN of the present embodiment and each of the first to third embodiments is used as a substrate electrode for extracting a substrate potential from above, and the periphery of the substrate contact conductive layer CDL is covered with an insulating film II1 (interlayer insulating film). II1). Therefore, the substrate contact SCN has both a function as a substrate electrode and a function of electrically separating an element from another region as in the element isolation region DTR.
このため本実施の形態のように素子形成領域を基板コンタクトＳＣＮで取り囲む構成とすることにより、素子形成領域を他の領域から電気的に分離させることができ、かつ基板電位を取り出すことができる。 Therefore, by adopting a structure in which the element formation region is surrounded by the substrate contact SCN as in this embodiment, the element formation region can be electrically separated from other regions, and the substrate potential can be extracted.
また基板コンタクトＳＣＮが素子分離領域ＤＴＲと同様の機能を有することから、実施の形態１のような素子分離領域ＤＴＲを形成する必要がなくなる。また本実施の形態においては図１における基板コンタクトＳＣＮが形成される領域には何も形成する必要がなくなる。このため半導体チップＣＨＰの構成要素を削減することができ、半導体チップＣＨＰのサイズを縮小することができる。 Further, since the substrate contact SCN has the same function as the element isolation region DTR, it is not necessary to form the element isolation region DTR as in the first embodiment. Further, in the present embodiment, there is no need to form anything in the region where substrate contact SCN is formed in FIG. Therefore, the components of the semiconductor chip CHP can be reduced, and the size of the semiconductor chip CHP can be reduced.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
ＡＧ 中空、ＢＩＬ 埋め込み絶縁膜、ＢＭ ガラスコート膜、ＣＤＬ 基板コンタクト導電層、ＣＨ１Ａ，ＣＨ１Ｂ，ＣＨ２，ＣＨ３，ＣＨ４ コンタクトホール、ＣＨＰ 半導体チップ、ＤＦＲ 素子形成領域、ＤＮＷ 深いｎ型拡散層、ＤＰＷ 深いｐ型拡散層、ＤＲ ドレイン配線層、ＤＴＲ 素子分離領域、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、ＨＮＷ 高耐圧用ｎ型ウェル領域、ＨＶ 出力ドライバ部、ＩＣＬ１，ＩＣＬ２，ＩＣＬ３，ＩＣＬ４ 配線層、ＩＩ，ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４ 絶縁膜、ＬＧ ロジック部、ＮＢＬ ｎ型埋め込み層、ＮＦ 窒化膜、ＮＯＲ ｎ型オフセット領域、ＮＲ ｎ+領域、ＮＷＲ ｎ型ウェル領域、ＳＯ ソース配線層、ＰＢＬ ｐ型埋め込み層、ＰＥ１，ＰＥ２ ｐ型エピタキシャル層、ＰＨＲ フォトレジスト、ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４ プラグ導電層、ＰＲ ｐ+領域、ＰＳＢ ｐ型不純物領域、ＰＷＲ ｐ型ウェル領域、ＳＣ コバルトシリサイド層、ＳＣＮ 基板コンタクト、ＳＯ ソース配線層、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＴＩ 凹部、ＴＩＡ 貫通凹部。 AG hollow, BIL buried insulating film, BM glass coat film, CDL substrate contact conductive layer, CH1A, CH1B, CH2, CH3, CH4 contact hole, CHP semiconductor chip, DFR element formation region, DNW deep n-type diffusion layer, DPW deep p Diffusion layer, DR drain wiring layer, DTR element isolation region, GE gate electrode layer, GI gate insulating film, HNW high breakdown voltage n-type well region, HV output driver, ICL1, ICL2, ICL3, ICL4 wiring layer, II, II1, II2, II3, II4 Insulating film, LG logic part, NBL n-type buried layer, NF nitride film, NOR n-type offset region, NR n + region, NWR n-type well region, SO source wiring layer, PBL p-type buried Layer, PE1, PE2 p-type epitaxial layer, PHR photoresist PL1, PL2, PL3, PL4 plug conductive layers, PR p + region, PSB p-type impurity region, PWR p-type well region, SC cobalt silicide layer, SCN substrate contact, SO source wiring layer, SUB semiconductor substrate, SW sidewall insulating film , TI recess, TIA through recess.
Claims (14)
前記第１凹部内の側壁上の領域と、前記第１凹部の外側で前記主表面に沿うように拡がる領域とを含み、前記第１凹部内の側壁上の領域に形成されることにより前記第１凹部内に第１孔部を形成し、かつ前記主表面に沿うように拡がる領域において第２孔部が形成された第１絶縁膜と、
前記第１孔部および前記第２孔部の内部に形成された第１導電層とを備え、
前記第２孔部は前記第１孔部に連通し、
前記第１導電層は、前記第１孔部の底部において、前記半導体基板と直接接しており、
前記第１絶縁膜の前記主表面に沿うように拡がる領域には、前記半導体素子に達するコンタクトホールが形成されており、かつ
前記コンタクトホールの内部には、第２導電層が形成されており、
前記第１導電層と前記第２導電層とは、同一の材料により形成されている、半導体装置。 A semiconductor substrate having a first recess formed on a main surface thereof and having a semiconductor element formed on the main surface;
The first recess includes a region on a side wall in the first recess and a region outside the first recess extending along the main surface, and is formed in a region on the sidewall in the first recess to form the first recess. A first insulating film in which a first hole is formed in one recess, and a second hole is formed in a region extending along the main surface;
A first conductive layer formed inside the first hole and the second hole,
The second hole communicates with the first hole,
The first conductive layer is in direct contact with the semiconductor substrate at a bottom of the first hole ,
A contact hole reaching the semiconductor element is formed in a region of the first insulating film extending along the main surface; and
A second conductive layer is formed inside the contact hole,
The semiconductor device, wherein the first conductive layer and the second conductive layer are formed of the same material .
前記第１孔部は、前記第２不純物領域および前記第３不純物領域を貫通し、前記第１不純物領域に達するように形成されている、請求項１に記載の半導体装置。 The semiconductor substrate includes a first impurity region having an impurity of a first conductivity type, and a second impurity region formed on the first impurity region and having an impurity of a second conductivity type different from the first conductivity type. An impurity region, and a third impurity region formed on the second impurity region and having the first conductivity type impurity,
Said first hole extends through said second impurity region and the third impurity region is formed to reach the first impurity region, the semiconductor device according to claim 1.
前記第１絶縁膜は、前記第２凹部内に空隙が形成されるように前記第２凹部の側壁上に形成されている、請求項１〜４のいずれか１項に記載の半導体装置。 A second recess is formed in the main surface of the semiconductor substrate,
The first insulating film, the gap in the second recess is formed on the sidewalls of the second recess to be formed, the semiconductor device according to any one of claims 1-4.
前記第２絶縁膜には、前記第１凹部および前記第２凹部のそれぞれに連通する第３凹部が形成され、
前記第１凹部に連通する前記第３凹部内には、前記第１孔部および前記第２孔部のそれぞれに連通する第３孔部が形成され、
前記第１絶縁膜は前記第３凹部内の側壁上の領域を含み、前記第３凹部内の側壁上の領域に前記第１絶縁膜が形成されることにより前記第３凹部内に前記第３孔部が形成され、
前記第１導電層は、前記第３孔部内に形成されている、請求項５〜７のいずれか１項に記載の半導体装置。 A second insulating film formed on the semiconductor substrate to cover the semiconductor element between the semiconductor substrate and the first insulating film;
A third recess communicating with each of the first recess and the second recess is formed in the second insulating film;
In the third recess communicating with the first recess, a third hole communicating with each of the first hole and the second hole is formed,
The first insulating film includes a region on a sidewall in the third recess, and the third insulating film is formed in a region on a sidewall in the third recess, so that the third insulating film is formed in the third recess. A hole is formed,
The semiconductor device according to claim 5 , wherein the first conductive layer is formed in the third hole.
前記金属薄膜は、タングステン膜である、請求項１１に記載の半導体装置。 The barrier metal is a laminated film of a titanium film and a titanium nitride film,
The semiconductor device according to claim 11 , wherein the metal thin film is a tungsten film.
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