JP6617394B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP6617394B2 JP6617394B2 JP2015247771A JP2015247771A JP6617394B2 JP 6617394 B2 JP6617394 B2 JP 6617394B2 JP 2015247771 A JP2015247771 A JP 2015247771A JP 2015247771 A JP2015247771 A JP 2015247771A JP 6617394 B2 JP6617394 B2 JP 6617394B2
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- interlayer insulating
- insulating film
- film
- view
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
すなわち、第2の層間絶縁膜には、第2の層間絶縁膜および水素バリア膜を貫通する各種のビアホールが形成される。これらのビアホールの内面(側面および底面)には、バリアメタルが形成される。そして、ビアホール内には、バリアメタルを介してプラグが埋設される。ビアホール内にバリアメタルを形成する際には、まず、バリアメタル材料膜が第2の層間絶縁膜上およびビアホール内面に形成される。その後、バリアメタル材料膜のバリア性を高めるために、バリアメタル材料膜に対して水素を用いた改質処理が行われる。バリアメタル材料膜の改質処理に使用される水素は、ビアホール、第1の層間絶縁膜および強誘電体キャパシタの下部電極を通って、強誘電体キャパシタの強誘電体膜に侵入する。これにより、強誘電体キャパシタの強誘電体膜が水素還元され、強誘電体キャパシタの特性が劣化する。
この構成によれば、半導体装置の製造工程において発生または使用される水素を、不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタによって吸収することができる。これにより、強誘電体キャパシタの特性劣化を抑制できる。
この発明の一実施形態では、前記隙間領域内に形成された複数の強誘電体ダミーキャパシタは、平面視において格子状に配置されている。
この発明の一実施形態では、前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記コア領域内において、前記不揮発性記憶素子の周囲に配置された複数の強誘電体ダミーキャパシタを含む。
この発明の一実施形態では、前記ガードリングは、前記第2の層間絶縁膜上に形成された平面視環状のグランドラインおよび電源ラインと、前記第2の層間絶縁膜に埋設され、前記グランドラインに電気的に接続される複数のグランド用プラグと、前記第2の層間絶縁膜に埋設され、前記電源ラインに電気的に接続される複数の電源用プラグとを含む。前記各グランド用プラグは、前記第2の層間絶縁膜および前記水素バリア膜を貫通するグランド用ホール内に、当該グランド用ホールの内面に形成されたバリアメタルを介して埋設されている。前記各電源用プラグは、前記第2の層間絶縁膜および前記水素バリア膜を貫通する電源用ホール内に、当該電源用ホールの内面に形成されたバリアメタルを介して埋設されている。
図1は、本発明の一実施形態に係る半導体装置を作成するためのウエハプロセス後の半導体ウエハを示す図解的な平面図である。半導体ウエハ1は、複数の機能素子領域2と、各機能素子領域2を取り囲むように形成されたスクライブ領域3とを有している。図1に示す平面視において、各機能素子領域2は、矩形状である。図1に示す平面視において、各機能素子領域2は、縦方向および横方向に間隔を置いて行列状に整列して配置されている。隣接する機能素子領域2の間の部分がスクライブ領域3である。半導体ウエハ1は、スクライブ領域3に沿ってダイシングブレードにより切断される。これにより、機能素子領域2を含む半導体装置(チップ)4が切り出される。半導体装置4は、周縁部にスクライブ領域3を有し、スクライブ領域3に囲まれた中央領域に機能素子領域2を有することになる。
機能素子領域2には、半導体装置4の機能を担う、機能素子が形成される。この実施形態では、機能素子領域2は、パワートランジスタ領域11、アナログ回路領域12、不揮発性ロジック領域13、ロジック領域14、SRAM領域15、CPU領域16、ROM領域17等を含んでいる。パワートランジスタ領域11内に、パワートランジスタが形成されている。アナログ回路領域12内に、アナログ回路が形成されている。不揮発性ロジック領域13内に、不揮発性ロジックが形成されている。ロジック領域14内に、論理回路が形成されている。SRAM領域15内に、SRAMが形成されている。CPU領域16内に、CPUが形成されている。ROM領域17内に、ROMが形成されている。ロジック領域14内に不揮発性ロジック領域13が包含されていてもよい。
不揮発性ロジック領域13は、不揮発性ロジックが形成される平面視矩形状のコア領域13Aと、コア領域13Aを取り囲むように形成された平面視矩形環状のガードリング13Bと、コア領域13Aとガードリング13Bとの間の平面視矩形環状の領域(以下、「隙間領域13C」という。)とを含む。ガードリング13Bは、不揮発性ロジック領域13の周縁部を巡るように形成されている。
不揮発性ロジックは、複数の不揮発性ロジックセル(不揮発性記憶素子)21と、これらの不揮発性ロジックセル21を制御する制御回路22とを含む。この実施形態では、各不揮発性ロジックセル21は、揮発性記憶部23と、揮発性記憶部23のデータ(状態)を記憶するための不揮発性記憶部24とを含む。揮発性記憶部23は、この実施形態では、フリップフロップからなる。不揮発性記憶部24は、この実施形態では、複数(たとえば4個)の強誘電体キャパシタと、各強誘電体キャパシタに対応して設けられたMOS型電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)とを含む。制御回路22は、たとえば、電源遮断時には、揮発性記憶部23から不揮発性記憶部24にデータを退避させる。一方、電源投入時には、不揮発性記憶部24から揮発性記憶部23にデータを復帰させる。不揮発性ロジックセル21は、本願発明の不揮発性記憶素子の一例である。このような不揮発性ロジックセル21としては、特開2009−206942号公報に開示されている不揮発性記憶ゲートを用いることができる。
コア領域13Aには、複数の不揮発性ロジックセル21が形成されている。複数の不揮発性ロジックセル21は、平面視において、縦方向および横方向に間隔をおいて、略マトリクス状に配置されている。不揮発性ロジックセル21は、揮発性記憶部23としてのフリップフロップ(図示略)と、不揮発性記憶部24に含まれる強誘電体キャパシタ25(図6参照)およびMOSFET26(図6参照)とを含んでいる。
ガードリング13Bは、平面視においても環状に形成されたグランドライン95(図6参照)およびそれに電気的に接続されたプラグ83,63(図6参照)と、グランドライン95を取り囲むように配置された電源ライン96(図6参照)およびそれに電気的に接続されたプラグ84,64(図6参照)とを含んでいる。
半導体基板40上には、第1層間絶縁膜50が形成されている。第1層間絶縁膜50は、たとえば、SiO2からなる。
水素バリア膜56上には、第2層間絶縁膜57が積層されている。第2層間絶縁膜57は、たとえば、SiO2からなる。
具体的には、強誘電体キャパシタ25の上部電極53の上方には、第1ビアホール85が形成されている。第1ビアホール85は、第2層間絶縁膜57を貫通し、水素バリア膜56をさらに貫通して、強誘電体キャパシタ25の上部電極53の電極上層55の途中部に達している。第1ビアホール85の側面および電極上層55の第1ビアホール85に臨む部分上には、バリアメタル86が形成されている。バリアメタル86は、たとえば、TiNからなる。第1ビアプラグ81は、バリアメタル86を介して、第1ビアホール85に埋設されている。第1ビアプラグ81は、たとえば、W(タングステン)からなる。
具体的には、第1配線93の上方には、第5ビアホール100が形成されている。第5ビアホール100は、第3層間絶縁膜97を貫通して、第1配線93に達している。第5ビアホール100の側面および第1配線93の第5ビアホール100に臨む部分上には、バリアメタル101が形成されている。バリアメタル101は、たとえば、TiNからなる。第5ビアプラグ98は、バリアメタル101を介して、第5ビアホール100に埋設されている。第5ビアプラグ98は、たとえば、W(タングステン)からなる。
第2層間絶縁膜57上に配線が通っている箇所の下方位置には、ダミーキャバシタを形成しない方が好ましい。この理由は、配線下にダミーキャパシタを形成すると、その部分に寄生キャパシタが形成され、当該配線を通過する信号の伝達が遅れる可能性があるからである。
そして、電極上層55をマスクとするエッチングにより、積層膜203、PZT膜202および下部電極材料膜201における電極上層55から露出する部分が順に除去される。このとき、適当なタイミングで反応ガス(エッチャント)を切り換えることにより、積層膜203、PZT膜202および下部電極材料膜201が連続的にエッチングされる。この結果、図8Eおよび図9Eに示すように、下部電極材料膜201、PZT膜202および積層膜203がそれぞれ下部電極51、強誘電体膜52および電極下層54にパターニングされ、下部電極51、強誘電体膜52、電極下層54および電極上層55からなる強誘電体キャパシタ25および第1〜第4のダミーキャパシタ31〜34が得られる。
次に、図8Gおよび図9Gに示すように、CVD法により、水素バリア膜56上に、第2層間絶縁膜57が成膜される。強誘電体キャパシタ25およびダミーキャパシタ31〜34の表面が水素バリア膜56で覆われているので、第2層間絶縁膜57の成膜手法として、水素を用いるCVD法が採用されたとしても、強誘電体膜52の水素還元を防止することができる。
この後、図8Iおよび図9I示すように、スパッタ法により、第2層間絶縁膜57上に、バリアメタル86,88,90,92の材料からなるバリアメタル材料膜205が成膜される。このバリアメタル材料膜205は、第1ビアホール85、第2ビアホール87、第3ビアホール89および第4ビアホール91の内面(側面および底面)にも成膜される。バリアメタル材料膜205の成膜後に、バリアメタル材料膜205のバリア性を高めるために、バリアメタル材料膜205に対して水素を用いた改質処理が行われる。
特に、グランドライン35および電源ライン36を有するガードリング13Bには、多数のビアホール89,91が形成されているので、これらのビアホール89,91の内面のバリアメタル材料膜205の改質処理時には、多くの水素がこれらのビアホール89,91を通って第1層間絶縁膜50内に侵入する。この実施形態では、ガードリング13Bの内側の隙間領域13Cにも、多数のダミーキャパシタ33が形成されている。このため、ビアホール89,91を通って第1層間絶縁膜50内に侵入した水素を、これらのダミーキャパシタ33によって効率よく吸収することができる。これにより、強誘電体キャパシタ25の特性劣化をより効果的に抑制できる。
次に、図8Nに示すように、フォトリソグラフィおよびエッチングにより、第3層間絶縁膜97に第5ビアホール100および第6ビアホール102が形成される。
以上、この発明の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。前述の実施形態では、隙間領域13Cに形成された第3ダミーキャパシタ33は平面視で格子状に形成されているが、図10に示すように、第3ダミーキャパシタ33は、平面視で千鳥状に形成されてもよい。また、前述の実施形態では、スクライブ領域3に形成されている第4ダミーキャパシタ34は平面視で格子状に形成されているが、図10に示すように、第4ダミーキャパシタ34は、平面視で千鳥状に形成されてもよい。図10は、図5に対応する平面図である。
また、前述の実施形態では、スクライブ領域3に第4ダミーキャパシタ34が形成されているが、第4ダミーキャパシタ34は形成されていなくてもよい。
2 機能素子領域
3 スクライブ領域
4 半導体装置
13 不揮発性ロジック領域
13A コア領域
13B ガードリング
13C 隙間領域
21 不揮発性ロジックセル(不揮発性記憶素子)
22 制御回路
23 揮発性記憶部
24 不揮発性記憶部
25 強誘電体キャパシタ
26 MOSFET
31 第1ダミーキャパシタ
32 第2ダミーキャパシタ
33 第3ダミーキャパシタ
34 第4ダミーキャパシタ
40 半導体基板
42 ドレイン領域
43 ソース領域
44 n−型高抵抗領域
45 ゲート絶縁膜
46 ゲート電極
47 サイドウォール
48 p型拡散領域
49 n型拡散領域
50 第1層間絶縁膜
51 下部電極
52 強誘電体膜
53 上部電極
54 電極下層
55 電極上層
56 水素バリア膜
57 第2層間絶縁膜
61〜64 第1〜第4コンタクトプラグ
65 第1コンタクトホール
66 バリアメタル
67 第2コンタクトホール
68 バリアメタル
69 第3コンタクトホール
70 バリアメタル
71 第4コンタクトホール
72 バリアメタル
81〜84 第1〜第4ビアプラグ
85 第1ビアホール
86 バリアメタル
87 第2ビアホール
88 バリアメタル
89 第3ビアホール
90 バリアメタル
91 第4ビアホール
92 バリアメタル
93 第1配線
94 第2配線
95 グランドライン
96 電源ライン
97 第3層間絶縁膜
98 第5ビアプラグ
99 第6ビアプラグ
100 第5ビアホール
101 バリアメタル
102 第6ビアホール
103 バリアメタル
104 第3配線
105 第4配線
Claims (8)
- 複数の不揮発性記憶素子が形成され、前記各不揮発性記憶素子が強誘電体キャパシタを含んでいる半導体装置であって、
半導体基板上に形成されかつ前記強誘電体キャパシタが形成されている第1層間絶縁膜と、
平面視において前記不揮発性記憶素子の周囲に配置されかつ前記第1層間絶縁膜上に形成された複数の強誘電体ダミーキャパシタと、
前記強誘電体キャパシタ、前記強誘電体ダミーキャパシタおよび前記第1層間絶縁膜の表面を覆う水素バリア膜と、
前記水素バリア膜上に形成された第2層間絶縁膜と、
平面視において、前記複数の不揮発性記憶素子を取り囲むように配置されたガードリングとを含み、
前記ガードリングは、
前記第2層間絶縁膜上に形成された平面視環状のグランドラインおよび電源ラインと、
前記第2層間絶縁膜に埋設され、前記グランドラインに電気的に接続される複数のグランド用ビアプラグと、
前記第2層間絶縁膜に埋設され、前記電源ラインに電気的に接続される複数の電源用ビアプラグとを含み、
前記各グランド用ビアプラグは、前記第2層間絶縁膜および前記水素バリア膜を貫通するグランド用ビアホール内に、当該グランド用ビアホールの内面に形成されたバリアメタルを介して埋設されており、
前記各電源用ビアプラグは、前記第2層間絶縁膜および前記水素バリア膜を貫通する電源用ビアホール内に、当該電源用ビアホールの内面に形成されたバリアメタルを介して埋設されている、半導体装置。 - 前記半導体装置は、前記複数の不揮発性記憶素子が形成されたコア領域と、平面視において前記コア領域を取り囲むように配置された前記ガードリングと、前記コア領域と前記ガードリングとの間の隙間領域とを含んでおり、
前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記隙間領域内に形成された複数の強誘電体ダミーキャパシタを含む、請求項1に記載の半導体装置。 - 前記隙間領域内に形成された複数の強誘電体ダミーキャパシタは、平面視において格子状に配置されている、請求項2に記載の半導体装置。
- 前記隙間領域内に形成された複数の強誘電体ダミーキャパシタは、平面視において千鳥状に配置されている、請求項2に記載の半導体装置。
- 前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記コア領域内において、前記不揮発性記憶素子の周囲に配置された複数の強誘電体ダミーキャパシタを含む、請求項2〜4のいずれか一項に記載の半導体装置。
- 前記半導体装置は、前記複数の不揮発性記憶素子が形成されたコア領域と、平面視において前記コア領域を取り囲むように配置された前記ガードリングと、前記コア領域と前記ガードリングとの間の隙間領域とを含んでおり、
前記不揮発性記憶素子の周囲に形成された複数の強誘電体ダミーキャパシタは、平面視において、前記コア領域内において、前記不揮発性記憶素子の周囲に配置された複数の強誘電体ダミーキャパシタを含む、請求項1に記載の半導体装置。 - 前記強誘電体キャパシタおよび前記強誘電体ダミーキャパシタは、前記第1層間絶縁膜上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを含む、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記不揮発性記憶素子は、揮発性記憶部と、前記強誘電体キャパシタを有しかつ前記揮発性記憶部のデータを保持するための不揮発性記憶部とを含む不揮発性ロジックセルである、請求項1〜7のいずれか一項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015247771A JP6617394B2 (ja) | 2015-12-18 | 2015-12-18 | 半導体装置 |
US15/356,749 US11101275B2 (en) | 2015-12-18 | 2016-11-21 | Ferroelectric memory array surrounded by ferroelectric dummy capacitors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015247771A JP6617394B2 (ja) | 2015-12-18 | 2015-12-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017112329A JP2017112329A (ja) | 2017-06-22 |
JP6617394B2 true JP6617394B2 (ja) | 2019-12-11 |
Family
ID=59066400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015247771A Active JP6617394B2 (ja) | 2015-12-18 | 2015-12-18 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11101275B2 (ja) |
JP (1) | JP6617394B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7242210B2 (ja) * | 2018-08-01 | 2023-03-20 | ローム株式会社 | 半導体装置 |
US11133321B2 (en) * | 2019-09-26 | 2021-09-28 | Nanya Technology Corporation | Semiconductor device and method of fabricating the same |
US11527542B2 (en) | 2019-12-30 | 2022-12-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | System-on-chip with ferroelectric random access memory and tunable capacitor |
DE102020119304B4 (de) | 2019-12-30 | 2023-05-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | System-on-chip mit ferroelektrischem direktzugriffsspeicher und abstimmbarem kondensator und verfahren zu deren herstellung |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
US5635421A (en) * | 1995-06-15 | 1997-06-03 | Taiwan Semiconductor Manufacturing Company | Method of making a precision capacitor array |
US6320782B1 (en) * | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
US6320214B1 (en) * | 1997-12-24 | 2001-11-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a ferroelectric TFT and a dummy element |
US6838718B2 (en) * | 1999-09-28 | 2005-01-04 | Rohm Co., Ltd. | Ferroelectric capacitor and ferroelectric memory |
KR100317241B1 (ko) * | 1999-11-16 | 2001-12-24 | 윤종용 | 강유전체 커패시터 및 그 제조 방법 |
US6838869B1 (en) * | 2001-04-02 | 2005-01-04 | Advanced Micro Devices, Inc. | Clocked based method and devices for measuring voltage-variable capacitances and other on-chip parameters |
JP4688343B2 (ja) * | 2001-05-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 強誘電体メモリ装置 |
JP2003324149A (ja) * | 2002-04-26 | 2003-11-14 | Nec Electronics Corp | ダミーパターンの自動発生方法 |
JP4316358B2 (ja) * | 2003-11-27 | 2009-08-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP2006165126A (ja) | 2004-12-03 | 2006-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
JP4655668B2 (ja) | 2005-02-23 | 2011-03-23 | セイコーエプソン株式会社 | 強誘電体コンデンサラッチ回路 |
WO2006134631A1 (ja) * | 2005-06-13 | 2006-12-21 | Fujitsu Limited | 半導体装置 |
US7381646B2 (en) * | 2005-08-15 | 2008-06-03 | Chartered Semiconductor Manufacturing, Ltd. | Method for using a Cu BEOL process to fabricate an integrated circuit (IC) originally having an al design |
JP2008010655A (ja) | 2006-06-29 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 半導体素子の多量測定回路 |
JP5140459B2 (ja) | 2008-02-28 | 2013-02-06 | ローム株式会社 | 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法 |
CN101546592A (zh) * | 2008-03-25 | 2009-09-30 | 扬智科技股份有限公司 | 减少电源环使用面积的内嵌存储器装置 |
JP5516223B2 (ja) * | 2010-08-19 | 2014-06-11 | 富士通株式会社 | ダミーメタル配置評価装置、ダミーメタル配置評価方法及びダミーメタル配置評価プログラム |
US8441850B2 (en) * | 2010-10-08 | 2013-05-14 | Qualcomm Incorporated | Magnetic random access memory (MRAM) layout with uniform pattern |
JP2012216702A (ja) * | 2011-04-01 | 2012-11-08 | Rohm Co Ltd | データ保持装置及びこれを用いた論理演算回路 |
JP5673414B2 (ja) * | 2011-07-20 | 2015-02-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP6127570B2 (ja) * | 2013-02-20 | 2017-05-17 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
JP6142710B2 (ja) * | 2013-07-24 | 2017-06-07 | 富士通セミコンダクター株式会社 | 半導体装置及びその設計方法 |
JP6299114B2 (ja) * | 2013-08-29 | 2018-03-28 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2015056411A (ja) | 2013-09-10 | 2015-03-23 | 株式会社デンソー | 半導体装置 |
JP2014103426A (ja) | 2014-03-12 | 2014-06-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
JP2016072502A (ja) * | 2014-09-30 | 2016-05-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US9385721B1 (en) * | 2015-01-14 | 2016-07-05 | Sandisk Technologies Llc | Bulk driven low swing driver |
-
2015
- 2015-12-18 JP JP2015247771A patent/JP6617394B2/ja active Active
-
2016
- 2016-11-21 US US15/356,749 patent/US11101275B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017112329A (ja) | 2017-06-22 |
US11101275B2 (en) | 2021-08-24 |
US20170179140A1 (en) | 2017-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10490446B2 (en) | Semiconductor device with air gap and method for fabricating the same | |
TWI565033B (zh) | 半導體裝置及製造其之方法 | |
US10475794B1 (en) | Semiconductor device and method for fabricating the same | |
US10763264B2 (en) | Method for forming dynamic random access memory structure | |
US7494866B2 (en) | Semiconductor device and related method of manufacture | |
US8957466B2 (en) | Semiconductor device | |
US20180102373A1 (en) | Semiconductor device including ferroelectric capacitor and method of manufacturing the same | |
JP6617394B2 (ja) | 半導体装置 | |
US7312488B2 (en) | Semiconductor storage device and manufacturing method for the same | |
US9209194B1 (en) | Semiconductor constructions comprising fuse capacitors | |
US6420744B1 (en) | Ferroelectric capacitor and method for fabricating ferroelectric capacitor | |
US9455258B2 (en) | Semiconductor device and method of designing the same | |
US20230039823A1 (en) | Semiconductor device and manufacturing method | |
JP6617393B2 (ja) | 半導体装置 | |
JP7242210B2 (ja) | 半導体装置 | |
TWI841150B (zh) | 製造半導體裝置的方法 | |
US20230129921A1 (en) | Semiconductor devices and manufacturing methods for the same | |
US20230209802A1 (en) | Method of fabricating semiconductor device | |
JP2010147301A (ja) | 半導体装置 | |
JP2015133392A (ja) | 半導体装置及びその製造方法 | |
JP2022010624A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2006203069A (ja) | 半導体記憶装置及びその製造方法 | |
KR20040035811A (ko) | 강유전성 막을 갖는 반도체 장치 및 그 제조 방법 | |
JP2009152295A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190801 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191017 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191025 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6617394 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |