JP6607749B2 - Dual active bridge circuit - Google Patents
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Description
本発明は、デュアルアクティブブリッジ回路に関する。 The present invention relates to a dual active bridge circuit.
双方向に直流電力伝送を選択的に可能にする双方向コンバータが開発されている。特にリアクトルを介して２つのフルブリッジインバータ回路を接続し、それらのインバータ回路間で双方向に直流電力伝送を選択的に可能にするデュアルアクティブブリッジ回路が盛んに研究されている。
特許文献１には、関連する技術として、フルブリッジインバータ回路のスナバコンデンサに接続され該コンデンサの充電電圧を電源に回生する回生回路を用いた双方向コンバータが記載されている。
Bidirectional converters have been developed that selectively allow DC power transmission in both directions. In particular, a dual active bridge circuit that connects two full-bridge inverter circuits via a reactor and selectively enables bidirectional DC power transmission between the inverter circuits has been actively studied.
ところで、デュアルアクティブブリッジ回路において、１次側と２次側とで電源電圧の電圧比とトランスの変圧比とが異なる場合、リアクトルＬに流れる電流のピーク値が増大し、導通損による電圧変換効率の低下が生じてしまう。そのため、１次側と２次側とで電源電圧の電圧比とトランスの変圧比とが異なる場合にも、導通損が生じず効率のよい電圧変換を行うことができるデュアルアクティブブリッジ回路が求められていた。 By the way, in the dual active bridge circuit, when the voltage ratio of the power supply voltage and the transformer transformation ratio are different between the primary side and the secondary side, the peak value of the current flowing through the reactor L increases, and the voltage conversion efficiency due to conduction loss Will be reduced. Therefore, there is a need for a dual active bridge circuit capable of performing efficient voltage conversion without causing conduction loss even when the voltage ratio of the power supply voltage and the transformer transformation ratio are different between the primary side and the secondary side. It was.
そこで、この発明は、上記の課題を解決することのできるデュアルアクティブブリッジ回路を提供することを目的としている。 Therefore, an object of the present invention is to provide a dual active bridge circuit that can solve the above-described problems.
本発明の第１の態様によれば、デュアルアクティブブリッジ回路は、トランスの１次側に接続された１次側回路と、前記トランスの２次側に接続された２次側回路とを備えるデュアルアクティブブリッジ回路であって、前記１次側回路に備えられ、ＰＷＭ信号に基づいてスイッチング動作を行う４つのスイッチング素子を有する第１のフルブリッジ回路と、前記第１のフルブリッジ回路の前記４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する補助リアクトルと、第１の補助スイッチ回路を有し、前記第１のフルブリッジ回路の２つの出力端子と前記第１のフルブリッジ回路の基準電位とに接続された第１の補助回路と、を備え、前記第１の補助スイッチ回路は、前記基準電位に接続される２つのスイッチング素子と、前記第１のフルブリッジ回路の２つの出力端子のうちの一方に接続されるスイッチング素子と、前記第１のフルブリッジ回路の２つの出力端子のうちの他方に接続されるスイッチング素子とを有する第２のフルブリッジ回路であり、前記第１の補助回路は、前記第２のフルブリッジ回路の２つの出力端子間に設けられた補助リアクトル、を備える。 According to the first aspect of the present invention, a dual active bridge circuit includes a primary circuit connected to a primary side of a transformer and a secondary circuit connected to a secondary side of the transformer. An active bridge circuit, which is provided in the primary side circuit and includes four switching elements that perform a switching operation based on a PWM signal, and the four full-bridge circuits. A capacitor provided in parallel with each of the switching elements; an auxiliary reactor that forms a resonance circuit with the capacitor; and a first auxiliary switch circuit, the two output terminals of the first full-bridge circuit, and the first comprises a first auxiliary circuit connected to the reference potential of the first full-bridge circuit, wherein the first auxiliary switching circuit, connected to said reference potential Connected to one of the two output terminals of the first full bridge circuit, and to the other of the two output terminals of the first full bridge circuit. that a second full bridge circuit having a switching element, the first auxiliary circuit, the auxiliary reactor provided between two output terminals of the second full-bridge circuit, Ru comprising a.
本発明の第２の態様によれば、上述のデュアルアクティブブリッジ回路において、前記第１の補助スイッチ回路は、前記第２のフルブリッジ回路における前記基準電位に接続される２つのスイッチング素子の代わりに、アノードが前記基準電位に接続された２つのダイオードを有し、前記補助リアクトルの２端子のうちの一方は、前記２つのダイオードのうちの１つのカソードに接続され、前記補助リアクトルの２端子のうちの他方は、前記２つのダイオードのうちの別の１つのカソードに接続される。 According to a second aspect of the present invention, in the dual active bridge circuit described above, the first auxiliary switch circuit is replaced with two switching elements connected to the reference potential in the second full bridge circuit. , The anode has two diodes connected to the reference potential, and one of the two terminals of the auxiliary reactor is connected to the cathode of one of the two diodes, and the two terminals of the auxiliary reactor The other of them is connected to another cathode of the two diodes.
本発明の第３の態様によれば、上述のデュアルアクティブブリッジ回路において、前記第１の補助スイッチ回路は、前記第２のフルブリッジ回路における前記基準電位に接続されるボディダイオード付きの２つのスイッチング素子を有し、当該ボディダイオードのアノードは前記基準電位に接続され、前記補助リアクトルの２端子のうちの一方は、前記ボディダイオード付きの２つのスイッチング素子のうちの１つの前記ボディダイオードのカソードに接続され、前記補助リアクトルの２端子のうちの他方は、前記ボディダイオード付きの２つのスイッチング素子のうちの別の１つの前記ボディダイオードのカソードに接続される。 According to a third aspect of the present invention, in the dual active bridge circuit described above, the first auxiliary switch circuit includes two switching circuits with body diodes connected to the reference potential in the second full bridge circuit. An anode of the body diode is connected to the reference potential, and one of the two terminals of the auxiliary reactor is connected to a cathode of the body diode of one of the two switching elements with the body diode. The other of the two terminals of the auxiliary reactor is connected to the cathode of another one of the two switching elements with the body diode.
本発明の第４の態様によれば、上述のデュアルアクティブブリッジ回路は、前記２次側回路に備えられ、ＰＷＭ信号に基づいてスイッチング動作を行う４つのスイッチング素子を有する第３のフルブリッジ回路と、前記第３のフルブリッジ回路の前記４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する第２の補助リアクトルと、第２の補助スイッチ回路を有し、前記第３のフルブリッジ回路の基準電位とに接続された、第２の補助回路と、を備える。 According to a fourth aspect of the present invention, the dual active bridge circuit described above is provided in the secondary circuit, and includes a third full bridge circuit having four switching elements that perform a switching operation based on a PWM signal. A capacitor provided in parallel with each of the four switching elements of the third full-bridge circuit, a second auxiliary reactor that forms a resonance circuit with the capacitor, and a second auxiliary switch circuit, A second auxiliary circuit connected to a reference potential of the third full bridge circuit.
本発明の実施形態によるデュアルアクティブブリッジ回路によれば、エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができる。 According to the dual active bridge circuit according to the embodiment of the present invention, energy loss is small, voltage conversion according to the transformer transformation ratio is performed, and the peak voltage after voltage conversion can be suppressed.
＜第一の実施形態＞
以下、図面を参照しながら本発明の第一の実施形態について説明する。
まず、本発明の第一の実施形態による第１の補助回路を備えるデュアルアクティブブリッジ回路の構成について説明する。
本実施形態によるデュアルアクティブブリッジ回路１は、図１に示すように、１次側回路１０と、２次側回路２０と、を備える。なお、ここでは、１次側回路１０がトランスＴの１次側巻線ｗ１を含み、２次側回路２０がトランスＴの２次側巻線ｗ２を含むものとしている。
<First embodiment>
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
First, the configuration of the dual active bridge circuit including the first auxiliary circuit according to the first embodiment of the present invention will be described.
As shown in FIG. 1, the dual
１次側回路１０は、フルブリッジ回路１１（第１のフルブリッジ回路）、回路キャパシタＣ１、電圧源Ｅ１、リアクトルＬ、１次側巻線ｗ１、及び、補助回路Ａ１（第１の補助回路）を備える。
The
フルブリッジ回路１１は、スイッチング素子Ｍ１１、スイッチング素子Ｍ１２、スイッチング素子Ｍ１３、スイッチング素子Ｍ１４、ダイオードＤ１１、ダイオードＤ１２、ダイオードＤ１３、ダイオードＤ１４、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、キャパシタＣ１４を備える。
The
スイッチング素子Ｍ１１、スイッチング素子Ｍ１２、スイッチング素子Ｍ１３、及び、スイッチング素子Ｍ１４は、例えば、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下、「ＭＯＳトランジスタ」と記載）、ＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）パワーデバイス、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのパワー半導体である。 The switching element M11, the switching element M12, the switching element M13, and the switching element M14 are, for example, a power MOSFET (Metal-Oxide-Field-Effect Transistor) (hereinafter referred to as “MOS transistor”), SiC (Silicon Carbide). Power semiconductors such as power devices and IGBTs (Insulated Gate Bipolar Transistors).
ダイオードＤ１１は、スイッチング素子Ｍ１１に並列に設けられる。ダイオードＤ１１は、スイッチング素子Ｍ１１がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１１のボディダイオードである。ダイオードＤ１１のアノードは、ＭＯＳトランジスタＭ１１のソースに接続される。また、ダイオードＤ１１のカソードは、ＭＯＳトランジスタＭ１１のドレインに接続される。 The diode D11 is provided in parallel with the switching element M11. The diode D11 is a body diode of the MOS transistor M11 when the switching element M11 is a MOS transistor. The anode of the diode D11 is connected to the source of the MOS transistor M11. The cathode of the diode D11 is connected to the drain of the MOS transistor M11.
ダイオードＤ１２は、スイッチング素子Ｍ１２に並列に設けられる。ダイオードＤ１２は、スイッチング素子Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１２のボディダイオードである。ダイオードＤ１２のアノードは、ＭＯＳトランジスタＭ１２のソースに接続される。また、ダイオードＤ１２のカソードは、ＭＯＳトランジスタＭ１２のドレインに接続される。 The diode D12 is provided in parallel with the switching element M12. The diode D12 is a body diode of the MOS transistor M12 when the switching element M12 is a MOS transistor. The anode of the diode D12 is connected to the source of the MOS transistor M12. The cathode of the diode D12 is connected to the drain of the MOS transistor M12.
ダイオードＤ１３は、スイッチング素子Ｍ１３に並列に設けられる。ダイオードＤ１３は、スイッチング素子Ｍ１３がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１３のボディダイオードである。ダイオードＤ１３のアノードは、ＭＯＳトランジスタＭ１３のソースに接続される。また、ダイオードＤ１３のカソードは、ＭＯＳトランジスタＭ１３のドレインに接続される。 The diode D13 is provided in parallel with the switching element M13. The diode D13 is a body diode of the MOS transistor M13 when the switching element M13 is a MOS transistor. The anode of the diode D13 is connected to the source of the MOS transistor M13. The cathode of the diode D13 is connected to the drain of the MOS transistor M13.
ダイオードＤ１４は、スイッチング素子Ｍ１４に並列に設けられる。ダイオードＤ１４は、スイッチング素子Ｍ１４がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１４のボディダイオードである。ダイオードＤ１４のアノードは、ＭＯＳトランジスタＭ１４のソースに接続される。また、ダイオードＤ１４のカソードは、ＭＯＳトランジスタＭ１４のドレインに接続される。 The diode D14 is provided in parallel with the switching element M14. The diode D14 is a body diode of the MOS transistor M14 when the switching element M14 is a MOS transistor. The anode of the diode D14 is connected to the source of the MOS transistor M14. The cathode of the diode D14 is connected to the drain of the MOS transistor M14.
キャパシタＣ１１は、スイッチング素子Ｍ１１に並列に設けられる。スイッチング素子Ｍ１１がＭＯＳトランジスタである場合には、キャパシタＣ１１が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ１１のソースに接続され、第２の端子はＭＯＳトランジスタＭ１１のドレインに接続される。 The capacitor C11 is provided in parallel with the switching element M11. When the switching element M11 is a MOS transistor, the first terminal of the two terminals included in the capacitor C11 is connected to the source of the MOS transistor M11, and the second terminal is connected to the drain of the MOS transistor M11. .
キャパシタＣ１２は、スイッチング素子Ｍ１２に並列に設けられる。スイッチング素子Ｍ１２がＭＯＳトランジスタである場合には、キャパシタＣ１２が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ１２のソースに接続され、第２の端子はＭＯＳトランジスタＭ１２のドレインに接続される。 The capacitor C12 is provided in parallel with the switching element M12. When the switching element M12 is a MOS transistor, the first terminal of the two terminals included in the capacitor C12 is connected to the source of the MOS transistor M12, and the second terminal is connected to the drain of the MOS transistor M12. .
キャパシタＣ１３は、スイッチング素子Ｍ１３に並列に設けられる。スイッチング素子Ｍ１３がＭＯＳトランジスタである場合には、キャパシタＣ１３が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ１３のソースに接続され、第２の端子はＭＯＳトランジスタＭ１３のドレインに接続される。 The capacitor C13 is provided in parallel with the switching element M13. When the switching element M13 is a MOS transistor, the first terminal of the two terminals of the capacitor C13 is connected to the source of the MOS transistor M13, and the second terminal is connected to the drain of the MOS transistor M13. .
キャパシタＣ１４は、スイッチング素子Ｍ１４に並列に設けられる。スイッチング素子Ｍ１４がＭＯＳトランジスタである場合には、キャパシタＣ１４が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ１４のソースに接続され、第２の端子はＭＯＳトランジスタＭ１４のドレインに接続される。
なお、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４のそれぞれは、スナバキャパシタである。
The capacitor C14 is provided in parallel with the switching element M14. When the switching element M14 is a MOS transistor, the first terminal of the two terminals of the capacitor C14 is connected to the source of the MOS transistor M14, and the second terminal is connected to the drain of the MOS transistor M14. .
Note that each of the capacitors C11, C12, C13, and C14 is a snubber capacitor.
以下の説明では、スイッチング素子Ｍ１１、スイッチング素子Ｍ１２、スイッチング素子Ｍ１３、及び、スイッチング素子Ｍ１４は、ＭＯＳトランジスタであるものとして説明する。 In the following description, the switching element M11, the switching element M12, the switching element M13, and the switching element M14 are described as being MOS transistors.
ＭＯＳトランジスタＭ１１のソースは、ＭＯＳトランジスタＭ１２のドレインに接続される。
ＭＯＳトランジスタＭ１１のドレインは、ＭＯＳトランジスタＭ１３のドレインに接続される。
ＭＯＳトランジスタＭ１２のソースは、ＭＯＳトランジスタＭ１４のソースに接続される。
ＭＯＳトランジスタＭ１３のソースは、ＭＯＳトランジスタＭ１４のドレインに接続される。
ＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、ＭＯＳトランジスタＭ１３、及び、ＭＯＳトランジスタＭ１４が上述のように接続されることにより、ＭＯＳトランジスタＭ１１のソースとＭＯＳトランジスタＭ１３のソースを出力とするフルブリッジ回路１１が構成される。
なお、ＭＯＳトランジスタＭ１１のソースとＭＯＳトランジスタＭ１３のソースのそれぞれは、フルブリッジ回路１１の出力である。また、ＭＯＳトランジスタＭ１２のソースは、フルブリッジ回路１１の基準電位である。
The source of the MOS transistor M11 is connected to the drain of the MOS transistor M12.
The drain of the MOS transistor M11 is connected to the drain of the MOS transistor M13.
The source of the MOS transistor M12 is connected to the source of the MOS transistor M14.
The source of the MOS transistor M13 is connected to the drain of the MOS transistor M14.
By connecting the MOS transistor M11, the MOS transistor M12, the MOS transistor M13, and the MOS transistor M14 as described above, the
Each of the source of the MOS transistor M11 and the source of the MOS transistor M13 is an output of the
キャパシタＣ１は、フルブリッジ回路１１に並列に設けられる。キャパシタＣ１が備える第１の端子はＭＯＳトランジスタＭ１２のソースに接続され、第２の端子はＭＯＳトランジスタＭ１１のドレインに接続される。
The capacitor C1 is provided in parallel with the
電圧源Ｅ１が備える低電位側となる第１の端子は、ＭＯＳトランジスタＭ１２のソースに接続される。また、電圧源Ｅ１が備える高電位側となる第２の端子は、ＭＯＳトランジスタＭ１１のドレインに接続される。 The first terminal on the low potential side included in the voltage source E1 is connected to the source of the MOS transistor M12. The second terminal on the high potential side included in the voltage source E1 is connected to the drain of the MOS transistor M11.
リアクトルＬが備えるコイルの巻き始めとなる第１の端子は、ＭＯＳトランジスタＭ１１のソースに接続される。また、リアクトルＬが備えるコイルの巻き終わりとなる第２の端子は、１次側巻線ｗ１が備えるコイルの巻き始めとなる第１の端子に接続される。なお、図１で示したリアクトルＬと１次側巻線ｗ１のそれぞれにおける丸印は、同極性点を示している。ここでは、丸印は、コイルの巻き始めとなる第１の端子を示しているものとする。
１次側巻線ｗ１が備えるコイルの巻き終わりとなる第２の端子は、ＭＯＳトランジスタＭ１３のソースに接続される。
A first terminal at the beginning of winding of the coil provided in the reactor L is connected to the source of the MOS transistor M11. Moreover, the 2nd terminal used as the winding end of the coil with which the reactor L is provided is connected to the 1st terminal used as the winding start of the coil with which the primary side coil | winding w1 is provided. In addition, the circle mark in each of the reactor L and the primary side coil | winding w1 shown in FIG. 1 has shown the same polarity point. Here, it is assumed that the circle indicates the first terminal that is the start of winding of the coil.
The second terminal that is the end of winding of the coil provided in the primary side winding w1 is connected to the source of the MOS transistor M13.
補助回路Ａ１は、３つの端子を備える。補助回路Ａ１が備える３つの端子のうちの第１の端子は、ＭＯＳトランジスタＭ１２のソースに接続される。補助回路Ａ１が備える３つの端子のうちの第２の端子は、ＭＯＳトランジスタＭ１１のソースに接続される。補助回路Ａ１が備える３つの端子のうちの第３の端子は、ＭＯＳトランジスタＭ１３のソースに接続される。
補助回路Ａ１は、トランスＴの１次側のフルブリッジ回路１１に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）と補助リアクトルＬｒとにより共振周波数が定まり、当該キャパシタにソフトスイッチングに必要な電流を供給する。
The auxiliary circuit A1 includes three terminals. The first terminal of the three terminals included in the auxiliary circuit A1 is connected to the source of the MOS transistor M12. The second terminal of the three terminals included in the auxiliary circuit A1 is connected to the source of the MOS transistor M11. A third terminal of the three terminals included in the auxiliary circuit A1 is connected to the source of the MOS transistor M13.
The auxiliary circuit A1 has a resonance frequency determined by a capacitor (capacitor C11, capacitor C12, capacitor C13, capacitor C14) provided in the full-
なお、スイッチング素子Ｍ１１及びダイオードＤ１１をまとめてスイッチＳＷ１１と呼ぶ。また、スイッチング素子Ｍ１２及びダイオードＤ１２をまとめてスイッチＳＷ１２と呼ぶ。また、スイッチング素子Ｍ１３及びダイオードＤ１３をまとめてスイッチＳＷ１３と呼ぶ。また、スイッチング素子Ｍ１４及びダイオードＤ１４をまとめてスイッチＳＷ１４と呼ぶ。 The switching element M11 and the diode D11 are collectively referred to as a switch SW11. The switching element M12 and the diode D12 are collectively referred to as a switch SW12. The switching element M13 and the diode D13 are collectively referred to as a switch SW13. The switching element M14 and the diode D14 are collectively referred to as a switch SW14.
２次側回路２０は、フルブリッジ回路２１（第３のフルブリッジ回路）、回路キャパシタＣ２、電圧源Ｅ２、及び、２次側巻線ｗ２を備える。
The
フルブリッジ回路２１は、スイッチング素子Ｍ２１、スイッチング素子Ｍ２２、スイッチング素子Ｍ２３、スイッチング素子Ｍ２４、ダイオードＤ２１、ダイオードＤ２２、ダイオードＤ２３、ダイオードＤ２４、キャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、及び、キャパシタＣ２４を備える。
The
スイッチング素子Ｍ２１、スイッチング素子Ｍ２２、スイッチング素子Ｍ２３、及び、スイッチング素子Ｍ２４は、例えば、ＭＯＳトランジスタ、ＳｉＣパワーデバイス、ＩＧＢＴなどのパワー半導体である。 The switching element M21, the switching element M22, the switching element M23, and the switching element M24 are, for example, power semiconductors such as a MOS transistor, a SiC power device, and an IGBT.
ダイオードＤ２１は、スイッチング素子Ｍ２１に並列に設けられる。ダイオードＤ２１は、スイッチング素子Ｍ２１がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ２１のボディダイオードである。ダイオードＤ２１のアノードは、ＭＯＳトランジスタＭ２１のソースに接続される。また、ダイオードＤ２１のカソードは、ＭＯＳトランジスタＭ２１のドレインに接続される。 The diode D21 is provided in parallel with the switching element M21. The diode D21 is a body diode of the MOS transistor M21 when the switching element M21 is a MOS transistor. The anode of the diode D21 is connected to the source of the MOS transistor M21. The cathode of the diode D21 is connected to the drain of the MOS transistor M21.
ダイオードＤ２２は、スイッチング素子Ｍ２２に並列に設けられる。ダイオードＤ２２は、スイッチング素子Ｍ２２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ２２のボディダイオードである。ダイオードＤ２２のアノードは、ＭＯＳトランジスタＭ２２のソースに接続される。また、ダイオードＤ２２のカソードは、ＭＯＳトランジスタＭ２２のドレインに接続される。 The diode D22 is provided in parallel with the switching element M22. The diode D22 is a body diode of the MOS transistor M22 when the switching element M22 is a MOS transistor. The anode of the diode D22 is connected to the source of the MOS transistor M22. The cathode of the diode D22 is connected to the drain of the MOS transistor M22.
ダイオードＤ２３は、スイッチング素子Ｍ２３に並列に設けられる。ダイオードＤ２３は、スイッチング素子Ｍ２３がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ２３のボディダイオードである。ダイオードＤ２３のアノードは、ＭＯＳトランジスタＭ２３のソースに接続される。また、ダイオードＤ２３のカソードは、ＭＯＳトランジスタＭ２３のドレインに接続される。 The diode D23 is provided in parallel with the switching element M23. The diode D23 is a body diode of the MOS transistor M23 when the switching element M23 is a MOS transistor. The anode of the diode D23 is connected to the source of the MOS transistor M23. The cathode of the diode D23 is connected to the drain of the MOS transistor M23.
ダイオードＤ２４は、スイッチング素子Ｍ２４に並列に設けられる。ダイオードＤ２４は、スイッチング素子Ｍ２４がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ２４のボディダイオードである。ダイオードＤ２４のアノードは、ＭＯＳトランジスタＭ２４のソースに接続される。また、ダイオードＤ２４のカソードは、ＭＯＳトランジスタＭ２４のドレインに接続される。 The diode D24 is provided in parallel with the switching element M24. The diode D24 is a body diode of the MOS transistor M24 when the switching element M24 is a MOS transistor. The anode of the diode D24 is connected to the source of the MOS transistor M24. The cathode of the diode D24 is connected to the drain of the MOS transistor M24.
キャパシタＣ２１は、スイッチング素子Ｍ２１に並列に設けられる。スイッチング素子Ｍ２１がＭＯＳトランジスタである場合には、キャパシタＣ２１が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ２１のソースに接続され、第２の端子はＭＯＳトランジスタＭ２１のドレインに接続される。 The capacitor C21 is provided in parallel with the switching element M21. When the switching element M21 is a MOS transistor, the first terminal of the two terminals of the capacitor C21 is connected to the source of the MOS transistor M21, and the second terminal is connected to the drain of the MOS transistor M21. .
キャパシタＣ２２は、スイッチング素子Ｍ２２に並列に設けられる。スイッチング素子Ｍ２２がＭＯＳトランジスタである場合には、キャパシタＣ２２が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ２２のソースに接続され、第２の端子はＭＯＳトランジスタＭ２２のドレインに接続される。 The capacitor C22 is provided in parallel with the switching element M22. When the switching element M22 is a MOS transistor, the first terminal of the two terminals of the capacitor C22 is connected to the source of the MOS transistor M22, and the second terminal is connected to the drain of the MOS transistor M22. .
キャパシタＣ２３は、スイッチング素子Ｍ２３に並列に設けられる。スイッチング素子Ｍ２３がＭＯＳトランジスタである場合には、キャパシタＣ２３が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ２３のソースに接続され、第２の端子はＭＯＳトランジスタＭ２３のドレインに接続される。 The capacitor C23 is provided in parallel with the switching element M23. When the switching element M23 is a MOS transistor, the first terminal of the two terminals of the capacitor C23 is connected to the source of the MOS transistor M23, and the second terminal is connected to the drain of the MOS transistor M23. .
キャパシタＣ２４は、スイッチング素子Ｍ２４に並列に設けられる。スイッチング素子Ｍ２４がＭＯＳトランジスタである場合には、キャパシタＣ２４が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ２４のソースに接続され、第２の端子はＭＯＳトランジスタＭ２４のドレインに接続される。
なお、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４のそれぞれは、スナバキャパシタである。
The capacitor C24 is provided in parallel with the switching element M24. When the switching element M24 is a MOS transistor, the first terminal of the two terminals of the capacitor C24 is connected to the source of the MOS transistor M24, and the second terminal is connected to the drain of the MOS transistor M24. .
Note that each of the capacitors C21, C22, C23, and C24 is a snubber capacitor.
以下の説明では、スイッチング素子Ｍ２１、スイッチング素子Ｍ２２、スイッチング素子Ｍ２３、及び、スイッチング素子Ｍ２４は、ＭＯＳトランジスタであるものとして説明する。 In the following description, the switching element M21, the switching element M22, the switching element M23, and the switching element M24 are described as being MOS transistors.
ＭＯＳトランジスタＭ２１のソースは、ＭＯＳトランジスタＭ２２のドレインに接続される。
ＭＯＳトランジスタＭ２１のドレインは、ＭＯＳトランジスタＭ２３のドレインに接続される。
ＭＯＳトランジスタＭ２２のソースは、ＭＯＳトランジスタＭ２４のソースに接続される。
ＭＯＳトランジスタＭ２３のソースは、ＭＯＳトランジスタＭ２４のドレインに接続される。
ＭＯＳトランジスタＭ２１、ＭＯＳトランジスタＭ２２、ＭＯＳトランジスタＭ２３、及び、ＭＯＳトランジスタＭ２４が上述のように接続されることにより、ＭＯＳトランジスタＭ２１のソースとＭＯＳトランジスタＭ２３のソースを出力とするフルブリッジ回路２１が構成される。
なお、ＭＯＳトランジスタＭ２１のソースとＭＯＳトランジスタＭ２３のソースのそれぞれは、フルブリッジ回路２１の出力である。また、ＭＯＳトランジスタＭ２２のソースは、フルブリッジ回路２１の基準電位である。
The source of the MOS transistor M21 is connected to the drain of the MOS transistor M22.
The drain of the MOS transistor M21 is connected to the drain of the MOS transistor M23.
The source of the MOS transistor M22 is connected to the source of the MOS transistor M24.
The source of the MOS transistor M23 is connected to the drain of the MOS transistor M24.
By connecting the MOS transistor M21, the MOS transistor M22, the MOS transistor M23, and the MOS transistor M24 as described above, the
Each of the source of the MOS transistor M21 and the source of the MOS transistor M23 is an output of the
キャパシタＣ２は、フルブリッジ回路２１に並列に設けられる。キャパシタＣ２が備える第１の端子はＭＯＳトランジスタＭ２２のソースに接続され、第２の端子はＭＯＳトランジスタＭ２１のドレインに接続される。
The capacitor C2 is provided in parallel with the
電圧源Ｅ２が備える低電位側となる第１の端子は、ＭＯＳトランジスタＭ２２のソースに接続される。また、電圧源Ｅ２が備える高電位側となる第２の端子は、ＭＯＳトランジスタＭ２１のドレインに接続される。 The first terminal on the low potential side included in the voltage source E2 is connected to the source of the MOS transistor M22. The second terminal on the high potential side included in the voltage source E2 is connected to the drain of the MOS transistor M21.
２次側巻線ｗ２が備えるコイルの巻き始めとなる第１の端子は、ＭＯＳトランジスタＭ２１のソースに接続される。また、２次側巻線ｗ２が備えるコイルの巻き終わりとなる第２の端子は、ＭＯＳトランジスタＭ２３のソースに接続される。なお、図１で示した２次側巻線ｗ２における丸印は、コイルの巻き始めとなる第１の端子を示している。 The first terminal that is the start of winding of the coil provided in the secondary winding w2 is connected to the source of the MOS transistor M21. The second terminal that is the end of winding of the coil provided in the secondary winding w2 is connected to the source of the MOS transistor M23. In addition, the circle mark in the secondary side winding w2 shown in FIG. 1 has shown the 1st terminal used as the winding start of a coil.
なお、スイッチング素子Ｍ２１及びダイオードＤ２１をまとめてスイッチＳＷ２１と呼ぶ。また、スイッチング素子Ｍ２２及びダイオードＤ２２をまとめてスイッチＳＷ２２と呼ぶ。また、スイッチング素子Ｍ２３及びダイオードＤ２３をまとめてスイッチＳＷ２３と呼ぶ。また、スイッチング素子Ｍ２４及びダイオードＤ２４をまとめてスイッチＳＷ２４と呼ぶ。 The switching element M21 and the diode D21 are collectively referred to as a switch SW21. The switching element M22 and the diode D22 are collectively referred to as a switch SW22. The switching element M23 and the diode D23 are collectively referred to as a switch SW23. The switching element M24 and the diode D24 are collectively referred to as a switch SW24.
フルブリッジ回路１１が備えるＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、ＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１４のそれぞれのゲートは、トランスＴの１次側と２次側の変圧比に応じたＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を出力する制御回路（図示せず）に接続される。フルブリッジ回路１１は、制御回路が出力するＰＷＭ信号に基づいてスイッチング動作を行う。具体的には、補助回路Ａ１は、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４と補助リアクトルＬｒとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４のそれぞれに供給する。そして、フルブリッジ回路１１は、ＰＷＭ信号の立ち上がりまたは立ち下がりにおけるＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、ＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１４のそれぞれのソース・ドレイン間電圧がゼロ、または、ドレイン電流がゼロとなる共振タイミングでスイッチング動作を行う。
こうすることで、補助回路Ａ１を備えるデュアルアクティブブリッジ回路１は、エネルギー損失が少なく（すなわち、高効率で）、トランスＴの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができる。
The gates of the MOS transistor M11, MOS transistor M12, MOS transistor M13, and MOS transistor M14 included in the
By doing so, the dual
次に、本実施形態による補助回路Ａ１の構成について説明する。
本実施形態による補助回路Ａ１は、図２に示すように、スイッチ回路３１（第１の補助スイッチ回路）と、補助リアクトルＬｒと、を備える。
Next, the configuration of the auxiliary circuit A1 according to the present embodiment will be described.
As shown in FIG. 2, the auxiliary circuit A1 according to the present embodiment includes a switch circuit 31 (first auxiliary switch circuit) and an auxiliary reactor Lr.
スイッチ回路３１は、スイッチング素子Ｍｒ１、Ｍｒ２、ダイオードＤｒ１、Ｄｒ２、Ｄｇ１、Ｄｇ２、及び、キャパシタＣｒ１、Ｃｒ２を備える。
The
スイッチング素子Ｍｒ１及びスイッチング素子Ｍｒ２は、例えば、ＭＯＳトランジスタ、ＳｉＣパワーデバイス、ＩＧＢＴなどのパワー半導体である。 Switching element Mr1 and switching element Mr2 are power semiconductors, such as a MOS transistor, a SiC power device, and IGBT, for example.
ダイオードＤｒ１は、スイッチング素子Ｍｒ１に並列に設けられる。ダイオードＤｒ１は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ１のボディダイオードである。ダイオードＤｒ１のアノードは、ＭＯＳトランジスタＭｒ１のソースに接続される。また、ダイオードＤｒ１のカソードは、ＭＯＳトランジスタＭｒ１のドレインに接続される。 The diode Dr1 is provided in parallel with the switching element Mr1. The diode Dr1 is a body diode of the MOS transistor Mr1 when the switching element is a MOS transistor. The anode of the diode Dr1 is connected to the source of the MOS transistor Mr1. The cathode of the diode Dr1 is connected to the drain of the MOS transistor Mr1.
ダイオードＤｒ２は、スイッチング素子Ｍｒ２に並列に設けられる。ダイオードＤｒ２は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ２のボディダイオードである。ダイオードＤｒ２のアノードは、ＭＯＳトランジスタＭｒ２のソースに接続される。また、ダイオードＤｒ２のカソードは、ＭＯＳトランジスタＭｒ２のドレインに接続される。 The diode Dr2 is provided in parallel with the switching element Mr2. The diode Dr2 is a body diode of the MOS transistor Mr2 when the switching element is a MOS transistor. The anode of the diode Dr2 is connected to the source of the MOS transistor Mr2. The cathode of the diode Dr2 is connected to the drain of the MOS transistor Mr2.
ダイオードＤｇ１のアノードは、スイッチング素子Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１２のソースに接続される。また、ダイオードＤｇ１のカソードは、スイッチング素子Ｍｒ１がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ１のソースに接続される。ダイオードＤｇ１は、自素子がオン状態である場合に、自素子のカソードが接続されるノードを基準電位に接続する。ダイオードＤｇ１のカソードが接続されるノードの電位は、ダイオードＤｇ１によりクランプされ、スイッチング素子Ｍｒ１における過電圧を防止することができる。 The anode of the diode Dg1 is connected to the source of the MOS transistor M12 when the switching element M12 is a MOS transistor. The cathode of the diode Dg1 is connected to the source of the MOS transistor Mr1 when the switching element Mr1 is a MOS transistor. The diode Dg1 connects the node to which the cathode of the self element is connected to the reference potential when the self element is on. The potential of the node to which the cathode of the diode Dg1 is connected is clamped by the diode Dg1, and an overvoltage in the switching element Mr1 can be prevented.
ダイオードＤｇ２のアノードは、スイッチング素子Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１２のソースに接続される。また、ダイオードＤｇ２のカソードは、スイッチング素子Ｍｒ２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ２のソースに接続される。ダイオードＤｇ２は、自素子がオン状態である場合に、自素子のカソードが接続されるノードを基準電位に接続する。ダイオードＤｇ２のカソードが接続されるノードの電位は、ダイオードＤｇ２によりクランプされ、スイッチング素子Ｍｒ２における過電圧を防止することができる。 The anode of the diode Dg2 is connected to the source of the MOS transistor M12 when the switching element M12 is a MOS transistor. The cathode of the diode Dg2 is connected to the source of the MOS transistor Mr2 when the switching element Mr2 is a MOS transistor. The diode Dg2 connects the node to which the cathode of the self element is connected to the reference potential when the self element is in the ON state. The potential of the node to which the cathode of the diode Dg2 is connected is clamped by the diode Dg2, and an overvoltage in the switching element Mr2 can be prevented.
キャパシタＣｒ１は、ダイオードＤｒ１の浮遊容量である。
キャパシタＣｒ２は、ダイオードＤｒ２の浮遊容量である。
The capacitor Cr1 is a stray capacitance of the diode Dr1.
The capacitor Cr2 is a stray capacitance of the diode Dr2.
補助リアクトルＬｒが備えるコイルの巻き始めとなる第１の端子は、ダイオードＤｇ１のカソードに接続される。また、補助リアクトルＬｒが備えるコイルの巻き終わりとなる第２の端子は、ダイオードＤｇ２のカソードに接続される。なお、図２で示した補助リアクトルＬｒにおける丸印は、コイルの巻き始めとなる第１の端子を示している。
補助リアクトルＬｒのインダクタンスは、フルブリッジ回路１１のスイッチング周波数と、フルブリッジ回路１１に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、キャパシタＣ１４）により共振周波数との関係により、リアクトルＬのインダクタンスよりも小さい。
The 1st terminal used as the winding start of the coil with which auxiliary reactor Lr is equipped is connected to the cathode of diode Dg1. The second terminal that is the end of winding of the coil included in the auxiliary reactor Lr is connected to the cathode of the diode Dg2. Note that the circle in the auxiliary reactor Lr shown in FIG. 2 indicates the first terminal that is the start of winding of the coil.
The inductance of the auxiliary reactor Lr depends on the relationship between the switching frequency of the
なお、スイッチング素子Ｍｒ１、ダイオードＤｒ１、及び、キャパシタＣｒ１をまとめてスイッチＳＷｒ１と呼ぶ。また、スイッチング素子Ｍｒ２、ダイオードＤｒ２、及び、キャパシタＣｒ２をまとめてスイッチＳＷｒ２と呼ぶ。 The switching element Mr1, the diode Dr1, and the capacitor Cr1 are collectively referred to as a switch SWr1. The switching element Mr2, the diode Dr2, and the capacitor Cr2 are collectively referred to as a switch SWr2.
本実施形態による補助回路Ａ１は、補助リアクトルＬｒからキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、キャパシタＣ１４に電流を供給することで、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１３、及び、スイッチＳＷ１４のそれぞれのソフトスイッチングを可能にする。 The auxiliary circuit A1 according to this embodiment supplies current from the auxiliary reactor Lr to the capacitor C11, the capacitor C12, the capacitor C13, and the capacitor C14, so that each of the switch SW11, the switch SW12, the switch SW13, and the switch SW14 is supplied. Allows soft switching.
次に、本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１の動作について説明する。
ここでは、図３に示すモードＭＤ１〜モードＭＤ７のそれぞれの状態におけるデュアルアクティブブリッジ回路１の動作を説明する。
なお、フルブリッジ回路１１は、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）によりスイッチングしているものとする。
また、リアクトルＬが備える第１の端子から第２の端子に向かってリアクトルＬ内を流れる電流をＩＬとする。また、２次側巻線ｗ２が備える第２の端子から第１の端子に２次側巻線ｗ２を流れる電流をＩＳとする。
また、ＭＯＳトランジスタＭ１３のソースに対するＭＯＳトランジスタＭ１１のソースの電圧をＶＰとする。また、ＭＯＳトランジスタＭ２３のソースに対するＭＯＳトランジスタＭ２１のソースの電圧をＶＳとする。
Next, the operation of the dual
Here, the operation of dual
The
In addition, the current flowing through the reactor L from the first terminal provided in the reactor L toward the second terminal is defined as IL. Further, IS is a current flowing through the secondary winding w2 from the second terminal provided in the secondary winding w2 to the first terminal.
The voltage of the source of the MOS transistor M11 with respect to the source of the MOS transistor M13 is VP. The voltage of the source of the MOS transistor M21 with respect to the source of the MOS transistor M23 is VS.
フルブリッジ回路１１及びスイッチ回路３１のそれぞれが備えるＭＯＳトランジスタのゲートは、モードＭＤ１〜モードＭＤ７のそれぞれの状態において、図３に示すような制御信号が制御回路（図示せず）から入力されている。これにより、フルブリッジ回路１１及びスイッチ回路３１のそれぞれのスイッチングが制御されている。
The gates of the MOS transistors included in each of the
補助回路Ａ１は、スイッチ回路３１のＭＯＳトランジスタＭｒ１とＭＯＳトランジスタＭｒ２が共にオフ状態である場合、機能しない。
補助回路Ａ１は、スイッチ回路３１のＭＯＳトランジスタＭｒ１及びＭＯＳトランジスタＭｒ２の何れか一方が制御回路からの制御信号によりオン状態である場合、フルブリッジ回路１１に設けられたキャパシタに補助リアクトルＬｒから電流を供給し、フルブリッジ回路１１のソフトスイッチングを可能にする。
The auxiliary circuit A1 does not function when both the MOS transistor Mr1 and the MOS transistor Mr2 of the
When one of the MOS transistor Mr1 and the MOS transistor Mr2 of the
１次側回路１０において、電流ＩＬ＞０のときに、スイッチＳＷ１１、ＳＷ１３のそれぞれがオフ、スイッチＳＷ１２、ＳＷ１４のそれぞれがオンの状態から、スイッチＳＷ１１、ＳＷ１４のそれぞれがオン、スイッチＳＷ１２、ＳＷ１３のそれぞれがオフの状態に変化すると、電圧ＶＰがゼロボルトから電圧Ｅ１に遷移し、補助回路Ａ１が動作する。
ここでは、常に電流ＩＬ＞０、電圧ＶＳ＞０であるものとして、本実施形態によるデュアルアクティブブリッジ回路１の動作について以下でより詳しく説明する。
なお、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷｒ１、ＳＷｒ２のそれぞれがオン状態である場合の抵抗は十分に小さく、ここではゼロであるものとする。また、ダイオードＤ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄｒ１、Ｄｒ２、Ｄｇ１、Ｄｇ２のそれぞれは、理想ダイオードであるものとする。理想ダイオードは、印加される電圧がゼロのときに、電流が流れる状態（電流が正に流れる状態）と電流が流れない状態（電流が負に流れようとする状態）とをとり、印加される電圧が負であるときに、電流が流れない状態をとるダイオードである。
In the
Here, the operation of the dual
Note that the resistance when each of the switches SW11, SW12, SW13, SW14, SWr1, and SWr2 is in an on state is sufficiently small, and is assumed to be zero here. Each of the diodes D11, D12, D13, D14, Dr1, Dr2, Dg1, and Dg2 is an ideal diode. An ideal diode is applied in a state where a current flows when the applied voltage is zero (a state where the current flows positive) and a state where no current flows (a state where the current tends to flow negative). This is a diode in which no current flows when the voltage is negative.
Ａ１．モードＭＤ１
図４に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ１の状態に対応する回路を示している。なお、図４に示すデュアルアクティブブリッジ回路１では、２次側回路２０を省略している。図４に示すデュアルアクティブブリッジ回路１には、１次側回路１０における主な電流が示されている。
モードＭＤ１は、ＭＯＳトランジスタＭ１１、Ｍ１３、Ｍｒ１、Ｍｒ２のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍ１４のそれぞれがオンの状態を示すモードである。モードＭＤ１は、補助回路Ａ１が動作する前の状態を示すモードである。
A1. Mode MD1
The dual
The mode MD1 is a mode in which the MOS transistors M11, M13, Mr1, and Mr2 are turned off and the MOS transistors M12 and M14 are turned on. The mode MD1 is a mode indicating a state before the auxiliary circuit A1 operates.
ＭＯＳトランジスタＭｒ１がオフであるため、スイッチＳＷｒ１を流れる電流Ｉｒ１はゼロである。また、ＭＯＳトランジスタＭｒ２がオフであるため、スイッチＳＷｒ２を流れる電流Ｉｒ２はゼロである。電流Ｉｒ１、Ｉｒ２のそれぞれがゼロである場合、ダイオードＤｇ１に流れる電流ＩＤｇ１はゼロであるため、ダイオードＤｇ１に印加される電圧はゼロである。また、電流Ｉｒ１、Ｉｒ２のそれぞれがゼロである場合、ダイオードＤｇ２に流れる電流ＩＤｇ２はゼロであるため、ダイオードＤｇ２に印加される電圧はゼロである。その結果、補助リアクトルＬｒに流れる電流ＩＬｒはゼロとなる。
また、常に電流ＩＬ＞０であるため、モードＭＤ１では、電流ＩＬ（＞０）がスイッチＳＷ１２、リアクトルＬ、１次側巻線ｗ１、スイッチＳＷ１４の順に流れる。なお、図４における電流ＩＰは、スイッチＳＷ１１及びスイッチＳＷ１２からリアクトルＬ及びスイッチＳＷｒ１に流れる電流を示しており、モードＭＤ１では、電流ＩＰはＩＬである。
Since the MOS transistor Mr1 is off, the current Ir1 flowing through the switch SWr1 is zero. Since the MOS transistor Mr2 is off, the current Ir2 flowing through the switch SWr2 is zero. When each of the currents Ir1 and Ir2 is zero, since the current IDg1 flowing through the diode Dg1 is zero, the voltage applied to the diode Dg1 is zero. Further, when each of the currents Ir1 and Ir2 is zero, the current IDg2 flowing through the diode Dg2 is zero, and thus the voltage applied to the diode Dg2 is zero. As a result, the current ILr flowing through the auxiliary reactor Lr becomes zero.
Further, since the current IL> 0 is always satisfied, in the mode MD1, the current IL (> 0) flows in the order of the switch SW12, the reactor L, the primary winding w1, and the switch SW14. 4 indicates the current flowing from the switch SW11 and the switch SW12 to the reactor L and the switch SWr1, and in the mode MD1, the current IP is IL.
Ａ２．モードＭＤ２
図５に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ２の状態に対応する回路を示している。
モードＭＤ２は、ＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍｒ１のそれぞれがオフ、ＭＯＳトランジスタＭｒ２がオンの状態を示すモードであり、モードＭＤ２の開始時であるスイッチＳＷ１４及びスイッチＳＷ１２がターンオフする時のスイッチＳＷ１４及びスイッチＳＷ１２のそれぞれの両端の電圧は０ボルトなので、ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）を実現している。
A2. Mode MD2
A dual
The mode MD2 is a mode in which each of the MOS transistors M11, M12, M13, M14, and Mr1 is turned off and the MOS transistor Mr2 is turned on. When the switch SW14 and the switch SW12 at the start of the mode MD2 are turned off, the mode MD2 is turned on. Since the voltage across each of the switch SW14 and the switch SW12 is 0 volts, ZVS (Zero Voltage Switching) is realized.
モードＭＤ１では、スイッチＳＷ１１の両端の電圧ＶＳＷ１１が電圧Ｅ１でありスイッチＳＷ１４の両端の電圧ＶＳＷ１４が０ボルトなので、電圧ＶＰはゼロであり、かつ、補助回路Ａ１には電流が流れていないため、デュアルアクティブブリッジ回路１がモードＭＤ１からモードＭＤ２に切り替わるとき、スイッチＳＷｒ２は、ＺＶＳ及びＺＣＳ（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｉｎｇ）動作を行う。したがって、補助回路Ａ１において、スイッチＳＷｒ２がオン状態になっても損失は生じない。
デュアルアクティブブリッジ回路１がモードＭＤ１からモードＭＤ２に切り替わると、電流ＩＬはキャパシタＣ１４を充電し、スイッチＳＷ１４の両端の電圧ＶＳＷ１４が上昇し、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧はＥ１まで上昇する。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧の上昇に伴って、キャパシタＣ１３は放電し、キャパシタＣ１３に印加される電圧はＥ１からゼロに変化する。
また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧がＥ１まで上昇するとき、電圧ＶＰはゼロから−Ｅ１に変化する。モードＭＤ２では、ダイオードＤｒ１がオン状態となるため、電流Ｉｒ２（＞０）がスイッチＳＷｒ２のＭＯＳトランジスタＭｒ２、補助リアクトルＬｒ、スイッチＳＷｒ１のダイオードＤｒ１の順に流れる。なお、図５において電流ＩＬｒは、補助リアクトルＬｒが備える第１の端子から第２の端子に向かって補助リアクトルＬｒ内を流れる電流である。デュアルアクティブブリッジ回路１がモードＭＤ２の状態である場合、電流ＩＬｒ＝Ｉｒ１＝−Ｉｒ２＜０である。また、デュアルアクティブブリッジ回路１がモードＭＤ２の状態である場合、電流ＩＬ＝ＩＰ＋ＩＬｒ２（＝ＩＰ−ＩＬｒ）であり、補助リアクトルＬｒを流れる電流（−ＩＬｒ）がリアクトルＬに供給される。なお、電流Ｉｒ２＞０であるため、電流ＩＰ＜ＩＬである。
ここで、電流ＩＬは殆ど変化しないため、デュアルアクティブブリッジ回路１がモードＭＤ２の状態である場合、電流ＩＰはＩＬから減少を始める。
キャパシタＣ１３に印加される電圧がゼロとなり、キャパシタＣ１４に印加される電圧がＥ１になると、スイッチＳＷ１４がターンオフで始まったモードＭＤ２は完了する。
このとき、電圧ＶＰは（−Ｅ１）となり、補助リアクトルＬｒは、電圧ＶＰ（＝−Ｅ１）が印加された状態となる。そのため、電流ＩＬｒは、ＩＬｒ＜０の状態を保ったまま減少する（電流ＩＬｒの流れる向きは負の方向であり、電流ＩＬｒの絶対値は増大する）。
なお、このとき、電流ＩＰがＩＰ＜０の状態（電流の流れる向きが逆向きの状態）になると、補助回路Ａ１がうまく動作せず、後述するスイッチＳＷ１３がターンオンする時のＺＶＳを行うことのできる条件を満足することができない。そのため、電流ＩＰが負の状態とならず、モードＭＤ２において電流ＩＰ≧０の状態が保たれるように、デュアルアクティブブリッジ回路１の動作を開始する段階での１次側回路１０の負荷電流値に応じて、キャパシタＣ１４の定数と補助リアクトルＬｒの定数と入力電圧Ｅ１の値を最適値に設定する必要がある。
In mode MD1, since the voltage VSW11 across the switch SW11 is the voltage E1 and the voltage VSW14 across the switch SW14 is 0 volts, the voltage VP is zero and no current flows through the auxiliary circuit A1. When the
When the dual
When the voltage of the source of the MOS transistor M13 with respect to the reference potential of the
Here, since the current IL hardly changes, when the dual
When the voltage applied to the capacitor C13 becomes zero and the voltage applied to the capacitor C14 becomes E1, the mode MD2 in which the switch SW14 is turned off is completed.
At this time, the voltage VP is (−E1), and the auxiliary reactor Lr is in a state where the voltage VP (= −E1) is applied. Therefore, current ILr decreases while maintaining ILr <0 (current ILr flows in a negative direction, and the absolute value of current ILr increases).
At this time, if the current IP is in a state of IP <0 (a state in which the current flows in the reverse direction), the auxiliary circuit A1 does not operate well and ZVS is performed when the switch SW13 described later is turned on. The conditions that can be achieved cannot be satisfied. Therefore, the load current value of the
Ａ３．モードＭＤ３
図６に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ３の状態における回路を示している。
モードＭＤ３は、モードＭＤ２のＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍｒ１のそれぞれがオフ、ＭＯＳトランジスタＭｒ２がオンの状態を継続し、電流ＩＬｒがＩＬｒ＜０の状態を保ったまま更に減少する状態を示すモードである。
A3. Mode MD3
A dual
In the mode MD3, the MOS transistors M11, M12, M13, M14, and Mr1 in the mode MD2 are kept off, the MOS transistor Mr2 is kept on, and the current ILr is further reduced while maintaining ILr <0. This mode indicates
フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧がＥ１を超えると、ダイオードＤ１３は電流を流し始める。ダイオードＤ１３を流れる電流は、電圧源Ｅ１、ダイオードＤ１２、リアクトルＬ、１次側巻線ｗ１を介して補助リアクトルＬｒに流れ、電流ＩＬｒは、ＩＬｒ＜０の状態を保ったまま増大する。この状態は、電流ＩＰがＩＰ＝０になるまで続く。
When the voltage of the source of the MOS transistor M13 with respect to the reference potential of the
Ａ４．モードＭＤ４
図７に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ４の状態における回路を示している。
モードＭＤ４は、モードＭＤ３のＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍｒ１のそれぞれがオフ、ＭＯＳトランジスタＭｒ２がオンの状態を継続し、電流ＩＰがＩＰ＜０の状態を示すモードである。
A4. Mode MD4
A dual
The mode MD4 is a mode in which each of the MOS transistors M11, M12, M13, M14, and Mr1 in the mode MD3 continues to be off and the MOS transistor Mr2 is on, and the current IP is IP <0.
電流ＩＰがＩＰ＜０の状態では、電流ＩＬｒは、リアクトルＬ、キャパシタＣ１２を流れる。キャパシタＣ１２が充電されると、キャパシタＣ１２に印加される電圧はゼロからＥ１に変化する。また、キャパシタＣ１２に印加される電圧はゼロからＥ１に変化すると同時に、キャパシタＣ１１は放電し、キャパシタＣ１１に印加される電圧は、Ｅ１からゼロに変化する。すなわち、図３に示すように、スイッチＳＷ１１の両端の電圧ＶＳＷ１１は電圧Ｅ１から減少して０ボルトになる。
また、キャパシタＣ１３は充電される。キャパシタＣ１３が充電されると、キャパシタＣ１３に印加される電圧はゼロからＥ１に変化する。このとき、ダイオードＤ１３はオフ状態になる。また、キャパシタＣ１３に印加される電圧はゼロからＥ１に変化すると同時に、キャパシタＣ１４は放電し、キャパシタＣ１４に印加される電圧は、Ｅ１からゼロに変化する。すなわち、図３で示すように、スイッチＳＷ１４の両端の電圧ＶＳＷ１４は電圧Ｅ１から減少して０ボルトになる。キャパシタＣ１３の充電電流、キャパシタＣ１４の放電電流、及び、電流ＩＬは、ＭＯＳトランジスタＭｒ２を介して補助リアクトルＬｒに流れ込む。
このとき、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ１のソースの電圧は、ゼロからＥ１に変化する。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ２のソースの電圧は、Ｅ１からゼロに変化する。これらのＭＯＳトランジスタＭｒ１のソースとＭＯＳトランジスタＭｒ２のソースの電圧変化により、モードＭＤ４において、電圧ＶＰは−Ｅ１からＥ１に変化し、補助リアクトルＬｒの両端に印加される電圧の極性が途中で反転する。そのため、電流ＩＬｒは、モードＭＤ４において、ＩＬｒ＜０の状態を保ったまま減少する。この状態は、電流ＩＰがＩＰ＝０になるまで続く。
In a state where the current IP is IP <0, the current ILr flows through the reactor L and the capacitor C12. When the capacitor C12 is charged, the voltage applied to the capacitor C12 changes from zero to E1. Further, the voltage applied to the capacitor C12 changes from zero to E1, and at the same time, the capacitor C11 discharges, and the voltage applied to the capacitor C11 changes from E1 to zero. That is, as shown in FIG. 3, the voltage VSW11 across the switch SW11 decreases from the voltage E1 to 0 volts.
Further, the capacitor C13 is charged. When the capacitor C13 is charged, the voltage applied to the capacitor C13 changes from zero to E1. At this time, the diode D13 is turned off. Further, the voltage applied to the capacitor C13 changes from zero to E1, and at the same time, the capacitor C14 is discharged, and the voltage applied to the capacitor C14 changes from E1 to zero. That is, as shown in FIG. 3, the voltage VSW14 across the switch SW14 decreases from the voltage E1 to 0 volts. The charging current of the capacitor C13, the discharging current of the capacitor C14, and the current IL flow into the auxiliary reactor Lr via the MOS transistor Mr2.
At this time, the voltage of the source of the MOS transistor Mr1 with respect to the reference potential of the
Ａ５．モードＭＤ５
図８に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ５の状態における回路を示している。
モードＭＤ５は、ＭＯＳトランジスタＭ１２、Ｍ１３、Ｍｒ１のそれぞれがオフ、ＭＯＳトランジスタＭ１１、Ｍ１４、Ｍｒ２のそれぞれがオンの状態を示すモードである。モードＭＤ５の開始時のスイッチＳＷ１１の両端の電圧ＶＳＷ１１とスイッチＳＷ１４の両端の電圧ＶＳＷ１４は、図３に示すように、共に０ボルトである。よって、スイッチＳＷ１１、１４がターンオンする時はＺＶＳである。
A5. Mode MD5
A dual
The mode MD5 is a mode in which each of the MOS transistors M12, M13, and Mr1 is off and each of the MOS transistors M11, M14, and Mr2 is on. As shown in FIG. 3, the voltage VSW11 across the switch SW11 and the voltage VSW14 across the switch SW14 at the start of the mode MD5 are both 0 volts. Therefore, it is ZVS when the switches SW11 and SW14 are turned on.
電流ＩＰがＩＰ＜０となりＭＯＳトランジスタＭ１１、Ｍ１４のそれぞれがオフ状態からオン状態になると、電流ＩＰがＭＯＳトランジスタＭ１１からリアクトルＬに流れ込む。リアクトルＬに流れる電流ＩＬは、ＭＯＳトランジスタＭ１４とＭＯＳトランジスタＭｒ２とを流れる。ＭＯＳトランジスタＭｒ２を流れる電流Ｉｒ２は、補助リアクトルＬｒを流れ、ダイオードＤｒ１を介してリアクトルＬに流れ込む。電圧ＶＰはＶＰ＝Ｅ１のままであるため、電流ＩＬｒは、モードＭＤ５において、ＩＬｒ＜０の状態を保ったまま減少する。この状態は、電流ＩＬｒがＩＬｒ＝０になり、電流ＩＰと電流ＩＬが等しくなるまで続く。 When the current IP becomes IP <0 and each of the MOS transistors M11 and M14 changes from the off state to the on state, the current IP flows from the MOS transistor M11 to the reactor L. The current IL flowing through the reactor L flows through the MOS transistor M14 and the MOS transistor Mr2. The current Ir2 flowing through the MOS transistor Mr2 flows through the auxiliary reactor Lr and flows into the reactor L via the diode Dr1. Since voltage VP remains at VP = E1, current ILr decreases while maintaining the state of ILr <0 in mode MD5. This state continues until the current ILr becomes ILr = 0 and the current IP and the current IL become equal.
Ａ６．モードＭＤ６
図９に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ６の状態における回路を示している。
モードＭＤ６は、ＭＯＳトランジスタＭ１２、Ｍ１３、Ｍｒ１、Ｍｒ２のそれぞれがオフ、ＭＯＳトランジスタＭ１１、Ｍ１４のそれぞれがオンの状態を示すモードである。
A6. Mode MD6
The dual
The mode MD6 is a mode in which the MOS transistors M12, M13, Mr1, and Mr2 are turned off and the MOS transistors M11 and M14 are turned on.
電流ＩＬｒがＩＬｒ＞０になると、ダイオードＤｒ１はオフ状態になる。
ＭＯＳトランジスタＭｒ２がオン状態からオフ状態になると、ＭＯＳトランジスタＭ１１を流れる電流ＩＰは、リアクトルＬと、キャパシタＣｒ１とを流れる。リアクトルＬを流れる電流ＩＬは、ＭＯＳトランジスタＭ１４に流れ込む。また、キャパシタＣｒ１を流れる電流Ｉｒ１は、補助リアクトルＬｒを流れ、ゼロからわずかに増加する。電流Ｉｒ１は、ダイオードＤｒ２を介してＭＯＳトランジスタＭ１４に流れ込む。
このとき、キャパシタＣｒ１は充電され、キャパシタＣｒ１に印加される電圧は、ゼロからＥ１に変化する。フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ１のソースの電圧はＥ１からゼロに変化するため、補助リアクトルＬｒに印加される電圧はＥ１からゼロに変化する（図３の電圧ＶＳＷｒ１参照）。
When the current ILr becomes ILr> 0, the diode Dr1 is turned off.
When the MOS transistor Mr2 changes from the on state to the off state, the current IP flowing through the MOS transistor M11 flows through the reactor L and the capacitor Cr1. The current IL flowing through the reactor L flows into the MOS transistor M14. Further, the current Ir1 flowing through the capacitor Cr1 flows through the auxiliary reactor Lr and slightly increases from zero. The current Ir1 flows into the MOS transistor M14 through the diode Dr2.
At this time, the capacitor Cr1 is charged, and the voltage applied to the capacitor Cr1 changes from zero to E1. Since the voltage of the source of the MOS transistor Mr1 with respect to the reference potential of the
Ａ７．モードＭＤ７
図１０に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ７の状態における回路を示している。
モードＭＤ７は、モードＭＤ６のＭＯＳトランジスタＭ１２、Ｍ１３、Ｍｒ１、Ｍｒ２のそれぞれがオフ、ＭＯＳトランジスタＭ１１、Ｍ１４のそれぞれがオンの状態を継続している。
A7. Mode MD7
A dual
In the mode MD7, the MOS transistors M12, M13, Mr1, and Mr2 in the mode MD6 are kept off and the MOS transistors M11 and M14 are kept on.
フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ１のソースの電圧はＥ１からゼロに変化すると、ダイオードＤｇ１は、オン状態になる。
ＭＯＳトランジスタＭ１１を流れる電流ＩＰは、リアクトルＬを流れる。リアクトルＬを流れる電流ＩＬは、ＭＯＳトランジスタＭ１４に流れ込む。ＭＯＳトランジスタＭ１４に流れ込んだ電流は、ダイオードＤｇ１を介して補助リアクトルＬｒに流れ込む。補助リアクトルＬｒを流れる電流ＩＬｒは、ダイオードＤｒ２を介してＭＯＳトランジスタＭ１４に流れ込む。
このとき、ＩＬｒ＞０である電流ＩＬｒは、スイッチＳＷｒ１を流れずにダイオードＤｇ１を流れる。
When the source voltage of the MOS transistor Mr1 with respect to the reference potential of the
The current IP flowing through the MOS transistor M11 flows through the reactor L. The current IL flowing through the reactor L flows into the MOS transistor M14. The current that flows into the MOS transistor M14 flows into the auxiliary reactor Lr via the diode Dg1. The current ILr flowing through the auxiliary reactor Lr flows into the MOS transistor M14 through the diode Dr2.
At this time, the current ILr with ILr> 0 flows through the diode Dg1 without flowing through the switch SWr1.
なお、本発明の実施形態によるデュアルアクティブブリッジ回路１は、トランスの変圧比に応じたデューティ比のＰＷＭ信号を制御信号として用いることにより１次側と２次側とで電源電圧の電圧比とトランスの変圧比とのバランスのとれた電圧変換を行うことができる。
また、本発明の実施形態によるデュアルアクティブブリッジ回路１は、共振周波数が高ければ高い程、共振周波数に影響するキャパシタのキャパシタンスが小さいことを示すため充放電電流が小さく、また、スイッチング時の電圧の立ち上がり及び立ち下がりが急峻となりスイッチング時間が短くなるため、スイッチング時の損失が低減され、電圧変換効率は向上する。ただし、実際のデュアルアクティブブリッジ回路１では、共振周波数が高くなるにつれて寄生素子などの影響が無視できなくなるため、デュアルアクティブブリッジ回路１の実装は難しくなり、電圧変換効率と実装とはトレードオフの関係にある。寄生素子などの影響により、最適な電圧変換効率を実現する共振周波数が存在する。実際のデュアルアクティブブリッジ回路１の設計では、シミュレーションや実装による実験などを行い回路定数を決定すればよい。
Note that the dual
Further, the dual
以上、本発明の第一の実施形態によるデュアルアクティブブリッジ回路１の処理について説明した。上述のデュアルアクティブブリッジ回路１において、フルブリッジ回路１１（第１のフルブリッジ回路）は、トランスＴの１次側に備えられ、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）に基づいてスイッチング動作を行う。補助回路Ａ１は、フルブリッジ回路１１の４つのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４（スイッチング素子）のそれぞれに並列に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）と、当該キャパシタと共振回路を構成する補助リアクトルＬｒと、ＭＯＳトランジスタＭｒ１、Ｍｒ２、ダイオードＤｇ１、Ｄｇ２（第１の補助スイッチ回路）とを有し、フルブリッジ回路１１の２つの出力端子とフルブリッジ回路１１の基準電位とに接続される。キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４と補助リアクトルＬｒとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４のそれぞれに供給する。
こうすることで、デュアルアクティブブリッジ回路１は、エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができる。
The processing of the dual
By doing so, the dual
＜第二の実施形態＞
本発明の第二の実施形態について説明する。
まず、本発明の第二の実施形態による補助回路を備えるデュアルアクティブブリッジ回路の構成について説明する。
本実施形態によるデュアルアクティブブリッジ回路１は、図１で示した、本発明の第一の実施形態によるデュアルアクティブブリッジ回路１と同様の構成である。
ただし、本実施形態による補助回路Ａ１は、第一の実施形態による補助回路Ａ１と異なる。
<Second Embodiment>
A second embodiment of the present invention will be described.
First, the configuration of the dual active bridge circuit including the auxiliary circuit according to the second embodiment of the present invention will be described.
The dual
However, the auxiliary circuit A1 according to the present embodiment is different from the auxiliary circuit A1 according to the first embodiment.
本実施形態による補助回路Ａ１は、図１１に示すように、スイッチ回路３１と、補助リアクトルＬｒと、を備える。
As shown in FIG. 11, the auxiliary circuit A1 according to the present embodiment includes a
スイッチ回路３１は、スイッチング素子Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２、ダイオードＤｒ１、Ｄｒ２、Ｄｇ１、Ｄｇ２、及び、キャパシタＣｒ１、Ｃｒ２を備える。
The
スイッチング素子Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２のそれぞれは、例えば、ＭＯＳトランジスタ、ＳｉＣパワーデバイス、ＩＧＢＴなどのパワー半導体である。 Each of the switching elements Mr1, Mr2, Mg1, and Mg2 is a power semiconductor such as, for example, a MOS transistor, a SiC power device, or an IGBT.
ダイオードＤｒ１は、スイッチング素子Ｍｒ１に並列に設けられる。ダイオードＤｒ１は、スイッチング素子Ｍｒ１を過電圧から保護する保護素子である。ダイオードＤｒ１は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ１のボディダイオードである。ダイオードＤｒ１のアノードは、ＭＯＳトランジスタＭｒ１のソースに接続される。また、ダイオードＤｒ１のカソードは、ＭＯＳトランジスタＭｒ１のドレインに接続される。 The diode Dr1 is provided in parallel with the switching element Mr1. The diode Dr1 is a protection element that protects the switching element Mr1 from overvoltage. The diode Dr1 is a body diode of the MOS transistor Mr1 when the switching element is a MOS transistor. The anode of the diode Dr1 is connected to the source of the MOS transistor Mr1. The cathode of the diode Dr1 is connected to the drain of the MOS transistor Mr1.
ダイオードＤｒ２は、スイッチング素子Ｍｒ２に並列に設けられる。ダイオードＤｒ２は、スイッチング素子Ｍｒ２を過電圧から保護する保護素子である。ダイオードＤｒ２は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ２のボディダイオードである。ダイオードＤｒ２のアノードは、ＭＯＳトランジスタＭｒ２のソースに接続される。また、ダイオードＤｒ２のカソードは、ＭＯＳトランジスタＭｒ２のドレインに接続される。 The diode Dr2 is provided in parallel with the switching element Mr2. The diode Dr2 is a protection element that protects the switching element Mr2 from overvoltage. The diode Dr2 is a body diode of the MOS transistor Mr2 when the switching element is a MOS transistor. The anode of the diode Dr2 is connected to the source of the MOS transistor Mr2. The cathode of the diode Dr2 is connected to the drain of the MOS transistor Mr2.
ダイオードＤｇ１は、スイッチング素子Ｍｇ１に並列に設けられる。ダイオードＤｇ１は、スイッチング素子Ｍｇ１を過電圧から保護する保護素子である。ダイオードＤｇ１は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｇ１のボディダイオードである。ダイオードＤｇ１のアノードは、ＭＯＳトランジスタＭｇ１のソースに接続される。また、ダイオードＤｇ１のカソードは、ＭＯＳトランジスタＭｇ１のドレインに接続される。 The diode Dg1 is provided in parallel with the switching element Mg1. The diode Dg1 is a protection element that protects the switching element Mg1 from overvoltage. The diode Dg1 is a body diode of the MOS transistor Mg1 when the switching element is a MOS transistor. The anode of the diode Dg1 is connected to the source of the MOS transistor Mg1. The cathode of the diode Dg1 is connected to the drain of the MOS transistor Mg1.
ダイオードＤｇ２は、スイッチング素子Ｍｇ２に並列に設けられる。ダイオードＤｇ２は、スイッチング素子Ｍｇ２を過電圧から保護する保護素子である。ダイオードＤｇ２は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｇ２のボディダイオードである。ダイオードＤｇ２のアノードは、ＭＯＳトランジスタＭｇ２のソースに接続される。また、ダイオードＤｇ２のカソードは、ＭＯＳトランジスタＭｇ２のドレインに接続される。 The diode Dg2 is provided in parallel with the switching element Mg2. The diode Dg2 is a protection element that protects the switching element Mg2 from overvoltage. The diode Dg2 is a body diode of the MOS transistor Mg2 when the switching element is a MOS transistor. The anode of the diode Dg2 is connected to the source of the MOS transistor Mg2. The cathode of the diode Dg2 is connected to the drain of the MOS transistor Mg2.
スイッチング素子Ｍｇ１、Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｇ１のソースは、ＭＯＳトランジスタＭ１２のソースに接続される。また、ＭＯＳトランジスタＭｇ１のドレインは、スイッチング素子Ｍｒ１がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ１のソースに接続される。ダイオードＤｇ１は、自素子がオン状態である場合に、自素子のカソードが接続されるノードを基準電位に接続する。ダイオードＤｇ１のカソードが接続されるノードの電位は、ダイオードＤｇ１によりクランプされ、スイッチング素子Ｍｒ１における過電圧を防止することができる。 When the switching elements Mg1 and M12 are MOS transistors, the source of the MOS transistor Mg1 is connected to the source of the MOS transistor M12. The drain of the MOS transistor Mg1 is connected to the source of the MOS transistor Mr1 when the switching element Mr1 is a MOS transistor. The diode Dg1 connects the node to which the cathode of the self element is connected to the reference potential when the self element is on. The potential of the node to which the cathode of the diode Dg1 is connected is clamped by the diode Dg1, and an overvoltage in the switching element Mr1 can be prevented.
スイッチング素子Ｍｇ２、Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｇ２のソースは、ＭＯＳトランジスタＭ１２のソースに接続される。また、ＭＯＳトランジスタＭｇ２のドレインは、スイッチング素子Ｍｒ２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ２のソースに接続される。ダイオードＤｇ２は、自素子がオン状態である場合に、自素子のカソードが接続されるノードを基準電位に接続する。ダイオードＤｇ２のカソードが接続されるノードの電位は、ダイオードＤｇ２によりクランプされ、スイッチング素子Ｍｒ２における過電圧を防止することができる。 When the switching elements Mg2 and M12 are MOS transistors, the source of the MOS transistor Mg2 is connected to the source of the MOS transistor M12. The drain of the MOS transistor Mg2 is connected to the source of the MOS transistor Mr2 when the switching element Mr2 is a MOS transistor. The diode Dg2 connects the node to which the cathode of the self element is connected to the reference potential when the self element is in the ON state. The potential of the node to which the cathode of the diode Dg2 is connected is clamped by the diode Dg2, and an overvoltage in the switching element Mr2 can be prevented.
キャパシタＣｒ１は、ダイオードＤｒ１の浮遊容量である。
キャパシタＣｒ２は、ダイオードＤｒ２の浮遊容量である。
The capacitor Cr1 is a stray capacitance of the diode Dr1.
The capacitor Cr2 is a stray capacitance of the diode Dr2.
スイッチＳＷｒ１、ＳＷｒ２、ＳＷｇ１、ＳＷｇ２は、フルブリッジ回路（第２のフルブリッジ回路）を構成している。 The switches SWr1, SWr2, SWg1, and SWg2 constitute a full bridge circuit (second full bridge circuit).
補助リアクトルＬｒが備えるコイルの巻き始めとなる第１の端子は、ダイオードＤｇ１のカソードに接続される。また、補助リアクトルＬｒが備えるコイルの巻き終わりとなる第２の端子は、ダイオードＤｇ２のカソードに接続される。
補助リアクトルＬｒのインダクタンスは、フルブリッジ回路１１のスイッチング周波数と、フルブリッジ回路１１に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、キャパシタＣ１４）により共振周波数との関係により、リアクトルＬのインダクタンスよりも小さい。
The 1st terminal used as the winding start of the coil with which auxiliary reactor Lr is equipped is connected to the cathode of diode Dg1. The second terminal that is the end of winding of the coil included in the auxiliary reactor Lr is connected to the cathode of the diode Dg2.
The inductance of the auxiliary reactor Lr depends on the relationship between the switching frequency of the
次に、本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１の動作について説明する。
ここでは、図１２に示すモードＭＤ１１〜モードＭＤ１４のそれぞれの状態におけるデュアルアクティブブリッジ回路１の動作を説明する。
なお、フルブリッジ回路１１は、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）によりスイッチングしているものとする。
また、リアクトルＬが備える第１の端子から第２の端子に向かってリアクトルＬ内を流れる電流をＩＬとする。また、２次側巻線ｗ２が備える第２の端子から第１の端子に２次側巻線ｗ２を流れる電流をＩＳとする。
また、ＭＯＳトランジスタＭ１３のソースに対するＭＯＳトランジスタＭ１１のソースの電圧をＶＰとする。また、ＭＯＳトランジスタＭ２３のソースに対するＭＯＳトランジスタＭ２１のソースの電圧をＶＳとする。
Next, the operation of the dual
Here, the operation of dual
The
In addition, the current flowing through the reactor L from the first terminal provided in the reactor L toward the second terminal is defined as IL. Further, IS is a current flowing through the secondary winding w2 from the second terminal provided in the secondary winding w2 to the first terminal.
The voltage of the source of the MOS transistor M11 with respect to the source of the MOS transistor M13 is VP. The voltage of the source of the MOS transistor M21 with respect to the source of the MOS transistor M23 is VS.
フルブリッジ回路１１及びスイッチ回路３１のそれぞれが備えるＭＯＳトランジスタのゲートは、モードＭＤ１１〜モードＭＤ１４のそれぞれの状態において、図１２に示すような制御信号が制御回路（図示せず）から入力されている。これにより、フルブリッジ回路１１及びスイッチ回路３１のそれぞれのスイッチングが制御されている。
The gates of the MOS transistors included in each of the
補助回路Ａ１は、スイッチ回路３１のＭＯＳトランジスタＭｒ１とＭＯＳトランジスタＭｒ２が共にオフ状態である場合、機能しない。
補助回路Ａ１は、スイッチ回路３１のＭＯＳトランジスタＭｒ１及びＭＯＳトランジスタＭｒ２の何れか一方が制御回路からの制御信号によりオン状態である場合、フルブリッジ回路１１に設けられたキャパシタに補助リアクトルＬｒから電流を供給し、フルブリッジ回路１１のソフトスイッチングを可能にする。
The auxiliary circuit A1 does not function when both the MOS transistor Mr1 and the MOS transistor Mr2 of the
When one of the MOS transistor Mr1 and the MOS transistor Mr2 of the
なお、スイッチング素子Ｍｇ１、及び、ダイオードＤｇ１をまとめてスイッチＳＷｇ１と呼ぶ。また、スイッチング素子Ｍｇ２、及び、ダイオードＤｇ２をまとめてスイッチＳＷｇ２と呼ぶ。 The switching element Mg1 and the diode Dg1 are collectively referred to as a switch SWg1. The switching element Mg2 and the diode Dg2 are collectively referred to as a switch SWg2.
第二の実施形態による補助回路Ａ１は、スイッチＳＷｒ１、ＳＷｒ２の浮遊容量の充電時に生じる電流が補助リアクトルＬｒに流れるのを防ぐスイッチＳＷｇ１、ＳＷｇ２を備える。補助リアクトルＬｒへ電流が流れようとしたときにスイッチＳＷｇ１またはスイッチＳＷｇ２を適切にオン状態にすることで、スイッチＳＷｒ１、ＳＷｒ２の浮遊容量の充電電流は、スイッチＳＷｇ１またはスイッチＳＷｇ２を流れるため、補助リアクトルＬｒにおける導通損を低減することができる。具体的には、電流ＩＬがＩＬ＜０であり電圧ＶＰが−Ｅ１からＥ１に遷移する場合、または、電流ＩＬがＩＬ＜０であり電圧ＶＰがゼロからＥ１に遷移する場合には、スイッチＳＷｇ１をオン状態にする。また、電流ＩＬがＩＬ＞０であり電圧ＶＰがＥ１から−Ｅ１に遷移する場合、または、電流ＩＬがＩＬ＞０であり電圧ＶＰがゼロから−Ｅ１に遷移する場合には、スイッチＳＷｇ２をオン状態にする。
ここでは、電流ＩＬがＩＬ＞０であり電圧ＶＰがゼロから−Ｅ１に遷移する場合の補助回路Ａ１の動作について説明する。
The auxiliary circuit A1 according to the second embodiment includes switches SWg1 and SWg2 that prevent current generated when the stray capacitances of the switches SWr1 and SWr2 are charged from flowing to the auxiliary reactor Lr. When the switch SWg1 or the switch SWg2 is appropriately turned on when a current is about to flow to the auxiliary reactor Lr, the stray capacitance charging current of the switches SWr1 and SWr2 flows through the switch SWg1 or the switch SWg2. The conduction loss at Lr can be reduced. Specifically, when the current IL is IL <0 and the voltage VP transits from −E1 to E1, or when the current IL is IL <0 and the voltage VP transits from zero to E1, the switch SWg1 Turn on the. When the current IL is IL> 0 and the voltage VP transits from E1 to −E1, or when the current IL is IL> 0 and the voltage VP transits from zero to −E1, the switch SWg2 is turned on. Put it in a state.
Here, the operation of the auxiliary circuit A1 when the current IL is IL> 0 and the voltage VP transits from zero to −E1 will be described.
Ｂ１．モードＭＤ１１
図１３に示すデュアルアクティブブリッジ回路１は、図１２で示したモードＭＤ１１の状態に対応する回路を示している。なお、図１３に示すデュアルアクティブブリッジ回路１では、２次側回路２０を省略している。図１３に示すデュアルアクティブブリッジ回路１には、１次側回路１０における主な電流が示されている。
モードＭＤ１１は、ＭＯＳトランジスタＭ１１、Ｍ１３、Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍ１４のそれぞれがオンの状態を示すモードである。モードＭＤ１１は、補助回路Ａ１が動作する前の状態を示すモードである。
B1. Mode MD11
A dual
The mode MD11 is a mode in which each of the MOS transistors M11, M13, Mr1, Mr2, Mg1, Mg2 is turned off and the MOS transistors M12, M14 are turned on. Mode MD11 is a mode indicating a state before the auxiliary circuit A1 operates.
ＭＯＳトランジスタＭｒ１がオフであるため、スイッチＳＷｒ１を流れる電流Ｉｒ１はゼロである。また、ＭＯＳトランジスタＭｒ２がオフであるため、スイッチＳＷｒ２を流れる電流Ｉｒ２はゼロである。電流Ｉｒ１、Ｉｒ２のそれぞれがゼロである場合、ダイオードＤｇ１に流れる電流ＩＤｇ１はゼロであるため、ダイオードＤｇ１に印加される電圧はゼロである。また、電流Ｉｒ１、Ｉｒ２のそれぞれがゼロである場合、ダイオードＤｇ２に流れる電流ＩＤｇ２はゼロであるため、ダイオードＤｇ２に印加される電圧はゼロである。その結果、補助リアクトルＬｒに流れる電流ＩＬｒはゼロとなる。
また、電流ＩＬ＞０であるため、モードＭＤ１１では、電流ＩＬ（＞０）がスイッチＳＷ１２、リアクトルＬ、１次側巻線ｗ１、スイッチＳＷ１４の順に流れる。なお、図１３における電流ＩＰは、スイッチＳＷ１１及びスイッチＳＷ１２からリアクトルＬ及びスイッチＳＷｒ１に流れる電流を示しており、モードＭＤ１１では、電流ＩＰはＩＬである。
Since the MOS transistor Mr1 is off, the current Ir1 flowing through the switch SWr1 is zero. Since the MOS transistor Mr2 is off, the current Ir2 flowing through the switch SWr2 is zero. When each of the currents Ir1 and Ir2 is zero, since the current IDg1 flowing through the diode Dg1 is zero, the voltage applied to the diode Dg1 is zero. Further, when each of the currents Ir1 and Ir2 is zero, the current IDg2 flowing through the diode Dg2 is zero, and thus the voltage applied to the diode Dg2 is zero. As a result, the current ILr flowing through the auxiliary reactor Lr becomes zero.
Further, since the current IL> 0, in the mode MD11, the current IL (> 0) flows through the switch SW12, the reactor L, the primary winding w1, and the switch SW14 in this order. Note that the current IP in FIG. 13 indicates the current flowing from the switch SW11 and the switch SW12 to the reactor L and the switch SWr1, and in the mode MD11, the current IP is IL.
Ｂ２．モードＭＤ１２
図１４に示すデュアルアクティブブリッジ回路１は、図１２で示したモードＭＤ１２の状態に対応する回路を示している。
モードＭＤ１２は、ＭＯＳトランジスタＭ１１、Ｍ１３、Ｍｒ１、Ｍｒ２、Ｍｇ１のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍ１４、Ｍｇ２のそれぞれがオンの状態を示すモードである。
B2. Mode MD12
A dual
The mode MD12 is a mode in which each of the MOS transistors M11, M13, Mr1, Mr2, and Mg1 is turned off and each of the MOS transistors M12, M14, and Mg2 is turned on.
モードＭＤ１２では、電圧ＶＰはゼロであり、かつ、補助回路Ａ１には電流が流れていないときに、ＭＯＳトランジスタＭｇ２をオン状態にする。デュアルアクティブブリッジ回路１がモードＭＤ１１からモードＭＤ１２に切り替わるとき、スイッチＳＷｇ２は、電流を流しておらず、ＺＣＳ動作を行う。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ１のソースの電圧はゼロである。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ２のソースの電圧はゼロである。したがって、補助回路Ａ１において、スイッチＳＷｇ２がオン状態になっても損失は生じない。
In mode MD12, when the voltage VP is zero and no current flows through the auxiliary circuit A1, the MOS transistor Mg2 is turned on. When the dual
Ｂ３．モードＭＤ１３
図１５に示すデュアルアクティブブリッジ回路１は、図１２で示したモードＭＤ１３の状態に対応する回路を示している。
モードＭＤ１３は、ＭＯＳトランジスタＭ１１、Ｍ１３、Ｍ１４、Ｍｒ１、Ｍｒ２、Ｍｇ１のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍｇ２のそれぞれがオンの状態を示すモードである。
B3. Mode MD13
The dual
The mode MD13 is a mode in which the MOS transistors M11, M13, M14, Mr1, Mr2, and Mg1 are turned off and the MOS transistors M12 and Mg2 are turned on.
デュアルアクティブブリッジ回路１がモードＭＤ１２からモードＭＤ１３に切り替わると、ＭＯＳトランジスタＭ１４がオン状態からオフ状態になり、ＭＯＳトランジスタＭ１４には電流が流れなくなる。
ＭＯＳトランジスタＭ１２を流れる電流は、リアクトルＬに流れ込む。電流ＩＬは、キャパシタＣ１４を充電し、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧はＥ１まで上昇する。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧の上昇に伴って、キャパシタＣ１３は放電し、キャパシタＣ１３に印加される電圧はＥ１からゼロに変化する。
また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧がＥ１まで上昇するとき、電圧ＶＰはゼロから−Ｅ１に変化する。また、電流ＩＬは、キャパシタＣｒ２を充電し、キャパシタＣｒ２に印加される電圧はゼロからＥ１に変化する。キャパシタＣｒ２を充電した電流Ｉｒ２は、ＭＯＳトランジスタＭｇ２を流れる。
したがって、スイッチＳＷ１４がターンオフする時に、ダイオードＤｒ２の浮遊容量であるキャパシタＣｒ２を充電する電流は、ＭＯＳトランジスタＭｇ２に流れ、補助リアクトルＬｒには流れない。そのため、デュアルアクティブブリッジ回路１において、スイッチＳＷ１４がターンオフする時のＺＶＳにより、損失は低減する。
When the dual
The current flowing through the MOS transistor M12 flows into the reactor L. The current IL charges the capacitor C14, and the voltage of the source of the MOS transistor M13 with respect to the reference potential of the
When the voltage of the source of the MOS transistor M13 with respect to the reference potential of the
Therefore, when the switch SW14 is turned off, the current for charging the capacitor Cr2, which is the stray capacitance of the diode Dr2, flows through the MOS transistor Mg2, but does not flow through the auxiliary reactor Lr. Therefore, in the dual
Ｂ４．モードＭＤ１４
図１６に示すデュアルアクティブブリッジ回路１は、図１２で示したモードＭＤ１４の状態に対応する回路を示している。
モードＭＤ１４は、ＭＯＳトランジスタＭ１１、Ｍ１４、Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍ１３のそれぞれがオンの状態を示すモードである。
B4. Mode MD14
The dual
The mode MD14 is a mode in which the MOS transistors M11, M14, Mr1, Mr2, Mg1, and Mg2 are turned off and the MOS transistors M12 and M13 are turned on.
キャパシタＣ１３に印加される電圧がゼロになるとドＭＤ１４に切り替わると、ＭＯＳトランジスタＭ１３をオフ状態からオン状態にする。
ＭＯＳトランジスタＭ１２を流れる電流は、リアクトルＬに流れ込む。電流ＩＬは、ＭＯＳトランジスタＭ１３を流れる。
したがって、スイッチＳＷ１３がターンオンする時に、ＭＯＳトランジスタＭ１３に印加される電圧はゼロである。そのため、デュアルアクティブブリッジ回路１において、スイッチＳＷ１３がターンオンする時のＺＶＳにより、損失は低減する。
When the voltage applied to the capacitor C13 becomes zero, the MOS transistor M13 is switched from the off state to the on state when switching to the de MD14.
The current flowing through the MOS transistor M12 flows into the reactor L. The current IL flows through the MOS transistor M13.
Therefore, when the switch SW13 is turned on, the voltage applied to the MOS transistor M13 is zero. Therefore, in the dual
以上、本発明の第二の実施形態によるデュアルアクティブブリッジ回路１の処理について説明した。上述のデュアルアクティブブリッジ回路１において、フルブリッジ回路１１（第１のフルブリッジ回路）は、トランスＴの１次側に備えられ、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）に基づいてスイッチング動作を行う。フルブリッジ回路１１の４つのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４（スイッチング素子）のそれぞれに並列に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）と、当該キャパシタと共振回路を構成する補助リアクトルＬｒと、ＭＯＳトランジスタＭｒ１、Ｍｒ２、ダイオードＤｇ１、Ｄｇ２（第１の補助スイッチ回路）とを有し、フルブリッジ回路１１の２つの出力端子とフルブリッジ回路１１の基準電位とに接続される。トランスＴの１次側のフルブリッジ回路１１に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４と補助リアクトルＬｒとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４のそれぞれに供給する。
こうすることで、デュアルアクティブブリッジ回路１は、エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができる。
The processing of the dual
By doing so, the dual
なお、本発明の実施形態によるデュアルアクティブブリッジ回路１では、周期Ｔにおいて、図１７に示すようなタイミングのＰＷＭ信号により各スイッチング素子がスイッチングしている。
In the dual
本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１と、従来のデュアルアクティブブリッジ回路のそれぞれにおけるシミュレーション結果は、図１８に示すような波形である。
補助回路を備えない従来のデュアルアクティブブリッジ回路における電圧ＶＰでは、図１８（ｂ）の破線の丸印で示されるように、瞬間的に発生する過電圧が見られる。それに対して、本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１における電圧ＶＰでは、図１８（ａ）に示すように、従来のデュアルアクティブブリッジ回路における電圧ＶＰのような瞬間的に発生する過電圧は見られない。
これは、本実施形態による補助回路Ａ１における電流ＩＬｒが、スイッチング素子に並列に接続されるスナバキャパシタを充電し、スナバキャパシタの急激な充放電を防止しているためである。
なお、従来のデュアルアクティブブリッジ回路におけるリアクトルＬに流れる電流ＩＬと、本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１におけるリアクトルＬに流れる電流ＩＬは、ほぼ同一である。また、従来のデュアルアクティブブリッジ回路における電圧ＶＳと本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１における電圧ＶＳは、ほぼ同一である。
The simulation results in the dual
In the voltage VP in the conventional dual active bridge circuit that does not include the auxiliary circuit, as shown by the dotted circle in FIG. On the other hand, the voltage VP in the dual
This is because the current ILr in the auxiliary circuit A1 according to the present embodiment charges the snubber capacitor connected in parallel to the switching element, and prevents a rapid charging / discharging of the snubber capacitor.
The current IL flowing through the reactor L in the conventional dual active bridge circuit and the current IL flowing through the reactor L in the dual
＜第三の実施形態＞
本発明の第三の実施形態について説明する。
本発明の第三の実施形態による補助回路を備えるデュアルアクティブブリッジ回路の構成について説明する。
本実施形態によるデュアルアクティブブリッジ回路１は、図１９に示すように、１次側回路１０が補助回路Ａ１を備え、２次側回路２０が補助回路Ａ２（第２の補助回路）を備える。
なお、補助回路Ａ２は、例えば、図２で示した第一の実施形態による補助回路Ａ１、図１１で示した第二の実施形態による補助回路Ａ１などと同様の構成である。
<Third embodiment>
A third embodiment of the present invention will be described.
A configuration of a dual active bridge circuit including an auxiliary circuit according to a third embodiment of the present invention will be described.
In the dual
The auxiliary circuit A2 has the same configuration as the auxiliary circuit A1 according to the first embodiment shown in FIG. 2, the auxiliary circuit A1 according to the second embodiment shown in FIG.
以上、本発明の第三の実施形態によるデュアルアクティブブリッジ回路１の処理について説明した。上述のデュアルアクティブブリッジ回路１の１次側回路１０において、フルブリッジ回路１１（第１のフルブリッジ回路）は、トランスＴの１次側に備えられ、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）に基づいてスイッチング動作を行う。フルブリッジ回路１１の４つのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４（スイッチング素子）のそれぞれに並列に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）と、当該キャパシタと共振回路を構成する補助リアクトルＬｒと、ＭＯＳトランジスタＭｒ１、Ｍｒ２、ダイオードＤｇ１、Ｄｇ２（第１の補助スイッチ回路）とを有し、フルブリッジ回路１１の２つの出力端子とフルブリッジ回路１１の基準電位とに接続される。キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４と補助リアクトルＬｒとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４のそれぞれに供給する。また、上述のデュアルアクティブブリッジ回路１の２次側回路２０において、フルブリッジ回路２１（第３のフルブリッジ回路）は、トランスＴの２次側に備えられ、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）に基づいてスイッチング動作を行う。フルブリッジ回路２１の４つのＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２４（スイッチング素子）のそれぞれに並列に設けられたキャパシタ（キャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、キャパシタＣ２４）と、当該キャパシタと共振回路を構成する補助リアクトルと、２つのＭＯＳトランジスタ、２つのダイオード（第２の補助スイッチ回路）とを有し、フルブリッジ回路２１の２つの出力端子とフルブリッジ回路２１の基準電位とに接続される。キャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、キャパシタＣ２４と補助リアクトルとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、キャパシタＣ２４のそれぞれに供給する。
こうすることで、デュアルアクティブブリッジ回路１は、エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を双方向に行い、電圧変換後のピーク電圧を抑制することができる。
The processing of the dual
By doing so, the dual
なお、本発明の実施形態について説明したが、上述のデュアルアクティブブリッジ回路１は内部に、コンピュータシステムを有している。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
In addition, although embodiment of this invention was described, the above-mentioned dual
また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。 The program may be for realizing a part of the functions described above. Furthermore, what can implement | achieve the function mentioned above in combination with the program already recorded on the computer system, what is called a difference file (difference program) may be sufficient.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. Various omissions, replacements, and changes can be made without departing from the scope of the invention.
１・・・デュアルアクティブブリッジ回路
１０・・・１次側回路
１１、２１・・・フルブリッジ回路
２０・・・２次側回路
３１・・・スイッチ回路（第１の補助スイッチ回路）
Ａ１・・・第１の補助回路
Ａ２・・・第２の補助回路
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４・・・キャパシタ
Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄｒ１、Ｄｒ２、Ｄｇ１、Ｄｇ２・・・ダイオード
Ｅ１、Ｅ２・・・電圧源
Ｌ・・・リアクトル
ｗ１・・・１次側巻線
ｗ２・・・２次側巻線
Ｌｒ・・・補助リアクトル
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍｒ１、Ｍｒ２、Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２・・・スイッチング素子
ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷｒ１、ＳＷｒ２・・・スイッチ
Ｔ・・・トランス
DESCRIPTION OF
A1 ... first auxiliary circuit A2 ... second auxiliary circuit C1, C2, C11, C12, C13, C14, C21, C22, C23, C24 ... capacitors D11, D12, D13, D14, D21 , D22, D23, D24, Dr1, Dr2, Dg1, Dg2 ... Diodes E1, E2 ... Voltage source L ... Reactor w1 ... Primary side winding w2 ... Secondary side winding Lr ... Auxiliary reactors M11, M12, M13, M14, M21, M22, M23, M24, Mr1, Mr2, Mr1, Mr2, Mg1, Mg2 ... Switching elements SW11, SW12, SW13, SW14, SW21, SW22, SW23 , SW24, SWr1, SWr2 ... switch T ... transformer
Claims (4)
前記１次側回路に備えられ、ＰＷＭ信号に基づいてスイッチング動作を行う４つのスイッチング素子を有する第１のフルブリッジ回路と、
前記第１のフルブリッジ回路の前記４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する補助リアクトルと、第１の補助スイッチ回路を有し、前記第１のフルブリッジ回路の２つの出力端子と前記第１のフルブリッジ回路の基準電位とに接続された第１の補助回路と、
を備え、
前記第１の補助スイッチ回路は、
前記基準電位に接続される２つのスイッチング素子と、前記第１のフルブリッジ回路の２つの出力端子のうちの一方に接続されるスイッチング素子と、前記第１のフルブリッジ回路の２つの出力端子のうちの他方に接続されるスイッチング素子とを有する第２のフルブリッジ回路であり、
前記第１の補助回路は、
前記第２のフルブリッジ回路の２つの出力端子間に設けられた補助リアクトル、
を備えるデュアルアクティブブリッジ回路。 A dual active bridge circuit comprising a primary circuit connected to the primary side of the transformer and a secondary circuit connected to the secondary side of the transformer,
A first full-bridge circuit having four switching elements provided in the primary side circuit and performing a switching operation based on a PWM signal;
A capacitor provided in parallel with each of the four switching elements of the first full-bridge circuit; an auxiliary reactor that forms a resonance circuit with the capacitor; and a first auxiliary switch circuit. A first auxiliary circuit connected to two output terminals of a full bridge circuit and a reference potential of the first full bridge circuit;
Equipped with a,
The first auxiliary switch circuit includes:
Two switching elements connected to the reference potential, a switching element connected to one of the two output terminals of the first full-bridge circuit, and two output terminals of the first full-bridge circuit. A second full-bridge circuit having a switching element connected to the other of the two,
The first auxiliary circuit includes:
An auxiliary reactor provided between two output terminals of the second full-bridge circuit;
Dual-active bridge circuit Ru equipped with.
前記補助リアクトルの２端子のうちの一方は、前記２つのダイオードのうちの１つのカソードに接続され、前記補助リアクトルの２端子のうちの他方は、前記２つのダイオードのうちの別の１つのカソードに接続される、
請求項１に記載のデュアルアクティブブリッジ回路。 The first auxiliary switch circuit has two diodes having anodes connected to the reference potential instead of the two switching elements connected to the reference potential in the second full-bridge circuit,
One of the two terminals of the auxiliary reactor is connected to the cathode of one of the two diodes, and the other of the two terminals of the auxiliary reactor is the other one of the two diodes. Connected to the
The dual active bridge circuit according to claim 1 .
当該ボディダイオードのアノードは前記基準電位に接続され、前記補助リアクトルの２端子のうちの一方は、前記ボディダイオード付きの２つのスイッチング素子のうちの１つの前記ボディダイオードのカソードに接続され、前記補助リアクトルの２端子のうちの他方は、前記ボディダイオード付きの２つのスイッチング素子のうちの別の１つの前記ボディダイオードのカソードに接続される、
請求項１に記載のデュアルアクティブブリッジ回路。 The first auxiliary switch circuit has two switching elements with body diodes connected to the reference potential in the second full bridge circuit,
The anode of the body diode is connected to the reference potential, and one of the two terminals of the auxiliary reactor is connected to the cathode of one of the two switching elements with the body diode, and the auxiliary diode The other of the two terminals of the reactor is connected to the cathode of another one of the two switching elements with the body diode.
The dual active bridge circuit according to claim 1 .
前記第３のフルブリッジ回路の前記４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する第２の補助リアクトルと、第２の補助スイッチ回路を有し、前記第３のフルブリッジ回路の基準電位とに接続された第２の補助回路と、
を備える請求項１から請求項３の何れか一項に記載のデュアルアクティブブリッジ回路。 A third full-bridge circuit having four switching elements provided in the secondary side circuit and performing a switching operation based on a PWM signal;
A capacitor provided in parallel with each of the four switching elements of the third full-bridge circuit, a second auxiliary reactor constituting a resonance circuit with the capacitor, and a second auxiliary switch circuit, A second auxiliary circuit connected to the reference potential of the third full bridge circuit;
The dual active bridge circuit according to any one of claims 1 to 3 , further comprising:
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