JP6599813B2 - 半導体集積回路及び半導体集積回路の設計方法 - Google Patents
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Description
図1(A)はシールド配線技術の一例を示す図である。
クロストーク抑制技術の一例として、この図1(A)に示すように、バス信号線1000に隣接して、VDD又はVSSの電位レベルとされる電源線1100を配置するものがある。このようにバス信号線1000に隣接して電源線1100を配置することで、電源線1100を介して配置されるバス信号線1000間のカップリング容量を低減し、それらのクロストークを抑制する。
クロストーク抑制技術の別例として、この図1(B)に示すように、バス信号線1000間に、配線を配置しない未配線トラック1200を設けるものがある。このようにバス信号線1000間に未配線トラック1200を設けて間隔をあけることで、隣接するバス信号線1000間のカップリング容量を低減し、それらのクロストークを抑制する。
クロストーク抑制技術の更に別例として、この図1(C)に示すように、バス信号線1000に1つ又は複数のバッファ1300を挿入するものがある。このようにバス信号線1000にバッファ1300を挿入して配線長を短縮することで、隣接するバス信号線1000間のクロストークを抑制する。
図2に示す半導体集積回路2000は、複数(一例として4つ)の回路モジュール2100を含む。例えば、半導体集積回路2000の設計において、回路モジュール2100は、階層レイアウトブロック(Hierarchy Layout Block;HLB)としてレイアウトされる。半導体集積回路2000には、システムモード時に、異なる回路モジュール2100間で信号伝送を行うため、例えば便宜上図2に実線で図示するような、バス信号線2200が配置される。尚、図2に実線で図示する各バス信号線2200は、多数のバス信号線の集合でもよい。
図3は第1の実施の形態に係る半導体集積回路の一例を示す図である。
図3に示す半導体集積回路1は、回路モジュール10、モード切り替え装置20、バス信号線30、テスト系信号線40、及び回路モジュール50を含む。
回路モジュール10は、モード切り替え装置20を介してバス信号線30と接続されるバス信号端子11(出力端子)、及びモード切り替え装置20を介してテスト系信号線40と接続されるテスト系信号端子12(出力端子)を含む。バス信号端子11とテスト系信号端子12とは、隣接して配置される。
ANDゲート21は、回路モジュール10のバス信号端子11からバス信号線30aに出力されたバス信号BUSと、マスク信号maskがインバータ23で反転された信号とを入力とし、それらの論理積をバス信号線30に出力する。ANDゲート21の出力が、バス信号線30を介して回路モジュール50のバス信号端子51に入力される。
半導体集積回路1の動作モードをシステムモードとする場合には、例えばモード切り替え装置20に入力されるマスク信号maskがLow(L)レベルとされる(図4(A)上図)。例えば、マスク信号maskには、システムモードでLレベル、スキャンモードでHレベルとされるスキャンモード信号又はテストモード信号が用いられる。
半導体集積回路1の動作モードをスキャンモードとする場合には、例えばモード切り替え装置20に入力されるマスク信号maskがHレベルとされる(図4(B)上図)。例えば、マスク信号maskには、システムモードでLレベル、スキャンモードでHレベルとされるスキャンモード信号又はテストモード信号が用いられる。
例えば、図3のANDゲート21の入力にインバータ23を設けず、図3のANDゲート22の入力にインバータを設けてもよい。この場合、半導体集積回路1は、マスク信号maskをHレベルとすることで、システムモードとなり、テスト系信号線40がLレベルに論理固定される。マスク信号maskをLレベルとすることで、スキャンモードとなり、バス信号線30がLレベルに論理固定される。
図5は第1の実施の形態に係る半導体集積回路の別例を示す図である。
図6は第2の実施の形態に係る半導体集積回路の一例を示す図である。
図6に示す半導体集積回路1bは、バス信号線30の、テスト系信号線40とは反対の側に、電源線60が隣接して配置され、テスト系信号線40の、バス信号線30とは反対の側に、電源線70が隣接して配置された構成を有する。半導体集積回路1bは、このような点で、上記半導体集積回路1と相違する。
半導体集積回路1bにおいて、バス信号線30及びテスト系信号線40は、必ずしも一直線状であることを要せず、また、並設されるものであれば、半導体集積回路1bの多層配線内の1層に限らず、複数層に跨って配置されてもよい。
図7は第3の実施の形態に係る半導体集積回路の一例を示す図である。
図7に示す半導体集積回路1cは、バス信号線30の、テスト系信号線40とは反対の側に、テスト系信号線80が隣接して配置され、テスト系信号線40の、バス信号線30とは反対の側に、バス信号線90が隣接して配置された構成を有する。
半導体集積回路1cのバス信号線30及びバス信号線90並びにテスト系信号線40及びテスト系信号線80は、必ずしも一直線状であることを要せず、また、並設されるものであれば、半導体集積回路1cの多層配線内の1層又は複数層に配置されてもよい。
ここでは、半導体集積回路の設計方法の一例を、第4の実施の形態として説明する。尚、以下で説明する半導体集積回路の設計で行われる各種処理は、後述(図27)のようなコンピュータを用いて実現することができる。
半導体集積回路の設計では、まず、スキャン挿入済みネットリスト100、スキャンチェーン情報110、レイアウトライブラリ120、タイミング制約130等の情報が用いられ、回路モジュール群が配置される(ステップS1;図8)。例えば、回路モジュールとしてHLBが配置される。
テスト系ネットの抽出処理では、まず、回路モジュール間のテスト系ネットが抽出され(ステップS30;図11)、抽出されたテスト系ネット数と、先に抽出されたバスネット数とが比較される(ステップS31;図11)。
テスト系ネット数がバスネット数を下回る場合で、テスト系信号線の最適化を実施しない場合には(ステップS33;図11)、他の回路モジュール間で利用されていないテスト系ネットがあるか否かが判定される(ステップS34;図11)。他の回路モジュール間で利用されていないテスト系ネットがある場合には、テスト系ネットが再抽出され(ステップS35;図11)、テスト系ネット及びバスネットに配線が割り当てられる(ステップS32;図11)。他の回路モジュール間で利用されていないテスト系ネットがなければ、そのままテスト系ネット及びバスネットに配線が割り当てられる(ステップS32;図11)。
ここで、端子位置の決定処理の一例を図12に示す。
ここで、モード切り替え装置の一例を図13に、モード切り替え装置の配置例を図14に、それぞれ示す。
また、上記ステップS2の処理において、バスネットがない回路モジュールについては、ステップS8以降の処理が行われる(図8)。この場合、当該回路モジュールについては、ステップS13の処理でバスネットがないと判定され、ステップS18以降の処理が行われる(図9)。
上記のような方法により、例えば図19に示すような平面レイアウトを有する半導体集積回路800が得られる。半導体集積回路800は、パワーメッシュ600と、出力側の回路モジュール300と、その近傍に配置され接続されたモード切り替え装置200と、これらにバス信号線400及びテスト系信号線500を介して接続された入力側の回路モジュール700とを含む。尚、便宜上、バス信号線400を実線で、テスト系信号線500を点線で、それぞれ図示している。
更に、この半導体集積回路800によれば、配線リソースの増大を抑え、配線性を高めることが可能になる。
図20に示す半導体集積回路800Aは、第4の実施の形態で述べたような手法を用いずにクロストークの抑制を図ったものの一例である。
図21に示す半導体集積回路800Bは、各バス信号線400にバッファ810を挿入し、クロストークの抑制を図ったものの一例である。このようにバッファ810を挿入することで、各バス信号線400を挟むシールド配線600Aの本数を削減することが可能になる。尚、便宜上、バス信号線400を実線で、テスト系信号線500を点線で、それぞれ図示している。
図22に示す半導体集積回路800aは、バス信号線400にバッファ810を挿入している点で、上記図19に示す半導体集積回路800と相違する。
図23は第5の実施の形態に係る半導体集積回路の一例を示す図である。図23には、第5の実施の形態に係る半導体集積回路の一例の要部平面レイアウト図を示している。
次に、第6の実施の形態について説明する。
バス信号線400とテスト系信号線500との隣接配置は、必ずしも一対の回路モジュール300,700間のバス信号線400とテスト系信号線500とで実現されることを要しない。
上記のようなモード切り替え装置200の論理回路は、パワーメッシュ600、バス信号線400及びテスト系信号線500の配置後に変更されてもよい。
上記第4の実施の形態で述べたような手法を用いて得られる半導体集積回路が、例えば図25(A)のような配置のVDD線610、バス信号線400、テスト系信号線500、VSS線620を含むものとする。バス信号線400は、モード切り替え装置200のANDゲート210の出力端子に接続され、テスト系信号線500は、モード切り替え装置200のANDゲート220の出力端子に接続される。
例えば、上記第4の実施の形態で述べた設計方法(図8及び図9)におけるステップS17の処理(図9)後に、図26のような処理を追加する。
このような処理によって、モード切り替え装置200の論理回路が変更される。尚、このような処理は、図9のステップS17の処理後に限らず、例えばステップS17の処理前やステップS18の処理後等に行われてもよい。
図27はコンピュータのハードウェアの一例を示す図である。
コンピュータ900は、プロセッサ901によって装置全体が制御される。プロセッサ901には、バス909を介してRAM(Random Access Memory)902と複数の周辺機器が接続される。プロセッサ901は、マルチプロセッサでもよい。プロセッサ901は、CPU(Central Processing Unit)、MPU(Micro Processing Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、PLD(Programmable Logic Device)等である。プロセッサ901は、CPU、MPU、DSP、ASIC、PLDのうち2種以上を組み合わせたものでもよい。
10,50,300,700,700c,2100 回路モジュール
11,14,51,54,310,710 バス信号端子
12,13,52,53,320,720 テスト系信号端子
20,200,200c モード切り替え装置
21,22,24,25,210,220,220c ANDゲート
23,26,230,240 インバータ
30,30a,90,90a,400,400a,401,402,403,1000,2200 バス信号線
40,40a,80,80a,500,500a,503,2300 テスト系信号線
60,70,600a,1100 電源線
100 スキャン挿入済みネットリスト
110 スキャンチェーン情報
120 レイアウトライブラリ
130 タイミング制約
450,550,630,640 コンタクト部
600 パワーメッシュ
600A,650 シールド配線
610 VDD線
620 VSS線
810,1300 バッファ
900 コンピュータ
901 プロセッサ
902 RAM
903 HDD
904 グラフィック処理装置
905 入力インタフェース
906 光学ドライブ装置
907 機器接続インタフェース
908 ネットワークインタフェース
909 バス
910 ネットワーク
911 モニタ
912 キーボード
913 マウス
914 光ディスク
915 メモリ装置
916 メモリリーダライタ
917 メモリカード
1200 未配線トラック
Claims (13)
- 第1バス信号線と、
前記第1バス信号線に隣接して配置された第1テスト系信号線と
を含み、
前記第1バス信号線を用いる動作モードであるシステムモードと、
前記第1テスト系信号線を用いる動作モードであるスキャンモードと
を有し、
前記システムモード時に前記第1テスト系信号線の論理を固定し、
前記スキャンモード時に前記第1バス信号線の論理を固定することを特徴とする半導体集積回路。 - 第1入力信号に基づき、前記システムモード時に前記第1テスト系信号線の論理を固定し、前記スキャンモード時に前記第1バス信号線の論理を固定するモード切り替え装置を備えることを特徴とする請求項1に記載の半導体集積回路。
- 前記第1バス信号線の、前記第1テスト系信号線とは反対の側に隣接して配置された第1電源線を更に含むことを特徴とする請求項1又は2に記載の半導体集積回路。
- 前記第1テスト系信号線の、前記第1バス信号線とは反対の側に隣接して配置された第2電源線を更に含むことを特徴とする請求項1乃至3のいずれかに記載の半導体集積回路。
- 前記第1バス信号線の、前記第1テスト系信号線とは反対の側に隣接して配置された第2テスト系信号線を更に含み、
前記スキャンモードは、前記第1テスト系信号線及び前記第2テスト系信号線を用いる動作モードであり、
前記システムモード時に前記第1テスト系信号線及び前記第2テスト系信号線の論理を固定することを特徴とする請求項1に記載の半導体集積回路。 - 第1入力信号に基づき、前記システムモード時に前記第1テスト系信号線及び前記第2テスト系信号線の論理を固定し、前記スキャンモード時に前記第1バス信号線の論理を固定するモード切り替え装置を備えることを特徴とする請求項5に記載の半導体集積回路。
- 前記第1テスト系信号線の、前記第1バス信号線とは反対の側に隣接して配置された第2バス信号線を更に含み、
前記システムモードは、前記第1バス信号線及び前記第2バス信号線を用いる動作モードであり、
前記スキャンモード時に前記第1バス信号線及び前記第2バス信号線の論理を固定することを特徴とする請求項1に記載の半導体集積回路。 - 第1入力信号に基づき、前記システムモード時に前記第1テスト系信号線の論理を固定し、前記スキャンモード時に前記第1バス信号線及び前記第2バス信号線の論理を固定するモード切り替え装置を備えることを特徴とする請求項7に記載の半導体集積回路。
- 回路モジュールを配置する工程と、
前記回路モジュールに接続されるモード切り替え装置を配置する工程と、
前記モード切り替え装置に接続される第1バス信号線、及び前記モード切り替え装置に接続され前記第1バス信号線に隣接する第1テスト系信号線を配置する工程と
を含み、
前記モード切り替え装置は、第1入力信号に基づき、前記第1バス信号線を用いる動作モードであるシステムモード時に前記第1テスト系信号線の論理を固定し、前記第1テスト系信号線を用いる動作モードであるスキャンモード時に前記第1バス信号線の論理を固定することを特徴とする半導体集積回路の設計方法。 - 前記モード切り替え装置を配置する工程は、前記回路モジュールの近傍又は内部に前記モード切り替え装置を配置する工程を含むことを特徴とする請求項9に記載の半導体集積回路の設計方法。
- 第1電源線、及び前記第1電源線に並設される第2電源線を配置する工程を更に含み、
前記第1電源線と前記第2電源線との間に、前記第1バス信号線及び前記第1テスト系信号線を配置することを特徴とする請求項9又は10に記載の半導体集積回路の設計方法。 - 前記モード切り替え装置に接続され、前記第1バス信号線の、前記第1テスト系信号線とは反対の側に隣接する第2テスト系信号線を配置する工程を更に含み、
前記モード切り替え装置は、前記第1入力信号に基づき、前記システムモード時に前記第1テスト系信号線及び前記第2テスト系信号線の論理を固定することを特徴とする請求項9又は10に記載の半導体集積回路の設計方法。 - 前記モード切り替え装置に接続され、前記第1テスト系信号線の、前記第1バス信号線とは反対の側に隣接する第2バス信号線を配置する工程を更に含み、
前記モード切り替え装置は、前記第1入力信号に基づき、前記スキャンモード時に前記第1バス信号線及び前記第2バス信号線の論理を固定することを特徴とする請求項9又は10に記載の半導体集積回路の設計方法。
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