JP6599813B2 - 半導体集積回路及び半導体集積回路の設計方法 - Google Patents

Description

本発明は、半導体集積回路及び半導体集積回路の設計方法に関する。

隣接して配置される信号線間で生じるクロストークを抑えるための技術の１つとして、バス信号線間に、それらを用いる通常動作モード時にローレベル又はハイレベルに論理固定される信号線、例えば診断動作モードで用いる信号線を介在させる技術が知られている。このほか、クロック信号線を、ＧＮＤ線又はＶＤＤ線（電源線）のいずれか一方とスキャン信号線との間に介在させる技術や、電源線間に介在させる技術等も知られている。

特開２００４−１１９９２１号公報 特開２００１−２４１７２号公報 特開２０００−２３６０６６号公報

半導体集積回路では、システムモード（通常動作モード）でその信号伝送に用いられる信号線にクロストークが生じ得るほか、スキャンモード（診断動作モード、テストモード）でもその信号伝送に用いられるテスト系信号線にクロストークが生じ得る。システムモード及びスキャンモードで生じるクロストークは、信号遅延やそのばらつき、それによるタイミングエラーや誤動作を引き起こし、半導体集積回路の性能及び品質を低下させる恐れがある。

本発明の一観点によれば、第１バス信号線と、前記第１バス信号線に隣接して配置された第１テスト系信号線とを含み、前記第１バス信号線を用いる動作モードであるシステムモードと、前記第１テスト系信号線を用いる動作モードであるスキャンモードとを有し、前記システムモード時に前記第１テスト系信号線の論理を固定し、前記スキャンモード時に前記第１バス信号線の論理を固定する半導体集積回路が提供される。

また、本発明の一観点によれば、回路モジュールを配置する工程と、前記回路モジュールに接続されるモード切り替え装置を配置する工程と、前記モード切り替え装置に接続される第１バス信号線、及び前記モード切り替え装置に接続され前記第１バス信号線に隣接する第１テスト系信号線を配置する工程とを含み、前記モード切り替え装置は、第１入力信号に基づき、前記第１バス信号線を用いる動作モードであるシステムモード時に前記第１テスト系信号線の論理を固定し、前記第１テスト系信号線を用いる動作モードであるスキャンモード時に前記第１バス信号線の論理を固定する半導体集積回路の設計方法が提供される。

開示の技術によれば、システムモード時及びスキャンモード時のクロストークを抑え、性能及び品質に優れる半導体集積回路を実現することが可能になる。

クロストーク抑制技術の例を示す図である。 半導体集積回路の一例を示す図である。 第１の実施の形態に係る半導体集積回路の一例を示す図である。 第１の実施の形態に係る半導体集積回路の信号波形の説明図である。 第１の実施の形態に係る半導体集積回路の別例を示す図である。 第２の実施の形態に係る半導体集積回路の一例を示す図である。 第３の実施の形態に係る半導体集積回路の一例を示す図である。 第４の実施の形態に係る半導体集積回路の設計方法の一例を示す図（その１）である。 第４の実施の形態に係る半導体集積回路の設計方法の一例を示す図（その２）である。 スキャンチェーン情報の一例を示す図である。 テスト系ネットの抽出処理の一例を示す図である。 端子位置の決定処理の一例を示す図である。 モード切り替え装置の一例を示す図である。 モード切り替え装置の配置例を示す図である。 電源線の配置例を示す図（その１）である。 電源線の配置例を示す図（その２）である。 バス信号線及びテスト系信号線の隣接配置例を示す図（その１）である。 バス信号線及びテスト系信号線の隣接配置例を示す図（その２）である。 第４の実施の形態に係る半導体集積回路の一例を示す図である。 半導体集積回路の第１の比較例を示す図である。 半導体集積回路の第２の比較例を示す図である。 第４の実施の形態に係る半導体集積回路の別例を示す図である。 第５の実施の形態に係る半導体集積回路の一例を示す図である。 第６の実施の形態に係る半導体集積回路の一例を示す図である。 第７の実施の形態に係るモード切り替え装置の論理回路変更処理の説明図である。 第７の実施の形態に係るモード切り替え装置の論理回路変更処理方法の一例を示す図である。 コンピュータのハードウェアの一例を示す図である。

はじめに、既存のクロストーク抑制技術の例を、図１を参照して述べる。
図１（Ａ）はシールド配線技術の一例を示す図である。
クロストーク抑制技術の一例として、この図１（Ａ）に示すように、バス信号線１０００に隣接して、ＶＤＤ又はＶＳＳの電位レベルとされる電源線１１００を配置するものがある。このようにバス信号線１０００に隣接して電源線１１００を配置することで、電源線１１００を介して配置されるバス信号線１０００間のカップリング容量を低減し、それらのクロストークを抑制する。

図１（Ｂ）は追加スペーシング配線技術の一例を示す図である。
クロストーク抑制技術の別例として、この図１（Ｂ）に示すように、バス信号線１０００間に、配線を配置しない未配線トラック１２００を設けるものがある。このようにバス信号線１０００間に未配線トラック１２００を設けて間隔をあけることで、隣接するバス信号線１０００間のカップリング容量を低減し、それらのクロストークを抑制する。

図１（Ｃ）はバッファ挿入技術の一例を示す図である。
クロストーク抑制技術の更に別例として、この図１（Ｃ）に示すように、バス信号線１０００に１つ又は複数のバッファ１３００を挿入するものがある。このようにバス信号線１０００にバッファ１３００を挿入して配線長を短縮することで、隣接するバス信号線１０００間のクロストークを抑制する。

図１（Ａ）〜図１（Ｃ）に示すような各クロストーク抑制技術において、例えば、図１（Ａ）に例示するシールド配線技術では、クロストーク、それによる信号遅延やそのばらつきの抑制、及びタイミングのＱｏＲ（Quality of Result）に対して一定の効果が得られる。しかし、各バス信号線１０００に隣接して電源線１１００を配置するために、レイアウトに制約が生じたり、余分な配線リソースが必要になったりする等、配線性の低下を招く可能性がある。

図１（Ｂ）に例示する追加スペーシング配線技術でも同様に、クロストーク及びそれによる信号遅延やそのばらつきの抑制、及びタイミングのＱｏＲに対して一定の効果が得られる。しかし、未配線トラック１２００を設けるために、他の配線がその配置に制約を受ける等の配線性の低下を招く可能性がある。

また、図１（Ｃ）に示すようなバッファ挿入技術では、クロストーク及びそれによる信号遅延やそのばらつきの抑制に対して一定の効果が得られる。しかし、冗長なバッファの挿入による配線性の低下、タイミングのＱｏＲの低下を招く可能性がある。

ところで、半導体集積回路において、上記のようなバス信号線は、フリップフロップ（Flip Flop；ＦＦ）等のセル群を含む回路モジュール間の信号伝送に用いられる。このようなバス信号線が用いられ、半導体集積回路の通常動作が実行される。

半導体集積回路は、このようにバス信号線を用いて通常動作を実行する動作モードであるシステムモード（通常動作モード）に加え、テスト系信号線を用いてスキャンテストを実行する動作モードであるスキャンモード（テストモード）を有し得る。

図２は半導体集積回路の一例を示す図である。図２には、半導体集積回路の一例の要部平面レイアウト図を示している。
図２に示す半導体集積回路２０００は、複数（一例として４つ）の回路モジュール２１００を含む。例えば、半導体集積回路２０００の設計において、回路モジュール２１００は、階層レイアウトブロック（Hierarchy Layout Block；ＨＬＢ）としてレイアウトされる。半導体集積回路２０００には、システムモード時に、異なる回路モジュール２１００間で信号伝送を行うため、例えば便宜上図２に実線で図示するような、バス信号線２２００が配置される。尚、図２に実線で図示する各バス信号線２２００は、多数のバス信号線の集合でもよい。

半導体集積回路２０００が、バス信号線２２００を用いるシステムモードに加え、スキャンテストを実行するスキャンモードを有する場合、半導体集積回路２０００には、例えば便宜上図２に点線で図示するような、テスト系信号線２３００が配置される。尚、図２に点線で図示するテスト系信号線２３００は、多数のテスト系信号線の集合でもよい。

テスト系信号線２３００は、例えば、各回路モジュール２１００内のＦＦ群の入力にマルチプレクサを挿入して所定の信号で切り替え可能にしたスキャンＦＦを、チェーン状に接続したスキャンチェーン（スキャンパス）を含む。スキャンモード時には、スキャンチェーンの入力端子ＴＤＩに信号を入力し、出力端子ＴＤＯから出力される信号を検出して、スキャンテストが行われる。

半導体集積回路のスキャンモードに用いられるテスト系信号線は、上記のように、各回路モジュール内のＦＦ群、及び回路モジュール間を接続するように配置される。このテスト系信号線には、各種テスト系信号が伝送される。テスト系信号には、例えば、ＦＦ群の接続に関する情報を含むスキャンチェーン情報、スキャンチェーンの入出力端子（ＴＤＩ−ＴＤＯ）に関する情報を含むＴＤＩ−ＴＤＯチェーン情報が含まれ得る。このほか、テスト系信号には、スキャンモードへの切り替えを制御するためのテスト系コントロール信号、ＦＦ群に入力されるスキャンモード信号又はテストモード信号、ＩＪＴＡＧ等のテスト用シリアル接続信号及びその制御信号等が含まれ得る。

半導体集積回路では、システムモード時に、その信号伝送に用いられるバス信号線でクロストークが生じ得るほか、スキャンモード時にも、その信号伝送に用いられるテスト系信号線でクロストークが生じ得る。スキャンモード時には、テスト系信号線間や、スキャンモード時にシステムが動作する場合はテスト系信号線とバス信号線との間で、クロストークが生じ得る。システムモード時のクロストークは、半導体集積回路の性能及び品質の低下を招く恐れがある。また、スキャンモード時のクロストークも、そのスキャンテストの結果に影響を及ぼし、テスト結果に基づいて製造される半導体集積回路の性能及び品質の低下を招く恐れがある。

半導体集積回路のバス信号線に対しては、上記図１（Ａ）〜図１（Ｃ）に示したようなクロストーク抑制技術が適用可能であり、テスト系信号線に対しても同様に、上記図１（Ａ）〜図１（Ｃ）に示したようなクロストーク抑制技術を適用することは可能である。しかし、上記のように、そのようなクロストーク抑制技術を適用することで、配線性の低下、タイミングのＱｏＲの低下を招く可能性がある。

以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、システムモード及びスキャンモードを有する半導体集積回路のクロストークを抑制し、高性能及び高品質の半導体集積回路を実現する。

まず、第１の実施の形態について説明する。
図３は第１の実施の形態に係る半導体集積回路の一例を示す図である。
図３に示す半導体集積回路１は、回路モジュール１０、モード切り替え装置２０、バス信号線３０、テスト系信号線４０、及び回路モジュール５０を含む。

回路モジュール１０及び回路モジュール５０はそれぞれ、図示しないＦＦ等のセル群を含む。
回路モジュール１０は、モード切り替え装置２０を介してバス信号線３０と接続されるバス信号端子１１（出力端子）、及びモード切り替え装置２０を介してテスト系信号線４０と接続されるテスト系信号端子１２（出力端子）を含む。バス信号端子１１とテスト系信号端子１２とは、隣接して配置される。

回路モジュール５０は、バス信号線３０と接続されるバス信号端子５１（入力端子）、及びテスト系信号線４０と接続されるテスト系信号端子５２（入力端子）を含む。バス信号端子５１とテスト系信号端子５２とは、隣接して配置される。

モード切り替え装置２０は、入力されるマスク信号ｍａｓｋに基づき、半導体集積回路１の動作モードを、スキャンモードを停止させてシステムモードにする機能、及びシステムモードを停止させてスキャンモードにする機能を有する論理回路を含む。モード切り替え装置２０は、バス信号端子１１とバス信号端子５１との間、及びテスト系信号端子１２とテスト系信号端子５２との間の、例えば回路モジュール１０の近傍に設けられる。

モード切り替え装置２０は、例えば図３に示すような、バス信号線３０に接続されたＡＮＤゲート２１と、テスト系信号線４０に接続されたＡＮＤゲート２２とを含む。
ＡＮＤゲート２１は、回路モジュール１０のバス信号端子１１からバス信号線３０ａに出力されたバス信号ＢＵＳと、マスク信号ｍａｓｋがインバータ２３で反転された信号とを入力とし、それらの論理積をバス信号線３０に出力する。ＡＮＤゲート２１の出力が、バス信号線３０を介して回路モジュール５０のバス信号端子５１に入力される。

ＡＮＤゲート２２は、回路モジュール１０のテスト系信号端子１２からテスト系信号線４０ａに出力されたテスト系信号ＴＥＳＴと、マスク信号ｍａｓｋとを入力とし、それらの論理積をテスト系信号線４０に出力する。ＡＮＤゲート２２の出力が、テスト系信号線４０を介して回路モジュール５０のテスト系信号端子５２に入力される。

上記のような構成を有する半導体集積回路１では、バス信号線３０を用いて信号伝送が行われるシステムモード時にテスト系信号線４０の論理が固定され、テスト系信号線４０を用いて信号伝送が行われるスキャンモード時にバス信号線３０の論理が固定される。

図４は第１の実施の形態に係る半導体集積回路の信号波形の説明図である。図４（Ａ）はシステムモード時の信号波形を示す図、図４（Ｂ）はスキャンモード時の信号波形を示す図である。

まず、図４（Ａ）及び図３を参照し、半導体集積回路１のシステムモード時の信号波形について説明する。
半導体集積回路１の動作モードをシステムモードとする場合には、例えばモード切り替え装置２０に入力されるマスク信号ｍａｓｋがＬｏｗ（Ｌ）レベルとされる（図４（Ａ）上図）。例えば、マスク信号ｍａｓｋには、システムモードでＬレベル、スキャンモードでＨレベルとされるスキャンモード信号又はテストモード信号が用いられる。

マスク信号ｍａｓｋがＬレベルとされることで、バス信号線３０に繋がるＡＮＤゲート２１の２入力の一方は、インバータ２３で反転されてＨｉｇｈ（Ｈ）レベルとなる。これにより、ＡＮＤゲート２１の出力、即ちバス信号線３０の信号レベルは、バス信号端子１１（バス信号線３０ａ）の信号レベルＬ／Ｈに応じて遷移する（図４（Ａ）下図）。一方、マスク信号ｍａｓｋがＬレベルとされると、テスト系信号線４０に繋がるＡＮＤゲート２２の２入力の一方は、Ｌレベルとなる。これにより、ＡＮＤゲート２２の出力、即ちテスト系信号線４０は、Ｌレベルに固定される（図４（Ａ）中図）。

このように、システムモード時には、バス信号線３０に隣接して配置されるテスト系信号線４０がＬレベルに論理固定されることで、バス信号線３０のクロストークが抑制される。

続いて、図４（Ｂ）及び図３を参照し、半導体集積回路１のスキャンモード時の信号波形について説明する。
半導体集積回路１の動作モードをスキャンモードとする場合には、例えばモード切り替え装置２０に入力されるマスク信号ｍａｓｋがＨレベルとされる（図４（Ｂ）上図）。例えば、マスク信号ｍａｓｋには、システムモードでＬレベル、スキャンモードでＨレベルとされるスキャンモード信号又はテストモード信号が用いられる。

マスク信号ｍａｓｋがＨレベルとされることで、バス信号線３０に繋がるＡＮＤゲート２１の２入力の一方は、インバータ２３で反転されてＬレベルとなる。これにより、ＡＮＤゲート２１の出力、即ちバス信号線３０の信号レベルは、Ｌレベルに固定される（図４（Ｂ）下図）。一方、マスク信号ｍａｓｋがＨレベルとされると、テスト系信号線４０に繋がるＡＮＤゲート２２の２入力の一方は、Ｈレベルとなる。これにより、ＡＮＤゲート２２の出力、即ちテスト系信号線４０は、テスト系信号端子１２（テスト系信号線４０ａ）の信号レベルＬ／Ｈに応じて遷移する（図４（Ｂ）中図）。

このように、スキャンモード時には、テスト系信号線４０に隣接して配置されるバス信号線３０がＬレベルに論理固定されることで、テスト系信号線４０のクロストークが抑制される。

モード切り替え装置２０の構成は、図３に示すようなものには限定されない。
例えば、図３のＡＮＤゲート２１の入力にインバータ２３を設けず、図３のＡＮＤゲート２２の入力にインバータを設けてもよい。この場合、半導体集積回路１は、マスク信号ｍａｓｋをＨレベルとすることで、システムモードとなり、テスト系信号線４０がＬレベルに論理固定される。マスク信号ｍａｓｋをＬレベルとすることで、スキャンモードとなり、バス信号線３０がＬレベルに論理固定される。

また、図３のＡＮＤゲート２１及びＡＮＤゲート２２に替えて、ＯＲゲートを用いてもよい。この場合、半導体集積回路１は、マスク信号ｍａｓｋをＨレベルとすることで、システムモードとなり、テスト系信号線４０がＨレベルに論理固定される。マスク信号ｍａｓｋをＬレベルとすることで、スキャンモードとなり、バス信号線３０がＨレベルに論理固定される。

このほか、図３のＡＮＤゲート２１及びＡＮＤゲート２２に替えて、ＮＡＮＤゲートを用い、或いはＮＯＲゲートを用い、それらにインバータを組み合わせた論理回路を用いることもできる。

マスク信号ｍａｓｋをＨレベル又はＬレベルとした時に、バス信号線３０及びテスト系信号線４０のうち一方がＨレベル又はＬレベルに論理固定され、他方が論理固定されない論理回路であれば、モード切り替え装置２０に適用可能である。

また、モード切り替え装置２０は、図３に示すように回路モジュール１０の近傍に配置することができるほか、回路モジュール１０の内部に配置することもできる。
図５は第１の実施の形態に係る半導体集積回路の別例を示す図である。

図５に示す半導体集積回路１ａは、回路モジュール１０の内部にモード切り替え装置２０が配置されている点で、上記半導体集積回路１と相違する。半導体集積回路１ａにおいて、モード切り替え装置２０は、その出力端子が、回路モジュール１０のバス信号端子１１及びテスト系信号端子１２の近傍になるように、回路モジュール１０の内部に配置されることが好ましい。これにより、配線長の短縮化が図られる。

第１の実施の形態に係る半導体集積回路１及び半導体集積回路１ａでは、モード切り替え装置２０により、システムモード時にはテスト系信号線４０をＨレベル又はＬレベルに論理固定し、スキャンモード時にはバス信号線３０をＨレベル又はＬレベルに論理固定する。これにより、システムモード時にはバス信号線３０のクロストークを抑制し、スキャンモード時にはテスト系信号線４０のクロストークを抑制することが可能になる。このようなモード切り替え装置２０を備える半導体集積回路１及び半導体集積回路１ａによれば、クロストーク抑制に用いる配線数の増大、及び冗長なバッファの挿入を抑制することが可能になり、配線性、及びタイミングのＱｏＲを高めることが可能になる。システムモードとスキャンモードの両動作モード時のクロストークが抑制可能で、更に配線性及びタイミングのＱｏＲの高い、高性能及び高品質の半導体集積回路１及び半導体集積回路１ａが実現される。

尚、半導体集積回路１及び半導体集積回路１ａにおいて、バス信号線３０及びテスト系信号線４０は、必ずしも一直線状であることを要しない。また、バス信号線３０及びテスト系信号線４０は、並設されるものであれば、半導体集積回路１及び半導体集積回路１ａの多層配線内の１層に限らず、複数層に跨って配置されてもよい。

次に、第２の実施の形態について説明する。
図６は第２の実施の形態に係る半導体集積回路の一例を示す図である。
図６に示す半導体集積回路１ｂは、バス信号線３０の、テスト系信号線４０とは反対の側に、電源線６０が隣接して配置され、テスト系信号線４０の、バス信号線３０とは反対の側に、電源線７０が隣接して配置された構成を有する。半導体集積回路１ｂは、このような点で、上記半導体集積回路１と相違する。

電源線６０は、電源電位ＶＤＤ又は接地電位ＶＳＳとされる。電源線７０は、電源電位ＶＤＤ又は接地電位ＶＳＳとされる。電源線６０及び電源線７０は、共に電源電位ＶＤＤであっても、共に接地電位ＶＳＳであっても、或いは一方が電源電位ＶＤＤで他方が接地電位ＶＳＳであってもよい。電源線６０及び電源線７０は、例えば、半導体集積回路１に設けられる電源網（電源メッシュ、パワーメッシュ）の一部である。電源線６０及び電源線７０は、例えば、電源電位ＶＤＤ又は接地電位ＶＳＳに電気的に接続された配線（シールド配線）でもよい。

半導体集積回路１ｂでは、システムモード時に、バス信号線３０が、Ｈレベル又はＬレベルに論理固定されるテスト系信号線４０と、電源電位ＶＤＤ又は接地電位ＶＳＳとされる電源線６０とに挟まれる。このようにシステムモード時に、バス信号線３０が、電位レベルが一定のテスト系信号線４０と電源線６０とに挟まれることで、バス信号線３０のクロストークが効果的に抑制される。

また、半導体集積回路１ｂでは、スキャンモード時に、テスト系信号線４０が、Ｈレベル又はＬレベルに論理固定されるバス信号線３０と、電源電位ＶＤＤ又は接地電位ＶＳＳとされる電源線７０とに挟まれる。このようにスキャンモード時に、テスト系信号線４０が、電位レベルが一定のバス信号線３０と電源線７０とに挟まれることで、テスト系信号線４０のクロストークが効果的に抑制される。

尚、システムモード時のバス信号線３０を挟むテスト系信号線４０と電源線６０とを同電位レベルとすると、電場が抑えられた領域にバス信号線３０が配置され、クロストーク抑制効果に加え、バス信号線３０を伝送される信号の低抵抗化が図られる。モード切り替え装置２０は、システムモード時に、テスト系信号線４０が、電源線６０と同電位レベルとなる（論理固定される）ように、論理回路を構成することもできる。

同様に、スキャンモード時のテスト系信号線４０を挟むバス信号線３０と電源線７０とを同電位レベルとすると、電場が抑えられた領域にテスト系信号線４０が配置され、クロストーク抑制効果に加え、テスト系信号線４０を伝送される信号の低抵抗化が図られる。モード切り替え装置２０は、スキャンモード時に、バス信号線３０が、電源線７０と同電位レベルとなる（論理固定される）ように、論理回路を構成することもできる。

第２の実施の形態に係る半導体集積回路１ｂによれば、クロストークの抑制に用いる配線数の増大、及び冗長なバッファの挿入を抑制することが可能になり、配線性、及びタイミングのＱｏＲを高めることが可能になる。システムモードとスキャンモードの両動作モード時のクロストークが抑制可能で、更に配線性及びタイミングのＱｏＲの高い、高性能及び高品質の半導体集積回路１ｂが実現される。

尚、半導体集積回路１ｂにおいても、上記半導体集積回路１ａ（図５）の例に従い、モード切り替え装置２０を、回路モジュール１０の内部に配置してもよい。
半導体集積回路１ｂにおいて、バス信号線３０及びテスト系信号線４０は、必ずしも一直線状であることを要せず、また、並設されるものであれば、半導体集積回路１ｂの多層配線内の１層に限らず、複数層に跨って配置されてもよい。

また、モード切り替え装置２０の論理回路の構成は、図６に示すようなものに限定されない。マスク信号ｍａｓｋをＨレベル又はＬレベルとした時に、バス信号線３０及びテスト系信号線４０のうち一方がＨレベル又はＬレベルに論理固定され、他方が論理固定されない論理回路であれば、モード切り替え装置２０に適用可能である。

次に、第３の実施の形態について説明する。
図７は第３の実施の形態に係る半導体集積回路の一例を示す図である。
図７に示す半導体集積回路１ｃは、バス信号線３０の、テスト系信号線４０とは反対の側に、テスト系信号線８０が隣接して配置され、テスト系信号線４０の、バス信号線３０とは反対の側に、バス信号線９０が隣接して配置された構成を有する。

半導体集積回路１ｃにおいて、回路モジュール１０は、バス信号端子１１及びテスト系信号端子１２に加え、テスト系信号線８０と接続されるテスト系信号端子１３（出力端子）、及びバス信号線９０と接続されるバス信号端子１４（出力端子）を含む。テスト系信号端子１３は、バス信号端子１１に隣接して配置され、バス信号端子１４は、テスト系信号端子１２に隣接して配置される。

半導体集積回路１ｃにおいて、回路モジュール５０は、バス信号端子５１及びテスト系信号端子５２に加え、テスト系信号線８０と接続されるテスト系信号端子５３（入力端子）、及びバス信号線９０と接続されるバス信号端子５４（入力端子）を含む。テスト系信号端子５３は、バス信号端子５１に隣接して配置され、バス信号端子５４は、テスト系信号端子５２に隣接して配置される。

半導体集積回路１ｃにおいて、モード切り替え装置２０は、例えば図７に示すように、インバータ２３、ＡＮＤゲート２１及びＡＮＤゲート２２に加え、インバータ２６、ＡＮＤゲート２４及びＡＮＤゲート２５を含む。

ＡＮＤゲート２４は、回路モジュール１０のテスト系信号端子１３からテスト系信号線８０ａに出力されたテスト系信号ＴＥＳＴと、マスク信号ｍａｓｋとを入力とし、それらの論理積をテスト系信号線８０に出力する。ＡＮＤゲート２４の出力が、テスト系信号線８０を介して回路モジュール５０のテスト系信号端子５３に入力される。

ＡＮＤゲート２５は、回路モジュール１０のバス信号端子１４からバス信号線９０ａに出力されたバス信号ＢＵＳと、マスク信号ｍａｓｋがインバータ２６で反転された信号とを入力とし、それらの論理積をバス信号線９０に出力する。ＡＮＤゲート２５の出力が、バス信号線９０を介して回路モジュール５０のバス信号端子５４に入力される。

上記のような構成を有する半導体集積回路１ｃでは、例えばマスク信号ｍａｓｋがＬレベルとされると、システムモードとなり、ＡＮＤゲート２２及びＡＮＤゲート２４の出力、即ちテスト系信号線４０及びテスト系信号線８０がＬレベルに論理固定される（図４（Ａ））。システムモード時に、バス信号線３０が一定電位レベルのテスト系信号線４０及びテスト系信号線８０に挟まれ、バス信号線９０に隣接して一定電位レベルのテスト系信号線４０が配置されて、バス信号線３０及びバス信号線９０のクロストークが抑制される。バス信号線３０が同電位レベルのテスト系信号線４０及びテスト系信号線８０に挟まれることで、クロストーク抑制効果に加え、バス信号線３０の低抵抗化が図られる。

また、半導体集積回路１ｃでは、例えばマスク信号ｍａｓｋがＨレベルとされると、スキャンモードとなり、ＡＮＤゲート２１及びＡＮＤゲート２５の出力、即ちバス信号線３０及びバス信号線９０がＬレベルに論理固定される（図４（Ｂ））。スキャンモード時に、テスト系信号線４０が一定電位レベルのバス信号線３０及びバス信号線９０に挟まれ、テスト系信号線８０に隣接して一定電位レベルのバス信号線３０が配置されて、テスト系信号線４０及びテスト系信号線８０のクロストークが抑制される。テスト系信号線４０が同電位レベルのバス信号線３０及びバス信号線９０に挟まれることで、クロストーク抑制効果に加え、テスト系信号線４０の低抵抗化が図られる。

第３の実施の形態に係る半導体集積回路１ｃでは、バス信号線３０をテスト系信号線４０及びテスト系信号線８０で挟み、テスト系信号線４０をバス信号線３０及びバス信号線９０で挟む配置とする。そして、システムモード時にはテスト系信号線４０及びテスト系信号線８０を論理固定し、スキャンモード時にはバス信号線３０及びバス信号線９０を論理固定する。半導体集積回路１ｃでは、回路モジュール１０と回路モジュール５０との間の信号伝送に用いる信号線群によって、システムモード時及びスキャンモード時のクロストークが抑制される。半導体集積回路１ｃによれば、クロストークの抑制に用いる配線数の増大、及び冗長なバッファの挿入を抑制することが可能になり、配線性、及びタイミングのＱｏＲを高めることが可能になる。システムモードとスキャンモードの両動作モード時のクロストークが抑制可能で、更に配線性及びタイミングのＱｏＲの高い、高性能及び高品質の半導体集積回路１ｃが実現される。

尚、半導体集積回路１ｃにおいても、上記半導体集積回路１ａ（図５）の例に従い、モード切り替え装置２０を、回路モジュール１０の内部に配置してもよい。
半導体集積回路１ｃのバス信号線３０及びバス信号線９０並びにテスト系信号線４０及びテスト系信号線８０は、必ずしも一直線状であることを要せず、また、並設されるものであれば、半導体集積回路１ｃの多層配線内の１層又は複数層に配置されてもよい。

また、モード切り替え装置２０の論理回路の構成は、図７に示すようなものに限定されない。マスク信号ｍａｓｋをＨレベル又はＬレベルとした時に、バス信号線３０，９０群及びテスト系信号線４０，８０群のうち一方がＨレベル又はＬレベルに論理固定され、他方が論理固定されない論理回路であれば、モード切り替え装置２０に適用可能である。

次に、第４の実施の形態について説明する。
ここでは、半導体集積回路の設計方法の一例を、第４の実施の形態として説明する。尚、以下で説明する半導体集積回路の設計で行われる各種処理は、後述（図２７）のようなコンピュータを用いて実現することができる。

図８及び図９は第４の実施の形態に係る半導体集積回路の設計方法の一例を示す図である。
半導体集積回路の設計では、まず、スキャン挿入済みネットリスト１００、スキャンチェーン情報１１０、レイアウトライブラリ１２０、タイミング制約１３０等の情報が用いられ、回路モジュール群が配置される（ステップＳ１；図８）。例えば、回路モジュールとしてＨＬＢが配置される。

ここで、スキャン挿入済みネットリスト１００には、半導体集積回路の、ＦＦ群を含むスキャン回路に関する情報が挿入されたネットリストが含まれる。スキャンチェーン情報１１０には、スキャン回路のＦＦ群の接続に関する情報が含まれる。スキャンチェーン情報１１０の一例を図１０に示す。また、レイアウトライブラリ１２０には、スタンダードセルやマクロセルといったセル群の寸法、面積、構造（セル内部のレイアウト、端子の配置等）等の情報が含まれる。タイミング制約１３０には、システムモード及びスキャンモードでの各種タイミングの制約に関する情報が含まれる。

回路モジュール群の配置後、各回路モジュールについて、バス信号端子（バスネット）の抽出によりバスネットの有無が判定される（ステップＳ２；図８）。バスネットがある回路モジュール群については、テスト系端子（テスト系ネット）の抽出によりテスト系ネットの有無が判定される（ステップＳ３；図８）。

ここで、テスト系ネットの抽出処理の一例を図１１に示す。
テスト系ネットの抽出処理では、まず、回路モジュール間のテスト系ネットが抽出され（ステップＳ３０；図１１）、抽出されたテスト系ネット数と、先に抽出されたバスネット数とが比較される（ステップＳ３１；図１１）。

テスト系ネット数がバスネット数以上である場合には、テスト系ネット及びバスネットに配線が割り当てられる（ステップＳ３２；図１１）。
テスト系ネット数がバスネット数を下回る場合で、テスト系信号線の最適化を実施しない場合には（ステップＳ３３；図１１）、他の回路モジュール間で利用されていないテスト系ネットがあるか否かが判定される（ステップＳ３４；図１１）。他の回路モジュール間で利用されていないテスト系ネットがある場合には、テスト系ネットが再抽出され（ステップＳ３５；図１１）、テスト系ネット及びバスネットに配線が割り当てられる（ステップＳ３２；図１１）。他の回路モジュール間で利用されていないテスト系ネットがなければ、そのままテスト系ネット及びバスネットに配線が割り当てられる（ステップＳ３２；図１１）。

テスト系ネット数がバスネット数を下回る場合で、テスト系信号線の最適化を実施する場合には（ステップＳ３３；図１１）、テスト系信号線の最適化が実施された後（ステップＳ３６；図１１）、ステップＳ３１以降の処理が行われる。

テスト系信号線の最適化は、スキャンチェーンを再接続する処理を含む。例えば、回路モジュールの配置前にスキャンチェーンの結線順序が決められていても、回路モジュールの配置後、ＦＦの配置がばらばらになり、配線がクロスしたり長くなったりすることがある。このようなＦＦの配置と結線順序のままでは、配線が混雑したり、配線領域が大きくなったりしてしまう。スキャンチェーンの再接続により、配線混雑の抑制、配線領域の削減が図られる。

図８に戻り、ステップＳ３の処理でテスト系ネットが抽出されない場合も、このようなテスト系信号線の最適化が行われる（ステップＳ４；図８）。テスト系信号線の最適化後、再度、ステップＳ３（ステップＳ３０〜Ｓ３６）のテスト系ネットの抽出処理が行われる。

テスト系ネットの抽出処理後は、回路モジュール群について、端子位置が決定される（ステップＳ５；図８）。
ここで、端子位置の決定処理の一例を図１２に示す。

端子位置の決定処理では、まず、各回路モジュールについて、バスネット数が０であるか否かが判定され（ステップＳ５１；図１２）、更に、テスト系ネット数が０であるか否かが判定される（ステップＳ５２；図１２）。バスネット数の判定と、テスト系ネット数の判定は、いずれが先に行われてもよい。

各回路モジュールについて、バスネット数及びテスト系ネット数が共に０でない場合には、任意のバスネットが選択されて接続情報が確認され（ステップＳ５３；図１２）、選択されたバス信号端子に隣接するようにテスト系信号端子が配置される（ステップＳ５４；図１２）。そして、バスネット数及びテスト系ネット数が共に１だけ減少され（ステップＳ５５；図１２）、ステップＳ５１以降の処理が行われる。

各回路モジュールについて、このような端子位置の決定処理が、バスネット数かテスト系ネット数のいずれかが０になるまで行われ、隣接するバス信号端子とテスト系信号端子の組が生成、配置される。

図８に戻り、ステップＳ５の端子位置の決定処理後、モード切り替え装置の挿入処理（ステップＳ６；図８）、配置処理（ステップＳ７；図８）が行われる。
ここで、モード切り替え装置の一例を図１３に、モード切り替え装置の配置例を図１４に、それぞれ示す。

例えば、図１３に示すような、モード切り替え装置２００が挿入される。例示するモード切り替え装置２００は、インバータ２３０、ＡＮＤゲート２１０及びＡＮＤゲート２２０を含む。ＡＮＤゲート２１０は、その２入力の一方にマスク信号ｍａｓｋのインバータ２３０による反転信号が入力され、他方にバス信号ＢＵＳが入力される。ＡＮＤゲート２２０は、その２入力の一方にマスク信号ｍａｓｋが入力され、他方にテスト系信号ＴＥＳＴが入力される。ＡＮＤゲート２１０の出力端子にバス信号線が接続され、ＡＮＤゲート２２０の出力端子にテスト系信号線が接続される。モード切り替え装置２００では、マスク信号ｍａｓｋがＬレベルの時に、テスト系信号線がＬレベルに論理固定され、マスク信号ｍａｓｋがＨレベルの時に、バス信号線がＬレベルに論理固定される。

信号を出力する回路モジュールの、隣接して配置されるバス信号端子とテスト系信号端子とに対応して、この図１３に示すような、インバータ２３０が接続されたＡＮＤゲート２１０と、ＡＮＤゲート２２０とが配置される。このようなモード切り替え装置２００及びそれを挿入するための情報が生成される。

モード切り替え装置２００は、例えば図１４（Ａ）に示すように、信号を出力する回路モジュール３００のバス信号端子３１０及びテスト系信号端子３２０（いずれも出力端子）に引き付けて配置される。バス信号端子３１０は、バス信号線４００ａを介してＡＮＤゲート２１０の２入力の一方に接続され、ＡＮＤゲート２１０の出力端子にはバス信号線４００が接続される。テスト系信号端子３２０は、テスト系信号線５００ａを介してＡＮＤゲート２２０の２入力の一方に接続され、ＡＮＤゲート２２０の出力端子にはテスト系信号線５００が接続される。モード切り替え装置２００が、図１４（Ａ）に示すように、回路モジュール３００のバス信号端子３１０及びテスト系信号端子３２０に引き付けて配置されることで、バス信号線４００ａ及びテスト系信号線５００ａの配線長の短縮化が図られる。また、モード切り替え装置２００及び回路モジュール３００の占有面積を抑え、他配線の配置自由度の向上が図られる。

また、モード切り替え装置２００は、例えば図１４（Ｂ）に示すように、信号を出力する回路モジュール３００の内部に配置されてもよい。この場合、モード切り替え装置２００は、その出力端子（ＡＮＤゲート２１０，２２０の出力端子）が、回路モジュール３００のバス信号端子３１０及びテスト系信号端子３２０に引き付けて配置される。回路モジュール３００のバス信号端子３１０にバス信号線４００が接続され、テスト系信号端子３２０にテスト系信号線５００が接続される。モード切り替え装置２００が、図１４（Ｂ）に示すように、その出力端子を回路モジュール３００のバス信号端子３１０及びテスト系信号端子３２０に引き付けて配置されることで、それらの間の配線長の短縮化が図られる。また、モード切り替え装置２００を含む回路モジュール３００の占有面積を抑え、他配線の配置自由度の向上が図られる。

配置されるモード切り替え装置２００により、マスク信号ｍａｓｋがＬレベルの時にテスト系信号線５００がＬレベルに論理固定され、マスク信号ｍａｓｋがＨレベルの時にバス信号線４００がＬレベルに論理固定される。

尚、モード切り替え装置２００の構成は、図１３、図１４（Ａ）及び図１４（Ｂ）に示すようなものに限定されない。モード切り替え装置２００には、マスク信号ｍａｓｋをＨレベル又はＬレベルとした時に、バス信号線４００及びテスト系信号線５００のうち一方がＨレベル又はＬレベルに論理固定され、他方が論理固定されないものであれば、各種論理回路を用いることができる。

図８に戻り、ステップＳ６及びＳ７のモード切り替え装置の挿入及び配置後、パワープラン処理が行われる（ステップＳ８；図８）。パワープラン処理では、電源線（ＶＤＤ線及びＶＳＳ線）の配置が行われる。

ここで、電源線の配置例を図１５及び図１６に示す。図１５には、電源線の要部平面レイアウト図を示し、図１６には、電源線の要部断面を示している。図１６（Ａ）は図１５のＬ１−Ｌ１線位置の断面図、図１６（Ｂ）は図１５のＬ２−Ｌ２線位置の断面図である。

例えば、図１５、図１６（Ａ）及び図１６（Ｂ）に示すような、方向Ｓ及び方向Ｔに延在する電源線６００ａ群を含む電源網（パワーメッシュ）６００が配置される。パワーメッシュ６００には、電源電位とされるＶＤＤ線６１０と、接地電位とされるＶＳＳ線６２０とが含まれる。パワーメッシュ６００が用いられ、半導体集積回路の回路モジュール７００等に電源が供給される。尚、例示の回路モジュール７００は、入力側のバス信号端子ＢＵＳＩ［０］〜［３］及びテスト系信号端子ＳＣＡＮＩ［０］〜［１］を含み、バス信号端子とテスト系信号端子とが隣接するように配置されている。

例えば、方向Ｓに延在するＶＤＤ線６１０及びＶＳＳ線６２０は、半導体集積回路の多層配線における第ｎ層目の配線層に配置され、方向Ｔに延在するＶＤＤ線６１０及びＶＳＳ線６２０は、多層配線における第ｎ＋１層目の配線層に配置される。第ｎ層目と第ｎ＋１層目のＶＤＤ線６１０同士がコンタクト部６３０で接続され、第ｎ層目と第ｎ＋１層目のＶＳＳ線６２０同士がコンタクト部６４０で接続される。尚、パワーメッシュ６００は、多層配線の第４層目より上層（ｎ≧４）に配置されることが多い。

方向Ｓに延在するＶＤＤ線６１０及びＶＳＳ線６２０は、交互に並ぶように配置され、方向Ｔに延在するＶＤＤ線６１０及びＶＳＳ線６２０も同様に、交互に並ぶように配置される。方向Ｓ及び方向Ｔのいずれの方向においても、隣接するＶＤＤ線６１０とＶＳＳ線６２０とは、間に２本以上の配線を並設できるような間隔Ｄで配置される。

ステップＳ８のパワープラン処理後は、常法に従い、各回路モジュールのセル配置（ステップＳ９；図８）、及びタイミング制約１３０に基づくタイミング最適化が行われる（ステップＳ１０；図９）。更に、常法に従い、クロック信号線を配置するクロック生成（ステップＳ１１；図９）、及びタイミング制約１３０に基づくタイミング最適化が行われる（ステップＳ１２；図９）。

その後、回路モジュール群について、バスネットの有無が判定され（ステップＳ１３；図９）、バスネットがある回路モジュールについて、パワーメッシュ内に、バス信号線及びテスト系信号線が、互いに隣接するように配置される（ステップＳ１４；図９）。

ここで、バス信号線及びテスト系信号線の隣接配置例を図１７及び図１８に示す。図１７には、パワーメッシュ並びにバス信号線及びテスト系信号線の要部平面レイアウト図を示し、図１８には、パワーメッシュ並びにバス信号線及びテスト系信号線の要部断面図を示している。図１８（Ａ）は図１７のＬ３−Ｌ３線位置の断面図、図１８（Ｂ）は図１７のＬ４−Ｌ４線位置の断面図である。

例えば、図１７、図１８（Ａ）及び図１８（Ｂ）に示すように、パワーメッシュ６００の、所定の間隔Ｄで並設される一対のＶＤＤ線６１０とＶＳＳ線６２０との間に、２本のバス信号線４００と１本のテスト系信号線５００とが、並んで延在するように配置される。

即ち、第ｎ層目の方向Ｓに並設された一対のＶＤＤ線６１０とＶＳＳ線６２０との間に、それらと並んで２本のバス信号線４００と１本のテスト系信号線５００とが並設される。第ｎ＋１層目の方向Ｔに並設された一対のＶＤＤ線６１０とＶＳＳ線６２０との間に、それらと並んで２本のバス信号線４００と１本のテスト系信号線５００とが並設される。第ｎ層目と第ｎ＋１層目のバス信号線４００同士はコンタクト部４５０で接続され、第ｎ層目と第ｎ＋１層目のテスト系信号線５００同士はコンタクト部５５０で接続される。各層の一対のＶＤＤ線６１０とＶＳＳ線６２０との間に並設される２本のバス信号線４００と１本のテスト系信号線５００とは、バス信号線４００とテスト系信号線５００とが隣接するように、配置される。

隣接して配置されるバス信号線４００とテスト系信号線５００とは、各回路モジュールの、隣接するバス信号端子とテスト系信号端子とに接続される（ステップＳ５；図８，図１２）。例えば、図１７に示すように、回路モジュール７００の隣接するバス信号端子ＢＵＳＩとテスト系信号端子ＳＣＡＮＩとに接続される。

また、隣接して配置されるバス信号線４００とテスト系信号線５００とは、モード切り替え装置が挿入及び配置される所定の回路モジュールの、隣接するバス信号端子とテスト系信号端子とにそれぞれ接続される（ステップＳ５〜Ｓ７；図８，図１２〜図１４）。例えば図１４（Ａ）に示すように、回路モジュール３００の隣接するバス信号端子３１０とテスト系信号端子３２０とに繋がるモード切り替え装置２００の出力端子（ＡＮＤゲート２１０，２２０の出力端子）に、バス信号線４００とテスト系信号線５００とがそれぞれ接続される。例えば図１４（Ｂ）に示すように、モード切り替え装置２００の隣接する出力端子（ＡＮＤゲート２１０，２２０の出力端子）に繋がる回路モジュール３００のバス信号端子３１０とテスト系信号端子３２０とに、バス信号線４００とテスト系信号線５００とがそれぞれ接続される。

図９に戻り、バス信号線とテスト系信号線との隣接配置処理後は、各回路モジュールについて、バスネット数とテスト系ネット数とが比較される（ステップＳ１５；図９）。バスネット数がテスト系ネット数よりも多い回路モジュール、即ちテスト系信号端子と隣接されないバス信号端子が残る回路モジュールについては、常法に従い、シールド配線の配置等のシールド設定が行われる（ステップＳ１６；図９）。そして、残ったバス信号端子に対し、常法に従い、バス信号線が配置される（ステップＳ１７；図９）。更に、常法に従い、半導体集積回路について配置すべき残りの信号線が配置され（ステップＳ１８；図９）、配線後のタイミング最適化が行われる（ステップＳ１９；図９）。

ステップＳ１５の処理において、バスネット数がテスト系ネット数と同じか又は少ない回路モジュールについては、ステップＳ１８以降の処理が行われる。
また、上記ステップＳ２の処理において、バスネットがない回路モジュールについては、ステップＳ８以降の処理が行われる（図８）。この場合、当該回路モジュールについては、ステップＳ１３の処理でバスネットがないと判定され、ステップＳ１８以降の処理が行われる（図９）。

以上のような方法により、パワーメッシュ６００、並びに、パワーメッシュ６００内に配置された、隣接するバス信号線４００及びテスト系信号線５００の組を複数含む半導体集積回路８００が得られる。このようにして得られる半導体集積回路８００では、システムモード時の各バス信号線４００のクロストーク、及びスキャンモード時の各テスト系信号線５００のクロストークを、配線リソースの増大を抑えて、効果的に抑制することができる。

図１９は第４の実施の形態に係る半導体集積回路の一例を示す図である。図１９には、第４の実施の形態に係る半導体集積回路の一例の要部平面レイアウト図を示している。
上記のような方法により、例えば図１９に示すような平面レイアウトを有する半導体集積回路８００が得られる。半導体集積回路８００は、パワーメッシュ６００と、出力側の回路モジュール３００と、その近傍に配置され接続されたモード切り替え装置２００と、これらにバス信号線４００及びテスト系信号線５００を介して接続された入力側の回路モジュール７００とを含む。尚、便宜上、バス信号線４００を実線で、テスト系信号線５００を点線で、それぞれ図示している。

回路モジュール３００のバス信号端子３１０であるＢＵＳＯ［０］〜［５］の出力が、モード切り替え装置２００の各ＡＮＤゲート２１０の２入力の一方に入力される。各ＡＮＤゲート２１０の２入力の他方には、マスク信号ｍａｓｋのインバータ２３０による反転信号が入力される。各ＡＮＤゲート２１０の出力には、バス信号線４００が接続される。

回路モジュール３００のテスト系信号端子３２０であるＳＣＡＮＯ［０］〜［２］の出力が、モード切り替え装置２００の各ＡＮＤゲート２２０の２入力の一方に入力される。各ＡＮＤゲート２２０の２入力の他方には、マスク信号ｍａｓｋが入力される。各ＡＮＤゲート２２０の出力には、テスト系信号線５００が接続される。

回路モジュール３００のバス信号端子３１０とテスト系信号端子３２０とは、隣接して配置される。回路モジュール３００のバス信号端子３１０とテスト系信号端子３２０との配置に対応してインバータ２３０及びＡＮＤゲート２１０と、ＡＮＤゲート２２０とが配置されたモード切り替え装置２００が挿入、配置される。

バス信号線４００群及びテスト系信号線５００群は、パワーメッシュ６００の電源線６００ａ群の間に、バス信号線４００とテスト系信号線５００とが隣接するように、配置される。バス信号線４００群は、回路モジュール７００のバス信号端子７１０であるＢＵＳＩ［０］〜［５］に接続され、テスト系信号線５００群は、回路モジュール７００のテスト系信号端子７２０であるＳＣＡＮＩ［０］〜［２］に接続される。

モード切り替え装置２００及びバス信号線４００群を介して、回路モジュール３００のＢＵＳＯ［０］〜［５］と、回路モジュール７００のＢＵＳＩ［０］〜［５］とが、それぞれ接続される。モード切り替え装置２００及びテスト系信号線５００群を介して、回路モジュール３００のＳＣＡＮＯ［０］〜［２］と、回路モジュール７００のＳＣＡＮＩ［０］〜［２］とが、それぞれ接続される。

半導体集積回路８００では、電源線６００ａ、バス信号線４００及びテスト系信号線５００の、異なるもの同士が隣接するような配置となる。半導体集積回路８００は、マスク信号ｍａｓｋがＬレベルとされることで、システムモードとなり、テスト系信号線５００がＬレベルに論理固定される。この時、バス信号線４００は、論理固定されたテスト系信号線５００と、電源線６００ａとの間に挟まれ、そのクロストークが効果的に抑制される。また、半導体集積回路８００は、マスク信号ｍａｓｋがＨレベルとされることで、スキャンモードとなり、バス信号線４００がＬレベルに論理固定される。この時、テスト系信号線５００は、論理固定されたバス信号線４００と、電源線６００ａとの間に挟まれ、そのクロストークが効果的に抑制される。

このように半導体集積回路８００によれば、システムモード及びスキャンモードの両動作モードにおけるクロストークの抑制が可能になる。
更に、この半導体集積回路８００によれば、配線リソースの増大を抑え、配線性を高めることが可能になる。

ここで、図２０は半導体集積回路の第１の比較例を示す図である。図２０には、半導体集積回路の要部平面レイアウト図を示している。
図２０に示す半導体集積回路８００Ａは、第４の実施の形態で述べたような手法を用いずにクロストークの抑制を図ったものの一例である。

この半導体集積回路８００Ａでは、回路モジュール３００のバス信号端子３１０であるＢＵＳＯ［０］〜［５］、及びテスト系信号端子３２０であるＳＣＡＮＯ［０］〜［２］が、順に並んで配置される。これらに対応して、回路モジュール７００のバス信号端子７１０であるＢＵＳＩ［０］〜［５］、及びテスト系信号端子７２０であるＳＣＡＮＩ［０］〜［２］が、順に並んで配置される。回路モジュール３００のＢＵＳＯ［０］〜［５］と、回路モジュール７００のＢＵＳＩ［０］〜［５］とが、それぞれバス信号線４００を介して接続される。回路モジュール３００のＳＣＡＮＯ［０］〜［２］と、回路モジュール７００のＳＣＡＮＩ［０］〜［２］とが、それぞれテスト系信号線５００を介して接続される。尚、便宜上、バス信号線４００を実線で、テスト系信号線５００を点線で、それぞれ図示している。

半導体集積回路８００Ａでは、各バス信号線４００及び各テスト系信号線５００を、シールド配線６００Ａで挟んだ構造が採用される。シールド配線６００Ａは、半導体集積回路８００Ａのシステムモード時及びスキャンモード時に一定の電位レベルとされる。半導体集積回路８００Ａでは、このような構造により、システムモード時の各バス信号線４００のクロストーク、及びスキャンモード時の各テスト系信号線５００のクロストークが抑制される。

しかし、このような半導体集積回路８００Ａでは、回路モジュール３００，７００間の接続に、６本のバス信号線４００と３本のテスト系信号線５００、及びそれらを挟む１０本のシールド配線６００Ａの、計１９本分（最大）の配線リソースが必要になる。

これに対し、上記図１９に示す第４の実施の形態に係る半導体集積回路８００では、バス信号線４００とテスト系信号線５００の隣接配置、及び電源線６００ａの利用により、回路モジュール３００，７００間を、計９本分の配線リソースで接続することができる。半導体集積回路８００によれば、半導体集積回路８００Ａに比べて、用いる配線リソースを抑え、配線性を高めることができる。

また、図２１は半導体集積回路の第２の比較例を示す図である。図２１には、半導体集積回路の要部平面レイアウト図を示している。
図２１に示す半導体集積回路８００Ｂは、各バス信号線４００にバッファ８１０を挿入し、クロストークの抑制を図ったものの一例である。このようにバッファ８１０を挿入することで、各バス信号線４００を挟むシールド配線６００Ａの本数を削減することが可能になる。尚、便宜上、バス信号線４００を実線で、テスト系信号線５００を点線で、それぞれ図示している。

しかし、シールド配線６００Ａを用いずに、バッファ８１０の挿入でクロストークの抑制を図るためには、比較的多数のバッファ８１０が必要になる。多数のバッファ８１０の挿入は、クロストークの抑制、シールド配線６００Ａの本数削減を可能にするものの、タイミングのＱｏＲの悪化を招く恐れがある。また、バッファ８１０の挿入によってシールド配線６００Ａの本数を削減するとしても、図２１に示すように、計１３本分（最大）の配線リソースが必要になる。

図２２は第４の実施の形態に係る半導体集積回路の別例を示す図である。図２２には、第４の実施の形態に係る半導体集積回路の別例の要部平面レイアウト図を示している。
図２２に示す半導体集積回路８００ａは、バス信号線４００にバッファ８１０を挿入している点で、上記図１９に示す半導体集積回路８００と相違する。

半導体集積回路８００ａでは、バス信号線４００とテスト系信号線５００の隣接配置、及び電源線６００ａの利用により、クロストークの抑制が可能であり、バッファ８１０の挿入により、一層効果的にクロストークの抑制が可能になる。半導体集積回路８００ａでは、バス信号線４００とテスト系信号線５００の隣接配置、及び電源線６００ａの利用によってクロストークを抑制するため、上記図２１に示す半導体集積回路８００Ｂに比べて、挿入するバッファ８１０の数を削減することができる。また、上記のように、回路モジュール３００，７００間を、計９本分の配線リソースで接続することができる。これにより、クロストークが抑制可能で、配線性が高く、更にタイミングのＱｏＲの高い半導体集積回路８００ａが実現される。

次に、第５の実施の形態について説明する。
図２３は第５の実施の形態に係る半導体集積回路の一例を示す図である。図２３には、第５の実施の形態に係る半導体集積回路の一例の要部平面レイアウト図を示している。

図２３に示す半導体集積回路８００ｂは、一部のバス信号線４００（バス信号線４０１，４０２）間にシールド配線６５０が配置されている点で、上記第４の実施の形態に係る半導体集積回路８００（図１７〜図１９）と相違する。

例えば、含まれる回路モジュール群の配置、それらの端子数や端子位置によっては、一部のバス信号線４０１とバス信号線４０２との間にテスト系信号線５００が配置されず、バス信号線４０１とバス信号線４０２とが隣接してしまうことが起こり得る。このような場合、半導体集積回路８００ｂのように、バス信号線４０１とバス信号線４０２との間に、シールド配線６５０が配置される。シールド配線６５０は、半導体集積回路８００ｂのシステムモード時及びスキャンモード時に一定の電位レベルとされる。

半導体集積回路８００ｂによれば、システムモード時に、バス信号線４０１がＶＤＤ線６１０とシールド配線６５０とに挟まれ、バス信号線４０２がＶＳＳ線６２０とシールド配線６５０とに挟まれる。これにより、バス信号線４０１及びバス信号線４０２のクロストークが抑制される。

尚、ここではバス信号線４００を例にしたが、同様に一部のテスト系信号線５００間に、上記のようなシールド配線６５０が配置されてもよい。
次に、第６の実施の形態について説明する。

図２４は第６の実施の形態に係る半導体集積回路の一例を示す図である。図２４には、第６の実施の形態に係る半導体集積回路の一例の要部平面レイアウト図を示している。
バス信号線４００とテスト系信号線５００との隣接配置は、必ずしも一対の回路モジュール３００，７００間のバス信号線４００とテスト系信号線５００とで実現されることを要しない。

例えば、図２４に示す半導体集積回路８００ｃでは、回路モジュール３００，７００間の一部のバス信号線４００に、回路モジュール７００ｃ，３００間のテスト系信号線５００が隣接して配置される。即ち、回路モジュール３００，７００のＢＵＳＯ［０］−ＢＵＳＩ［０］間を繋ぐバス信号線４０３の一部に隣接して、回路モジュール７００ｃ，３００のＳＣＡＮＯ［３］−ＳＣＡＮＩ［３］間を繋ぐテスト系信号線５０３が配置される。テスト系信号線５０３は、例えば回路モジュール７００ｃの近傍に配置されるモード切り替え装置２００ｃの、マスク信号ｍａｓｋとＳＣＡＮＯ［３］からの出力信号とを２入力とするＡＮＤゲート２２０ｃの出力端子に接続される。

このように半導体集積回路８００ｃでは、回路モジュール３００，７００間のバス信号線４０３が、回路モジュール７００ｃ，３００間のテスト系信号線５０３と、電源線６００ａとで挟まれる。これにより、システムモード時には、テスト系信号線５０３と電源線６００ａとによって、バス信号線４０３のクロストークが抑制される。

尚、ここでは回路モジュール３００，７００間のバス信号線４０３を例にしたが、回路モジュール３００，７００間のテスト系信号線５００や他のバス信号線４００についても同様に、他の回路モジュール間の信号線を利用して所望の隣接配置が実現されてもよい。

次に、第７の実施の形態について説明する。
上記のようなモード切り替え装置２００の論理回路は、パワーメッシュ６００、バス信号線４００及びテスト系信号線５００の配置後に変更されてもよい。

図２５は第７の実施の形態に係るモード切り替え装置の論理回路変更処理の説明図である。
上記第４の実施の形態で述べたような手法を用いて得られる半導体集積回路が、例えば図２５（Ａ）のような配置のＶＤＤ線６１０、バス信号線４００、テスト系信号線５００、ＶＳＳ線６２０を含むものとする。バス信号線４００は、モード切り替え装置２００のＡＮＤゲート２１０の出力端子に接続され、テスト系信号線５００は、モード切り替え装置２００のＡＮＤゲート２２０の出力端子に接続される。

このような構成を有する半導体集積回路において、例えば、マスク信号ｍａｓｋをＬレベルにしてシステムモードとする場合、テスト系信号線５００はＬレベルに論理固定される。この時、バス信号線４００は、ＨレベルのＶＤＤ線６１０と、Ｌレベルのテスト系信号線５００とに挟まれる。この場合、バス信号線４００を伝送される信号は、異電位レベルのＶＤＤ線６１０とテスト系信号線５００との間に生じる電場の影響を受ける可能性がある。

このような可能性を回避するため、例えば図２５（Ｂ）に示すように、モード切り替え装置２００のＡＮＤゲート２２０の出力端子にインバータ２４０を接続する変更を行い、インバータ２４０の出力端子にテスト系信号線５００を接続する。モード切り替え装置２００に、このような変更を行うことで、Ｌレベルのマスク信号ｍａｓｋによってシステムモードとされる場合に、テスト系信号線５００をＨレベルに論理固定する。これにより、システムモード時のバス信号線４００が同電位レベルのＶＤＤ線６１０とテスト系信号線５００とに挟まれるようになり、バス信号線４００を伝送される信号の、電場による影響が抑えられる。

尚、このようにＡＮＤゲート２２０の出力端子にインバータ２４０を接続する場合、テストモード時にはテスト系信号線５００を伝送される信号が反転される。そのため、入力側の回路モジュールにインバータを設ける等の変更を行うようにしてもよい。

また、モード切り替え装置２００がテストモード時にバス信号線４００をＨレベルに論理固定する論理回路を有するような場合も同様に、ＶＳＳ線６２０の電位レベルに合わせて、バス信号線４００をＬレベルに論理固定するような論理回路に変更可能である。

上記のように、モード切り替え装置２００の論理回路を、電源線６００ａ（ＶＤＤ線６１０及びＶＳＳ線６２０）に合わせた電位レベルに論理固定するものに変更する場合には、例えば、次の図２６に示すような処理を行う。

図２６は第７の実施の形態に係るモード切り替え装置の論理回路変更処理方法の一例を示す図である。
例えば、上記第４の実施の形態で述べた設計方法（図８及び図９）におけるステップＳ１７の処理（図９）後に、図２６のような処理を追加する。

まず、上記ステップＳ８で得られるパワーメッシュ６００の配置情報が取得される（ステップＳ２０；図２６）。更に、上記ステップＳ６及びＳ７で得られるモード切り替え装置２００の論理回路に関する情報、及びマスク信号ｍａｓｋに関する情報が取得される（ステップＳ２１；図２６）。更に、上記ステップＳ１４で得られるバス信号線４００及びテスト系信号線５００の配置情報が取得される（ステップＳ２２；図２６）。

取得されたパワーメッシュ６００、バス信号線４００及びテスト系信号線５００の配置情報が用いられ、一対の電源線６００ａ間（ＶＤＤ−ＶＳＳ間）で隣接しているバス信号線４００及びテスト系信号線５００が抽出される（ステップＳ２３；図２６）。

そして、バス信号線４００を挟む電源線６００ａとテスト系信号線５００とがシステムモード時に異電位レベルになるか否かが判定される（ステップＳ２４；図２６）。異電位レベルになる場合には、テスト系信号線５００がシステムモード時に電源線６００ａと同電位レベルに論理固定されるように、そのテスト系信号線５００に繋がるモード切り替え装置２００の論理回路が変更される（ステップＳ２５；図２６）。

また、テスト系信号線５００を挟む電源線６００ａとバス信号線４００とがテストモード時に異電位レベルになるか否かが判定される（ステップＳ２６；図２６）。異電位レベルになる場合には、バス信号線４００がテストモード時に電源線６００ａと同電位レベルに論理固定されるように、そのバス信号線４００に繋がるモード切り替え装置２００の論理回路が変更される（ステップＳ２７；図２６）。

ステップＳ２４及びＳ２５の処理と、ステップＳ２６及びＳ２７の処理とは、いずれが先に行われてもよく、また、同時に行われてもよい。
このような処理によって、モード切り替え装置２００の論理回路が変更される。尚、このような処理は、図９のステップＳ１７の処理後に限らず、例えばステップＳ１７の処理前やステップＳ１８の処理後等に行われてもよい。

尚、以上述べた半導体集積回路の設計には、コンピュータを用いることができる。
図２７はコンピュータのハードウェアの一例を示す図である。
コンピュータ９００は、プロセッサ９０１によって装置全体が制御される。プロセッサ９０１には、バス９０９を介してＲＡＭ（Random Access Memory）９０２と複数の周辺機器が接続される。プロセッサ９０１は、マルチプロセッサでもよい。プロセッサ９０１は、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）等である。プロセッサ９０１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうち２種以上を組み合わせたものでもよい。

ＲＡＭ９０２は、コンピュータ９００の主記憶装置として使用される。ＲＡＭ９０２には、プロセッサ９０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ９０２には、プロセッサ９０１による処理に必要な各種データが格納される。

バス９０９に接続される周辺機器としては、ＨＤＤ（Hard Disk Drive）９０３、グラフィック処理装置９０４、入力インタフェース９０５、光学ドライブ装置９０６、機器接続インタフェース９０７及びネットワークインタフェース９０８がある。

ＨＤＤ９０３は、内蔵したディスクに対して磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ９０３は、コンピュータ９００の補助記憶装置として使用される。ＨＤＤ９０３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。尚、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。

グラフィック処理装置９０４には、モニタ９１１が接続される。グラフィック処理装置９０４は、プロセッサ９０１からの命令に従って、画像をモニタ９１１の画面に表示する。モニタ９１１としては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置等がある。

入力インタフェース９０５には、キーボード９１２及びマウス９１３が接続される。入力インタフェース９０５は、キーボード９１２やマウス９１３から送られてくる信号をプロセッサ９０１に送信する。尚、マウス９１３は、ポインティングデバイスの一例であり、タッチパネル、タブレット、タッチパッド、トラックボール等の他のポインティングデバイスを使用することもできる。

光学ドライブ装置９０６は、レーザ光等を利用して、光ディスク９１４に記録されたデータの読み取りを行う。光ディスク９１４は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク９１４には、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等がある。

機器接続インタフェース９０７は、コンピュータ９００に周辺機器を接続するための通信インタフェースである。機器接続インタフェース９０７には、メモリ装置９１５やメモリリーダライタ９１６を接続することができる。メモリ装置９１５は、機器接続インタフェース９０７との通信機能を搭載した記録媒体である。メモリリーダライタ９１６は、メモリカード９１７へのデータの書き込み、又はメモリカード９１７からのデータの読み出しを行う装置である。メモリカード９１７は、カード型の記録媒体である。

ネットワークインタフェース９０８は、ネットワーク９１０に接続されている。ネットワークインタフェース９０８は、ネットワーク９１０を介して、他のコンピュータ又は通信機器との間でデータの送受信を行う。

以上のような構成のハードウェアを有するコンピュータ９００を用いて、上記第１〜第７の実施の形態で述べたような半導体集積回路の設計で行われる各種処理を実現することができ、また、設計に用いられる設計装置の各種処理を実現することができる。

コンピュータ９００は、例えばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、上記半導体集積回路の設計で行われる各種処理を実現する。コンピュータ９００に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ９００に実行させるプログラムをＨＤＤ９０３に格納しておくことができる。プロセッサ９０１は、ＨＤＤ９０３内のプログラムの少なくとも一部をＲＡＭ９０２にロードし、プログラムを実行する。また、コンピュータ９００に実行させるプログラムを、光ディスク９１４、メモリ装置９１５、メモリカード９１７等の可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ９０１からの制御により、ＨＤＤ９０３にインストールされた後、実行可能となる。また、プロセッサ９０１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

また、上記第１〜第７の実施の形態で述べたような半導体集積回路は、各種電子装置又は電子機器に用いることができる。例えば、半導体パッケージ、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子装置又は電子機器に用いることができる。上記第１〜第７の実施の形態に係る半導体集積回路は、システムモードとスキャンモードの両動作モード時のクロストークが抑制可能で、更に配線性及びタイミングのＱｏＲの高い高性能及び高品質の半導体集積回路が実現される。このような半導体集積回路を用いることで、高性能及び高品質の各種電子装置又は電子機器が実現される。

１，１ａ，１ｂ，１ｃ，８００，８００ａ，８００ｂ，８００ｃ，８００Ａ，８００Ｂ，２０００ 半導体集積回路
１０，５０，３００，７００，７００ｃ，２１００ 回路モジュール
１１，１４，５１，５４，３１０，７１０ バス信号端子
１２，１３，５２，５３，３２０，７２０ テスト系信号端子
２０，２００，２００ｃ モード切り替え装置
２１，２２，２４，２５，２１０，２２０，２２０ｃ ＡＮＤゲート
２３，２６，２３０，２４０ インバータ
３０，３０ａ，９０，９０ａ，４００，４００ａ，４０１，４０２，４０３，１０００，２２００ バス信号線
４０，４０ａ，８０，８０ａ，５００，５００ａ，５０３，２３００ テスト系信号線
６０，７０，６００ａ，１１００ 電源線
１００ スキャン挿入済みネットリスト
１１０ スキャンチェーン情報
１２０ レイアウトライブラリ
１３０ タイミング制約
４５０，５５０，６３０，６４０ コンタクト部
６００ パワーメッシュ
６００Ａ，６５０ シールド配線
６１０ ＶＤＤ線
６２０ ＶＳＳ線
８１０，１３００ バッファ
９００ コンピュータ
９０１ プロセッサ
９０２ ＲＡＭ
９０３ ＨＤＤ
９０４ グラフィック処理装置
９０５ 入力インタフェース
９０６ 光学ドライブ装置
９０７ 機器接続インタフェース
９０８ ネットワークインタフェース
９０９ バス
９１０ ネットワーク
９１１ モニタ
９１２ キーボード
９１３ マウス
９１４ 光ディスク
９１５ メモリ装置
９１６ メモリリーダライタ
９１７ メモリカード
１２００ 未配線トラック

Claims (13)

1. 第１バス信号線と、
   前記第１バス信号線に隣接して配置された第１テスト系信号線と
   を含み、
   前記第１バス信号線を用いる動作モードであるシステムモードと、
   前記第１テスト系信号線を用いる動作モードであるスキャンモードと
   を有し、
   前記システムモード時に前記第１テスト系信号線の論理を固定し、
   前記スキャンモード時に前記第１バス信号線の論理を固定することを特徴とする半導体集積回路。
2. 第１入力信号に基づき、前記システムモード時に前記第１テスト系信号線の論理を固定し、前記スキャンモード時に前記第１バス信号線の論理を固定するモード切り替え装置を備えることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１バス信号線の、前記第１テスト系信号線とは反対の側に隣接して配置された第１電源線を更に含むことを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記第１テスト系信号線の、前記第１バス信号線とは反対の側に隣接して配置された第２電源線を更に含むことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
5. 前記第１バス信号線の、前記第１テスト系信号線とは反対の側に隣接して配置された第２テスト系信号線を更に含み、
   前記スキャンモードは、前記第１テスト系信号線及び前記第２テスト系信号線を用いる動作モードであり、
   前記システムモード時に前記第１テスト系信号線及び前記第２テスト系信号線の論理を固定することを特徴とする請求項１に記載の半導体集積回路。
6. 第１入力信号に基づき、前記システムモード時に前記第１テスト系信号線及び前記第２テスト系信号線の論理を固定し、前記スキャンモード時に前記第１バス信号線の論理を固定するモード切り替え装置を備えることを特徴とする請求項５に記載の半導体集積回路。
7. 前記第１テスト系信号線の、前記第１バス信号線とは反対の側に隣接して配置された第２バス信号線を更に含み、
   前記システムモードは、前記第１バス信号線及び前記第２バス信号線を用いる動作モードであり、
   前記スキャンモード時に前記第１バス信号線及び前記第２バス信号線の論理を固定することを特徴とする請求項１に記載の半導体集積回路。
8. 第１入力信号に基づき、前記システムモード時に前記第１テスト系信号線の論理を固定し、前記スキャンモード時に前記第１バス信号線及び前記第２バス信号線の論理を固定するモード切り替え装置を備えることを特徴とする請求項７に記載の半導体集積回路。
9. 回路モジュールを配置する工程と、
   前記回路モジュールに接続されるモード切り替え装置を配置する工程と、
   前記モード切り替え装置に接続される第１バス信号線、及び前記モード切り替え装置に接続され前記第１バス信号線に隣接する第１テスト系信号線を配置する工程と
   を含み、
   前記モード切り替え装置は、第１入力信号に基づき、前記第１バス信号線を用いる動作モードであるシステムモード時に前記第１テスト系信号線の論理を固定し、前記第１テスト系信号線を用いる動作モードであるスキャンモード時に前記第１バス信号線の論理を固定することを特徴とする半導体集積回路の設計方法。
10. 前記モード切り替え装置を配置する工程は、前記回路モジュールの近傍又は内部に前記モード切り替え装置を配置する工程を含むことを特徴とする請求項９に記載の半導体集積回路の設計方法。
11. 第１電源線、及び前記第１電源線に並設される第２電源線を配置する工程を更に含み、
    前記第１電源線と前記第２電源線との間に、前記第１バス信号線及び前記第１テスト系信号線を配置することを特徴とする請求項９又は１０に記載の半導体集積回路の設計方法。
12. 前記モード切り替え装置に接続され、前記第１バス信号線の、前記第１テスト系信号線とは反対の側に隣接する第２テスト系信号線を配置する工程を更に含み、
    前記モード切り替え装置は、前記第１入力信号に基づき、前記システムモード時に前記第１テスト系信号線及び前記第２テスト系信号線の論理を固定することを特徴とする請求項９又は１０に記載の半導体集積回路の設計方法。
13. 前記モード切り替え装置に接続され、前記第１テスト系信号線の、前記第１バス信号線とは反対の側に隣接する第２バス信号線を配置する工程を更に含み、
    前記モード切り替え装置は、前記第１入力信号に基づき、前記スキャンモード時に前記第１バス信号線及び前記第２バス信号線の論理を固定することを特徴とする請求項９又は１０に記載の半導体集積回路の設計方法。

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