JP6599100B2 - 表示装置用の駆動回路および表示装置 - Google Patents
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Description
前画面と今度表示しようとする画面のビデオデータが同じ場合を検出して、映像データ書き込みレート(リフレッシュレート)を低下させる方法である。この技術は、静止画像表示の場合に有効であり、通常、60Hz動作から10Hz以下のレートに低下させる。この場合、パネル駆動アルゴリズムを変える必要はあるが、パネル内部の回路を変える必要はない。
ゲート線毎に前画面データとの差異を検出して、異なる場合にのみ映像データを書き込む方法である。ほとんど静止画であるが、部分的にリフレッシュする必要がある画像の場合に有効である。この場合、パネル駆動アルゴリズムおよびパネル内部の回路(ゲート線駆動回路)を変える必要がある。パーシャルLRR回路を搭載した商品は、まだ市場には出回っておらず、現在、各社において、信頼性ある回路技術が開発されつつあるところと考えられる。
所望のゲート線での出力を遮断するためには、垂直ウィンドウ制御信号VWSを図24(b)に示したようなタイミングで正確に切り換える必要があり、切り換えタイミングのマージンが少ない状態となっている。
(問題点1)駆動信号間にタイミングマージンがない
(問題点2)シフトレジスタ回路の出力の負荷が大きく、高速動作が不可能
(問題点3)シフトレジスタと出力切替部に2つにゲート線駆動用トランジスタがあり、さらに、それらが直列の連結されているため、トランジスタのゲート幅(GW)が2倍必要。
図1は、従来技術においてタイミングマージンが少なかった問題を解決するための説明図である。図1(a)には、2つのCLKと、垂直ウィンドウ制御信号VWSと、GL1〜GL3のタイミングが示されており、図1(b)には、動作許容タイミングを説明するための拡大図が示されている。
Tm=T−Tss
この結果、先の図1(b)で示された許容タイミングAよりも、より長い(大きな)期間がタイミングマージンとして準備できることとなる。
この結果、シフトレジスタ部は、CLK1、2に従い、常に動作し、常に動作することで、活性化させるゲート線を特定できる。一方、分離することで、VSR、OEの負荷を低減でき、全体のレイアウトサイズを小さくできる。
この結果、例えば、ゲート線GL3を活性化させる場合、VSR2が出力される(ゲート線GL2が立ち上がる)タイミングで、先行して、OEを「H」にしておくことができる。
この結果、クロックは、シフトレジスタ部においては、動作の基準CLKの役割を果たし、ドライバ部においては、DE信号に従ったゲート線駆動の役割を果たす。
(効果1)シフトレジスタ部の出力(VSR)と出力制御信号(OE)との論理積の出力が、ゲート線駆動トランジスタのゲートを直接または間接的に活性化する回路構成により、1本のゲート線駆動が可能になった。
(効果3)前画面から変化のある画素のみをリフレッシュするので、低消費電力化が期待できる。
(効果4)ゲート線のパーシャル駆動が可能なので、タッチ検出用の時間が増加し、タッチ感度が向上し、快適なユーザインタフェースを提供できる。
図5は、実施例1におけるドライバ部のブロック図であり、図6は、図5中のLogic回路の一例を示した図である。
図5に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号(VSR)と出力制御信号(OE)とのAND論理回路
・AND論理回路の出力を受け、ゲート線を駆動するトランジスタTdhとTdlのゲートに制御信号を出力するLogic回路
・ドレインにCLK信号が入力され、ソース出力にゲート線が繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースにVss電位が繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
図7は、実施例2におけるドライバ部のブロック図であり、図8は、図7中のLogic回路の一例を示した図である。
図7に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号(VSR)と出力制御信号(OE)とのAND論理回路
・AND論理出力(DE)がゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースにVss電位が繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・2つの駆動トランジスタのゲートに繋がったLogic回路
図9は、実施例3におけるドライバ部のブロック図である。
図9に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号(VSR)がゲートに入力されたトランジスタ(Tvsr)
・出力制御信号(OE)がゲートに入力されたトランジスタ(Toe)
・ToeのドレインがVDDに繋がれ、TvsrのソースがDEに繋がれ、ToeとTvsrのもう一方の端子が互いに繋がれた回路で構成されたAND論理回路
・AND論理回路の論理出力(DE)がゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・2つの駆動トランジスタのゲートに繋がったLogic回路
図10は、実施例4におけるドライバ部のブロック図である。
図10に示したゲート線駆動回路は、以下の構成を備えている。
・出力制御信号(OE)がゲートに入力され、シフトレジスタ部の出力信号(VSR)がドレインに入力され、ソースが駆動トランジスタ(Tdh)のゲートに繋がれた1つのトランジスタによりAND論理が構成された回路
・その論理出力(DE)がゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・2つの駆動トランジスタのゲートに繋がったLogic回路
図11は、実施例5におけるドライバ部のブロック図である。
図11に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号(VSR)がゲートに入力され、出力制御信号(OE)がドレインに入力され、ソースがトランジスタ(Ts)に繋がれた1つのトランジスタ
・ゲートがドレインあるいはソースのどちらかと繋がれたトランジスタ(Ts)
・Tsのドレインあるいはソースのどちらかがゲート線駆動トランジスタ(Tdh)のゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・2つの駆動トランジスタのゲートに繋がったLogic回路
図12は、実施例6におけるドライバ部のブロック図である。
図12に示したゲート線駆動回路は、以下の構成を備えている。
・ゲートとそのドレイン、ソースどちらか一方と繋がれ、ドレインに出力制御信号(OE)が入力されたトランジスタ(Ts)と、シフトレジスタ部の出力信号(VSR)がゲートに入力され、ドレインがTsのソースと繋がれ、ソースがDE信号となる1つのトランジスタとからなるAND論理回路
・DE信号がゲート線駆動トランジスタ(Tdh)のゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・2つの駆動トランジスタのゲートに繋がったLogic回路
本実施の形態2では、8相クロックCLK1〜CLK8を用いて、より高速化を図ったパーシャル駆動を実現する回路構成について説明する。
この結果、シフトレジスタ部は、CLK1、3、5、7に従い、常に動作し、常に動作することで、活性化させるゲート線を特定できる。一方、分離することで、VSR、OEの負荷を低減でき、全体のレイアウトサイズを小さくできる。
この結果、例えば、ゲート線GL5を活性化させる場合、VSR1が出力される(ゲート線GL1が立ち上がる)タイミングで、先行して、OEを「H」にしておくことができる。
この結果、クロックは、シフトレジスタ部においては、動作の基準CLKの役割を果たし、ドライバ部においては、DE信号に従ったゲート線駆動の役割を果たす。
・4相クロックを用いた先の実施の形態1の場合
4相(片側2相、あるいは、片側正相/逆相)の場合には、前段のVSR信号でセットし、後段のVSR信号でリセットする。
・8相クロックを用いた本実施の形態2の場合
8相(片側4相)の場合には、2段前のVSR信号でセットし、2段後のVSR信号でリセットする。
(効果1)シフトレジスタ部の出力(VSR)と出力制御信号(OE)との論理積の出力が、ゲート線駆動トランジスタのゲートを直接または間接的に活性化する回路構成により、1本のゲート線駆動が可能になった。
(効果3)前画面から変化のある画素のみをリフレッシュするので、低消費電力化が期待できる。
(効果4)ゲート線のパーシャル駆動が可能なので、タッチ検出用の時間が増加し、タッチ感度が向上し、快適なユーザインタフェースを提供できる。
図15は、実施例7におけるドライバ部のブロック図であり、図16は、図15中のLogic回路の一例を示した図である。
図15に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号(VSR_i−1またはVSR_i−2)と出力制御信号(OE)とのAND論理回路
・AND論理回路の出力およびシフトレジスタ部の出力信号(VSR_i+1またはVSR_i+2)を受け、ゲート線を駆動するトランジスタTdhとTdlのゲートに制御信号を出力するLogic回路
・ドレインにCLK信号が入力され、ソース出力にゲート線が繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースにVss電位が繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
図17は、実施例8におけるドライバ部のブロック図であり、図18は、図17中のLogic回路の一例を示した図である。
図17に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号(VSR_i−1またはVSR_i−2)と出力制御信号(OE)とのAND論理回路
・AND論理出力(DE)がゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースにVss電位が繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・シフトレジスタ部の出力信号(VSR_i+1またはVSR_i+2)を受けるとともに、2つの駆動トランジスタのゲートに繋がったLogic回路
図19は、実施例9におけるドライバ部のブロック図である。
図19に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号(VSR)がゲートに入力されたトランジスタ(Tvsr)
・出力制御信号(OE)がゲートに入力されたトランジスタ(Toe)
・ToeのドレインがVDDに繋がれ、TvsrのソースがDEに繋がれ、ToeとTvsrのもう一方の端子が互いに繋がれた回路で構成されたAND論理回路
・AND論理回路の論理出力(DE)がゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・シフトレジスタ部の出力信号(VSR)を受けるとともに、2つの駆動トランジスタのゲートに繋がったLogic回路
図20は、実施例10におけるドライバ部のブロック図である。
図20に示したゲート線駆動回路は、以下の構成を備えている。
・出力制御信号(OE)がゲートに入力され、シフトレジスタ部の出力信号(VSR)がドレインに入力され、ソースが駆動トランジスタ(Tdh)のゲートに繋がれた1つのトランジスタによりAND論理が構成された回路
・その論理出力(DE)がゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・シフトレジスタ部の出力信号(VSR)を受けるとともに、2つの駆動トランジスタのゲートに繋がったLogic回路
図21は、実施例11におけるドライバ部のブロック図である。
図21に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号(VSR)がゲートに入力され、出力制御信号(OE)がドレインに入力され、ソースがトランジスタ(Ts)に繋がれた1つのトランジスタ
・ゲートがドレインあるいはソースのどちらかと繋がれたトランジスタ(Ts)
・Tsのドレインあるいはソースのどちらかがゲート線駆動トランジスタ(Tdh)のゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・シフトレジスタ部の出力信号(VSR)を受けるとともに、2つの駆動トランジスタのゲートに繋がったLogic回路
図22は、実施例12におけるドライバ部のブロック図である。
図22に示したゲート線駆動回路は、以下の構成を備えている。
・ゲートとそのドレイン、ソースどちらか一方と繋がれ、ドレインに出力制御信号(OE)が入力されたトランジスタ(Ts)と、シフトレジスタ部の出力信号(VSR)がゲートに入力され、ドレインがTsのソースと繋がれ、ソースがDE信号となる1つのトランジスタとからなるAND論理回路
・DE信号がゲート線駆動トランジスタ(Tdh)のゲートに入力され、ドレインにCLK信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ(Tdh)
・ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極にLogic回路からの出力が繋がった駆動トランジスタ(Tdl)
・シフトレジスタ部の出力信号(VSR)を受けるとともに、2つの駆動トランジスタのゲートに繋がったLogic回路
Claims (12)
- 入力されたクロックに同期して動作する複数段のシフトレジスタからなるシフトレジスタ回路と、
前記シフトレジスタ回路から分離された複数段のドライバ部であって、前記複数段のシフトレジスタにそれぞれ対応し、入力された前記クロックに同期して複数のゲート線を駆動する複数段のドライバ部と
を備え、
前記複数段のシフトレジスタと前記複数段のドライバ部との間に接続された複数段のAND回路であって、各段のAND回路が、1段前のシフトレジスタからの出力信号を受けるように1段前のシフトレジスタに接続されるとともに、各段のAND回路からの出力信号を送るように同一段のドライバ部に接続されており、1段前のシフトレジスタの出力信号と、ゲート線を立ち上げるか否かを切り替える制御信号の入力を受けて、論理積を論理出力として出力する、複数段のAND回路をさらに備え、
前記ドライバ部は、前記AND回路からの出力信号を入力され、それを用いてゲート線を駆動するための信号を生成して出力する
表示装置用の駆動回路。 - 請求項1に記載の表示装置用の駆動回路であって、
前記AND回路は、前記制御信号を入力するタイミングが、所望のゲート線駆動時間の1段前である
表示装置用の駆動回路。 - 周期が同じで位相が異なる、入力された4つのクロックのいずれかに同期して動作する複数段のシフトレジスタからなるシフトレジスタ回路と、
前記シフトレジスタ回路から分離された複数段のドライバ部であって、前記複数段のシフトレジスタにそれぞれ対応し、入力された前記クロックのいずれかに同期して複数のゲート線を駆動する複数段のドライバ部と
を備え、
前記複数段のシフトレジスタと前記複数段のドライバ部との間に接続された複数段のAND回路であって、各段のAND回路が、2段前のシフトレジスタからの出力信号を受けるように2段前のシフトレジスタに接続されるとともに、各段のAND回路からの出力信号を送るように同一段のドライバ部に接続されており、2段前のシフトレジスタの出力信号と、ゲート線を立ち上げるか否かを切り替える制御信号の入力を受けて、論理積を論理出力として出力する、複数段のAND回路をさらに備え、
前記ドライバ部は、前記AND回路からの出力信号を入力されて、それを用いてゲート線を駆動するための信号を生成して出力する
表示装置用の駆動回路。 - 請求項3に記載の表示装置用の駆動回路であって、
前記AND回路は、前記制御信号を入力するタイミングが、所望のゲート線駆動時間の2段前である
表示装置用の駆動回路。 - 請求項1から4のいずれか1項に記載の表示装置用の駆動回路であって、
前記AND回路は、前記シフトレジスタ回路の出力信号と、前記制御信号との論理積を前記論理出力として出力する、少なくとも1つ以上のトランジスタからなり、
前記ドライバ部は、
ゲート線を「H」に駆動する第1駆動トランジスタと、
ゲート線を「L」に駆動する第2駆動トランジスタと、
前記AND回路からの前記論理出力を入力とし、前記第1駆動トランジスタおよび前記第2駆動トランジスタのゲート電位を制御する信号を出力する制御回路と、
を含んで構成される
表示装置用の駆動回路。 - 請求項1から4のいずれか1項に記載の表示装置用の駆動回路であって、
前記AND回路は、前記シフトレジスタ回路の出力信号と、前記制御信号との論理積を前記論理出力として出力する、少なくとも1つ以上のトランジスタからなり、
前記ドライバ部は、
前記AND回路からの前記論理出力をゲート電位として入力し、ゲート線を「H」に駆動する第1駆動トランジスタと、
ゲート線を「L」に駆動する第2駆動トランジスタと、
前記AND回路からの前記論理出力を入力とし、前記第2駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項1から4のいずれか1項に記載の表示装置用の駆動回路であって、
前記AND回路は、
前記制御信号がゲートに入力された第1トランジスタと、
前記シフトレジスタの出力信号がゲートに入力された第2トランジスタと、
を有し、前記第1トランジスタのドレインがVDDに繋がれ、前記第2トランジスタのソースが前記論理出力となり、前記第1トランジスタのソースと前記第2トランジスタのドレインが互いに繋がれた回路でAND論理回路として構成され、
前記ドライバ部は、
前記論理出力がゲートに入力され、ドレインにクロック信号が入力され、ソース出力にゲート線が繋がった第1駆動トランジスタと、
ドレインにゲート線が繋がり、ソースにVss電位に繋がり、ゲート電極に制御回路からの出力が繋がった第2駆動トランジスタと、
前記AND回路からの前記論理出力を入力とし、前記第2駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項1から4のいずれか1項に記載の表示装置用の駆動回路であって、
前記AND回路は、前記制御信号がゲートに入力され、前記シフトレジスタ回路の出力信号がドレインに入力され、ソースが前記論理出力となる1つのトランジスタでAND論理が構成され、
前記ドライバ部は、
前記AND回路からの前記論理出力がゲートに入力され、ドレインにクロック信号が入力され、ソース出力にゲート線が繋がった第1駆動トランジスタと、
ドレインにゲート線が繋がり、ソースにVss電位に繋がり、ゲート電極に制御回路からの出力が繋がった第2駆動トランジスタと、
前記AND回路からの前記論理出力を入力とし、前記第2駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項1から4のいずれか1項に記載の表示装置用の駆動回路であって、
前記AND回路は、
前記シフトレジスタの出力信号がゲートに入力され、前記制御信号がドレインに入力された1つのトランジスタと、
前記1つのトランジスタのソースがドレインに繋がれ、ソースが前記論理出力となり、
ゲートがドレインあるいはソースのどちらかと繋がれたトランジスタと
で構成され、
前記ドライバ部は、
前記AND回路からの前記論理出力がゲートに繋がれ、ドレインにクロック信号が入力され、ソース出力にゲート線が繋がった第1駆動トランジスタと、
ドレインにゲート線が繋がり、ソースにVss電位に繋がり、ゲート電極に制御回路からの出力が繋がった第2駆動トランジスタと、
前記AND回路からの前記論理出力を入力とし、前記第2駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項1から4のいずれか1項に記載の表示装置用の駆動回路であって、
前記AND回路は、
ゲートがドレインあるいはソースのどちらか一方と繋がれ、ドレインに前記制御信号が入力されたトランジスタと、
前記シフトレジスタの出力信号がゲートに入力され、ドレインが前記トランジスタのソースと繋がれ、ソースが前記論理出力となる1つのトランジスタと
からなるAND論理回路で構成され、
前記ドライバ部は、
前記AND回路からの前記論理出力がゲートに入力され、ドレインにクロック信号が入力され、ソース出力にゲート線が繋がった第1駆動トランジスタと、
ドレインにゲート線が繋がり、ソースがVss電位に繋がり、ゲート電極に制御回路からの出力が繋がった第2駆動トランジスタと、
前記AND回路からの前記論理出力を入力とし、前記第2駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項5から10のいずれか1項に記載の表示装置用の駆動回路であって、
前記第1駆動トランジスタは、ドレインにクロック信号が入力される
表示装置用の駆動回路。 - 請求項1から11のいずれか1項に記載の表示装置用の駆動回路を含む表示装置。
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