JP6599100B2 - 表示装置用の駆動回路および表示装置 - Google Patents
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Description
本発明は、液晶表示装置あるいは有機ＥＬ表示装置の駆動回路に関し、特に、ゲート線のパーシャル駆動回路技術に関する。
近年、酸化物半導体をバックプレーンＴＦＴに採用した、ＴＶや携帯／スマートフォンが商品化されるに至っている。酸化物半導体は、オフリーク特性が良好であり、リフレッシュレートを低周波化することで、低消費電力化が可能である。ローリフレッシュレート（Ｌｏｗ Ｒｅｆｒｅｓｈ Ｒａｔｅ：ＬＲＲ）技術には、以下の２つがある。
（１）フルスクリーンＬＲＲ
前画面と今度表示しようとする画面のビデオデータが同じ場合を検出して、映像データ書き込みレート（リフレッシュレート）を低下させる方法である。この技術は、静止画像表示の場合に有効であり、通常、６０Ｈｚ動作から１０Ｈｚ以下のレートに低下させる。この場合、パネル駆動アルゴリズムを変える必要はあるが、パネル内部の回路を変える必要はない。
前画面と今度表示しようとする画面のビデオデータが同じ場合を検出して、映像データ書き込みレート（リフレッシュレート）を低下させる方法である。この技術は、静止画像表示の場合に有効であり、通常、６０Ｈｚ動作から１０Ｈｚ以下のレートに低下させる。この場合、パネル駆動アルゴリズムを変える必要はあるが、パネル内部の回路を変える必要はない。
（２）パーシャルＬＲＲ
ゲート線毎に前画面データとの差異を検出して、異なる場合にのみ映像データを書き込む方法である。ほとんど静止画であるが、部分的にリフレッシュする必要がある画像の場合に有効である。この場合、パネル駆動アルゴリズムおよびパネル内部の回路（ゲート線駆動回路）を変える必要がある。パーシャルＬＲＲ回路を搭載した商品は、まだ市場には出回っておらず、現在、各社において、信頼性ある回路技術が開発されつつあるところと考えられる。
ゲート線毎に前画面データとの差異を検出して、異なる場合にのみ映像データを書き込む方法である。ほとんど静止画であるが、部分的にリフレッシュする必要がある画像の場合に有効である。この場合、パネル駆動アルゴリズムおよびパネル内部の回路（ゲート線駆動回路）を変える必要がある。パーシャルＬＲＲ回路を搭載した商品は、まだ市場には出回っておらず、現在、各社において、信頼性ある回路技術が開発されつつあるところと考えられる。
また、ＬＲＲ駆動にすることで、ビデオデータを書き込まない時間にタッチ検出を行うことが可能となる。この結果、より小さいポイントの検出（Ｐｅｎ先認識など）や、これまでＳ／Ｎ比が取れなかったものでの検出が可能となり、より快適なユーザインタフェース機能を提供できる。
所望のエリアのみに画像表示させることを目的とする場合の従来技術としては、表示エリア以外を黒表示する液晶表示装置がある。図２３は、従来の液晶表示装置に用いられる駆動回路の一例を示したブロック図である（例えば、特許文献１参照）。
図２３に示すように、ゲートドライバ１０４は、ゲートスタートパルスＧＳＰの入力ラインに従属接続された複数のシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５と、シフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５にそれぞれ接続された複数の出力切替部１０４Ａ〜１０４Ｅとを含む。複数のシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５は、第１クロックＣＬＫ１および第２クロックＣＬＫ２のいずれか１つを入力する。
第１クロックＣＬＫ１および第２クロックＣＬＫ２は、シフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５に交代に入力される。つまり、奇数番目のシフトレジスタステージＳ／Ｒ１、Ｓ／Ｒ３、Ｓ／Ｒ５には、第１クロックＣＬＫ１が入力されるが、偶数番目のシフトレジスタステージＳ／Ｒ２、Ｓ／Ｒ４には、第２クロックＣＬＫ２が入力される。
第１クロックＣＬＫ１および第２クロックＣＬＫ２は、相反する位相を有すると共に、水平同期信号の１／２に該当する周波数（すなわち、２倍に相当する周期）を有する。複数のシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５は、第１クロックＣＬＫ１または第２クロックＣＬＫ２に応答し、ゲートスタートパルスＧＳＰまたは以前のシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ４からのゲート信号（Ｖｇ１〜Ｖｇ４のいずれか１つ）をラッチし、対応するゲート線ＧＬ１〜ＧＬ５に供給されるゲート信号Ｖｇ１〜Ｖｇ５を発生する。
第１シフトレジスタステージＳ／Ｒ１は、第１クロックＣＬＫ１に応答し、ゲートスタートパルスＧＳＰをラッチさせて第１ゲート信号Ｖｇ１を発生する。第１ゲート信号Ｖｇ１は、第１出力切替部１０４Ａおよび第２シフトレジスタステージＳ／Ｒ２に供給される。第２シフトレジスタステージＳ／Ｒ２は、第２クロックＣＬＫ２によって、以前のステージである第１シフトレジスタステージＳ／Ｒ１からの第１ゲート信号Ｖｇ１をラッチして、第２ゲート信号Ｖｇ２を発生する。第２ゲート信号Ｖｇ２は、第２出力切替部１０４Ｂおよび次のステージである第３シフトレジスタステージＳ／Ｒ３に供給される。
第１クロックＣＬＫ１に応答する第３シフトレジスタステージＳ／Ｒ３も、以前のステージである第２シフトレジスタステージＳ／Ｒ２からの第２ゲート信号Ｖｇ２をシフトさせて、第３ゲート信号Ｖｇ３を発生する。第３ゲート信号Ｖｇ３は、第３出力切替部１０４Ｃおよび次のステージである第４シフトレジスタステージＳ／Ｒ４に供給される。
これにより、残りのシフトレジスタステージＳ／Ｒ４、Ｓ／Ｒ５も、第１クロックＣＬＫ１または第２クロックＣＬＫ２に応答して、以前のシフトレジスタステージＳ／Ｒ３、Ｓ／Ｒ４からの第３ゲート信号Ｖｇ３または第４ゲート信号Ｖｇ４をラッチし、対応するゲート信号Ｖｇ４（またはＶｇ５）を発生する。複数の各シフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５から発生する複数のゲート信号Ｖｇ１〜Ｖｇ５は、１つの水平同期信号の期間ずつ、順次特定論理（例えば、ハイ論理）の状態でイネーブルされる。
複数の出力切替部１０４Ａ〜１０４Ｅは、液晶パネルの表示領域上の複数のゲート線ＧＬ１〜ＧＬ５と電気的にそれぞれ接続される。また、複数の出力切替部１０４Ａ〜１０４Ｅは、垂直ウィンドウ制御信号ＶＷＳ、または遅延した垂直ウィンドウ制御信号ＤＶＷＳを、共通に入力する。垂直ウィンドウ制御信号ＶＷＳまたは遅延したウィンドウ制御信号ＤＶＷＳに共通に応答する複数の各出力切替部１０４Ａ〜１０４Ｅは、対応するシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５から、対応するゲート線ＧＬ１〜ＧＬ５に供給されるゲート信号Ｖｇ１〜Ｖｇ５を切り替える。
垂直ウィンドウ制御信号ＶＷＳまたは遅延した垂直ウィンドウ制御信号ＤＶＷＳの垂直ウィンドウパルスの期間（基底論理の期間）では、出力切替部１０４Ａ〜１０４Ｅは、対応するシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５からの対応するゲート線ＧＬ１〜ＧＬ５に供給される対応するゲート信号Ｖｇ１〜Ｖｇ５を遮断する。それとは反対に、垂直ウィンドウ制御信号ＶＷＳまたは遅延した垂直ウィンドウ制御信号ＤＶＷＳの特定論理のイネーブル期間では、各出力切替部１０４Ａ〜１０４Ａは、対応するシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５からのゲート信号Ｖｇ１〜Ｖｇ５を対応するゲート線ＧＬ１〜ＧＬ５に供給する。また、ＣＬＫ信号は、シフトレジスタＳ／Ｒ１〜Ｓ／Ｒ５のみに導入され、出力切替部Ｖｇ１〜Ｖｇ５には導入されていない。
図２４は、図２３に示した従来の液晶表示装置の出力切替部の回路図と、駆動波形の１例を示した図である。第ｎ出力切替部Ｖｇｎは、第ｎシフトレジスタＳ／Ｒｎの出力Ｖｇｎを通すか通さないかを、垂直ウィンドウ制御信号ＶＷＳで制御する。ここで、垂直ウィンドウ制御信号ＶＷＳが「Ｈ」の時には、ＧＬｎ（Ｖｇｎ）が出力され、「Ｌ」の時にはＧＬｎ（Ｖｇｎ）が遮断される。
第ｎシフトレジスタＳ／Ｒｎ内のトランジスタＴｄｒｖは、第ｎ出力切換部Ｖｇｎ内のトランジスタＴＧｎを通して、ゲート線を駆動することになり、大きな駆動能力を必要とする。また、トランジスタＴＧｎ自身も、トランジスタＴｄｒｖの出力抵抗を小さくするために、大きなゲート幅に設定される。
また、垂直ウィンドウ制御信号ＶＷＳの駆動波形については、以下のようになる。図２４（ｂ）に示したように、第１ゲート線ＧＬ１と第２ゲート線ＧＬ２に出力し、第３ゲート線ＧＬ３の出力を遮断する場合について説明する。この場合、第２ゲート線ＧＬ２が十分「Ｌ」になるまで、垂直ウィンドウ制御信号ＶＷＳは、「Ｈ」を維持し、その後、第３ゲート線ＧＬ３が立ち上がる前に「Ｌ」に設定される。
しかしながら、従来技術には、以下のような課題がある。
所望のゲート線での出力を遮断するためには、垂直ウィンドウ制御信号ＶＷＳを図２４（ｂ）に示したようなタイミングで正確に切り換える必要があり、切り換えタイミングのマージンが少ない状態となっている。
所望のゲート線での出力を遮断するためには、垂直ウィンドウ制御信号ＶＷＳを図２４（ｂ）に示したようなタイミングで正確に切り換える必要があり、切り換えタイミングのマージンが少ない状態となっている。
さらに、垂直ウィンドウ制御信号ＶＷＳは、全ての出力切換部Ｖｇ１〜ＶｇｎのトランジスタＴＧのゲートにつながれており、負荷は大きく、タイミング制御にクリティカルな面がある。さらに、このような構成により、相応の電力消費を伴うこととなる。
また、特許文献１に示したような従来の液晶表示装置は、エリア表示が目的であり、表示部分以外は「黒表示」であった。しかしながら、１画面内で動画と静止画を表示させるような用途では、表示データが前画面と異なる画素のみにビデオデータを書き込むことになる。
しかしながら、従来の駆動回路では、シフトレジスタＳ／Ｒｎの出力Ｖｇｎは、ＣＬＫ１、ＣＬＫ２の波形に同期しており、１本のゲート線を遮断するには、Ｖｇｎが「Ｈ」になる前に垂直ウィンドウ制御信号ＶＷＳを「Ｌ」にし、次のＶｇｎが「Ｈ」になる前にＶＷＳを「Ｈ」にする必要がある。従って、動画部分を部分的に書き換えるような用途では、従来の駆動回路では、垂直ウィンドウ制御信号ＶＷＳの駆動タイミングが厳しく、ゲート線の誤動作による画素データ破壊の可能性があった。
さらに、ゲート線を増加して高精細化するに当たっては、負荷の増加、Ｈ期間の減少が発生し、動作マージンが減少してしまう可能性がある。さらに、図２４に示したような従来の駆動回路では、出力ＴＦＴ（Ｔｄｒｖ）の負荷が重いので、高速化が難しい。従って、動画部分を部分的に書き換えるようなパーシャル駆動の高速化への対応には不向きであった。
また、従来と同等の駆動能力を維持するには、駆動ＴＦＴのゲート幅を従来の４倍（すなわち、シフトレジスタ用のＴＦＴのサイズを２倍、出力切替用のＴＦＴのサイズを２倍）にする必要がある。この結果、液晶表示装置の額縁部分が大きくなってしまう可能性がある。
従来の駆動回路に関して、パーシャル駆動を行う場合の問題点を整理すると、以下のようになる。
（問題点１）駆動信号間にタイミングマージンがない
（問題点２）シフトレジスタ回路の出力の負荷が大きく、高速動作が不可能
（問題点３）シフトレジスタと出力切替部に２つにゲート線駆動用トランジスタがあり、さらに、それらが直列の連結されているため、トランジスタのゲート幅（ＧＷ）が２倍必要。
（問題点１）駆動信号間にタイミングマージンがない
（問題点２）シフトレジスタ回路の出力の負荷が大きく、高速動作が不可能
（問題点３）シフトレジスタと出力切替部に２つにゲート線駆動用トランジスタがあり、さらに、それらが直列の連結されているため、トランジスタのゲート幅（ＧＷ）が２倍必要。
本発明は、前記のような課題を解決するためになされたものであり、誤動作の起きない安定動作可能なパーシャル駆動を実現する表示装置用の駆動回路および表示装置を得ることを目的とする。
本発明に係る表示装置用の駆動回路は、クロックに同期して動作する複数段のシフトレジスタからなるシフトレジスタ回路と、クロックに同期して複数のゲート線を駆動するドライバ部とを備え、１段前のシフトレジスタの出力信号と、ゲート線を立ち上げるか否かを切り替える制御信号との論理積を論理出力として出力するＡＮＤ回路をさらに備え、ドライバ部は、ＡＮＤ回路からの出力を用いてゲート線を駆動するものである。
本発明によれば、シフトレジスタ部とゲート線のドライバ部とを分離し、シフトレジスタ部の出力と、ゲート線の出力制御信号とがともに「Ｈ」である時にドライバ部を活性化し、クロック信号をシフトレジスタ部およびドライバ部の両方に入力する構成を備えることにより、誤動作の起きない安定動作可能なパーシャル駆動を実現する表示装置用の駆動回路および表示装置を得ることができる。
以下、本発明の表示装置用の駆動回路および表示装置の好適な実施の形態につき図面を用いて説明する。
実施の形態１．
図１は、従来技術においてタイミングマージンが少なかった問題を解決するための説明図である。図１（ａ）には、２つのＣＬＫと、垂直ウィンドウ制御信号ＶＷＳと、ＧＬ１〜ＧＬ３のタイミングが示されており、図１（ｂ）には、動作許容タイミングを説明するための拡大図が示されている。
図１は、従来技術においてタイミングマージンが少なかった問題を解決するための説明図である。図１（ａ）には、２つのＣＬＫと、垂直ウィンドウ制御信号ＶＷＳと、ＧＬ１〜ＧＬ３のタイミングが示されており、図１（ｂ）には、動作許容タイミングを説明するための拡大図が示されている。
ＣＬＫのトグリングを起点に、垂直ウィンドウ制御信号ＶＷＳを変化させることで、ゲート線ＧＬ２をプルダウンし、ゲート線ＧＬ３の立ち上がりを遮断している。ここで、正常動作するための許容タイミングは、図１（ｂ）に示したＡ期間である。この許容タイミングＡを大きくするには、駆動起点を、図１（ａ）に示す時刻ｔ１からｔ２に変え、早い段階で準備をすることが効果的である。時刻ｔ１からｔ２にタイミング起点を早めることができれば、図１（ａ）に示したＢの分だけ許容タイミングを得ることができる。そこで、このような許容タイミングの増加を実現する具体的な回路について、次に説明する。
図２は、本発明の実施の形態１におけるパーシャルＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）回路のブロック図である。図２に示すパーシャルＧＩＰ回路は、シフトレジスタ部１０、ＡＮＤ回路２０、ドライバ部３０を備えて構成されており、２つのゲート線ＧＬ１、ＧＬ２に関連する回路部分を示している。
シフトレジスタ部１０の出力ＶＳＲ１、２（あるいはＶＳＴ）と、出力制御信号ＯＥのＡＮＤ回路２０による論理出力ＤＥ（Ｄｒｉｖｅｒ Ｅｎａｂｌｅ）を、ドライバ部３０に印加している。
図３は、本発明の実施の形態１における図２に示したパーシャルＧＩＰ回路による駆動波形を示した図である。ＶＳＲ１が「Ｈ」の期間に、出力制御信号ＯＥを「Ｈ」にすることで、ＤＥ２が「Ｈ」になり、ドライバ部３０（２）を活性化し、ゲート線ＧＬ２を立ち上げている。
出力制御信号ＯＥの「Ｈ」期間は、最短で、ＤＥノードを「Ｈ」に充電する期間（Ｔｓｓ）であり、最長で、ＶＳＲの「Ｈ」期間（Ｔ）である。このとき、タイミングマージンＴｍは、次の式で表すことができる。
Ｔｍ＝Ｔ−Ｔｓｓ
この結果、先の図１（ｂ）で示された許容タイミングＡよりも、より長い（大きな）期間がタイミングマージンとして準備できることとなる。
Ｔｍ＝Ｔ−Ｔｓｓ
この結果、先の図１（ｂ）で示された許容タイミングＡよりも、より長い（大きな）期間がタイミングマージンとして準備できることとなる。
図４は、本発明の実施の形態１におけるパーシャルＧＩＰ回路の全体構成図であり、２ライン分のみを示していた先の図２を、ｎライン分に拡張した全体図を示している。本実施の形態１におけるパーシャルＧＩＰ回路の特徴をまとめると、以下のようになる。
（特徴１）シフトレジスタ部と、ゲート線のドライバ部とを分離している。
この結果、シフトレジスタ部は、ＣＬＫ１、２に従い、常に動作し、常に動作することで、活性化させるゲート線を特定できる。一方、分離することで、ＶＳＲ、ＯＥの負荷を低減でき、全体のレイアウトサイズを小さくできる。
この結果、シフトレジスタ部は、ＣＬＫ１、２に従い、常に動作し、常に動作することで、活性化させるゲート線を特定できる。一方、分離することで、ＶＳＲ、ＯＥの負荷を低減でき、全体のレイアウトサイズを小さくできる。
（特徴２）前段のシフトレジスタ部の出力（ＶＳＲ）と、ゲート線の出力制御信号ＯＥとがともに「Ｈ」である時に、ＤＥが「Ｈ」となり、ドライバ部を活性化している。
この結果、例えば、ゲート線ＧＬ３を活性化させる場合、ＶＳＲ２が出力される（ゲート線ＧＬ２が立ち上がる）タイミングで、先行して、ＯＥを「Ｈ」にしておくことができる。
この結果、例えば、ゲート線ＧＬ３を活性化させる場合、ＶＳＲ２が出力される（ゲート線ＧＬ２が立ち上がる）タイミングで、先行して、ＯＥを「Ｈ」にしておくことができる。
（特徴３）ＣＬＫ１、２は、周期が同じで相反する位相のクロックであり、シフトレジスタ部およびドライバ部の両方に入力される。
この結果、クロックは、シフトレジスタ部においては、動作の基準ＣＬＫの役割を果たし、ドライバ部においては、ＤＥ信号に従ったゲート線駆動の役割を果たす。
この結果、クロックは、シフトレジスタ部においては、動作の基準ＣＬＫの役割を果たし、ドライバ部においては、ＤＥ信号に従ったゲート線駆動の役割を果たす。
なお、ＣＬＫは、シフトレジスタ部が駆動できるものであればよく、３相、４相でもよい。また、本実施の形態では、表示部の片側のみにパーシャルＧＩＰ回路を設定したが、両側からの駆動も可能である。さらに、シフトレジスタ部／ドライバ部の回路構成は、一例を示したものであり、いかなる回路構成でも構わない。
以上のように、実施の形態１によれば、上述した特徴１〜３を備えたパーシャルＧＩＰ回路を用いることで、ゲート線を切り換え動作するためのマージンを従来よりも大きくすることができる。この結果、誤動作の起きない安定動作可能なパーシャル駆動を実現する表示装置用の駆動回路を実現できる。
より具体的には、所望のゲート線駆動（パーシャル駆動）を可能とするための、以下の効果が挙げられる。
（効果１）シフトレジスタ部の出力（ＶＳＲ）と出力制御信号（ＯＥ）との論理積の出力が、ゲート線駆動トランジスタのゲートを直接または間接的に活性化する回路構成により、１本のゲート線駆動が可能になった。
（効果１）シフトレジスタ部の出力（ＶＳＲ）と出力制御信号（ＯＥ）との論理積の出力が、ゲート線駆動トランジスタのゲートを直接または間接的に活性化する回路構成により、１本のゲート線駆動が可能になった。
（効果２）シフトレジスタ部の出力（ＶＳＲ）期間に出力制御信号（ＯＥ）を「Ｈ」にすることで、１本のゲート線駆動が可能になり、制御タイミングマージンを大きくでき、誤動作防止が可能になった。
（効果３）前画面から変化のある画素のみをリフレッシュするので、低消費電力化が期待できる。
（効果４）ゲート線のパーシャル駆動が可能なので、タッチ検出用の時間が増加し、タッチ感度が向上し、快適なユーザインタフェースを提供できる。
（効果３）前画面から変化のある画素のみをリフレッシュするので、低消費電力化が期待できる。
（効果４）ゲート線のパーシャル駆動が可能なので、タッチ検出用の時間が増加し、タッチ感度が向上し、快適なユーザインタフェースを提供できる。
次に、本実施の形態１に係る発明のパーシャルＧＩＰ回路におけるドライバ部の具体的な構成について、実施例１〜実施例６として、図面を用いて具体的に説明する。
［実施例１］
図５は、実施例１におけるドライバ部のブロック図であり、図６は、図５中のＬｏｇｉｃ回路の一例を示した図である。
図５に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）と出力制御信号（ＯＥ）とのＡＮＤ論理回路
・ＡＮＤ論理回路の出力を受け、ゲート線を駆動するトランジスタＴｄｈとＴｄｌのゲートに制御信号を出力するＬｏｇｉｃ回路
・ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースにＶｓｓ電位が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
図５は、実施例１におけるドライバ部のブロック図であり、図６は、図５中のＬｏｇｉｃ回路の一例を示した図である。
図５に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）と出力制御信号（ＯＥ）とのＡＮＤ論理回路
・ＡＮＤ論理回路の出力を受け、ゲート線を駆動するトランジスタＴｄｈとＴｄｌのゲートに制御信号を出力するＬｏｇｉｃ回路
・ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースにＶｓｓ電位が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
［実施例２］
図７は、実施例２におけるドライバ部のブロック図であり、図８は、図７中のＬｏｇｉｃ回路の一例を示した図である。
図７に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）と出力制御信号（ＯＥ）とのＡＮＤ論理回路
・ＡＮＤ論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースにＶｓｓ電位が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図７は、実施例２におけるドライバ部のブロック図であり、図８は、図７中のＬｏｇｉｃ回路の一例を示した図である。
図７に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）と出力制御信号（ＯＥ）とのＡＮＤ論理回路
・ＡＮＤ論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースにＶｓｓ電位が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
［実施例３］
図９は、実施例３におけるドライバ部のブロック図である。
図９に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力されたトランジスタ（Ｔｖｓｒ）
・出力制御信号（ＯＥ）がゲートに入力されたトランジスタ（Ｔｏｅ）
・ＴｏｅのドレインがＶＤＤに繋がれ、ＴｖｓｒのソースがＤＥに繋がれ、ＴｏｅとＴｖｓｒのもう一方の端子が互いに繋がれた回路で構成されたＡＮＤ論理回路
・ＡＮＤ論理回路の論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図９は、実施例３におけるドライバ部のブロック図である。
図９に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力されたトランジスタ（Ｔｖｓｒ）
・出力制御信号（ＯＥ）がゲートに入力されたトランジスタ（Ｔｏｅ）
・ＴｏｅのドレインがＶＤＤに繋がれ、ＴｖｓｒのソースがＤＥに繋がれ、ＴｏｅとＴｖｓｒのもう一方の端子が互いに繋がれた回路で構成されたＡＮＤ論理回路
・ＡＮＤ論理回路の論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
［実施例４］
図１０は、実施例４におけるドライバ部のブロック図である。
図１０に示したゲート線駆動回路は、以下の構成を備えている。
・出力制御信号（ＯＥ）がゲートに入力され、シフトレジスタ部の出力信号（ＶＳＲ）がドレインに入力され、ソースが駆動トランジスタ（Ｔｄｈ）のゲートに繋がれた１つのトランジスタによりＡＮＤ論理が構成された回路
・その論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図１０は、実施例４におけるドライバ部のブロック図である。
図１０に示したゲート線駆動回路は、以下の構成を備えている。
・出力制御信号（ＯＥ）がゲートに入力され、シフトレジスタ部の出力信号（ＶＳＲ）がドレインに入力され、ソースが駆動トランジスタ（Ｔｄｈ）のゲートに繋がれた１つのトランジスタによりＡＮＤ論理が構成された回路
・その論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
［実施例５］
図１１は、実施例５におけるドライバ部のブロック図である。
図１１に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力され、出力制御信号（ＯＥ）がドレインに入力され、ソースがトランジスタ（Ｔｓ）に繋がれた１つのトランジスタ
・ゲートがドレインあるいはソースのどちらかと繋がれたトランジスタ（Ｔｓ）
・Ｔｓのドレインあるいはソースのどちらかがゲート線駆動トランジスタ（Ｔｄｈ）のゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図１１は、実施例５におけるドライバ部のブロック図である。
図１１に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力され、出力制御信号（ＯＥ）がドレインに入力され、ソースがトランジスタ（Ｔｓ）に繋がれた１つのトランジスタ
・ゲートがドレインあるいはソースのどちらかと繋がれたトランジスタ（Ｔｓ）
・Ｔｓのドレインあるいはソースのどちらかがゲート線駆動トランジスタ（Ｔｄｈ）のゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
［実施例６］
図１２は、実施例６におけるドライバ部のブロック図である。
図１２に示したゲート線駆動回路は、以下の構成を備えている。
・ゲートとそのドレイン、ソースどちらか一方と繋がれ、ドレインに出力制御信号（ＯＥ）が入力されたトランジスタ（Ｔｓ）と、シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力され、ドレインがＴｓのソースと繋がれ、ソースがＤＥ信号となる１つのトランジスタとからなるＡＮＤ論理回路
・ＤＥ信号がゲート線駆動トランジスタ（Ｔｄｈ）のゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図１２は、実施例６におけるドライバ部のブロック図である。
図１２に示したゲート線駆動回路は、以下の構成を備えている。
・ゲートとそのドレイン、ソースどちらか一方と繋がれ、ドレインに出力制御信号（ＯＥ）が入力されたトランジスタ（Ｔｓ）と、シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力され、ドレインがＴｓのソースと繋がれ、ソースがＤＥ信号となる１つのトランジスタとからなるＡＮＤ論理回路
・ＤＥ信号がゲート線駆動トランジスタ（Ｔｄｈ）のゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
実施の形態２．
本実施の形態２では、８相クロックＣＬＫ１〜ＣＬＫ８を用いて、より高速化を図ったパーシャル駆動を実現する回路構成について説明する。
本実施の形態２では、８相クロックＣＬＫ１〜ＣＬＫ８を用いて、より高速化を図ったパーシャル駆動を実現する回路構成について説明する。
図１３は、本発明の実施の形態２におけるパーシャルＧＩＰ回路の全体構成図である。図１３に示すパーシャルＧＩＰ回路は、シフトレジスタ部１０、ＡＮＤ回路２０、ドライバ部３０を備えて構成されており、特に、ゲート線ＧＬ１、ＧＬ３、ＧＬ５、ＧＬ７、ＧＬ９に関連する回路部分を示している。
なお、この図１３では、表示パネルの片方に配置されたＧＩＰを駆動するための回路を示しており、４つのクロックＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７を用いて駆動されている。そして、図示していないが、表示パネルのもう片方に配置されたＧＩＰを駆動するための回路は、残りの４つのクロックＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８を用いて駆動されている。
図１３に示した構成を備えた本実施の形態２におけるパーシャルＧＩＰ回路の特徴をまとめると、以下のようになる。
（特徴１）シフトレジスタ部と、ゲート線のドライバ部とを分離している。
この結果、シフトレジスタ部は、ＣＬＫ１、３、５、７に従い、常に動作し、常に動作することで、活性化させるゲート線を特定できる。一方、分離することで、ＶＳＲ、ＯＥの負荷を低減でき、全体のレイアウトサイズを小さくできる。
この結果、シフトレジスタ部は、ＣＬＫ１、３、５、７に従い、常に動作し、常に動作することで、活性化させるゲート線を特定できる。一方、分離することで、ＶＳＲ、ＯＥの負荷を低減でき、全体のレイアウトサイズを小さくできる。
（特徴２）前の前の段のシフトレジスタ部の出力（ＶＳＲ）と、ゲート線の出力制御信号ＯＥとがともに「Ｈ」である時に、ＤＥが「Ｈ」となり、ドライバ部を活性化している。
この結果、例えば、ゲート線ＧＬ５を活性化させる場合、ＶＳＲ１が出力される（ゲート線ＧＬ１が立ち上がる）タイミングで、先行して、ＯＥを「Ｈ」にしておくことができる。
この結果、例えば、ゲート線ＧＬ５を活性化させる場合、ＶＳＲ１が出力される（ゲート線ＧＬ１が立ち上がる）タイミングで、先行して、ＯＥを「Ｈ」にしておくことができる。
（特徴３）ＣＬＫ１、３、５、７は、周期が同じで位相がずれているクロックであり、シフトレジスタ部およびドライバ部の両方に入力される。
この結果、クロックは、シフトレジスタ部においては、動作の基準ＣＬＫの役割を果たし、ドライバ部においては、ＤＥ信号に従ったゲート線駆動の役割を果たす。
この結果、クロックは、シフトレジスタ部においては、動作の基準ＣＬＫの役割を果たし、ドライバ部においては、ＤＥ信号に従ったゲート線駆動の役割を果たす。
図１４は、本発明の実施の形態２における図１３に示したパーシャルＧＩＰ回路による駆動波形を示した図であり、ＯＥを常に「Ｈ」としたときの各部の波形を示している。また、Ｑｉは、シフトレジスタ部１０のノードを示している。
図１３の回路構成および図１４の駆動波形を用いて、ゲート線ＧＬ５の動作を例に、以下に説明する。ＣＬＫ１が「Ｈ」に切り換わったタイミングで、シフトレジスタ部１０（５）のＱ５ノードが「Ｈ」になる。ここで、ＯＥは、常に「Ｈ」なので、Ｑ５ノードが「Ｈ」になると同時に、ドライバ部３０（５）のＱノードも「Ｈ」になり、ＣＬＫ５が活性化すると同時に、ゲート線ＧＬ５が「Ｈ」となって出力される。Ｑ５ノードは、ＶＳＲ９が「Ｈ」になるタイミングでＶＳＳまで低下する。
ゲート線出力制御信号ＯＥを入力するタイミングは、ＶＳＲ１が「Ｈ」の期間である。また、ＯＥのパルス幅は、ドライバ部３０のＱノードを「Ｈ」、ＱＢノードを「Ｌ」にすることができる期間でよい。
また、ドライバ部３０において、ＯＥ信号とＶＳＲ信号とのＡＮＤ論理を行う場合について、先の実施の形態１と本実施の形態２の場合を比較すると、以下のようになる。
・４相クロックを用いた先の実施の形態１の場合
４相（片側２相、あるいは、片側正相／逆相）の場合には、前段のＶＳＲ信号でセットし、後段のＶＳＲ信号でリセットする。
・８相クロックを用いた本実施の形態２の場合
８相（片側４相）の場合には、２段前のＶＳＲ信号でセットし、２段後のＶＳＲ信号でリセットする。
・４相クロックを用いた先の実施の形態１の場合
４相（片側２相、あるいは、片側正相／逆相）の場合には、前段のＶＳＲ信号でセットし、後段のＶＳＲ信号でリセットする。
・８相クロックを用いた本実施の形態２の場合
８相（片側４相）の場合には、２段前のＶＳＲ信号でセットし、２段後のＶＳＲ信号でリセットする。
なお、ＣＬＫは、シフトレジスタ部が駆動できるものであればよく、さらに多相の駆動でもよい。従って、ＯＥ信号とＶＳＲ信号とのＡＮＤ論理は、タイミングが合うＶＳＲ出力をセットすればよい。さらに、シフトレジスタ部／ドライバ部の回路構成は、一例を示したものであり、いかなる回路構成でも構わない。
以上のように、実施の形態２によれば、上述した特徴１〜３を備えたパーシャルＧＩＰ回路を用いることで、ゲート線を切り換え動作するためのマージンを従来よりも大きくすることができる。この結果、誤動作の起きない安定動作可能なパーシャル駆動を実現する表示装置用の駆動回路を実現できる。
より具体的には、先の実施の形態１と同様に、所望のゲート線駆動（パーシャル駆動）を可能とするための、以下の効果が挙げられる。
（効果１）シフトレジスタ部の出力（ＶＳＲ）と出力制御信号（ＯＥ）との論理積の出力が、ゲート線駆動トランジスタのゲートを直接または間接的に活性化する回路構成により、１本のゲート線駆動が可能になった。
（効果１）シフトレジスタ部の出力（ＶＳＲ）と出力制御信号（ＯＥ）との論理積の出力が、ゲート線駆動トランジスタのゲートを直接または間接的に活性化する回路構成により、１本のゲート線駆動が可能になった。
（効果２）シフトレジスタ部の出力（ＶＳＲ）期間に出力制御信号（ＯＥ）を「Ｈ」にすることで、１本のゲート線駆動が可能になり、制御タイミングマージンを大きくでき、誤動作防止が可能になった。
（効果３）前画面から変化のある画素のみをリフレッシュするので、低消費電力化が期待できる。
（効果４）ゲート線のパーシャル駆動が可能なので、タッチ検出用の時間が増加し、タッチ感度が向上し、快適なユーザインタフェースを提供できる。
（効果３）前画面から変化のある画素のみをリフレッシュするので、低消費電力化が期待できる。
（効果４）ゲート線のパーシャル駆動が可能なので、タッチ検出用の時間が増加し、タッチ感度が向上し、快適なユーザインタフェースを提供できる。
次に、本実施の形態２に係る発明のパーシャルＧＩＰ回路におけるドライバ部の具体的な構成について、実施例７〜実施例１２として、図面を用いて具体的に説明する。
［実施例７］
図１５は、実施例７におけるドライバ部のブロック図であり、図１６は、図１５中のＬｏｇｉｃ回路の一例を示した図である。
図１５に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ＿ｉ−１またはＶＳＲ＿ｉ−２）と出力制御信号（ＯＥ）とのＡＮＤ論理回路
・ＡＮＤ論理回路の出力およびシフトレジスタ部の出力信号（ＶＳＲ＿ｉ＋１またはＶＳＲ＿ｉ＋２）を受け、ゲート線を駆動するトランジスタＴｄｈとＴｄｌのゲートに制御信号を出力するＬｏｇｉｃ回路
・ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースにＶｓｓ電位が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
図１５は、実施例７におけるドライバ部のブロック図であり、図１６は、図１５中のＬｏｇｉｃ回路の一例を示した図である。
図１５に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ＿ｉ−１またはＶＳＲ＿ｉ−２）と出力制御信号（ＯＥ）とのＡＮＤ論理回路
・ＡＮＤ論理回路の出力およびシフトレジスタ部の出力信号（ＶＳＲ＿ｉ＋１またはＶＳＲ＿ｉ＋２）を受け、ゲート線を駆動するトランジスタＴｄｈとＴｄｌのゲートに制御信号を出力するＬｏｇｉｃ回路
・ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースにＶｓｓ電位が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
［実施例８］
図１７は、実施例８におけるドライバ部のブロック図であり、図１８は、図１７中のＬｏｇｉｃ回路の一例を示した図である。
図１７に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ＿ｉ−１またはＶＳＲ＿ｉ−２）と出力制御信号（ＯＥ）とのＡＮＤ論理回路
・ＡＮＤ論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースにＶｓｓ電位が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ＿ｉ＋１またはＶＳＲ＿ｉ＋２）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図１７は、実施例８におけるドライバ部のブロック図であり、図１８は、図１７中のＬｏｇｉｃ回路の一例を示した図である。
図１７に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ＿ｉ−１またはＶＳＲ＿ｉ−２）と出力制御信号（ＯＥ）とのＡＮＤ論理回路
・ＡＮＤ論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースにＶｓｓ電位が繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ＿ｉ＋１またはＶＳＲ＿ｉ＋２）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
［実施例９］
図１９は、実施例９におけるドライバ部のブロック図である。
図１９に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力されたトランジスタ（Ｔｖｓｒ）
・出力制御信号（ＯＥ）がゲートに入力されたトランジスタ（Ｔｏｅ）
・ＴｏｅのドレインがＶＤＤに繋がれ、ＴｖｓｒのソースがＤＥに繋がれ、ＴｏｅとＴｖｓｒのもう一方の端子が互いに繋がれた回路で構成されたＡＮＤ論理回路
・ＡＮＤ論理回路の論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図１９は、実施例９におけるドライバ部のブロック図である。
図１９に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力されたトランジスタ（Ｔｖｓｒ）
・出力制御信号（ＯＥ）がゲートに入力されたトランジスタ（Ｔｏｅ）
・ＴｏｅのドレインがＶＤＤに繋がれ、ＴｖｓｒのソースがＤＥに繋がれ、ＴｏｅとＴｖｓｒのもう一方の端子が互いに繋がれた回路で構成されたＡＮＤ論理回路
・ＡＮＤ論理回路の論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
［実施例１０］
図２０は、実施例１０におけるドライバ部のブロック図である。
図２０に示したゲート線駆動回路は、以下の構成を備えている。
・出力制御信号（ＯＥ）がゲートに入力され、シフトレジスタ部の出力信号（ＶＳＲ）がドレインに入力され、ソースが駆動トランジスタ（Ｔｄｈ）のゲートに繋がれた１つのトランジスタによりＡＮＤ論理が構成された回路
・その論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図２０は、実施例１０におけるドライバ部のブロック図である。
図２０に示したゲート線駆動回路は、以下の構成を備えている。
・出力制御信号（ＯＥ）がゲートに入力され、シフトレジスタ部の出力信号（ＶＳＲ）がドレインに入力され、ソースが駆動トランジスタ（Ｔｄｈ）のゲートに繋がれた１つのトランジスタによりＡＮＤ論理が構成された回路
・その論理出力（ＤＥ）がゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
［実施例１１］
図２１は、実施例１１におけるドライバ部のブロック図である。
図２１に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力され、出力制御信号（ＯＥ）がドレインに入力され、ソースがトランジスタ（Ｔｓ）に繋がれた１つのトランジスタ
・ゲートがドレインあるいはソースのどちらかと繋がれたトランジスタ（Ｔｓ）
・Ｔｓのドレインあるいはソースのどちらかがゲート線駆動トランジスタ（Ｔｄｈ）のゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図２１は、実施例１１におけるドライバ部のブロック図である。
図２１に示したゲート線駆動回路は、以下の構成を備えている。
・シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力され、出力制御信号（ＯＥ）がドレインに入力され、ソースがトランジスタ（Ｔｓ）に繋がれた１つのトランジスタ
・ゲートがドレインあるいはソースのどちらかと繋がれたトランジスタ（Ｔｓ）
・Ｔｓのドレインあるいはソースのどちらかがゲート線駆動トランジスタ（Ｔｄｈ）のゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
［実施例１２］
図２２は、実施例１２におけるドライバ部のブロック図である。
図２２に示したゲート線駆動回路は、以下の構成を備えている。
・ゲートとそのドレイン、ソースどちらか一方と繋がれ、ドレインに出力制御信号（ＯＥ）が入力されたトランジスタ（Ｔｓ）と、シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力され、ドレインがＴｓのソースと繋がれ、ソースがＤＥ信号となる１つのトランジスタとからなるＡＮＤ論理回路
・ＤＥ信号がゲート線駆動トランジスタ（Ｔｄｈ）のゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
図２２は、実施例１２におけるドライバ部のブロック図である。
図２２に示したゲート線駆動回路は、以下の構成を備えている。
・ゲートとそのドレイン、ソースどちらか一方と繋がれ、ドレインに出力制御信号（ＯＥ）が入力されたトランジスタ（Ｔｓ）と、シフトレジスタ部の出力信号（ＶＳＲ）がゲートに入力され、ドレインがＴｓのソースと繋がれ、ソースがＤＥ信号となる１つのトランジスタとからなるＡＮＤ論理回路
・ＤＥ信号がゲート線駆動トランジスタ（Ｔｄｈ）のゲートに入力され、ドレインにＣＬＫ信号が入力され、ソース出力にゲート線が繋がった駆動トランジスタ（Ｔｄｈ）
・ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極にＬｏｇｉｃ回路からの出力が繋がった駆動トランジスタ（Ｔｄｌ）
・シフトレジスタ部の出力信号（ＶＳＲ）を受けるとともに、２つの駆動トランジスタのゲートに繋がったＬｏｇｉｃ回路
１０ シフトレジスタ部、２０ ＡＮＤ回路、３０ ドライバ部。
Claims (12)
- 入力されたクロックに同期して動作する複数段のシフトレジスタからなるシフトレジスタ回路と、
前記シフトレジスタ回路から分離された複数段のドライバ部であって、前記複数段のシフトレジスタにそれぞれ対応し、入力された前記クロックに同期して複数のゲート線を駆動する複数段のドライバ部と
を備え、
前記複数段のシフトレジスタと前記複数段のドライバ部との間に接続された複数段のＡＮＤ回路であって、各段のＡＮＤ回路が、１段前のシフトレジスタからの出力信号を受けるように１段前のシフトレジスタに接続されるとともに、各段のＡＮＤ回路からの出力信号を送るように同一段のドライバ部に接続されており、１段前のシフトレジスタの出力信号と、ゲート線を立ち上げるか否かを切り替える制御信号の入力を受けて、論理積を論理出力として出力する、複数段のＡＮＤ回路をさらに備え、
前記ドライバ部は、前記ＡＮＤ回路からの出力信号を入力され、それを用いてゲート線を駆動するための信号を生成して出力する
表示装置用の駆動回路。 - 請求項１に記載の表示装置用の駆動回路であって、
前記ＡＮＤ回路は、前記制御信号を入力するタイミングが、所望のゲート線駆動時間の１段前である
表示装置用の駆動回路。 - 周期が同じで位相が異なる、入力された４つのクロックのいずれかに同期して動作する複数段のシフトレジスタからなるシフトレジスタ回路と、
前記シフトレジスタ回路から分離された複数段のドライバ部であって、前記複数段のシフトレジスタにそれぞれ対応し、入力された前記クロックのいずれかに同期して複数のゲート線を駆動する複数段のドライバ部と
を備え、
前記複数段のシフトレジスタと前記複数段のドライバ部との間に接続された複数段のＡＮＤ回路であって、各段のＡＮＤ回路が、２段前のシフトレジスタからの出力信号を受けるように２段前のシフトレジスタに接続されるとともに、各段のＡＮＤ回路からの出力信号を送るように同一段のドライバ部に接続されており、２段前のシフトレジスタの出力信号と、ゲート線を立ち上げるか否かを切り替える制御信号の入力を受けて、論理積を論理出力として出力する、複数段のＡＮＤ回路をさらに備え、
前記ドライバ部は、前記ＡＮＤ回路からの出力信号を入力されて、それを用いてゲート線を駆動するための信号を生成して出力する
表示装置用の駆動回路。 - 請求項３に記載の表示装置用の駆動回路であって、
前記ＡＮＤ回路は、前記制御信号を入力するタイミングが、所望のゲート線駆動時間の２段前である
表示装置用の駆動回路。 - 請求項１から４のいずれか１項に記載の表示装置用の駆動回路であって、
前記ＡＮＤ回路は、前記シフトレジスタ回路の出力信号と、前記制御信号との論理積を前記論理出力として出力する、少なくとも１つ以上のトランジスタからなり、
前記ドライバ部は、
ゲート線を「Ｈ」に駆動する第１駆動トランジスタと、
ゲート線を「Ｌ」に駆動する第２駆動トランジスタと、
前記ＡＮＤ回路からの前記論理出力を入力とし、前記第１駆動トランジスタおよび前記第２駆動トランジスタのゲート電位を制御する信号を出力する制御回路と、
を含んで構成される
表示装置用の駆動回路。 - 請求項１から４のいずれか１項に記載の表示装置用の駆動回路であって、
前記ＡＮＤ回路は、前記シフトレジスタ回路の出力信号と、前記制御信号との論理積を前記論理出力として出力する、少なくとも１つ以上のトランジスタからなり、
前記ドライバ部は、
前記ＡＮＤ回路からの前記論理出力をゲート電位として入力し、ゲート線を「Ｈ」に駆動する第１駆動トランジスタと、
ゲート線を「Ｌ」に駆動する第２駆動トランジスタと、
前記ＡＮＤ回路からの前記論理出力を入力とし、前記第２駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項１から４のいずれか１項に記載の表示装置用の駆動回路であって、
前記ＡＮＤ回路は、
前記制御信号がゲートに入力された第１トランジスタと、
前記シフトレジスタの出力信号がゲートに入力された第２トランジスタと、
を有し、前記第１トランジスタのドレインがＶＤＤに繋がれ、前記第２トランジスタのソースが前記論理出力となり、前記第１トランジスタのソースと前記第２トランジスタのドレインが互いに繋がれた回路でＡＮＤ論理回路として構成され、
前記ドライバ部は、
前記論理出力がゲートに入力され、ドレインにクロック信号が入力され、ソース出力にゲート線が繋がった第１駆動トランジスタと、
ドレインにゲート線が繋がり、ソースにＶｓｓ電位に繋がり、ゲート電極に制御回路からの出力が繋がった第２駆動トランジスタと、
前記ＡＮＤ回路からの前記論理出力を入力とし、前記第２駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項１から４のいずれか１項に記載の表示装置用の駆動回路であって、
前記ＡＮＤ回路は、前記制御信号がゲートに入力され、前記シフトレジスタ回路の出力信号がドレインに入力され、ソースが前記論理出力となる１つのトランジスタでＡＮＤ論理が構成され、
前記ドライバ部は、
前記ＡＮＤ回路からの前記論理出力がゲートに入力され、ドレインにクロック信号が入力され、ソース出力にゲート線が繋がった第１駆動トランジスタと、
ドレインにゲート線が繋がり、ソースにＶｓｓ電位に繋がり、ゲート電極に制御回路からの出力が繋がった第２駆動トランジスタと、
前記ＡＮＤ回路からの前記論理出力を入力とし、前記第２駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項１から４のいずれか１項に記載の表示装置用の駆動回路であって、
前記ＡＮＤ回路は、
前記シフトレジスタの出力信号がゲートに入力され、前記制御信号がドレインに入力された１つのトランジスタと、
前記１つのトランジスタのソースがドレインに繋がれ、ソースが前記論理出力となり、
ゲートがドレインあるいはソースのどちらかと繋がれたトランジスタと
で構成され、
前記ドライバ部は、
前記ＡＮＤ回路からの前記論理出力がゲートに繋がれ、ドレインにクロック信号が入力され、ソース出力にゲート線が繋がった第１駆動トランジスタと、
ドレインにゲート線が繋がり、ソースにＶｓｓ電位に繋がり、ゲート電極に制御回路からの出力が繋がった第２駆動トランジスタと、
前記ＡＮＤ回路からの前記論理出力を入力とし、前記第２駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項１から４のいずれか１項に記載の表示装置用の駆動回路であって、
前記ＡＮＤ回路は、
ゲートがドレインあるいはソースのどちらか一方と繋がれ、ドレインに前記制御信号が入力されたトランジスタと、
前記シフトレジスタの出力信号がゲートに入力され、ドレインが前記トランジスタのソースと繋がれ、ソースが前記論理出力となる１つのトランジスタと
からなるＡＮＤ論理回路で構成され、
前記ドライバ部は、
前記ＡＮＤ回路からの前記論理出力がゲートに入力され、ドレインにクロック信号が入力され、ソース出力にゲート線が繋がった第１駆動トランジスタと、
ドレインにゲート線が繋がり、ソースがＶｓｓ電位に繋がり、ゲート電極に制御回路からの出力が繋がった第２駆動トランジスタと、
前記ＡＮＤ回路からの前記論理出力を入力とし、前記第２駆動トランジスタのゲート電位を制御する信号を出力する制御回路と
を含んで構成される
表示装置用の駆動回路。 - 請求項５から１０のいずれか１項に記載の表示装置用の駆動回路であって、
前記第１駆動トランジスタは、ドレインにクロック信号が入力される
表示装置用の駆動回路。 - 請求項１から１１のいずれか１項に記載の表示装置用の駆動回路を含む表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2013265390 | 2013-12-24 | ||
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ID=53888883
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| TWI615824B (zh) * | 2017-02-20 | 2018-02-21 | 友達光電股份有限公司 | 顯示面板及其驅動電路 |
| CN109410810B (zh) | 2017-08-16 | 2021-10-29 | 京东方科技集团股份有限公司 | 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 |
| TWI616866B (zh) * | 2017-09-12 | 2018-03-01 | 友達光電股份有限公司 | 驅動單元及驅動陣列 |
| JP7324902B2 (ja) * | 2017-09-22 | 2023-08-10 | シナプティクス・ジャパン合同会社 | 表示ドライバ、表示装置及び表示パネルの駆動方法 |
| JP7086553B2 (ja) | 2017-09-22 | 2022-06-20 | シナプティクス・ジャパン合同会社 | 表示ドライバ、表示装置及び表示パネルの駆動方法 |
| CN108597437B (zh) | 2018-06-20 | 2021-08-27 | 京东方科技集团股份有限公司 | 一种移位寄存器、栅极驱动电路及其驱动方法、显示装置 |
| CN118215953A (zh) * | 2022-10-17 | 2024-06-18 | 京东方科技集团股份有限公司 | 阵列基板、显示装置及驱动方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000181414A (ja) * | 1998-12-17 | 2000-06-30 | Casio Comput Co Ltd | 表示駆動装置 |
| JP3743503B2 (ja) * | 2001-05-24 | 2006-02-08 | セイコーエプソン株式会社 | 走査駆動回路、表示装置、電気光学装置及び走査駆動方法 |
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| US8514163B2 (en) * | 2006-10-02 | 2013-08-20 | Samsung Display Co., Ltd. | Display apparatus including a gate driving part having a transferring stage and an output stage and method for driving the same |
| WO2009034750A1 (ja) * | 2007-09-12 | 2009-03-19 | Sharp Kabushiki Kaisha | シフトレジスタ |
| JP5473686B2 (ja) * | 2010-03-11 | 2014-04-16 | 三菱電機株式会社 | 走査線駆動回路 |
| JP5436335B2 (ja) * | 2010-05-25 | 2014-03-05 | 三菱電機株式会社 | 走査線駆動回路 |
| KR101340197B1 (ko) * | 2011-09-23 | 2013-12-10 | 하이디스 테크놀로지 주식회사 | 쉬프트 레지스터 및 이를 이용한 게이트 구동회로 |
| WO2013146058A1 (ja) * | 2012-03-30 | 2013-10-03 | シャープ株式会社 | 表示装置 |
-
2014
- 2014-12-22 JP JP2014258275A patent/JP6599100B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015143844A (ja) | 2015-08-06 |
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|
| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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