JP6595844B2 - デジタル可変容量回路、共振回路、増幅回路、及び送信機 - Google Patents

Description

本発明はデジタル可変容量回路、共振回路、増幅回路、及び送信機に関する。

特許文献１には、複数の容量セルを有するデジタル可変容量回路が開示されている。容量セルのそれぞれには、接地側にスイッチ用ＭＯＳトランジスタが直列接続されている。スイッチ用ＭＯＳトランジスタのゲート端子には、ハイレベル電位を与えるＰチャネルＭＯＳトランジスタと、ローレベル電位を与えるＮチャネルＭＯＳトランジスタが接続されている。スイッチ用ＭＯＳトランジスタのゲート端子がローレベル電位となることで、可変抵抗素子の抵抗値が増大している

特開２００７−１４９９２５号公報

しかしながら、特許文献１のデジタル可変容量回路では、出力端子に大電圧振幅の信号が供給されると、耐圧やリーク電流の問題が生じるおそれがある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、デジタル可変容量回路は、並列接続された複数の容量セルを有しており、前記容量セルが、一端が一方の出力端子と接続された第１の容量と、２つの出力端子の間において、前記第１の容量と直列接続されたインピーダンス素子と、前記インピーダンス素子と並列接続され、デジタル制御信号に応じて制御されるトランジスタと、を備えている。

前記一実施の形態によれば、高性能のデジタル可変容量回路、共振回路、増幅回路、及び送信機を提供することができる。

デジタル可変容量回路を有する通信装置の構成を示す図である。 通信装置に用いられているＨＰＡ回路の構成を示す回路図である。 比較例にかかるデジタル可変容量回路の全体構成図を示す図である。 図３に示すデジタル可変容量回路のユニット容量セルを示す回路図である。 トランジスタＭ１のＯＦＦ時の電流電圧波形を示す図である。 実施形態１にかかるデジタル可変容量回路の回路図である。 図６に示すデジタル可変容量回路のユニット容量セルを示す回路図である。 デジタル可変容量回路の容量性能を比較するシミュレーション結果を示す図である。 実施形態２にかかるデジタル可変容量回路の回路図である。 図９に示すデジタル可変容量回路のユニット容量セルを示す回路図である。 実施形態３にかかるデジタル可変容量回路の回路図である。 図１１に示すデジタル可変容量回路のユニット容量セルを示す回路図である。 実施形態４にかかるデジタル可変容量回路のユニット容量セルを示す回路図である。 本実施の形態にかかるデジタル容量回路が適用されるＬＮＡ回路を示す回路図である。 本実施の形態にかかるデジタル容量回路が適用されるＶＣＯ回路を示す回路図である。 厚膜トランジスタと薄膜トランジスタの断面構成を示す図である。

実施の形態１．
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

近年、ウェアラブル製品向け低消費電力無線通信規格Ｂｌｕｅｔｏｏｔｈ（登録商標） Ｌｏｗ Ｅｎｅｒｇｙ(以下、ＢＬＥ)に対応したＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が普及している。また、ＩｏＴ（Internet of Things）社会実現に向け、スマートメータ(電力、ガス)製品の開発が注目を集めている。それらに伴い、ＩＥＥＥ８０２．１５．４ｇ対応Ｓｕｂ−ＧＨｚ ＲＦＩＣの開発が進められている。

特に、ＢＬＥ対応ＲＦＩＣ及び、ガスメータ対応Ｓｕｂ−ＧＨｚ ＲＦＩＣでは電池による長時間駆動が求められている。現状では駆動電圧の高いリチウムイオン電池駆動(約３．０Ｖ)を想定したＲＦＩＣ製品が市場で出回っている。しかし、リチウムイオン電池は他の電池に比べ高価であり、経済性に乏しい。経済性を高めるためには駆動電圧が低いアルカリ電池(約１．６Ｖ)などの適用が必要となる。将来的なＢＬＥ対応ＲＦＩＣ、Ｓｕｂ−ＧＨｚ対応ＲＦＩＣの製品動向としては、低電圧化が重要な製品要件となる。

図１は、本実施の形態にかかる通信装置１の構成例を示す。図１は、通信装置１の構成を示す回路図である。通信装置１は、ＲＦＩＣ１００と、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）／ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２００と、アンテナ３０１と、バッテリ４００を備えている。ＲＦＩＣ１００は、Ｓｕｂ−ＧＨｚ ＲＦＩＣである。さらに、ＲＦＩＣ１００には、後述するように本実施形態にかかるデジタル可変容量回路（以下、単に可変容量回路ともいう）が用いられている。

ＭＣＵ／ＭＰＵ２００は、ＲＦＩＣ１００で送信するためのデータを生成する。さらに、ＭＣＵ／ＭＰＵ２００は、ＲＦＩＣで復調したデータに応じた処理を実行する。ＭＣＵ／ＭＰＵ２００は所定のインターフェースを介して、ＲＦＩＣ１００と接続されている。

ＲＦＩＣ１００は、Ｓｕｂ−ＧＨｚ無線通信装置である。ＲＦＩＣ１００は、コントローラ１１と、ＭＡＣ ＭＯＤＥＭ１２と、受信機２０と、送信機４０と、を備えている。さらに、ＲＦＩＣ１００は、ＲＦ入力端子２１、２２とＲＦ出力端子４５とを備えている。

通信装置１は、バッテリ４００を備えている。すなわち、通信装置１は、バッテリ４００によって駆動する。したがって、バッテリ４００は、ＲＦＩＣ１００、ＭＣＵ／ＭＰＵ２００等に電源を供給する。バッテリ４００は、例えば、アルカリ電池である。

受信機２０は、無線受信系（ＲＸ）の回路を有している。具体的には、受信機２０は、内部マッチング回路２３とＬＮＡ回路２４とミキサ２５とＩＦＡ回路２６とＬＰＦ（ローパスフィルタ）２７とＡ／Ｄ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）コンバータ２８とＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌａｔｏｒ）回路４２とＰＬＬ（Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路４１とを備えている。

送信機４０は無線送信系（ＴＸ）の回路を有している。具体的には、送信機４０は，ＰＬＬ回路４１とＶＣＯ回路４２とＨＰＡ回路４３と帯域除去フィルタ４４とを備えている。ＰＬＬ回路４１とＶＣＯ回路４２とは、受信機２０と送信機４０とで共用されている。

アンテナ３０１は、無線通信を行うため、高周波信号を電波として空間に送信し、空間からの電波を高周波信号として受信する。ＲＦＩＣ１００は、アンテナ３０１で受信した受信信号、及びアンテナ３０１から送信する送信信号に対する処理を行う。この処理については後述する。

ＲＦＩＣ１００は、送信パスＴＸｐａｔｈと、受信パスＲＸｐａｔｈとを介して、アンテナ３０１に接続されている。具体的には、受信パスＲＸｐａｔｈには、容量３０３が設けられている。アンテナ３０１で受信した受信信号は、容量３０３を介して、ＲＦ入力端子２１に入力される。また、ＲＦ入力端子２２はグランドに接続されている。

送信パスＴＸｐａｔｈには、容量３０４とマッチング（整合）回路３０５とが設けられている。ＲＦＩＣ１００が生成した送信信号は、マッチング回路３０５と容量３０４を介して、アンテナ３０１に供給される。また、アンテナ３０１とＲＦＩＣ１００との間には、ＲＦスイッチ３０２が設けられている。ＲＦスイッチ３０２は、高周波信号の送信パス（ＴＸＰａｔｈ）と受信パス（ＲＸＰａｔｈ）の切替を行う。

送信処理について説明する。ＭＣＵ／ＭＰＵ２００から、データを送信する命令がＲＦＩＣ１００に出力される。すると、コントローラ１１は、ＭＣＵ／ＭＰＵ２００からの命令をＲＦＩＣ制御するための信号処理を実行する。そして、ＭＡＣ ＭＯＤＥＭ１２は、送信信号データを生成する。ＰＬＬ回路４１、及びＶＣＯ回路４２は、送信信号データと搬送波を変調する。例えば、送信信号データがΔΣ変調されて、搬送波に乗せられる。そして、ＶＣＯ回路４２は、変調された送信信号をＨＰＡ回路４３に出力する。

ＨＰＡ回路４３は、ＰＬＬ回路４１、ＶＣＯ回路４２で変調された送信信号を増幅して、帯域除去フィルタ４４に出力する。これにより、送信電力が増幅される。帯域除去フィルタ４４は、送信信号の不要な帯域成分を除去する。そして、帯域除去フィルタ４４を通過した送信信号は、ＲＦ出力端子４５に入力される。

ＲＦ出力端子３０１からの送信信号は、マッチング回路３０５、容量３０４を介して、ＲＦスイッチ３０２に供給される。マッチング回路３０５は、ＨＰＡ回路４３から出力された高出力の送信信号をアンテナ３０１に損失なく伝搬するため、インピーダンスをマッチングする。送信時には、ＲＦスイッチ３０２は、送信パスＴＸＰａｔｈを介して、アンテナ３０１とＲＦ入力端子２１を接続する。したがって、ＲＦＩＣ１００からの送信信号がアンテナ３０１に供給される。アンテナ３０１は、送信信号に応じた電磁波が放射される。このようにして、データを無線送信することができる。

次に、受信処理について説明する。アンテナ３０１が電波を受信すると、受信した電波に応じた受信信号は、受信パスＲＸｐａｔｈを伝播する。すなわち、受信信号は、容量３０３を介してＲＦ入力端子２１に入力される。内部マッチング回路２３は、ＬＮＡ回路２４の前段に配置されている。内部マッチング回路２３は、インピーダンスのマッチングを行う。こうすることで、アンテナ３０１からのパワーを損失無く供給することができる。ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）回路２４は、受信系の初段のアンプであり、アンテナ３１で受信した受信信号を増幅する。

ミキサ２５は、アンテナで受信した受信信号を復調する。すなわち、ミキサ２５は、高周波信号の中から搬送波に乗っているデータを抽出する。そして、ミキサ２５は、抽出したデータに応じた電流をＩＦＡ回路２６に出力する。なお、ミキサ２５が、ＶＣＯ回路４２から出力されたローカル信号を用いて復調処理を行っている。ローカル信号は、高周波信号の搬送波と同じ周波数の信号である。

ＩＦＡ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ Ａｍｐｌｉｆｉｅｒ）回路は、例えば、トランスインピーダンスアンプ（Ｔｒａｎｓｉｍｐｅｄａｎｃｅ Ａｍｐｌｉｆｉｅｒ）である。ＩＦＡ回路２６は、ミキサ２５からの出力電流に対して電流電圧変換を行う。すなわち、ミキサ２５の出力が電流、ＬＰＦ２７の入力が電圧であるため、ＩＦＡ回路２６は、電流電圧変換を行う。

ＬＰＦ２７は、アンテナ３０１からの受信信号の中に含まれる希望波以外の信号を抑圧する。すなわち、受信信号には、希望波の他に、受信には不必要な妨害信号も乗っている。ＬＰＦ２７は、低域周波数のみを通過させることで、妨害信号を抑圧する。Ａ／Ｄコンバータ２８は、ＬＰＦ２７を通過した受信信号をＡＤ変換する。ＭＡＣ ＭＯＤＥＭ１２はデジタル信号処理回路であるため、Ａ／Ｄコンバータ２８は、デジタルの受信信号を生成して、ＭＡＣ ＭＯＤＥＭ１２に出力する。

ここで、ＨＰＡ回路４３の高効率及び高出力化はバランと容量が並列共振している時に実現可能である。各国の通信規格に対応するため、容量は可変機能が必要である。図２にＨＰＡ回路４３、及び帯域除去フィルタ４４の回路構成例を示す。

ＨＰＡ回路４３は増幅部４７、バラン４８、容量Ｃ１を備えている。バラン（平衡−不平衡変換器）４８では、インダクタＬ１とインダクタＬ２とが結合している。帯域除去フィルタ４４は、容量Ｃ２とインダクタＬ３とを備えている。インダクタＬ２と容量Ｃ１とが並列共振回路となる。また、容量Ｃ２とインダクタＬ３とが直列共振回路となる。インダクタＬ１、Ｌ２と容量Ｃ１がバラン共振回路となる。マッチング回路３０５は、外部容量Ｃ_ＥＸＴ１と外部インダクタＬ_ＥＸＴ１とを備えている。

ＶＣＯ回路４２から出力された送信信号は、増幅部４７に入力される。増幅部４７は、送信信号を増幅して、バラン４８に出力する。バラン４８は、増幅部４７からの差動信号をシングルエンド信号に変換する。バラン４８では、インダクタＬ２とインダクタＬ１とが結合している。インダクタＬ２と容量Ｃ１とは並列共振回路となっている。よって、バラン４８に入力された送信信号は、低損失で出力される。

ＲＦ出力端子４５ａとＲＦ出力端子４５ｂとの間で、容量Ｃ１とインダクタＬ２とが並列接続されている。すなわち、容量Ｃ１の一端は、ＲＦ出力端子４５ａと接続し、他端はＲＦ出力端子４５ｂと接続している。インダクタＬ２の一端は、ＲＦ出力端子４５ａと接続し、他端はＲＦ出力端子４５ｂと接続している。

また、ＲＦ出力端子４５ａとＲＦ出力端子４５ｂとの間で、帯域除去フィルタ４４は、容量Ｃ１と並列接続されている。ＲＦ出力端子４５ａとＲＦ出力端子４５ｂとの間にインダクタＬ３と容量Ｃ２が直接接続されている。具体的には、インダクタＬ３の一端は、ＲＦ出力端子４５ａと接続し、他端は容量Ｃ２の一端と接続されている。容量Ｃ２の他端は、ＲＦ出力端子４５ｂと接続されている。

さらに、ＲＦＩＣ１００の外部において、ＲＦ出力端子４５ａとＲＦ出力端子４５ｂとの間には、マッチング回路３０５が配置されている。ＲＦ出力端子４５ａは、外部インダクタＬ_ＥＸＴ１を介して、ＲＦスイッチ３０２と接続されている。ＲＦ出力端子４５ｂは、グランドに接続されている。外部インダクタＬ_ＥＸＴ１の一端は、ＲＦ出力端子４５ａに接続され、他端は、外部容量Ｃ_ＥＸＴ１の一端に接続されている。外部容量Ｃ_ＥＸＴ１の他端は、グランド、及びＲＦ出力端子４５ｂに接続されている。

インダクタＬ２と容量Ｃ１を並列共振させることにより、共振周波数でバラン４８の減衰率が最小となる。これにより、高効率で高送信出力が可能となる。共振周波数は各国で規定された周波数帯が異なるため、調整機能が必要である。共振周波数は容量を可変にすることで調整する。すなわち、容量Ｃ１を可変容量とすることで、様々な国で使用することが可能となる。したがって、容量Ｃ１を本実施の形態にかかる可変容量回路とすることができる。

一方、高送信電力を出力するとＲＦＩＣ端（例えば、ＲＦ出力端子４５ａ）の電圧振幅が増大してしまい、可変容量回路が誤動作する可能性がある。特に、低電源電圧動作では、誤作動の問題が更に深刻化する。以下、図１に示したＲＦＩＣ１００を日本で使用する例について考える。

ＡＲＩＢ ＳＴＤ−Ｔ１０８より、アンテナ３０１端の最大送信電力は１３ｄＢｍ以下と規定されている。ここで、ＲＦスイッチ３０２に２．５ｄＢのロスがあった場合、ＲＦＩＣ１００のＲＦ出力端子４５で１５．５ｄＢｍ出力以下にする必要がある。スマートメータネットワークではメータからコンセントレーターまでの距離を長くしたいため、可能な限り高出力送信が望まれる。そのため、ＲＦＩＣ１００では最大１５．５ｄＢｍ送信出力が必要である。ここで、送信電力をＰｏｕｔとし、図２のＲＦＯＵＴ端のインピーダンスをＺ_{ＲＦＯＵＴ}とする。ＲＦＯＵＴ端電圧振幅Ｖ_{ＲＦＯＵＴ}は、以下の式（１）となる。

例えば、出力電力が１５．５ｄＢｍであり、ＲＦＯＵＴ端インピーダンスを１００オームである場合を考える。このとき、式（１）からＲＦＯＵＴ端の電圧振幅は１．８８Ｖピーク電圧となる。１５．５ｄＢｍ送信出力の場合、ＲＦＩＣ端電圧振幅が非常に大振幅になる。電圧振幅が増大すると、容量Ｃ１や容量Ｃ２を形成している可変容量回路が誤動作を起こす可能性が生じる。低電源電圧で動作させると、誤作動が更に顕著となる。本実施形態では、大電圧振幅による可変容量回路５０の誤動作を防ぎ、更に低電源電圧に適用するようにしている。

図３に、比較例にかかる可変容量回路５０の全体構成を示す。可変容量回路５０は、ｎ個のユニット容量５１を並列接続している。なお、ｎは２以上の整数である。図３では、２つの出力端子ＯＵＴＰ、ＯＵＴＮの間に、ユニット容量セル５１−０〜５１−ｎが並列接続された構成を示している。可変容量回路５０の容量値は、並列接続された複数のユニット容量セル５１−０〜５１−ｎの合成容量値となっている。

図３では、各ユニット容量セル５１−０〜５１−ｎの出力端子を出力端子ＯＵＴＰ、ＯＵＴＮとして示す。すなわち、各ユニット容量セル５１−０〜５１−ｎの２つの出力端子ＯＵＴＰ、ＯＵＴＮは共通している。出力端子ＯＵＴＰが図２のＲＦ出力端子４５ａに対応し、出力端子ＯＵＴＮがＲＦ出力端子４５ｂに対応している。シングルエンド出力であるため、出力端子ＯＵＴＮはグランドに接続されている。各ユニット容量セル５１−０〜５１−ｎの制御入力端子ｂ０〜ｂｎにはデジタルイネーブル制御信号（以下、単に制御信号という）がそれぞれ入力される。

複数のユニット容量セル５１−０〜５１−ｎは制御信号によって独立に制御される。これにより、可変容量回路５０全体の容量値が可変となる。ユニット容量セル５１−０〜５１−ｎのそれぞれは同一の構成を有しており、入力される制御信号のみが異なっている。ユニット容量セル５１の構成を図４に示す。なお、図４では、制御入力端子ｂ０を有するユニット容量セル５１−０の構成を示しているが、他のユニット容量セル５１−１〜５１−ｎについても同様の構成となっている。したがって、ユニット容量セル５１−１〜５１−ｎの構成については説明を省略する。

図４に示すように、ユニット容量セル５１は、第１の容量Ｃｕ１と、ＮＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭ１と、抵抗Ｒ１と、トランスミッションゲートＴＧ１と、ＮＯＴ回路ＮＴ１と、を有している。ＮＭＯＳトランジスタＭ１、及びトランスミッションゲートＴＧ１は、スイッチとして機能する。

出力端子ＯＵＴＰと出力端子ＯＵＴＮとの間には、第１の容量Ｃｕ１とＮＭＯＳトランジスタＭ１が直列接続されている。具体的には、第１の容量Ｃｕ１の一端が出力端子ＯＵＴＰに接続されている。第１の容量Ｃｕ１の他端がＮＭＯＳトランジスタＭ１のドレイン端子に接続されている。ＭＭＯＳスイッチＭ１のソース端子は、出力端子ＯＵＴＮに接続されている。ここで、第１の容量Ｃｕ１とＮＭＯＳトランジスタＭ１との間の端子を第１の中間端子Ｎ１とする。

ＮＭＯＳトランジスタＭ１のゲート端子は、制御入力端子ｂ０が接続されている。制御入力端子ｂ０には、可変容量回路５０の容量値を可変とするための制御信号が供給されている。したがって、ＮＭＯＳトランジスタＭ１は、制御信号によってオンオフ制御されるスイッチとなる。

また、バイアス電圧入力端子ＶＢは、トランスミッションゲートＴＧ１及び抵抗Ｒ１を介して、第１の中間端子Ｎ１に接続されている。第１の中間端子Ｎ１は、ＮＭＯＳトランジスタＭ１のドレイン端子に接続している。さらに、トランスミッションゲートＴＧ１の負極制御端子は、制御入力端子ｂ０に接続されている。トランスミッションゲートＴＧ１の正極制御端子は、ＮＯＴ回路ＮＴ１の出力に接続されている。ＮＯＴ回路ＮＴ１の入力側には、制御端子ｂ０が接続されている。

したがって、トランスミッションゲートＴＧ１は、制御信号によってオンオフ制御されるスイッチとなる。トランスミッションゲートＴＧ１がオンすると、バイアス電圧が抵抗Ｒ１を介して、第１の中間端子Ｎ１、及びＮＭＯＳトランジスタＭ１のドレイン端子に供給される。

制御入力端子ｂ０に入力された制御信号がＨの場合、ＮＭＯＳトランジスタＭ１のスイッチ抵抗はゼロとなり、トランスミッションゲートＴＧ１がハイインピーダンスとなる。これにより、ユニット容量セル５１がオン（活性）状態となり、ユニット容量セル５１の容量値が第１の容量Ｃｕ１の容量値（以下、Ｃｕとする）となる。制御信号がＬの場合、ＮＭＯＳトランジスタＭ１のスイッチ抵抗は無限大となり、トランスミッションゲートＴＧ１はショートし、ＮＭＯＳトランジスタＭ１のドレインＤＣ電圧はバイアス電圧となる。これにより、ユニット容量セル５１がオフ状態となる。

ユニット容量セル５１がオフ状態で大電圧振幅がかかっている場合、ＮＭＯＳトランジスタＭ１が誤動作し、耐圧仕様が満たせなくなる場合がある。図５に、オフ状態でのＮＭＯＳトランジスタＭ１のドレイン端子にかかる電圧波形と電流波形のイメージ図を示す。

ユニット容量セル５１がオフ状態に遷移したとき、可変容量回路５０にかかる電圧振幅がそのままＮＭＯＳトランジスタＭ１のドレイン電圧にかかる。これはＮＭＯＳトランジスタＭ１のオフ抵抗が無限大であるので、電圧分圧されず、そのまま伝搬するからである。このとき、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖ（Ｄ）は、以下の（２）式となる。

なお、Ｖｒｒは電圧振幅である。ここで、ＮＯＭＳスイッチＭ１のドレイン電圧の電圧動作範囲を検討する。ＮＯＭＳスイッチＭ１のドレイン電圧の最大値はオフトランジスタの素子耐圧Ｖｍａｘで決まる。一方、ＮＭＯＳトランジスタＭ１のドレイン電圧の最小値はＮＭＯＳトランジスタＭ１がオンとなる誤動作が起こらない条件で決まる。使用しているＮＭＯＳスイッチＭ１のしきい電圧をＶ_ＴＨとすると、ＮＭＯＳトランジスタＭ１のドレイン電圧の最小値は−Ｖ_ＴＨとなる。したがって、ＮＭＯＳトランジスタＭ１のドレイン電圧の電圧動作範囲は、以下の式（３）となる。

式（３）を満たし、電圧振幅が最大になるため、バイアス電圧ＶＢ及び許容最大電圧振幅Ｖｒｆを、式（４）、及び式（５）に設定する必要がある。

例えば、図２の容量Ｃ１に図３、図４に示す可変容量回路５０を適用し、１５．５ｄＢｍ出力をしている場合を考える。このとき、ＮＭＯＳトランジスタＭ１のオフ時耐圧仕様を２．０Ｖとし、しきい電圧Ｖ_ＴＨを０．３Ｖとする。式（４）、式（５）より、バイアス電圧ＶＢ＝０．８５Ｖ、許容最大電圧振幅は１．１５Ｖピーク電圧となる。

上述のように、１５．５ｄＢｍ出力のとき、ＲＦＯＵＴ端の電圧振幅は１．８８Ｖピーク電圧である。この場合、式（２）から最大電圧は２．７３Ｖ、最小電圧は−１．０３Ｖとなる。したがって、ＮＭＯＳトランジスタＭ１の素子耐圧、及びオフ時のスイッチの誤動作が生じてしまう。

このような可変容量回路で高出力送信を行うためには、ＮＭＯＳトランジスタＭ１に高耐圧ＭＯＳトランジスタを用いるという対策がある。高耐圧ＭＯＳトランジスタの場合、トランジスタの素子耐圧、及び、しきい電圧が薄膜ＭＯＳトランジスタに比べて高い。

例えば、高耐圧ＭＯＳトランジスタの耐圧が４．１Ｖ、しきい電圧が０．５Ｖとすると、バイアス電圧ＶＢ＝１．８Ｖ、許容最大電圧振幅は２．３Ｖピーク電圧となる。高耐圧ＭＯＳトランジスタを用いることにより、１５．５ｄＢｍ出力送信が可能となる。しかし、電源電圧が１．８Ｖ以下となるとき、バイアス電圧ＶＢが生成不可能になり、低電源電圧化が非常に困難となる。すなわち、１．６Ｖのアルカリ電池を用いることが困難になる。

したがって、比較例の可変容量回路では１５．５ｄＢｍの高送信出力と低電源電圧動作の両立は難しい。このような条件下でも正常に動作する新たな回路構成が必要となる。本実施の形態にかかる可変容量回路を用いることで、高送信出力と低電源電圧動作の両立が可能な通信装置を実現することができる。

本実施の形態にかかる可変容量回路について、図６、及び図７を用いて説明する。図６は、可変容量回路５０の構成を模式的に示す回路図である。図７は、ユニット容量セル５１の構成を示す回路図である。以下、可変容量回路５０が図２の容量Ｃ１である例について説明する。

図６に示すように、可変容量回路５０は、複数のユニット容量セル５１−０〜５１−ｎを有している。可変容量回路５０は、複数のユニット容量セル５１−０〜５１−ｎを有している。２つの出力端子ＯＵＴＰ、ＯＵＴＮの間に、複数のユニット容量セル５１−０〜５１−ｎが並列接続されている。可変容量回路５０の容量値は、並列接続された複数のユニット容量セル５１−０〜５１−ｎの合成容量値となっている。

図６では、各ユニット容量セル５１−０〜５１−ｎの出力端子を出力端子ＯＵＴＰ、ＯＵＴＮとして示す。すなわち、各ユニット容量セル５１−０〜５１−ｎの２つの出力端子ＯＵＴＰ、ＯＵＴＮは共通している。

出力端子ＯＵＴＰが図２のＲＦ出力端子４５ａに対応し、出力端子ＯＵＴＮがＲＦ出力端子４５ｂに対応している。したがって、出力端子ＯＵＴＰには、バラン４８の出力電圧Ｖ（ＯＵＴ）が供給される。出力端子ＯＵＴＮはグランドに接続されている。各ユニット容量セル５１−０〜５１−ｎの制御入力端子ｂ０〜ｂｎにはデジタルイネーブル制御信号（以下、単に制御信号という）がそれぞれ入力される。

複数のユニット容量セル５１−０〜５１−ｎは制御信号によって独立に制御される。これにより、可変容量回路５０全体の容量値が可変となる。ユニット容量セル５１−０〜５１−ｎのそれぞれは同一の構成を有しており、入力される制御信号のみが異なっている。ここで、ユニット容量セル５１の構成を図７に示す。なお、図７では、制御入力端子ｂ０を有するユニット容量セル５１−０の構成を示しているが、他のユニット容量セル５１−１〜５１−ｎについても同様の構成となっている。したがって、ユニット容量セル５１−１〜５１−ｎの構成については説明を省略する。

図７に示すように、ユニット容量セル５１は、第１の容量Ｃｕ１と、第２の容量Ｃｕ２と、ＮＭＯＳトランジスタＭ１と、を有している。ＮＭＯＳトランジスタＭ１は、スイッチとして機能する。

出力端子ＯＵＴＰと出力端子ＯＵＴＮとの間には、第１の容量Ｃｕ１と、第２の容量Ｃｕ２とが、直列接続されている。具体的には、第１の容量Ｃｕ１の一端が出力端子ＯＵＴＰに接続され、第１の容量Ｃｕ１の他端が第２の容量Ｃｕ２の一端と接続されている。第２の電極Ｃｕ２の他端は、出力端子ＯＵＴＮに接続されている。第１の容量Ｃｕ１と第２の容量Ｃｕ２の間の端子を第１の中間端子Ｎ１とする。

第１の中間端子Ｎ１と出力端子ＯＵＴＮと間には、ＮＭＯＳトランジスタＭ１と第２の容量Ｃｕ２とが並列に接続されている。具体的には、ＮＭＯＳトランジスタＭ１のドレイン端子が第１の中間端子Ｎ１に接続されている。ＮＭＯＳトランジスタのソース端子が出力端子ＯＵＴＮに接続されている。したがって、ＮＭＯＳトランジスタのソース端子が第２の容量Ｃｕ２の他端に接続されている。

ＮＭＯＳトランジスタＭ１のゲート端子は、制御入力端子ｂ０に接続されている。制御入力端子ｂ０には、制御信号が入力されている。したがって、ＮＭＯＳトランジスタＭ１は、制御信号によってオンオフ制御されるスイッチとして機能する。

ユニット容量セル５１がオフ（非活性）状態であるとき、ＮＭＯＳトランジスタＭ１にかかるドレイン電圧は容量分圧される。したがって、電圧減衰が可能にある。ここで、ユニット容量セルの活性動作を説明する。制御入力端子ｂ０に入力された制御信号がＨの場合、ＮＭＯＳトランジスタＭ１のスイッチ抵抗はゼロとなる。これにより、ユニット容量セル５１がオン（活性）状態となる。よって、ユニット容量セル５１の全体の容量値が第１の容量Ｃｕ１の容量値Ｃｕとなる。

制御信号がＬの場合、ＮＭＯＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジスタＭ１のスイッチ抵抗は無限大となる。これにより、ユニット容量セル５１がオフ（不活性）状態となる。ユニット容量セル５１の容量値は２つの直列容量の合成容量値となる。第１の容量Ｃｕ１の容量値をＣＵ、第２の容量Ｃｕ２の容量値をＭ・Ｃｕとすると、ユニット容量セル５１の容量値は、Ｍ／（１＋Ｍ）・Ｃｕとなる。すなわち、ユニット容量セル５１の容量値は、第１の容量Ｃｕ１と第２の容量Ｃｕ２の直列合成容量となる。

ここで、ユニット容量セル５１にかかる電圧をＶ（ＯＵＴ）とすると、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖ（Ｄ）は以下の式（６）となる。

このように、ドレイン端子には容量分圧された電圧Ｖ（Ｄ）が出力される。比較例では、ドレイン端子にＶ（ＯＵＴ）がそのまま出力される形になる。したがって、実施形態１の可変容量回路５０では、ＮＭＯＳトランジスタＭ１にかかる電圧を抑えることができる。よって、ＮＭＯＳトランジスタＭ１のスイッチ誤動作を防止することができる。耐圧の低い素子をＮＭＯＳトランジスタＭ１として用いることが可能になる。したがって、薄膜ＭＯＳトランジスタで、ＮＭＯＳトランジスタＭ１を形成することができる。これにより、低電源電圧化を図ることができる。よって、アルカリ電池駆動が可能になる。

また、実施形態１にかかる構成の他の利点を説明する。容量回路の容量性能の１つであるＱｕａｌｉｔｙ ｆａｃｔｏｒが比較例に比べ、優れている。図８に、実施形態１と比較例にかかる可変容量回路５０のＱｕａｌｉｔｙ ｆａｃｔｏｒと合成容量値とのシミュレーション結果を示す。図８では、横軸が合成容量値であり、縦軸がＱｕａｌｉｔｙ ｆａｃｔｏｒである。図８では、実施の形態１のシミュレーション結果をＡ、比較例のシミュレーション結果をＢとして示している。図８は、３ビットの可変容量回路についてのシミュレーション結果を示す。また、最大合成容量値は同一条件下としている。

図８より、実施形態の構成では、比較例に比べ、Ｑｕａｌｉｔｙ ｆａｃｔｏｒ性能が良い。特に、小容量の場合、その効果が顕著である。これは、オフ時のＮＭＯＳトランジスタＭ１のスイッチ抵抗が有限で、Ｑｕａｌｉｔｙ ｆａｃｔｏｒはその抵抗成分に強く依存するからである。ここで、３ビットの可変容量回路５０のユニット容量セル５１が全てオフであるときのＱｕａｌｉｔｙ ｆａｃｔｏｒを求める。

ＮＭＯＳトランジスタＭ１がオフであるときのスイッチ抵抗をＲ_ＯＦＦとする。比較例の構成でのＱｕａｌｉｔｙ ｆａｃｔｏｒをＱ_ｃｏｎｖとすると、以下の式（７）が得られる。

同様にして、実施形態１の構成のＱｕａｌｉｔｙ ｆａｃｔｏｒをＱ_{ｐｒｏｐ１}とすると、以下の式（８）が得られる。

ここで、Ｒ_ＯＦＦはオフスイッチ抵抗であるため、高抵抗である。式（７）、及び式（８）より、実施形態１と比較例のＱｕａｌｉｔｙ ｆａｃｔｏｒを比較すると、実施形態１の方が大きくなる。

上記したように、本実施の形態では、ＮＭＯＳトランジスタＭ１のドレイン端子に印加されるＡＣ電圧は出力ＡＣ電圧の１／（１＋Ｍ）倍となる。したがって、ドレイン端子での電圧振幅を減少することができる。これにより、高出力送信が可能となり、かつ、可変容量回路が誤動作しなくなる。また、ＮＭＯＳトランジスタＭ１がオフ時のリーク電流を低減することができる。可変容量回路５０を小容量で用いる場合でもＱｕａｌｉｔｙ ｆａｃｔｏｒを高くすることが可能である。このように、本実施の形態によれば、高性能の可変容量回路５０を実現することができる。

本実施の形態にかかる可変容量回路５０を図２の容量Ｃ１や容量Ｃ２に用いることができる。このようにすることで、大電圧振幅を出力するＲＦＩＣ１００においても、ＮＭＯＳトランジスタＭ１として高耐圧素子を用いる必要がなくなる。したがって、ＮＭＯＳトランジスタＭ１を耐圧の低い薄膜ＭＯＳトランジスタで形成することができる。したがって、主回路と同じ薄膜ＭＯＳトランジスタを用いることができるので、別途電源、及び電圧源回路を用意する必要がなくなる。

実施の形態２．
本実施の形態にかかる可変容量回路５０について、図９、及び図１０を用いて説明する。図９は、可変容量回路５０の構成を示す回路図であり。図１０は、可変容量回路５０のユニット容量セル５１の構成を示す回路図である。

実施の形態２では、図７に示したユニット容量セル５１に、抵抗Ｒ１、トランスミッションゲートＴＧ１、ＮＯＴ回路ＮＴ１、バイアス電圧入力端子ＶＢが追加されている。可変容量回路５０、及びユニット容量セル５１の基本的構成については、実施の形態１と同様であるため説明を省略する。

バイアス電圧入力端子ＶＢは、トランスミッションゲートＴＧ１及び抵抗Ｒ１を介して、第１の中間端子Ｎ１に接続されている。第１の中間端子Ｎ１は、第１の容量Ｃｕ１と第２の容量Ｃｕ２との間の端子である。トランスミッションゲートＴＧ１には、バイアス電圧入力端子ＶＢが接続されている。したがって、トランスミッションゲートＴＧ１には、バイアス電圧が入力される。抵抗Ｒ１の一端は、トランスミッションゲートＴＧ１の出力に接続され、抵抗Ｒ１の他端は、第１の中間端子Ｎ１に接続されている。したがって、トランスミッションゲートＴＧ１の出力側は、抵抗Ｒ１を介して、ＮＭＯＳトランジスタＭ１のドレイン端子と接続されている。

トランスミッションゲートＴＧ１の負極制御端子は、制御入力端子ｂ０に接続されている。トランスミッションゲートＴＧ１の正極制御端子は、ＮＯＴ回路ＮＴ１の出力に接続されている。ＮＯＴ回路ＮＴ１の入力側には、制御端子ｂ０が接続されている。したがって、トランスミッションゲートＴＧ１は、制御信号によってオンオフ制御されるスイッチとなる。トランスミッションゲートＴＧ１がオンすると、バイアス電圧が抵抗Ｒ１を介して、第１の中間端子Ｎ１、及びＮＭＯＳトランジスタＭ１のドレイン端子に供給される。

次に、ユニット容量セル５１の活性動作について説明する。図１０のユニット容量セル５１がオン（活性）状態になるとき、ＮＭＯＳトランジスタＭ１がオンとなり、スイッチ抵抗はゼロとなる。このとき、制御入力端子ｂ０の制御信号はＨであり、ＮＯＴ回路ＮＴ１の出力がＬである。このため、トランスミッションゲートＴＧ１はハイインピーダンスになる。バイアス電圧はＮＭＯＳトランジスタＭ１のドレイン端子に供給されない。したがって、ユニット容量セル５１の容量値はＣｕとなる。

一方、ユニット容量セルがオフ（不活性）状態になるとき、ＮＭＯＳトランジスタＭ１がオフとなり、スイッチ抵抗は無限大になる。このとき、制御入力端子ｂ０の制御信号がＬであり、ＮＯＴ回路ＮＴ１の出力がＨである、したがって、トランスミッションゲートＴＧ１は導通状態になる。そのため、バイアス電圧はＮＭＯＳトランジスタＭ１のドレイン端子に供給される。したがって、ユニット容量セル５１の容量値は２つの直列容量の合成容量となる。すなわち、ユニット容量セル５１の容量値は、Ｍ／（１＋Ｍ）・Ｃｕとなる。

実施形態２の構成では、ユニット容量セル５１のオフ時において、ＮＭＯＳトランジスタＭ１のドレイン電位がバイアス電圧分だけレベルシフトする。したがって、実施形態１よりも、大振幅を受け入れることが可能となる。以下に、オフ時のドレイン電圧について考える。
ＤＣバイアス電圧がＶＢになり、信号電圧振幅は式（６）よりも電圧減衰された振幅になる。ここで、可変容量回路５０に印可される電圧振幅をＶｒｆとすると、以下の式（９）が得られる。

比較例と同様に、電圧振幅を最大にするためのバイアス電圧及び許容最大電圧振幅を求める。ＮＭＯＳトランジスタＭ１のドレイン電圧の最大値はオフトランジスタの素子耐圧Ｖｍａｘで決まる。一方、ＮＭＯＳトランジスタＭ１のドレイン電圧の最小値はＭＯＳスイッチがＯＮとなるような誤動作起こらない条件で決まり、−Ｖ_ＴＨとなる。したがって、式（９）を用いると、最大振幅及びバイアス電圧は、それぞれ、以下の式（１０）、及び式（１１）のようになる。

ここで、実施形態１の最大振幅はＮＭＯＳトランジスタＭ１のしきい電圧と等しくなる。したがって、式（１０）より、実施形態２では実施形態１に比べ、（１＋Ｍ）／２・（１＋Ｖｍａｘ／Ｖ_ＴＨ）倍だけ大振幅を受け入れられる。したがって、許容可能な電圧振幅をより大きくすることができるため、より高出力送信が可能となる。

実施の形態３．
本実施形態にかかる可変容量回路５０について、図１１、及び図１２を用いて説明する。図１１は、可変容量回路５０の構成を示す回路図であり。図１２は、可変容量回路５０のユニット容量セル５１の構成を示す回路図である。

本実施の形態にかかる可変容量回路５０は、実施形態２の可変容量回路５０を差動容量化したものである。そのため、出力端子ＯＵＴＮがグランドに接続されていない。すなわち、出力端子ＯＵＴＮが負の差動出力となっており、出力端子ＯＵＴＰが正の差動出力となっている。

さらに、出力端子ＯＵＴＰと出力端子ＯＵＴＮとの間に、第１の容量Ｃｕ１１と第２の容量Ｃｕ２と第３の容量Ｃｕ３とが直列接続されている。さらに、抵抗Ｒ２が追加されている。第３の容量Ｃｕ３、及び抵抗Ｒ２以外の構成については、図１０と同様であるため説明を省略する。

第１の容量Ｃｕ１１が図１０の第１の容量Ｃｕ１に対応し、第２の容量Ｃｕ２が図１０の第２の容量Ｃｕ２に対応する。したがって、実施の形態３では、第２の容量Ｃｕ２の出力端子ＯＵＴＮ側に第３の容量Ｃｕ３が追加された構成となっている。

具体的には、第１の容量Ｃｕ１１の一端が出力端子ＯＵＴＰと接続され、第１の容量Ｃｕ１１の他端が第２の容量Ｃｕ２の一端と接続されている。第３の容量Ｃｕ３の一端が第２の容量Ｃｕ２の他端と接続され、第３の容量Ｃｕ３の他端が出力端子ＯＵＴＮと接続されている。第１の容量Ｃｕ１と第２の容量Ｃｕ２の間の端子を第１の中間端子Ｎ１とし、第２の容量Ｃｕ２と第３の容量Ｃｕ３の間の端子を第２の中間端子Ｎ２とする。

第２の容量Ｃｕ２に、ＮＭＯＳトランジスタＭ１が並列接続されている。したがって、ＮＭＯＳトランジスタＭ１のドレイン端子は、第１の中間端子Ｎ１に接続され、ソース端子は、第２の中間端子に接続されている。

トランスミッションゲートＴＧ１の出力は、Ｒ２を介して、第２の中間端子Ｎ２と接続されている。したがって、トランスミッションゲートＴＧ１がオンすると、バイアス電圧が抵抗Ｒ２を介して、第２の中間端子Ｎ２に供給される。

制御端子ｂ０がＮＭＯＳトランジスタＭ１のゲート端子及び、ＮＯＴ回路ＮＴ１の入力に接続されている。バイアス電圧入力端子ＶＢがトランスミッションゲートＴＧ１、抵抗Ｒ１を介して、ＮＭＯＳトランジスタＭ１のドレイン端子に接続されている。また、バイアス電圧入力端子ＶＢがトランスミッションゲートＴＧ２、及び抵抗Ｒ２を介して、ＮＭＯＳトランジスタＭ１のソース端子に接続されている。また、トランスミッションゲートＴＧ１の正極制御端子はＮＯＴ回路ＮＴ１の出力と接続し、負極制御端子は制御端子ｂ０と接続している。

第１の容量Ｃｕ１１と第３の容量Ｃｕ３の容量値をＣｕとし、第２の容量Ｃｕ２の容量値を１／２・Ｍ・Ｃｕとする。

次に、実施形態３の活性動作について説明する。図１２のユニット容量セル５１がオン（活性）状態になるとき、ＮＭＯＳトランジスタＭ１がオンとなり、スイッチ抵抗はゼロとなる。このとき、制御端子ｂ０の制御信号がＨであり、ＮＯＴ回路ＮＴ１の出力がＬである。したがって、トランスミッションゲートＴＧ１はハイインピーダンスになる。そのため、バイアス電圧入力端子ＶＢに入力されたバイアス電圧はＮＭＯＳトランジスタＭ１のドレイン端子に供給されない。ユニット容量セル５１の差動合成容量値は１／２・Ｃｕとなる。すなわち、オン状態のＮＭＯＳトランジスタＭ１を介して、第１の容量Ｃｕ１１と第３の容量Ｃｕ３が直列接続される。よって、第１の容量Ｃｕ１１と第３の容量Ｃｕ３の直列合成容量値が、ユニット容量セル５１の容量値となる。

一方、ユニット容量セルがオフ（不活性）状態になるとき、ＮＭＯＳトランジスタＭ１がオフとなり、スイッチ抵抗は無限大になる。このとき、制御端子ｂ０の制御信号がＬであり、ＮＯＴ回路ＮＴ１の出力がＨである。したがって、トランスミッションゲートＴＧ１は導通状態になる。そのため、バイアス電圧は抵抗Ｒ１，Ｒ２を介して、ＮＭＯＳトランジスタＭ１のドレイン端子及びソース端子にそれぞれ供給される。したがって、ユニット容量セル５１の容量値は３つの第１の容量Ｃｕ１１，第２の容量Ｃｕ２、及び第３の容量Ｃｕ３の直列合成容量値となり、Ｍ／（１＋２Ｍ）・Ｃｕとなる。

本実施の形態では、ＮＭＯＳトランジスタＭ１にかかるドレイン・ソース間の信号電圧を減衰することができる。図１２のユニット容量セル５１が非活性状態にあるとき、ユニット容量セル５１は第１の容量Ｃｕ１１、第２の容量Ｃｕ２、及び第３の容量Ｃｕ３の直列接続した回路と見なすことができる。ここで、可変容量回路５０にかかる電圧をＶ(ＯＵＴ)とすると、ドレイン・ソース間電圧は式（６）と同値になる。

一方、一般的な差動型の可変容量回路の場合、非活性状態のドレイン・ソース間電圧はＶ（ＯＵＴ）になる。したがって、実施形態３の構成により、ドレイン・ソース間電圧信号を減衰させることができる。よって、トランジスタの素子耐圧及び、ＭＯＳスイッチの誤動作防止が可能となる。

なお、本実施形態では、実施の形態２の構成を差動容量化したが、実施の形態１の構成を差動容量化してもよい。この場合、図７の構成に、第３の容量Ｃｕ３が追加された構成になる。すなわち、第２の容量Ｃｕと出力端子ＯＵＴＮとの間に第３の容量Ｃｕ３が配置される。

実施の形態４．
本実施の形態にかかる可変容量回路について、図１３を用いて説明する。図１３は、可変容量回路５０のユニット容量セル５１の構成を示す回路図である。本実施の形態では、実施の形態２のユニット容量セル５１の第２の容量Ｃｕ２がインピーダンス素子Ｚｂに置き換えられている。それ以外の構成は実施の形態２と同様であるため説明を省略する。

出力端子ＯＵＴＰと出力端子ＯＵＴＮとの間に、第１の容量Ｃｕ１とインピーダンス素子Ｚｂが直列接続されている。したがって、ユニット容量セル５１がオフ(不活性)状態のとき、ＮＭＯＳトランジスタＭ１がオフとなる。よって、ユニット容量セル５１は、第１の容量Ｃｕ１とインピーダンス素子Ｚｂが直列接続された回路とみなすことができる。従って、ＮＭＯＳトランジスタＭ１のドレイン端子電圧は第１の容量Ｃｕと固定インピーダンスＺｂで分圧され、電圧減衰される。よって、実施の形態２と同様の効果を得ることができる。

インピーダンス素子Ｚｂとしては、例えば、抵抗が挙げられる。低周波アナログ回路などでは、インピーダンス素子Ｚｂとして抵抗を用いることができる。なお、図１３では、実施の形態２の第２の容量Ｃｕ２をインピーダンス素子Ｚｂに置き換えたが、実施の形態１又は実施の形態３における第２の容量Ｃｕ２をインピーダンス素子Ｚｂと置き換えてもよい。

なお、上記の実施の形態１〜４は適宜組み合わせることができる。

（可変容量回路の適用例）
上記の実施形態では、ＨＰＡ回路４３の容量Ｃ１に可変容量回路５０を適用する例について説明したが、その他の容量に可変容量回路５０を適用することも可能である。例えば、図２に示した、帯域除去フィルタ４４の容量Ｃ２に可変容量回路５０を適用することも可能である。

また、増幅回路のほか、マッチング回路、負荷回路、前置回路、共振回路にも可変容量回路５０を用いることが可能である。負荷回路は、例えば、図２において、増幅部４７以降の回路である。したがって、容量Ｃ１、及び容量Ｃ２の１つまたは複数を可変容量回路５０とすることも可能である。前置回路は、受信機２０における初段のＬＮＡ回路２４までの回路である。例えば、図１の内部マッチング回路２３が前置回路である。内部マッチング回路２３の容量を可変容量回路５０とすることも可能である。これにより、素子耐圧問題の解消や可変容量回路の誤動作を防ぐことができる。

さらには、バラン共振回路にも可変容量回路５０を適用することができる。例えば、図２のインダクタＬ１、Ｌ２と容量Ｃ１をバラン共振回路とする場合、容量Ｃ１に可変容量回路５０を用いることができる。さらに、入力側のインダクタＬ１に可変容量回路５０を並列接続してもよい。あるいは、インダクタＬ１とインダクタＬ２の両方に可変容量回路５０を並列接続してもよい。これにより、素子耐圧問題の解消や可変容量回路の誤動作を防ぐことができる。

また、インダクタと容量が直列接続された直列共振回路にも可変容量回路５０を適用することができる。例えば、図２のインダクタＬ３と容量Ｃ２を直列共振回路とする場合、容量Ｃ２に可変容量回路５０を用いてもよい。これにより、素子耐圧問題の解消や可変容量回路の誤動作を防ぐことができる。

さらに、容量とインダクタが並列接続された並列共振回路にも可変容量回路５０を適用することが可能である。例えば、図２のインダクタＬ２と容量Ｃ１を並列共振回路とする場合、容量Ｃ１に可変容量回路５０を用いることができる。そして、発振回路において、並列共振回路を負荷として用いることもできる。並列共振回路を負荷回路としても用いた発振回路では、大電圧振幅を出力することができる。

さらには、大電圧振幅を出力するシステム構成があるＬＮＡ回路２４やＶＣＯ回路４２にも、可変容量回路５０を適用することが可能である。ＨＰＡ回路４３と同様に、ＬＮＡ回路２４やＶＣＯ回路４２でも素子耐圧問題の解消や可変容量回路の誤動作を防ぐことができる。

図１４にＬＮＡ回路２４の構成例を示す。ＬＮＡ回路２４は、インダクタＬ１１と容量Ｃ１１とＮＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とを備えている。インダクタＬ１１と容量Ｃ１１とが並列に接続されている。さらに、ＮＭＯＳトランジスタＭ１１のドレイン端子が容量Ｃ１１の一端に接続されている。また、ＮＭＯＳトランジスタＭ１２のドレイン端子が容量Ｃ１１の他端に接続されている。ＮＭＯＳトランジスタＭ１１，Ｍ１２のソース端子はグランドに接続されている。

容量素子Ｃ１１の一端に出力端子ＯＵＴＰが接続され、他端に出力端子ＯＵＴＮが接続されている。このようなＬＮＡ回路２４の容量Ｃ１１について、上記した可変容量回路５０を用いることができる。例えば、ＬＮＡ回路２４が差動出力の場合、容量Ｃ１１に実施形態３の可変容量回路５０を用いることができる。

図１５にＶＣＯ回路４２の構成例を示す。ＶＣＯ回路４２は、インダクタＬ２１と容量Ｃ２１とＮＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２とを備えている。インダクタＬ２１と容量Ｃ２１とが並列に接続されている。さらに、ＮＭＯＳトランジスタＭ２１のドレイン端子が容量Ｃ２１の一端に接続されている。また、ＮＭＯＳトランジスタＭ２２のドレイン端子が容量Ｃ２１の他端に接続されている。ＮＭＯＳトランジスタＭ２１，Ｍ２２のソース端子はグランドに接続されている。さらに、ＮＭＯＳトランジスタＭ２１のゲート端子が中間端子Ｎ２２に接続されている。中間端子Ｎ２２は、ＮＭＯＳトランジスタＭ２２のドレイン端子と容量Ｃ２１との間の端子である。ＮＭＯＳトランジスタＭ２２のゲート端子が中間端子Ｎ２１に接続されている。中間端子Ｎ２１は、ＮＭＯＳトランジスタＭ２２のドレイン端子と容量Ｃ２１との間の端子である。

容量素子Ｃ２１の一端に出力端子ＯＵＴＰが接続され、他端に出力端子ＯＵＴＮが接続されている。このようなＶＣＯ回路４２の容量Ｃ２１について、上記した可変容量回路５０を用いることができる。例えば、ＶＣＯ回路４２が差動出力の場合、容量Ｃ２１に実施形態３の可変容量回路５０を用いることができる。

このように、直列共振回路、並列共振回路、バラン共振回路、負荷回路、発振回路、前置回路などの様々な回路に用いられる容量に可変容量回路５０を用いることができる。本実施の形態では、ユニット容量セル５１のＮＭＯＳトランジスタＭ１にかかる信号電圧を減衰させることができる。よって、ＮＭＯＳトランジスタＭ１の耐圧やリーク電流の問題を抑制することができる。デジタル可変容量の誤動作を防ぐことができる。ＮＭＯＳトランジスタＭ１として耐圧の低い低耐圧素子を用いることができる。大出力振幅を出力することができる。さらに、高耐圧ＭＯＳトランジスタをＮＭＯＳトランジスタＭ１に用いた場合と比べ、容量性能（Ｑｕａｌｉｔｙ ｆａｃｔｏｒ）を向上することができる。高出力送信の場合でも高耐圧ＭＯＳトランジスタを使用しなくて済み、低電源電圧化を図ることができる。

このように、高性能の可変容量回路５０を提供することができる。さらに、直列共振回路、並列共振回路、バラン共振回路、負荷回路、発振回路、前置回路などの各種回路の高性能化を実現することができる。可変容量回路５０は、無線通信における送信機に好適である。低電源電圧化を図ることができるので、可変容量回路５０は、バッテリ駆動の送信機等に好適である。具体的には、可変容量回路５０は、ｓｕｂ−ＧＨｚ無線通信ＲＦＩＣやＢＬＥ対応ＲＦＩＣに好適である。すなわち、可変容量回路５０を有する送信機では、アルカリ電池で駆動することができるので、経済性を高くすることができる。

（ＭＯＳトランジスタ構成）
上記したように、ＮＭＯＳトランジスタＭ１として耐圧が低い素子を用いることができる。したがって、耐圧の低い薄膜トランジスタをＮＭＯＳトランジスタＭ１として用いることができる。図１６に厚膜トランジスタと薄膜トランジスタの断面構成を示す。

図１６に示すように、基板９０には、薄膜トランジスタ９８と厚膜トランジスタ９９が形成されている。薄膜トランジスタ９８は、薄膜トランジスタ形成領域９０１に配置されている。また、高耐圧ＭＯＳトランジスタである厚膜トランジスタ９９は、厚膜トランジスタ形成領域９０２に配置されている。薄膜トランジスタ９８と厚膜トランジスタ９９は、ＭＯＳトランジスタであり、ゲート絶縁膜９４の厚さが異なっている。

薄膜ＭＯＳトランジスタ９８と厚膜トランジスタ９９では、それぞれＮ型のソース９１、Ｎ型のドレイン９２、ゲート９３、及びゲート絶縁膜９４を有している。ソース９１とドレイン９２の間において、基板９０の上にはゲート絶縁膜９４が配置されている。さらに、ゲート絶縁膜９４の上には、ゲート９３が配置されている。ここで、薄膜ＭＯＳトランジスタ９８のゲート絶縁膜をゲート絶縁膜９４ａとし、厚膜ＭＯＳトランジスタ９９のゲート絶縁膜をゲート絶縁膜９４ｂとしている。

ゲート絶縁膜９４ａはゲート絶縁膜９４ｂよりも薄くなっている。したがって、薄膜ＭＯＳトランジスタ９８の耐圧は、厚膜トランジスタ９９よりも低くなっている。換言すると、厚膜トランジスタ９９は高耐圧素子であり、薄膜トランジスタ９８は低耐圧素子である。可変容量回路５０のＮＭＯＳトランジスタＭ１は、薄膜トランジスタ９８によって形成されている。

したがって、可変容量回路５０を用いる回路、例えば、図２のＨＰＡ回路４３、ＶＣＯ回路４２、ＬＮＡ回路２４等のトランジスタを薄膜トランジスタ９８により形成することができる。これにより、低電源電圧化を図ることができ、アルカリ電池（１．６Ｖ）での駆動が可能となる。したがって、可変容量回路５０は、ＩＥＥＥ８０２．１５．４ｇ対応Ｓｕｂ−ＧＨｚ ＲＦＩＣやＢＬＥ対応ＲＦＩＣに好適である。可変容量回路５０を通信装置１に用いることで、様々な国の規格に対応することができる。高耐圧が必要な回路、例えば、帯域除去フィルタ４４や内部マッチング回路２３のトランジスタのみを厚膜トランジスタ９８により形成するようにしてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ 通信装置
１１ コントローラ
１２ ＭＡＣ ＭＯＤＥＭ
２０ 受信機
２１ 入力端子
２２ 入力端子
２３ 内部マッチング回路
２４ ＬＮＡ回路
２５ ミキサ
２６ ＩＦＡ回路
２７ ＬＰＦ
２８ Ａ／Ｄコンバータ
４０ 発信機
４１ ＰＬＬ回路
４２ ＶＣＯ回路
４３ ＨＰＡ回路
４４ 帯域除去フィルタ
４７ 増幅部
４８ バラン
５０ 可変容量回路
５１ ユニット容量セル
１００ ＲＦＩＣ
２００ ＭＣＵ／ＭＰＵ
３０１ アンテナ
３０２ ＲＦスイッチ
３０３ 容量
３０４ 容量
Ｍ１ ＮＭＯＳトランジスタ
Ｒ１ 抵抗
Ｃ１、Ｃ２ 容量
Ｌ１、Ｌ２、Ｌ３ インダクタ

Claims (9)

1. ２つの出力端子の間に並列接続された複数の容量セルを有するデジタル可変容量回路であって、
   前記容量セルが、
   一端が一方の出力端子と接続された第１の容量と、
   前記２つの出力端子の間において、前記第１の容量と直列接続されたインピーダンス素子と、
   前記インピーダンス素子と並列接続され、デジタル制御信号に応じて制御されるトランジスタと、を備え、
   前記デジタル可変容量回路が、
   バイアス電圧が供給されているバイアス電圧供給端子と、
   前記デジタル制御信号に応じて、前記第１の容量と前記インピーダンス素子との間の中間端子に前記バイアス電圧を供給するスイッチと、
   前記中間端子と前記バイアス電圧供給端子との間に配置された抵抗と、を備えるデジタル可変容量回路。
2. 前記インピーダンス素子が第２の容量である請求項１に記載のデジタル可変容量回路。
3. ２つの出力端子の間に並列接続された複数の容量セルを有するデジタル可変容量回路であって、
   バイアス電圧が供給されているバイアス電圧供給端子と、
   デジタル制御信号に応じて、第１及び第２の中間端子に前記バイアス電圧を供給するスイッチと、
   前記第１の中間端子と前記バイアス電圧供給端子との間に配置された第１の抵抗と、
   前記第２の中間端子と前記バイアス電圧供給端子との間に接続された第２の抵抗と、を備え、
   前記容量セルが、
   一端が一方の出力端子と接続された第１の容量と、
   前記２つの出力端子の間において、前記第１の容量と直列接続されたインピーダンス素子と、
   前記インピーダンス素子と並列接続され、前記デジタル制御信号に応じて制御されるトランジスタと、
   第３の容量を備え、
   前記２つの出力端子の間には、前記第１の容量、前記インピーダンス素子、及び第３の容量がこの順で直列接続され、
   前記２つの出力端子によって差動動作を行い、
   前記第１の中間端子が、前記第１の容量と前記インピーダンス素子との間の中間端子であり、
   前記第２の中間端子が、前記第３の容量と前記インピーダンス素子との間の中間端子である、デジタル可変容量回路。
4. 請求項１に記載のデジタル可変容量回路と、
   第１のインダクタと、
   前記第１のインダクタと結合された第２のインダクタと、を備え、
   前記デジタル可変容量回路が、前記第１のインダクタ及び第２のインダクタの少なくとも一方に並列接続されているバラン共振回路。
5. 請求項１に記載のデジタル可変容量回路と、
   前記デジタル可変容量回路と直列接続されたインダクタと、を備える直列共振回路。
6. 請求項１に記載のデジタル可変容量回路と、
   前記デジタル可変容量回路と並列接続されたインダクタと、を備える並列共振回路。
7. 請求項６に記載の並列共振回路を負荷とした用いた発振回路。
8. 請求項４に記載のバラン共振回路と、
   請求項５に記載の直列共振回路と、
   請求項６に記載の並列共振回路と、を備える増幅回路。
9. 請求項１に記載のデジタル可変容量回路を備える送信機。

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