JP6595844B2 - デジタル可変容量回路、共振回路、増幅回路、及び送信機 - Google Patents
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Description
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、CPU、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
本実施の形態にかかる可変容量回路50について、図9、及び図10を用いて説明する。図9は、可変容量回路50の構成を示す回路図であり。図10は、可変容量回路50のユニット容量セル51の構成を示す回路図である。
DCバイアス電圧がVBになり、信号電圧振幅は式(6)よりも電圧減衰された振幅になる。ここで、可変容量回路50に印可される電圧振幅をVrfとすると、以下の式(9)が得られる。
本実施形態にかかる可変容量回路50について、図11、及び図12を用いて説明する。図11は、可変容量回路50の構成を示す回路図であり。図12は、可変容量回路50のユニット容量セル51の構成を示す回路図である。
本実施の形態にかかる可変容量回路について、図13を用いて説明する。図13は、可変容量回路50のユニット容量セル51の構成を示す回路図である。本実施の形態では、実施の形態2のユニット容量セル51の第2の容量Cu2がインピーダンス素子Zbに置き換えられている。それ以外の構成は実施の形態2と同様であるため説明を省略する。
上記の実施形態では、HPA回路43の容量C1に可変容量回路50を適用する例について説明したが、その他の容量に可変容量回路50を適用することも可能である。例えば、図2に示した、帯域除去フィルタ44の容量C2に可変容量回路50を適用することも可能である。
上記したように、NMOSトランジスタM1として耐圧が低い素子を用いることができる。したがって、耐圧の低い薄膜トランジスタをNMOSトランジスタM1として用いることができる。図16に厚膜トランジスタと薄膜トランジスタの断面構成を示す。
11 コントローラ
12 MAC MODEM
20 受信機
21 入力端子
22 入力端子
23 内部マッチング回路
24 LNA回路
25 ミキサ
26 IFA回路
27 LPF
28 A/Dコンバータ
40 発信機
41 PLL回路
42 VCO回路
43 HPA回路
44 帯域除去フィルタ
47 増幅部
48 バラン
50 可変容量回路
51 ユニット容量セル
100 RFIC
200 MCU/MPU
301 アンテナ
302 RFスイッチ
303 容量
304 容量
M1 NMOSトランジスタ
R1 抵抗
C1、C2 容量
L1、L2、L3 インダクタ
Claims (9)
- 2つの出力端子の間に並列接続された複数の容量セルを有するデジタル可変容量回路であって、
前記容量セルが、
一端が一方の出力端子と接続された第1の容量と、
前記2つの出力端子の間において、前記第1の容量と直列接続されたインピーダンス素子と、
前記インピーダンス素子と並列接続され、デジタル制御信号に応じて制御されるトランジスタと、を備え、
前記デジタル可変容量回路が、
バイアス電圧が供給されているバイアス電圧供給端子と、
前記デジタル制御信号に応じて、前記第1の容量と前記インピーダンス素子との間の中間端子に前記バイアス電圧を供給するスイッチと、
前記中間端子と前記バイアス電圧供給端子との間に配置された抵抗と、を備えるデジタル可変容量回路。 - 前記インピーダンス素子が第2の容量である請求項1に記載のデジタル可変容量回路。
- 2つの出力端子の間に並列接続された複数の容量セルを有するデジタル可変容量回路であって、
バイアス電圧が供給されているバイアス電圧供給端子と、
デジタル制御信号に応じて、第1及び第2の中間端子に前記バイアス電圧を供給するスイッチと、
前記第1の中間端子と前記バイアス電圧供給端子との間に配置された第1の抵抗と、
前記第2の中間端子と前記バイアス電圧供給端子との間に接続された第2の抵抗と、を備え、
前記容量セルが、
一端が一方の出力端子と接続された第1の容量と、
前記2つの出力端子の間において、前記第1の容量と直列接続されたインピーダンス素子と、
前記インピーダンス素子と並列接続され、前記デジタル制御信号に応じて制御されるトランジスタと、
第3の容量を備え、
前記2つの出力端子の間には、前記第1の容量、前記インピーダンス素子、及び第3の容量がこの順で直列接続され、
前記2つの出力端子によって差動動作を行い、
前記第1の中間端子が、前記第1の容量と前記インピーダンス素子との間の中間端子であり、
前記第2の中間端子が、前記第3の容量と前記インピーダンス素子との間の中間端子である、デジタル可変容量回路。 - 請求項1に記載のデジタル可変容量回路と、
第1のインダクタと、
前記第1のインダクタと結合された第2のインダクタと、を備え、
前記デジタル可変容量回路が、前記第1のインダクタ及び第2のインダクタの少なくとも一方に並列接続されているバラン共振回路。 - 請求項1に記載のデジタル可変容量回路と、
前記デジタル可変容量回路と直列接続されたインダクタと、を備える直列共振回路。 - 請求項1に記載のデジタル可変容量回路と、
前記デジタル可変容量回路と並列接続されたインダクタと、を備える並列共振回路。 - 請求項6に記載の並列共振回路を負荷とした用いた発振回路。
- 請求項4に記載のバラン共振回路と、
請求項5に記載の直列共振回路と、
請求項6に記載の並列共振回路と、を備える増幅回路。 - 請求項1に記載のデジタル可変容量回路を備える送信機。
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