JP6581757B2

JP6581757B2 - Switching power supply

Info

Publication number: JP6581757B2
Application number: JP2014098978A
Authority: JP
Inventors: 公義三添; 佐藤　正義; 正義佐藤
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2014-05-12
Filing date: 2014-05-12
Publication date: 2019-09-25
Anticipated expiration: 2034-05-12
Also published as: JP2015216791A

Description

本発明は、スイッチング電源装置に係り、特に、ＤＣ−ＤＣコンバータにおける負荷過渡応答性の向上等を図ったものに関する。 The present invention relates to a switching power supply device, and more particularly to a device that improves load transient response in a DC-DC converter.

従来、ＤＣ−ＤＣコンバータにおいては、電圧モード制御や電流モード制御等の線形制御方式によるものが良く知られている（例えば、非特許文献１等参照）。
また、かかるＤＣ−ＤＣコンバータにおいては、負荷過渡応答性を如何に良好に維持するかが大きな関心事であり、そのため、非線形制御方式のヒステリシス制御や、オン時間一定とした他の制御方式等について、特許文献１や特許文献２等において種々提案されている。 Conventionally, DC-DC converters using a linear control method such as voltage mode control or current mode control are well known (see, for example, Non-Patent Document 1).
Also, in such a DC-DC converter, how to maintain the load transient response is of great concern. For this reason, the nonlinear control method hysteresis control, other control methods with constant on-time, etc. Various proposals have been made in Patent Document 1, Patent Document 2, and the like.

日経エレクトロニクス、２００９年６月１５日、ｐ．７８−ｐ．８６Nikkei Electronics, June 15, 2009, p. 78-p. 86 米国特許第６１４７４７８号明細書US Pat. No. 6,147,478 特開２０１２−５０１９１号公報（第７−２４頁、図１−図２０）JP 2012-50191 A (page 7-24, FIG. 1 to FIG. 20)

しかしながら、従来の電圧モード制御や電流モード制御を用いたＤＣ−ＤＣコンバータにおいては負荷過渡応答が遅く、また、ヒステリシス制御方式では、過渡応答性は改善できるが、出力リップル電圧が大きくなるという欠点がある。
さらに、オン時間一定の制御方式の場合、出力リップル電圧が小さいと制御自体が困難になるなどの問題を内包しており、いずれの制御方式も十分に満足できるものではない。 However, the DC-DC converter using the conventional voltage mode control or current mode control has a slow load transient response, and the hysteresis control method can improve the transient response, but has the disadvantage of increasing the output ripple voltage. is there.
Furthermore, in the case of a control method with a constant on-time, there is a problem that control itself becomes difficult if the output ripple voltage is small, and none of the control methods is sufficiently satisfactory.

本発明は、上記実状に鑑みてなされたもので、オン時間一定の制御方式で、負荷過渡応答性が速く、出力リップル電圧が小さく、しかも、入出力電圧差が大きい場合にも動作可能で比較的簡易な構成のスイッチング電源装置を提供するものである。 The present invention has been made in view of the above circumstances, and is a control method with a constant on-time, fast load transient response, small output ripple voltage, and operation is possible even when the input / output voltage difference is large. A switching power supply device having a simple configuration is provided.

上記本発明の目的を達成するため、本発明に係るスイッチング電源装置は、
電源とグランドとの間に、前記電源側からメインパワートランジスタと転流用パワートランジスタが直列接続されて設けられ、前記メインパワートランジスタと前記転流用パワートランジスタの相互の接続点とグランドとの間に、インダクタと出力コンデンサが直列接続されて設けられ、前記メインパワートランジスタと前記転流用パワートランジスタを交互にオン、オフすることにより、前記インダクタと前記出力コンデンサの相互の接続点に出力電圧が得られるよう構成されてなる同期整流方式の降圧型スイッチング電源装置において、
電源電圧に応じたバイアス電流を出力する電流発生回路と、
前記電流発生回路によるバイアス電流の供給によって前記メインパワートランジスタをオンとする時間を設定するオン時間設定回路と、
前記出力電圧に応じたフィードバック電圧を基に前記出力電圧のリップル電圧を検出するリップル電圧検出回路と、
前記転流用パワートランジスタとグランドの間に直列接続されて設けられたセンス抵抗器を有し、前記転流用パワートランジスタがオンの際に、前記センス抵抗器を介して前記インダクタへ電流が流れ、その後、当該電流が減少して電流の方向が反転し、同時に前記センス抵抗器の電流の方向も反転することを、逆方向の電流発生として検出する逆電流検出回路と、
前記センス抵抗器の電圧をレベルシフトして出力するレベルシフト回路と、
前記リップル電圧検出回路の出力と前記レベルシフト回路の出力とを比較する比較器と、
前記転流用パワートランジスタがオンした時から一定時間のカウントを開始し、カウントアップ時に所定レベルの信号を出力する一方、前記メインパワートランジスタがオンした際に、出力をリセットする最小オフ時間設定回路と、
前記比較器の出力と前記最小オフ時間設定回路の出力の論理積を出力する論理積回路と、
前記オン時間設定回路の出力がＲ入力に、前記論理積回路の出力がＳ入力に、それぞれ入力され、前記オン時間設定回路のリセットにＱ出力が、前記最小オフ時間設定回路のリセットにＱ出力の反転出力が、それぞれ供されるＲＳフリップフロップ回路と、
前記ＲＳフリップフロップ回路のＱ出力と前記逆電流検出回路の検出結果に基づいて、前記メインパワートランジスタと前記転流用パワートランジスタの駆動制御信号を生成するロジック回路と、
前記ロジック回路の出力に基づいて、前記メインパワートランジスタと前記転流用パワートランジスタの通電駆動を行う駆動回路と、を具備し、
前記ロジック回路は、前記ＲＳフリップフロップ回路のＱ出力が論理値Ｈｉｇｈの場合、前記メインパワートランジスタをオン、前記転流用パワートランジスタをオフとする駆動制御信号を生成する一方、前記Ｑ出力が論理値Ｌｏｗの場合、前記転流用パワートランジスタをオン、前記メインパワートランジスタをオフとする駆動制御信号を生成すると共に、前記逆電流検出回路により電流の反転が検出された時に前記転流用パワートランジスタをオフとする駆動制御信号を生成するよう構成されてなり、
前記メインパワートランジスタが一定時間オンした後に前記メインパワートランジスタのオフ時間が制御されるよう構成されてなるものである。
In order to achieve the above object of the present invention, a switching power supply device according to the present invention comprises:
Between the power supply and the ground, the main power transistor and the commutation power transistor are provided in series from the power supply side, and between the connection point between the main power transistor and the commutation power transistor and the ground, An inductor and an output capacitor are provided in series, and an output voltage is obtained at a connection point between the inductor and the output capacitor by alternately turning on and off the main power transistor and the commutation power transistor. In the configured synchronous rectification step-down switching power supply device,
A current generation circuit that outputs a bias current according to the power supply voltage;
An on-time setting circuit for setting a time to turn on the main power transistor by supplying a bias current from the current generation circuit;
A ripple voltage detection circuit that detects a ripple voltage of the output voltage based on a feedback voltage corresponding to the output voltage;
A sense resistor provided in series between the commutation power transistor and ground; and when the commutation power transistor is on, a current flows to the inductor through the sense resistor; A reverse current detection circuit for detecting as a current generation in the reverse direction that the current is decreased and the direction of the current is reversed and at the same time the direction of the current of the sense resistor is also reversed,
A level shift circuit for level-shifting and outputting the voltage of the sense resistor;
A comparator for comparing the output of the ripple voltage detection circuit and the output of the level shift circuit;
A minimum off-time setting circuit that starts counting for a fixed time from when the commutation power transistor is turned on and outputs a signal at a predetermined level when the count-up is performed, and resets the output when the main power transistor is turned on; ,
A logical product circuit that outputs a logical product of the output of the comparator and the output of the minimum off-time setting circuit;
The output of the on-time setting circuit is input to the R input, the output of the AND circuit is input to the S input, Q output is used to reset the on-time setting circuit, and Q is output to reset the minimum off-time setting circuit. RS flip-flop circuits each provided with an inverted output of
A logic circuit that generates drive control signals for the main power transistor and the commutation power transistor based on a Q output of the RS flip-flop circuit and a detection result of the reverse current detection circuit;
A drive circuit for performing energization driving of the main power transistor and the commutation power transistor based on the output of the logic circuit;
The logic circuit generates a drive control signal for turning on the main power transistor and turning off the commutation power transistor when the Q output of the RS flip-flop circuit is a logic value High, while the Q output is a logic value. In the case of Low, a drive control signal for turning on the commutation power transistor and turning off the main power transistor is generated, and turning off the commutation power transistor when current inversion is detected by the reverse current detection circuit. Configured to generate a drive control signal to
The one in which the main power transistor off time of the main power transistor is configured to be controlled after ON for a predetermined time.

本発明の第１の形態によれば、出力電圧のリップルと、転流用パワートランジスタの電流変化に基づいてオフ時間を制御するようにしたので、従来と異なり、出力電圧リップルが小さくとも回路動作の制御が可能となり、等価直列抵抗の低いコンデンサを用いることができる。
また、負荷過渡応答時には、最小オフ時間設定回路により、デューティと周波数を同時に最大とすることができるようにしたので、回路動作を速く定常状態に安定させることができ、回路動作の安定性、信頼性の向上を図ることができる。
さらに、転流用パワートランジスタの電流方向を監視し、電流方向の変化が生じた際に転流用パワートランジスタをオフさせるようにしたので、軽負荷時における動作効率の向上を図ることができる。
本発明の第２の形態によれば、転流用パワートランジスタがオンしている期間のドレイン・ソース間電圧に基づいて、電流の変化を検出するようにしたので、本発明の第１の形態と異なり、センス抵抗器が不要となり、特に、大電流出力電源となった場合には、電流を監視する機能による動作効率の低下を招くことがなく、動作効率の向上が図られる。
さらに、本発明の第１の形態、第２の形態において、電源と電流発生回路の間にオン時間設定用抵抗器を設ける構成とすることによって、入出力電圧の差が大きくデューティ比が小さい場合に、オン時間設定用抵抗器の抵抗値を適宜選定することにより、メインパワートランジスタのオン時間を調整することができ、適切な周波数動作を得ることができる。 According to the first aspect of the present invention, the off-time is controlled based on the output voltage ripple and the current change of the commutation power transistor. Control is possible, and a capacitor with a low equivalent series resistance can be used.
In addition, since the duty and frequency can be maximized at the same time by the minimum off-time setting circuit during load transient response, the circuit operation can be quickly and stably stabilized, and the stability and reliability of the circuit operation. It is possible to improve the performance.
Furthermore, since the current direction of the commutation power transistor is monitored and the commutation power transistor is turned off when a change in the current direction occurs, it is possible to improve the operation efficiency at light loads.
According to the second aspect of the present invention, since the change in current is detected based on the drain-source voltage during the period when the commutation power transistor is on, the first aspect of the present invention On the other hand, the sense resistor is not required, and particularly when a high-current output power source is used, the operating efficiency is not lowered by the function of monitoring the current, and the operating efficiency is improved.
Further, in the first and second embodiments of the present invention, when the on-time setting resistor is provided between the power supply and the current generating circuit, the difference in input / output voltage is large and the duty ratio is small. In addition, by appropriately selecting the resistance value of the on-time setting resistor, the on-time of the main power transistor can be adjusted, and an appropriate frequency operation can be obtained.

本発明の実施の形態におけるスイッチング電源装置の第１の実施例の回路図である。It is a circuit diagram of the 1st Example of the switching power supply device in embodiment of this invention. 本発明の実施の形態におけるスイッチング電源装置の第２の実施例の回路図である。It is a circuit diagram of the 2nd Example of the switching power supply device in embodiment of this invention. 本発明の実施の形態におけるスイッチング電源装置の第３の実施例の回路図である。It is a circuit diagram of the 3rd Example of the switching power supply device in embodiment of this invention. 本発明の実施の形態におけるスイッチング電源装置の連続モード動作時の主要部におけるタイミングチャートである。It is a timing chart in the principal part at the time of continuous mode operation | movement of the switching power supply device in embodiment of this invention. 本発明の実施の形態におけるスイッチング電源装置の不連続モード動作時の主要部におけるタイミングチャートである。It is a timing chart in the principal part at the time of discontinuous mode operation | movement of the switching power supply device in embodiment of this invention.

以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスイッチング電源装置の第１の実施例について、図１を参照しつつ説明する。
第１の実施例におけるスイッチング電源装置は、同期整流方式の降圧型ＤＣ−ＤＣコンバータの構成例であり、かかるスイッチング電源装置は、出力回路１０１と、駆動回路１０２と、駆動制御回路１０３と、リップル電圧検出回路１０４と、逆電流検出回路（図１においては「ＤＥＴ」と表記）１０５とに大別されて構成されたものとなっている。 Embodiments of the present invention will be described below with reference to FIGS. 1 to 5.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first example of the switching power supply device according to the embodiment of the present invention will be described with reference to FIG.
The switching power supply device according to the first embodiment is a configuration example of a synchronous rectification step-down DC-DC converter. The switching power supply device includes an output circuit 101, a drive circuit 102, a drive control circuit 103, and a ripple. The voltage detection circuit 104 and the reverse current detection circuit (denoted as “DET” in FIG. 1) 105 are roughly divided into two.

出力回路１０１は、メインパワートランジスタとしての第１のパワーＭＯＳトランジスタ（図１においては「ＭＰ」と表記）１と、転流用パワートランジスタとしての第２のパワーＭＯＳトランジスタ（図１においては「ＭＮ」と表記）２と、インダクタ（図１においては「Ｌ１」と表記）１１と、出力コンデンサ（図１においては「ＣOUT」と表記）２１とを主たる構成要素として構成されたものとなっている。
第１のパワーＭＯＳトランジスタ１には、Ｐ型ＭＯＳトランジスタが、第２のパワーＭＯＳトランジスタ２には、Ｎ型ＭＯＳトランジスタが、それぞれ用いられている。 The output circuit 101 includes a first power MOS transistor (denoted as “MP” in FIG. 1) 1 as a main power transistor and a second power MOS transistor (“MN” in FIG. 1) as a commutation power transistor. 2), an inductor (denoted as “L1” in FIG. 1) 11, and an output capacitor (denoted as “COUT” in FIG. 1) 21 as main components.
The first power MOS transistor 1 uses a P-type MOS transistor, and the second power MOS transistor 2 uses an N-type MOS transistor.

第１のパワーＭＯＳトランジスタ１と第２のパワーＭＯＳトランジスタ２は、ドレインが相互に接続され、その接続点とグランドとの間に、接続点側から、インダクタ１１と、等価直列抵抗（図１においては「ＲESR」と表記）１７と、出力コンデンサ２１が、順に直列接続されて設けられている。
なお、等価直列抵抗１７は、出力コンデンサ２１が有する抵抗であり、図１においては、便宜上、出力コンデンサ２１と別個に直列に接続されたものとして表している。
そして、インダクタ１１と出力コンデンサ２１との接続点に、このスイッチング電源装置の出力電圧ＶOUTが出力されるようになっており、グランドとの間に負荷１８が接続されるものとなっている。 The drains of the first power MOS transistor 1 and the second power MOS transistor 2 are connected to each other, and the inductor 11 and the equivalent series resistance (in FIG. 1) from the connection point side between the connection point and the ground. (Noted as “RESR”) 17 and an output capacitor 21 are connected in series.
The equivalent series resistance 17 is a resistance of the output capacitor 21 and is shown in FIG. 1 as being connected in series separately from the output capacitor 21 for convenience.
An output voltage VOUT of the switching power supply device is output at a connection point between the inductor 11 and the output capacitor 21, and a load 18 is connected to the ground.

一方、第１のパワーＭＯＳトランジスタ１のソースには、電源６１が接続されて電源電圧ＶINが印加されるようになっている。また、第２のパワーＭＯＳトランジスタ２のソースは、センス抵抗器（図１においては「ＲS」と表記）１４を介してグランドに接続されている。
なお、電源６１と第１のパワーＭＯＳトランジスタ１のソースとの相互の接続点とグランドとの間には、入力用コンデンサ（図１においては「ＣIN」と表記）２３接続されている。 On the other hand, a power supply 61 is connected to the source of the first power MOS transistor 1 so that the power supply voltage VIN is applied. The source of the second power MOS transistor 2 is connected to the ground via a sense resistor (indicated as “RS” in FIG. 1) 14.
An input capacitor (indicated as “CIN” in FIG. 1) 23 is connected between the connection point between the power source 61 and the source of the first power MOS transistor 1 and the ground.

駆動回路１０２は、Ｐチャンネルドライバ（図１においてはＰ−ＤＲＶと表記）５１と、Ｎチャンネルドライバ（図１においてはＮ−ＤＲＶと表記）５２とを有して構成されたものとなっている。
Ｐチャンネルドライバ５１の入力段とＮチャンネルドライバ５２の入力段には、後述する駆動制御回路１０３から、それぞれに対応した出力信号が入力されるようになっている。一方、Ｐチャンネルドライバ５１の出力段は、第１のパワーＭＯＳトランジスタ１のゲートに、Ｎチャンネルドライバ５２の出力段は、第２のパワーＭＯＳトランジスタ２のゲートに、それぞれ接続されており、駆動制御回路１０３の出力信号に応じて、第１のパワーＭＯＳトランジスタ１と第２のパワーＭＯＳトランジスタ２が、交互に導通、非導通とされるようになっている。 The drive circuit 102 includes a P-channel driver (denoted as P-DRV in FIG. 1) 51 and an N-channel driver (denoted as N-DRV in FIG. 1) 52. .
Output signals corresponding to the input stage of the P-channel driver 51 and the input stage of the N-channel driver 52 are respectively input from the drive control circuit 103 described later. On the other hand, the output stage of the P-channel driver 51 is connected to the gate of the first power MOS transistor 1, and the output stage of the N-channel driver 52 is connected to the gate of the second power MOS transistor 2, respectively. In response to the output signal of the circuit 103, the first power MOS transistor 1 and the second power MOS transistor 2 are alternately turned on and off.

駆動制御回路１０３は、電流発生回路（図１においては「Ｉ−ＧＥＮ」と表記）５３と、比較器（図１においては「ＣＯＭＰ」と表記）５と、オン時間設定回路（図１においては「Ｔon」と表記）５４と、最小オフ時間設定回路（図１においては「Ｔoff」と表記）５５と、論理積回路としての二入力ＡＮＤ回路６と、ＲＳフリップフロップ７と、ロジック回路（図１においては「ＬＯＧ」と表記）５６と、レベルシフト回路（図１においては「ＬＥＶ」と表記）５７と、を主たる構成要素として構成されたものとなっている。 The drive control circuit 103 includes a current generation circuit (indicated as “I-GEN” in FIG. 1) 53, a comparator (indicated as “COMP” in FIG. 1) 5, and an on-time setting circuit (in FIG. 1). and notation) 54 "Ton", hereinafter) 55 and "Toff" is at the minimum off-time setting circuit (FIG. 1, a two-input aND circuit 6 as a logical product circuit, an RS flip flop 7, the logic circuit (FIG. 1 is expressed as “LOG” 56 and a level shift circuit 57 (described as “LEV” in FIG. 1).

電流発生回路５３は、電源電圧ＶINに応じた電流を発生し、バイアス電流としてオン時間設定回路５４へ供給するようになっている。
比較器５は、後述するリップル電圧検出回路１０４の出力信号が、反転入力端子に入力されるようになっている一方、非反転入力端子にはレベルシフト回路５７の出力信号が印加されるようになっている。また、比較器５の出力端子は、二入力ＡＮＤ回路６の一方の入力端子に接続されている。
なお、レベルシフト回路５７は、後述する逆電流検出回路１０５を構成するセンス抵抗器１４で生じた電圧に対して一定電圧のレベルシフトを施して出力するよう構成されたもので、入力段は、第２のパワーＭＯＳトランジスタ２のソースとセンス抵抗器１４との接続点に接続されている。 The current generation circuit 53 generates a current corresponding to the power supply voltage VIN and supplies it as a bias current to the on-time setting circuit 54.
The comparator 5 is configured such that an output signal of a ripple voltage detection circuit 104 described later is input to an inverting input terminal, while an output signal of the level shift circuit 57 is applied to a non-inverting input terminal. It has become. The output terminal of the comparator 5 is connected to one input terminal of the two-input AND circuit 6.
The level shift circuit 57 is configured to perform a level shift of a constant voltage on the voltage generated in the sense resistor 14 constituting the reverse current detection circuit 105 described later, and to output the voltage. The second power MOS transistor 2 is connected to the connection point between the source and the sense resistor 14.

オン時間設定回路５４は、第１のパワーＭＯＳトランジスタ１がオン（導通）する時間を生成するもので、先の電流発生回路５３から供給されるバイアス電流の大きさに応じたオン時間が生成されるよう構成されたものとなっており、出力段は、ＲＳフリップフロップ７のＲ入力端子に接続されている。
最小オフ時間設定回路５５は、第１のパワーＭＯＳトランジスタ１のオフ時間、換言すれば、第２のパワーＭＯＳトランジスタ２のオン時間を定めるよう機能するもので、入力段には、ＲＳフリップフロップ７のＱ出力の反転信号が印加されるようになっている一方、出力段は、二入力ＡＮＤ回路６の他方の入力端子に接続されている。そして、二入力ＡＮＤ回路６の出力端子は、ＲＳフリップフロップ７のＳ入力端子に接続されている。 The on-time setting circuit 54 generates a time during which the first power MOS transistor 1 is turned on (conducted), and an on-time corresponding to the magnitude of the bias current supplied from the previous current generation circuit 53 is generated. The output stage is connected to the R input terminal of the RS flip-flop 7.
The minimum off time setting circuit 55 functions to determine the off time of the first power MOS transistor 1, in other words, the on time of the second power MOS transistor 2. The input stage includes an RS flip-flop 7. The output stage is connected to the other input terminal of the two-input AND circuit 6. The output terminal of the two-input AND circuit 6 is connected to the S input terminal of the RS flip-flop 7.

ＲＳフリップフロップ７のＱ出力端子は、ロジック回路５６の入力段とオン時間設定回路５４の入力段に接続されている。
ロジック回路５６は、ＲＳフリップフロップ７のＱ出力信号と、後述する逆電流検出回路１０５からの検出信号に基づいて、第１のパワーＭＯＳトランジスタ１と第２のパワーＭＯＳトランジスタ２の駆動信号を生成するもので（詳細は後述）、２つの出力段の一方は、Ｐチャンネルドライバ５１の入力段に、他方の出力段は、Ｎチャンネルドライバ５２の入力段に、それぞれ接続されている。 The Q output terminal of the RS flip-flop 7 is connected to the input stage of the logic circuit 56 and the input stage of the on-time setting circuit 54.
The logic circuit 56 generates drive signals for the first power MOS transistor 1 and the second power MOS transistor 2 based on a Q output signal of the RS flip-flop 7 and a detection signal from a reverse current detection circuit 105 described later. Therefore, one of the two output stages is connected to the input stage of the P-channel driver 51, and the other output stage is connected to the input stage of the N-channel driver 52.

逆電流検出回路１０５は、外部に設けられたセンス抵抗器１４を有しており、第２のパワーＭＯＳトランジスタ２がオンした後に、インダクタ１１へ流れる電流が減少して、途中で電流の流れる方向が反転することを検出し、検出された際に所定の信号をロジック回路５６へ出力するよう構成されたものとなっている。
Reverse current detector circuit 105 has a sense resistor 14 provided in the outside direction after the second power MOS transistor 2 is turned on, the current flowing to the inductor 11 is reduced, the current flow in the middle Is detected, and when the signal is detected, a predetermined signal is output to the logic circuit 56.

リップル電圧検出回路１０４は、トランスコンダクタンスアンプ（図１においては「Ｇm-ＡＭＰ」と表記）８と、第１及び第２の分圧抵抗器（図１においては、それぞれ「ＲB1」、「ＲB2」と表記）１２，１３と、フィルタ用抵抗器（図１においては「Ｒ１」と表記）１５と、フィルタ用コンデンサ（図１においては「Ｃ１」と表記）２２とを有して構成されたものとなっている。
トランスコンダクタンスアンプ８の非反転入力端子は、第１及び第２の分圧抵抗器１２，１３の相互の接続点に接続される一方、反転入力端子には、基準電圧ＶREF1が印加されるようになっている。
そして、トランスコンダクタンスアンプ８の出力端子は、比較器５の反転入力端子に接続されると共に、グランドとの間には、フィルタ用抵抗器１５とフィルタ用コンデンサ２２が並列接続状態で設けられている。 The ripple voltage detection circuit 104 includes a transconductance amplifier (indicated as “Gm-AMP” in FIG. 1) 8 and first and second voltage dividing resistors (in FIG. 1, “RB1” and “RB2”, respectively). 12 and 13, a filter resistor (indicated as “R1” in FIG. 1) 15, and a filter capacitor (indicated as “C1” in FIG. 1) 22. It has become.
The non-inverting input terminal of the transconductance amplifier 8 is connected to the connection point between the first and second voltage dividing resistors 12 and 13, while the reference voltage VREF 1 is applied to the inverting input terminal. It has become.
The output terminal of the transconductance amplifier 8 is connected to the inverting input terminal of the comparator 5, and the filter resistor 15 and the filter capacitor 22 are provided in parallel with the ground. .

次に、上記構成における動作について、図４及び図５に示されたタイミングチャートを参照しつつ説明する。
最初に、連続モードでの動作について図４を参照しつつ説明する。
まず、第１及び第２のパワーＭＯＳトランジスタ１，２は、ＲＳフリップフロップ７がＱ出力が論理値Ｈｉｇｈに相当するレベルにある場合、第１のパワーＭＯＳトランジスタ１がオンとなる一方、Ｑ出力が論理値Ｌｏｗに相当するレベルにある場合、第２のパワーＭＯＳトランジスタ２がオンとなるよう動作するものとなっている。 Next, the operation in the above configuration will be described with reference to the timing charts shown in FIGS.
First, the operation in the continuous mode will be described with reference to FIG.
First, the first and second power MOS transistors 1 and 2 are configured such that when the RS flip-flop 7 is at a level corresponding to the logical value High, the first power MOS transistor 1 is turned on while the Q output is on the Q output. Is at a level corresponding to the logical value Low, the second power MOS transistor 2 operates to be turned on.

かかる前提の下、第１のパワーＭＯＳトランジスタ１がオンからオフに、第２のパワーＭＯＳトランジスタ２がオフからオンに切り替わるタイミングは、オン時間設定回路５４において、電流発生回路５３で発生されたバイアス電流により定まる一定時間のカウントが開始され、カウントアップするとオン時間設定回路５４の出力が論理値Ｈｉｇｈに相当するレベルとなり、同時に、ＲＳフリップフロップ７のＲ入力が論理値Ｈｉｇｈに相当するレベルとなり、Ｑ出力が論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルに切り替わるときである（図４（Ｇ）及び図４（Ｈ）参照）。 Under such a premise, the timing at which the first power MOS transistor 1 is switched from on to off and the second power MOS transistor 2 is switched from off to on is the bias generated by the current generation circuit 53 in the on time setting circuit 54. Counting for a fixed time determined by the current is started, and when the count is increased, the output of the on-time setting circuit 54 becomes a level corresponding to the logical value High, and at the same time, the R input of the RS flip-flop 7 becomes a level corresponding to the logical value High. This is a time when the Q output is switched from the logical value High to the level corresponding to the logical value Low (see FIGS. 4G and 4H).

ＲＳフリップフロップ７のＱ出力が論理値Ｌｏｗに相当するレベルに変化すると、オン時間設定回路５４はリセットされて、オン時間設定回路５４の出力、及び、ＲＳフリップフロップ７のＲ入力は、論理値Ｌｏｗに相当するレベルに戻る（図４（Ｇ）参照）。 When the Q output of the RS flip-flop 7 changes to a level corresponding to the logical value Low, the on-time setting circuit 54 is reset, and the output of the on-time setting circuit 54 and the R input of the RS flip-flop 7 are logical values. The level returns to Low (see FIG. 4G).

次に、第２のパワーＭＯＳトランジスタ２がオンとなってからオフするまでの動作について説明する。
第２のパワーＭＯＳトランジスタ２がオンとなると、センス抵抗器１４において、グランド側から第２のパワーＭＯＳトランジスタ２のソース方向へ電流が流れ、ソースは負電圧となるので、レベルシフト回路５７において、正方向に一定電圧のバイアスが施されて、グランド電圧以上の正電圧に変換されて出力されることとなる。 Next, an operation from when the second power MOS transistor 2 is turned on until it is turned off will be described.
When the second power MOS transistor 2 is turned on, a current flows from the ground side to the source direction of the second power MOS transistor 2 in the sense resistor 14, and the source becomes a negative voltage. Therefore, in the level shift circuit 57, A bias of a constant voltage is applied in the positive direction, and the voltage is converted into a positive voltage equal to or higher than the ground voltage and output.

第２のパワーＭＯＳトランジスタ２がオンとなった後、センス抵抗器１４に流れる電流は、インダクタ１１の作用により徐々に減少するので、レベルシフト回路５７の電圧出力は、図４（Ｃ）において破線で示されたように一度電圧が下降した後に徐々に上昇してゆくものとなる。
一方、トランスコンダクタンスアンプ８においては、基準電圧ＶREF1と、第１及び第２の分圧抵抗器１２，１３の相互の接続点から得られた出力電圧のフィードバック電圧とが比較され、その比較結果に応じた電流が出力されるが、フィルタ用抵抗器１５において電圧変換されて出力電圧ＶOUTのリップル分が増幅された電圧波形となる（図４（Ｃ）参照）。なお、出力電圧ＶOUTのリップルの大きさは、出力コンデンサ２１の等価直列抵抗１７の値で変化する。
なお、第１のパワーＭＯＳトランジスタ１がオンしている期間は、インダクタ１１への電流が増加するので、リップル電圧はそれに伴い上昇する（図４（Ｃ）参照）。 After the second power MOS transistor 2 is turned on, the current flowing through the sense resistor 14 gradually decreases due to the action of the inductor 11, so that the voltage output of the level shift circuit 57 is a broken line in FIG. As shown by, the voltage gradually increases after the voltage once decreases.
On the other hand, in the transconductance amplifier 8, the reference voltage VREF1 is compared with the feedback voltage of the output voltage obtained from the connection point between the first and second voltage dividing resistors 12 and 13, and the comparison result is obtained. A corresponding current is output, but the voltage is converted in the filter resistor 15 and the ripple of the output voltage VOUT is amplified (see FIG. 4C). The magnitude of the ripple of the output voltage VOUT varies depending on the value of the equivalent series resistance 17 of the output capacitor 21.
Note that during the period in which the first power MOS transistor 1 is on, the current to the inductor 11 increases, so that the ripple voltage rises accordingly (see FIG. 4C).

これに対して、第２のパワーＭＯＳトランジスタ２がオンしている期間は、インダクタ１１への電流が減少してゆき、出力コンデンサ２１への充電が減少して、負荷１８への電流供給が増えるので、リップル電圧は下降してゆく。
第２のパワーＭＯＳトランジスタ２がオンした直後では、レベルシフト回路５７の出力電圧が、トランスコンダクタンスアンプ８の出力電圧を下回り、比較器５の出力は論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルに変化する（図４（Ｃ）、図４（Ｄ）及び図４（Ｈ）参照）。その後、レベルシフト回路５７出力電圧が上昇してトランスコンダクタンスアンプ８の出力電圧が下降して、双方の電圧レベルが逆転すると、比較器５の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化する（図４（Ｃ）、図４（Ｄ）及び図４（Ｈ）参照）。 On the other hand, during the period when the second power MOS transistor 2 is on, the current to the inductor 11 decreases, the charge to the output capacitor 21 decreases, and the current supply to the load 18 increases. As a result, the ripple voltage decreases.
Immediately after the second power MOS transistor 2 is turned on, the output voltage of the level shift circuit 57 falls below the output voltage of the transconductance amplifier 8, and the output of the comparator 5 changes from the logical value High to a level corresponding to the logical value Low. It changes (refer to Drawing 4 (C), Drawing 4 (D), and Drawing 4 (H)). Thereafter, when the output voltage of the level shift circuit 57 rises and the output voltage of the transconductance amplifier 8 falls and both voltage levels are reversed, the output of the comparator 5 changes from the logical value Low to the logical value High. (See FIG. 4C, FIG. 4D, and FIG. 4H).

最小オフ時間設定回路５５では、ＲＳフリップフロップ７が第２のパワーＭＯＳトランジスタ２がオンとなる信号を出力してから一定時間のカウントが行われ、カウントアップすると出力が、論理値Ｌｏｗから論理値Ｈｉｇｈへ変化する（図４（Ｅ）及び図４（Ｈ）参照）。比較器５の出力変化までの時間が最小オフ時間より長い場合には、比較器５の出力と最小オフ時間設定回路５５の出力は、論理積ＡＮＤをとっているので、比較器５の出力が論理値Ｌｏｗから論理値Ｈｉｇｈに変化したときにＲＳフリップフロップ７のＳ入力は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化する（図４（Ｄ）、図４（Ｅ）及び図４（Ｆ）参照）。 In the minimum off-time setting circuit 55, a certain time is counted after the RS flip-flop 7 outputs a signal for turning on the second power MOS transistor 2, and when the count-up is performed, the output is changed from the logic value Low to the logic value. It changes to High (see FIGS. 4E and 4H). When the time until the output change of the comparator 5 is longer than the minimum off-time, the output of the comparator 5 and the output of the minimum off-time setting circuit 55 are ANDed. When the logic value Low changes to the logic value High, the S input of the RS flip-flop 7 changes from the logic value Low to a level corresponding to the logic value High (FIGS. 4D, 4E, and 4). (See (F)).

そして、ＲＳフリップフロップ７のＳ入力が論理値Ｌｏｗから論理値Ｈｉｇｈ変化すると共にＱ出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化し、第２のパワーＭＯＳトランジスタ２はオフとされる一方、第１のパワーＭＯＳトランジスタ１がオンとされることで、センス抵抗器１４の電流は零となり、レベルシフト回路５７の出力電圧は、バイアスを施したもとの電圧に戻り、比較器５の出力は、論理値Ｈｉｇｈに保持されることとなる（図４（Ｄ）、図４（Ｆ）及び図４（Ｈ）参照）。 The S input of the RS flip-flop 7 changes from the logic value Low to the logic value High, and the Q output changes from the logic value Low to a level corresponding to the logic value High, and the second power MOS transistor 2 is turned off. On the other hand, when the first power MOS transistor 1 is turned on, the current of the sense resistor 14 becomes zero, and the output voltage of the level shift circuit 57 returns to the biased original voltage. The output of 5 is held at the logical value High (see FIGS. 4D, 4F, and 4H).

ＲＳフリップフロップ７の出力が論理値Ｈｉｇｈに相当するレベルになった時点で、最小オフ時間設定回路５５はリセットされて、その出力は論理値Ｌｏｗに相当するレベルに戻る（図４（Ｅ）及び図４（Ｈ）参照）。
このように、第２のパワーＭＯＳトランジスタ２がオンの期間の動作で第１のパワーＭＯＳトランジスタ１のオフ時間が決定され、オン時間設定回路５４で定まるオン時間との比で第１のパワーＭＯＳトランジスタ１の駆動信号のデューティＤが定まるようになっており、連続モードで定常負荷時におけるデューティＤは、下記する式１で定まる値となる。
なお、式１において、ＶOUTは出力電圧であり、ＶINは電源電圧である。 When the output of the RS flip-flop 7 reaches a level corresponding to the logical value High, the minimum off-time setting circuit 55 is reset, and the output returns to a level corresponding to the logical value Low (FIG. 4 (E) and (See FIG. 4H).
As described above, the off time of the first power MOS transistor 1 is determined by the operation while the second power MOS transistor 2 is on, and the first power MOS is compared with the on time determined by the on time setting circuit 54. The duty D of the drive signal of the transistor 1 is determined, and the duty D at the time of steady load in the continuous mode is a value determined by the following equation 1.
In Equation 1, VOUT is an output voltage and VIN is a power supply voltage.

Ｄ＝ＶOUT／ＶIN・・・式１ D = VOUT / VIN ... Formula 1

次に、負荷電流が急に増加した場合の過渡応答動作について説明する。
負荷電流が急に増加した時点で、出力電圧ＶOUTは低下する（図４（Ａ）及び図４（Ｂ）参照）。
そのため、トランスコンダクタンスアンプ８の出力電圧は低下する。一方、第１のパワーＭＯＳトランジスタ１は一定時間オンとなっているため、インダクタ１１の電流は急に増加せず、その後、第２のパワーＭＯＳトランジスタ２がオンとなってもレベルシフト回路５７の出力電圧が低下せずにトランスコンダクタンスアンプ８の出力電圧よりも高くなる状態となる（図４（Ｃ）及び図４（Ｈ）参照）。 Next, the transient response operation when the load current suddenly increases will be described.
When the load current suddenly increases, the output voltage VOUT decreases (see FIGS. 4A and 4B).
For this reason, the output voltage of the transconductance amplifier 8 decreases. On the other hand, since the first power MOS transistor 1 is on for a certain period of time, the current of the inductor 11 does not increase suddenly. Thereafter, even if the second power MOS transistor 2 is turned on, the level shift circuit 57 The output voltage does not decrease and becomes higher than the output voltage of the transconductance amplifier 8 (see FIGS. 4C and 4H).

このとき、第２のパワーＭＯＳトランジスタ２がオンした直後であっても比較器５の出力は、論理値Ｈｉｇｈに相当するレベルのままとなり、最小オフ時間設定回路５５の出力が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化した時点で、ＲＳフリップフロップ７の入力は論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化し、Ｑ出力が論理値Ｈｉｇｈに相当するレベルとなる。 At this time, even immediately after the second power MOS transistor 2 is turned on, the output of the comparator 5 remains at a level corresponding to the logical value High, and the output of the minimum off-time setting circuit 55 changes from the logical value Low to the logical value. When the level changes to the level corresponding to the value High, the input of the RS flip-flop 7 changes from the logic value Low to the level corresponding to the logic value High, and the Q output becomes a level corresponding to the logic value High.

その結果、第２のパワーＭＯＳトランジスタ２がオフとなる一方、第１のパワーＭＯＳトランジスタ１がオンとなる（図４（Ｄ）、図４（Ｅ）図４（Ｆ）及び図４（Ｈ）参照）。
この状態の動作では、最もオフ時間が短くなることから最大デューティかつ最大周波数で動作していることになる。
したがって、周波数が変化していることから周波数一定のＰＷＭ制御に比して過渡応答性は向上することとなる。
しかして、最大デューティかつ最大周波数の動作が複数回継続されてインダクタ１１の電流が負荷電流の供給レベルまで増えると、負荷電流の増加前の同じオフ時間の制御状態に戻ることとなる。 As a result, the second power MOS transistor 2 is turned off, while the first power MOS transistor 1 is turned on (FIGS. 4D, 4E, 4F, and 4H). reference).
In the operation in this state, since the off time is the shortest, the operation is performed at the maximum duty and the maximum frequency.
Therefore, since the frequency is changed, the transient response is improved as compared with PWM control with a constant frequency.
Accordingly, when the operation with the maximum duty and the maximum frequency is continued a plurality of times and the current of the inductor 11 increases to the supply level of the load current, the control state of the same off time before the increase of the load current is returned.

なお、負荷電流が増加しているので、インダクタ１１の直流重畳電流も増えており、そのため、レベルシフト回路５７の出力電圧は全体的に下がる（図４（Ａ）及び図４（Ｃ）参照）。
また、トランスコンダクタンスアンプ８は、フィルタ用抵抗器１５の値でゲインが定まるものとなっており、所望のゲイン設定が可能となっている。トランスコンダクタンスアンプ８のゲインが大きい場合、その出力電圧は大幅に低下し、最大デューティかつ最大周波数となる時間が長くなって定常状態に落ち着くまで時間がかかるため、負荷過渡応答時の応答性の早さは望めなくなる。 Since the load current increases, the DC superimposed current of the inductor 11 also increases, so that the output voltage of the level shift circuit 57 decreases as a whole (see FIGS. 4A and 4C). .
Further, the transconductance amplifier 8 has a gain determined by the value of the filter resistor 15, and a desired gain can be set. When the gain of the transconductance amplifier 8 is large, the output voltage of the transconductance amplifier 8 is greatly reduced, and it takes a long time for the maximum duty and the maximum frequency to reach a steady state. I can't hope.

最後に、不連続モードにおける動作について、図５を参照しつつ説明する。
負荷電流が少ない場合に、第１のパワーＭＯＳトランジスタ１のオン期間に、負荷電流に対して出力コンデンサ２１の充電電流が上回り、出力電圧ＶOUTが上昇する現象が発生する。
トランスコンダクタンスアンプ８とレベルシフト回路５７のそれぞれの出力においては、第１のパワーＭＯＳトランジスタ１がオンしている時に、トランスコンダクタンスアンプ８の出力電圧が、レベルシフト回路５７の出力電圧より高くなる。 Finally, the operation in the discontinuous mode will be described with reference to FIG.
When the load current is small, a phenomenon occurs in which the charging current of the output capacitor 21 exceeds the load current and the output voltage VOUT rises during the ON period of the first power MOS transistor 1.
At the outputs of the transconductance amplifier 8 and the level shift circuit 57, the output voltage of the transconductance amplifier 8 becomes higher than the output voltage of the level shift circuit 57 when the first power MOS transistor 1 is on.

オン時間設定回路５４による一定時間のカウント終了後、第１のパワーＭＯＳトランジスタ１がオフとなり、代わって第２のパワーＭＯＳトランジスタ２がオンとなると、出力電圧は徐々に低下するので、トランスコンダクタンスアンプ８の出力電圧も低下してゆく。
第２のパワーＭＯＳトランジスタ２の電流は、オンした後にインダクタ１１の方向へ流れるが、途中で電流の流れる方向が反転するので、この瞬間、逆電流検出回路１０５により電流の反転が検出されて、第２のパワーＭＯＳトランジスタ２はオフとなる。 When the first power MOS transistor 1 is turned off after the on-time setting circuit 54 finishes counting, and the second power MOS transistor 2 is turned on instead, the output voltage gradually decreases. Therefore, the transconductance amplifier The output voltage of 8 also decreases.
The current of the second power MOS transistor 2 flows in the direction of the inductor 11 after being turned on, but since the direction of current flow is reversed halfway, at this moment, the reverse current detection circuit 105 detects the current reversal, The second power MOS transistor 2 is turned off.

そして、レベルシフト回路５７の出力は、バイアスされた電圧で一定となり、トランスコンダクタンスアンプ８の出力電圧が低下してレベルシフト回路５７の出力電圧を下回ると比較器５の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化し、ＲＳフリップフロップ７のＳ入力も論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化する（図５（Ａ）、図５（Ｂ）及び図５（Ｄ）参照）。その結果、ＲＳフリップフロップ７のＱ出力が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとなり、オン時間設定回路５４における一定時間のカウントが開始され、同時に、第１のパワーＭＯＳトランジスタ１がオンとなる（図５（Ｄ）及び図５（Ｆ）参照）。 Then, the output of the level shift circuit 57 becomes constant at the biased voltage, and when the output voltage of the transconductance amplifier 8 decreases and falls below the output voltage of the level shift circuit 57, the output of the comparator 5 is changed from the logic value Low. It changes to a level corresponding to the logical value High, and the S input of the RS flip-flop 7 also changes from the logical value Low to a level corresponding to the logical value High (FIGS. 5A, 5B and 5D). )reference). As a result, the Q output of the RS flip-flop 7 changes to a level corresponding to the logical value High from the logical value Low, the counting of a certain time in the on-time setting circuit 54 is started, and at the same time the first power MOS transistor 1 is turned on. (See FIG. 5D and FIG. 5F).

なお、最小オフ時間設定回路５５の出力は、第２のパワーＭＯＳトランジスタ２がオンした後に、一定時間のカウントを開始し、カウントアップ後にＲＳフリップフロップ７のＱ出力が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化するまで論理値Ｈｉｇｈに相当するレベルを維持し、ＲＳフリップフロップ７のＱ出力が論理値Ｈｉｇｈに相当するレベルとなった際にリセットされて論理値Ｌｏｗに相当する出力レベルとなる（図５（Ｃ）、図５（Ｄ）及び図５（Ｆ）参照）。 The output of the minimum off-time setting circuit 55 starts counting for a certain time after the second power MOS transistor 2 is turned on, and after counting up, the Q output of the RS flip-flop 7 changes from the logic value Low to the logic value High. The level corresponding to the logical value High is maintained until it changes to the level corresponding to, and the output level corresponding to the logical value Low is reset when the Q output of the RS flip-flop 7 becomes the level corresponding to the logical value High. (See FIGS. 5C, 5D, and 5F).

次に、第２の実施例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の実施例は、逆電流検出回路１０５Ａが、図１における逆電流検出回路１０５に代えて設けられると共に、新たに、スイッチ回路５８が設けられた点が、図１に示された第１の実施例と異なるもので、他の回路構成部分は、基本的に図１に示された第１の実施例と同様である。 Next, a second embodiment will be described with reference to FIG.
The detailed description of the same components as those shown in FIG. 1 will be omitted, and different points will be mainly described below.
In the second embodiment, the reverse current detection circuit 105A is provided in place of the reverse current detection circuit 105 in FIG. 1, and a switch circuit 58 is newly provided, as shown in FIG. Unlike the first embodiment, the other circuit components are basically the same as those of the first embodiment shown in FIG.

逆電流検出回路１０５Ａは、図１に示されたセンス抵抗器１４を構成要素に含まない構成となっており、その点を除けば、図１における逆電流検出回路１０５と基本的に同一の構成を有してなるものである。
スイッチ回路５８は、第２のパワーＭＯＳトランジスタ２がオンの際に、第２のパワーＭＯＳトランジスタ２のドレイン・ソース間電圧を、逆電流検出回路１０５と、レベルシフト回路５７へ入力するよう構成されたものである。
かかるスイッチ回路５８は、半導体素子などで構成されるもので、第２のパワーＭＯＳトランジスタ２がオン状態にある間、レベルシフト回路５７の入力段と逆電流検出回路１０５の入力段とを第１のパワーＭＯＳトランジスタ１と第２のパワーＭＯＳトランジスタ２の相互の接続点に接続する一方、第２のパワーＭＯＳトランジスタ２がオフ状態にある間、レベルシフト回路５７の入力段と逆電流検出回路１０５の入力段とをグランドに接続するようになっているものである。 The reverse current detection circuit 105A does not include the sense resistor 14 shown in FIG. 1 as a constituent element. Except for this point, the reverse current detection circuit 105A has basically the same configuration as the reverse current detection circuit 105 in FIG. Is provided.
The switch circuit 58 is configured to input the drain-source voltage of the second power MOS transistor 2 to the reverse current detection circuit 105 and the level shift circuit 57 when the second power MOS transistor 2 is on. It is a thing.
The switch circuit 58 is composed of a semiconductor element or the like, and while the second power MOS transistor 2 is in an on state, the input stage of the level shift circuit 57 and the input stage of the reverse current detection circuit 105 are connected to the first stage. While the power MOS transistor 1 and the second power MOS transistor 2 are connected to each other, the input stage of the level shift circuit 57 and the reverse current detection circuit 105 while the second power MOS transistor 2 is in the OFF state. Are connected to the ground.

また、この第２の実施例においては、図１におけるセンス抵抗器１４を用いないため、第２のパワーＭＯＳトランジスタ２のソースは、グランドに接続されると共に、ドレインとソースとの間には、ダイオード（図２においては「ＤＩ」と表記）９が、グランド側にアノードが位置するように設けられたものとなっている。
上記構成における動作は、基本的には、図１に示された第１の実施例の回路動作と同様であるので、ここでの再度の詳細な説明は省略する。 Further, in the second embodiment, since the sense resistor 14 in FIG. 1 is not used, the source of the second power MOS transistor 2 is connected to the ground, and between the drain and the source, A diode (indicated as “DI” in FIG. 2) 9 is provided so that the anode is located on the ground side.
Since the operation in the above configuration is basically the same as the circuit operation of the first embodiment shown in FIG. 1, detailed description thereof is omitted here.

次に、第３の実施例について、図３を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の実施例は、オン時間設定用抵抗器（図３においては「ＲON」と表記）１６を電源６１と電流発生回路５３との間に設け、その抵抗値の選定によって第１のパワーＭＯＳトランジスタ１のオン時間を任意に調整可能としたものである。
なお、他の回路構成部分は、基本的に図１に示された第１の実施例と同様である。
また、上記構成における動作は、オン時間設定用抵抗器１６の抵抗値の選定によって第１のパワーＭＯＳトランジスタ１のオン時間を任意に調整可能とた点を除けば、基本的には、図１に示された第１の実施例の回路動作と同様であるので、ここでの再度の詳細な説明は省略する。 Next, a third embodiment will be described with reference to FIG.
The detailed description of the same components as those shown in FIG. 1 will be omitted, and different points will be mainly described below.
In the third embodiment, an on-time setting resistor (indicated as “RON” in FIG. 3) 16 is provided between the power supply 61 and the current generation circuit 53, and the first power is selected by selecting the resistance value. The on-time of the MOS transistor 1 can be arbitrarily adjusted.
The other circuit components are basically the same as those of the first embodiment shown in FIG.
The operation in the above configuration is basically the same as that shown in FIG. 1 except that the on-time of the first power MOS transistor 1 can be arbitrarily adjusted by selecting the resistance value of the on-time setting resistor 16. Since the circuit operation is the same as that of the first embodiment shown in FIG.

負荷過渡応答性の向上と出力リップル電圧の低減が所望されるスイッチング電源装置に適用できる。 The present invention can be applied to a switching power supply in which improvement of load transient response and reduction of output ripple voltage are desired.

１…第１のパワーＭＯＳトランジスタ
２…第２のパワーＭＯＳトランジスタ
１１…インダクタ
２１…出力コンデンサ
１０１…出力回路
１０２…駆動回路
１０３…駆動制御回路
１０４…リップル電圧検出回路
１０５…逆電流検出回路 DESCRIPTION OF SYMBOLS 1 ... 1st power MOS transistor 2 ... 2nd power MOS transistor 11 ... Inductor 21 ... Output capacitor 101 ... Output circuit 102 ... Drive circuit 103 ... Drive control circuit 104 ... Ripple voltage detection circuit 105 ... Reverse current detection circuit

Claims

電源とグランドとの間に、前記電源側からメインパワートランジスタと転流用パワートランジスタが直列接続されて設けられ、前記メインパワートランジスタと前記転流用パワートランジスタの相互の接続点とグランドとの間に、インダクタと出力コンデンサが直列接続されて設けられ、前記メインパワートランジスタと前記転流用パワートランジスタを交互にオン、オフすることにより、前記インダクタと前記出力コンデンサの相互の接続点に出力電圧が得られるよう構成されてなる同期整流方式の降圧型スイッチング電源装置において、
電源電圧に応じたバイアス電流を出力する電流発生回路と、
前記電流発生回路によるバイアス電流の供給によって前記メインパワートランジスタをオンとする時間を設定するオン時間設定回路と、
前記出力電圧に応じたフィードバック電圧を基に前記出力電圧のリップル電圧を検出するリップル電圧検出回路と、
前記転流用パワートランジスタとグランドの間に直列接続されて設けられたセンス抵抗器を有し、前記転流用パワートランジスタがオンの際に、前記センス抵抗器を介して前記インダクタへ電流が流れ、その後、当該電流が減少して電流の方向が反転し、同時に前記センス抵抗器の電流の方向も反転することを、逆方向の電流発生として検出する逆電流検出回路と、
前記センス抵抗器の電圧をレベルシフトして出力するレベルシフト回路と、
前記リップル電圧検出回路の出力と前記レベルシフト回路の出力とを比較する比較器と、
前記転流用パワートランジスタがオンした時から一定時間のカウントを開始し、カウントアップ時に所定レベルの信号を出力する一方、前記メインパワートランジスタがオンした際に、出力をリセットする最小オフ時間設定回路と、
前記比較器の出力と前記最小オフ時間設定回路の出力の論理積を出力する論理積回路と、
前記オン時間設定回路の出力がＲ入力に、前記論理積回路の出力がＳ入力に、それぞれ入力され、前記オン時間設定回路のリセットにＱ出力が、前記最小オフ時間設定回路のリセットにＱ出力の反転出力が、それぞれ供されるＲＳフリップフロップ回路と、
前記ＲＳフリップフロップ回路のＱ出力と前記逆電流検出回路の検出結果に基づいて、前記メインパワートランジスタと前記転流用パワートランジスタの駆動制御信号を生成するロジック回路と、
前記ロジック回路の出力に基づいて、前記メインパワートランジスタと前記転流用パワートランジスタの通電駆動を行う駆動回路と、を具備し、
前記ロジック回路は、前記ＲＳフリップフロップ回路のＱ出力が論理値Ｈｉｇｈの場合、前記メインパワートランジスタをオン、前記転流用パワートランジスタをオフとする駆動制御信号を生成する一方、前記Ｑ出力が論理値Ｌｏｗの場合、前記転流用パワートランジスタをオン、前記メインパワートランジスタをオフとする駆動制御信号を生成すると共に、前記逆電流検出回路により電流の反転が検出された時に前記転流用パワートランジスタをオフとする駆動制御信号を生成するよう構成されてなり、
前記メインパワートランジスタが一定時間オンした後に前記メインパワートランジスタのオフ時間が制御されるよう構成されてなることを特徴とするスイッチング電源装置。 Between the power supply and the ground, the main power transistor and the commutation power transistor are provided in series from the power supply side, and between the connection point between the main power transistor and the commutation power transistor and the ground, An inductor and an output capacitor are provided in series, and an output voltage is obtained at a connection point between the inductor and the output capacitor by alternately turning on and off the main power transistor and the commutation power transistor. In the configured synchronous rectification step-down switching power supply device,
A current generation circuit that outputs a bias current according to the power supply voltage;
An on-time setting circuit for setting a time to turn on the main power transistor by supplying a bias current from the current generation circuit;
A ripple voltage detection circuit that detects a ripple voltage of the output voltage based on a feedback voltage corresponding to the output voltage;
A sense resistor provided in series between the commutation power transistor and ground; and when the commutation power transistor is on, a current flows to the inductor through the sense resistor; A reverse current detection circuit for detecting as a current generation in the reverse direction that the current is decreased and the direction of the current is reversed and at the same time the direction of the current of the sense resistor is also reversed,
A level shift circuit for level-shifting and outputting the voltage of the sense resistor;
A comparator for comparing the output of the ripple voltage detection circuit and the output of the level shift circuit;
A minimum off-time setting circuit that starts counting for a fixed time from when the commutation power transistor is turned on and outputs a signal at a predetermined level when the count-up is performed, and resets the output when the main power transistor is turned on; ,
A logical product circuit that outputs a logical product of the output of the comparator and the output of the minimum off-time setting circuit;
The output of the on-time setting circuit is input to the R input, the output of the AND circuit is input to the S input, Q output is used to reset the on-time setting circuit, and Q is output to reset the minimum off-time setting circuit. RS flip-flop circuits each provided with an inverted output of
A logic circuit that generates drive control signals for the main power transistor and the commutation power transistor based on a Q output of the RS flip-flop circuit and a detection result of the reverse current detection circuit;
A drive circuit for performing energization driving of the main power transistor and the commutation power transistor based on the output of the logic circuit;
The logic circuit generates a drive control signal for turning on the main power transistor and turning off the commutation power transistor when the Q output of the RS flip-flop circuit is a logic value High, while the Q output is a logic value. In the case of Low, a drive control signal for turning on the commutation power transistor and turning off the main power transistor is generated, and turning off the commutation power transistor when current inversion is detected by the reverse current detection circuit. Configured to generate a drive control signal to
A switching power supply device, wherein the main power transistor is turned on for a predetermined time and then the off time of the main power transistor is controlled.

前記電源と前記電流発生回路との間に、オン時間設定用抵抗器を接続し、前記オン時間設定用抵抗器の抵抗値の選定によって、前記メインパワートランジスタのオン時間を調整可能としたことを特徴とする請求項１記載のスイッチング電源装置。 An on-time setting resistor is connected between the power source and the current generation circuit, and the on-time of the main power transistor can be adjusted by selecting a resistance value of the on-time setting resistor. The switching power supply device according to claim 1, wherein: