JP6580270B2 - Silicon carbide semiconductor device - Google Patents

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Description

本発明は、炭化珪素半導体装置に関するものである。   The present invention relates to a silicon carbide semiconductor device.

インバータ回路などに用いられるスイッチング素子として、縦型の電力用半導体装置が広く用いられており、特に、金属−酸化物−半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）構造を有するものが広く用いられている。典型的には、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、および、金属−酸化物−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）が用いられている。たとえば、国際公開第２０１０/０９８２９４号（特許文献１）にＭＯＳＦＥＴが開示されており、特開２００４−２７３６４７号公報（特許文献２）にＩＧＢＴが開示されている。特に前者は、半導体材料として炭化珪素（ＳｉＣ）を用いた縦型ｎチャネルＭＯＳＦＥＴを開示している。   As a switching element used in an inverter circuit or the like, a vertical power semiconductor device is widely used, and in particular, a device having a metal-oxide-semiconductor (MOS) structure is widely used. Typically, an insulated gate bipolar transistor (IGBT) and a metal-oxide-semiconductor field effect transistor (Metal Oxide Semiconductor Field Effect Transistor: MOSFET) are used. For example, a MOSFET is disclosed in International Publication No. 2010/098294 (Patent Document 1), and an IGBT is disclosed in Japanese Patent Application Laid-Open No. 2004-273647 (Patent Document 2). In particular, the former discloses a vertical n-channel MOSFET using silicon carbide (SiC) as a semiconductor material.

ｎチャネルＭＯＳＦＥＴは、ｎ型ドリフト層と、その上に設けられたｐ型ウェルとを有している。ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわちドレイン電極の電圧、が急激に上昇して、略０Ｖから数百Ｖへ変化する。そうすると、ｐ型ウェルとｎ型ドリフト層との間に存在する寄生容量を介して変位電流が発生する。ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はｐ型ウェルを経由してソース電極へと流れる。   The n-channel MOSFET has an n-type drift layer and a p-type well provided thereon. When the MOSFET is switched from the on state to the off state, the drain voltage of the MOSFET, that is, the drain electrode voltage, abruptly rises and changes from approximately 0V to several hundred volts. Then, a displacement current is generated through a parasitic capacitance that exists between the p-type well and the n-type drift layer. Displacement current generated on the drain electrode side flows to the drain electrode, and displacement current generated on the source electrode side flows to the source electrode via the p-type well.

ここで、縦型ｎチャネルＭＯＳＦＥＴには、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルを構成するｐ型ウェルに加えて、チップの最外周に他のｐ型ウェルが設けられている。これら他のｐ型ウェルとしては、たとえば、ゲートパッドの直下に位置するものがある。これら、最外周のｐ型ウェルは、ＭＯＳＦＥＴセルのｐ型ウェルに比して、通常、非常に大きな横断面積（平面レイアウトにおける面積）を有している。このため、最外周のｐ型ウェル中において、上述した変位電流は、ソース電極に達するまでに長い経路を流れる必要がある。よってこのｐ型ウェルは、変位電流の電流経路として、高い電気抵抗を有している。その結果、このｐ型ウェル中においては、無視し得ない程度に大きな電位降下が発生し得る。よってこのｐ型ウェルのうち、ソース電極に接続された箇所から、面内方向において遠い箇所では、ソース電位に対して比較的大きな電位差が生じる。よって、この電位差に起因した絶縁破壊の発生が懸念される。   Here, the vertical n-channel MOSFET is typically provided with another p-type well on the outermost periphery of the chip in addition to the p-type well constituting the MOSFET cell that actually functions as a MOSFET. Examples of these other p-type wells are those located directly under the gate pad. These outermost p-type wells usually have a much larger cross-sectional area (area in a planar layout) than the p-type well of a MOSFET cell. For this reason, in the outermost p-type well, the displacement current described above needs to flow through a long path before reaching the source electrode. Therefore, this p-type well has a high electric resistance as a current path for displacement current. As a result, a potential drop that cannot be ignored can occur in the p-type well. Therefore, a relatively large potential difference is generated with respect to the source potential at a location far from the location connected to the source electrode in the in-plane direction in the p-type well. Therefore, there is a concern about the occurrence of dielectric breakdown due to this potential difference.

昨今では、最も一般的な半導体材料であるシリコンのバンドギャップに比して約３倍大きなバンドギャップを有する炭化珪素を半導体材料として用いる炭化珪素半導体装置、特にｎチャネルＭＯＳＦＥＴ、が、インバータ回路のスイッチング素子として適用され始めている。これによりインバータ回路の損失を低減することができる。損失をより一層の低減するために、スイッチング素子をより高速で駆動することが求められている。換言すれば、損失を低減するために、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔをより一層大きくすることが求められている。その場合、寄生容量を介してｐ型ウェル内に流れ込む変位電流も大きくなる。さらに、大きなバンドギャップを有する半導体材料である炭化珪素は、シリコンに比して、ドーピングによる電気抵抗の低減を行いにくい。このため、ｐ型ウェルの寄生抵抗は、炭化珪素が用いられることで、より大きくなりやすい。その結果、ｐ型ウェル中における電位降下がより大きくなりやすい。以上から、炭化珪素が用いられる場合、前述した絶縁破壊の懸念がより一層大きくなる。   In recent years, silicon carbide semiconductor devices, particularly n-channel MOSFETs, that use silicon carbide having a band gap approximately three times larger than the band gap of silicon, which is the most common semiconductor material, as a semiconductor material, are switching inverter circuits. It has begun to be applied as an element. Thereby, the loss of an inverter circuit can be reduced. In order to further reduce the loss, it is required to drive the switching element at a higher speed. In other words, in order to reduce the loss, it is required to further increase dV / dt, which is the fluctuation of the drain voltage V with respect to time t. In that case, the displacement current flowing into the p-type well via the parasitic capacitance also increases. Furthermore, silicon carbide, which is a semiconductor material having a large band gap, is less likely to reduce electrical resistance by doping than silicon. For this reason, the parasitic resistance of the p-type well is likely to be increased by using silicon carbide. As a result, the potential drop in the p-type well tends to be larger. From the above, when silicon carbide is used, the above-described fear of dielectric breakdown is further increased.

上記国際公開第２０１０/０９８２９４号の技術においては、ゲートパッドの下方に位置する最外周のｐ型ウェルの上面上に、全面的または部分的に、低抵抗のｐ型半導体層が設けられる。これにより、ゲートパッドの下方に位置するｐ型ウェル内を変位電流が流れる際の電圧降下による当該ｐ型ウェル内での電圧分布が抑制される。よって、ｐ型ウェルとゲート電極との間の電位差が抑制される。よってゲート絶縁膜の破壊が防止される。   In the technique of International Publication No. 2010/098294, a p-type semiconductor layer having a low resistance is provided entirely or partially on the upper surface of the outermost p-type well located below the gate pad. Thereby, the voltage distribution in the p-type well due to the voltage drop when the displacement current flows in the p-type well located below the gate pad is suppressed. Therefore, the potential difference between the p-type well and the gate electrode is suppressed. Therefore, the gate insulating film is prevented from being broken.

国際公開第２０１０/０９８２９４号International Publication No. 2010/098294 特開２００４−２７３６４７号公報JP 2004-273647 A

上記国際公開第２０１０/０９８２９４号の技術においては、スイッチング時の素子破壊を防止するために、ｐ型ウェル上に、低抵抗のｐ型半導体層が設けられる。よって炭化珪素半導体装置の製造において、ｐ型ウェル上に、低抵抗のｐ型半導体層を堆積する工程が必要となる。これにより、炭化珪素半導体装置の製造が、より難しいものとなってしまう。よってこの技術とは異なる新たな技術が求められていた。   In the technique of International Publication No. 2010/098294, a p-type semiconductor layer having a low resistance is provided on a p-type well in order to prevent element destruction during switching. Therefore, in manufacturing a silicon carbide semiconductor device, a step of depositing a low-resistance p-type semiconductor layer on the p-type well is required. Thereby, manufacture of a silicon carbide semiconductor device will become more difficult. Therefore, a new technology different from this technology has been demanded.

本発明は以上のような課題を解決するためになされたものであり、その目的は、スイッチング時の素子破壊を防止することができる炭化珪素半導体装置を提供することである。   The present invention has been made to solve the above problems, and an object of the present invention is to provide a silicon carbide semiconductor device capable of preventing element destruction during switching.

本発明の炭化珪素半導体装置は、半導体基板と、ドレイン電極と、ドリフト層と、複数の第１ウェル領域と、ソース領域と、第２ウェル領域と、ゲート絶縁膜と、フィールド絶縁膜と、ゲート電極と、層間絶縁膜と、ソース電極と、絶縁体層と、導電体層とを有している。半導体基板は、第１面と、第１面と反対の第２面とを有している。ドレイン電極は半導体基板の第１面上に設けられている。ドリフト層は、半導体基板の第２面上に設けられており、炭化珪素からなり、第１導電型を有している。複数の第１ウェル領域は、ドリフト層上に設けられており、第１導電型と異なる第２導電型を有している。ソース領域は、第１ウェル領域上に設けられており、第１導電型を有しており、第１ウェル領域によってドリフト層から隔てられている。第２ウェル領域は、ドリフト層上に設けられており、ドリフト層を介して第１ウェル領域に隣接する端部を有しており、第２導電型を有している。ゲート絶縁膜は、第１ウェル領域上と、第２ウェル領域の端部上とに設けられている。フィールド絶縁膜は、第２ウェル領域上に設けられており、ゲート絶縁膜よりも厚い。ゲート電極は、ゲート絶縁膜上の部分と、フィールド絶縁膜上の部分とを有している。層間絶縁膜は、ソース領域上のソースコンタクトホールと、第２ウェル領域上の第１ウェルコンタクトホールとを有している。ソース電極は、ソースコンタクトホールを通ってソース領域に接続されており、かつ第１ウェルコンタクトホールを通って第２ウェル領域に接続されている。絶縁体層は、第２ウェル領域上に設けられており、フィールド絶縁膜よりも薄い。導電体層は、絶縁体層のみを介して第２ウェル領域上に配置された部分を有している。   A silicon carbide semiconductor device of the present invention includes a semiconductor substrate, a drain electrode, a drift layer, a plurality of first well regions, a source region, a second well region, a gate insulating film, a field insulating film, and a gate An electrode, an interlayer insulating film, a source electrode, an insulator layer, and a conductor layer are included. The semiconductor substrate has a first surface and a second surface opposite to the first surface. The drain electrode is provided on the first surface of the semiconductor substrate. The drift layer is provided on the second surface of the semiconductor substrate, is made of silicon carbide, and has the first conductivity type. The plurality of first well regions are provided on the drift layer and have a second conductivity type different from the first conductivity type. The source region is provided on the first well region, has the first conductivity type, and is separated from the drift layer by the first well region. The second well region is provided on the drift layer, has an end adjacent to the first well region via the drift layer, and has the second conductivity type. The gate insulating film is provided on the first well region and on the end of the second well region. The field insulating film is provided on the second well region and is thicker than the gate insulating film. The gate electrode has a portion on the gate insulating film and a portion on the field insulating film. The interlayer insulating film has a source contact hole on the source region and a first well contact hole on the second well region. The source electrode is connected to the source region through the source contact hole, and is connected to the second well region through the first well contact hole. The insulator layer is provided on the second well region and is thinner than the field insulating film. The conductor layer has a portion disposed on the second well region through only the insulator layer.

本発明によれば、第２ウェル領域上に絶縁体層と導電体層とが設けられる。これにより第２ウェル領域上に容量が設けられる。この容量は、絶縁体層がフィールド絶縁膜よりも薄いことにより、単位面積当たりで大きな値を有し得る。これにより、炭化珪素半導体装置の高速スイッチング時において第２ウェル領域に沿って流れる変位電流が、上記容量を介して導電体層へと十分に分岐される。よって、第２ウェル領域に沿った変位電流が流れる領域の実効的なシート抵抗が低減される。よって、第２ウェル領域に沿った電位降下の大きさが抑制される。よって、この電位降下に起因して発生する、第２ウェル領域と、ゲート電位を有する領域との間の電圧の増大が抑制される。よって、これらの領域の間での絶縁破壊が防止される。以上から、スイッチング時の素子破壊を防止することができる。   According to the present invention, the insulator layer and the conductor layer are provided on the second well region. Thereby, a capacitor is provided on the second well region. This capacitance can have a large value per unit area because the insulator layer is thinner than the field insulating film. Thereby, the displacement current flowing along the second well region at the time of high-speed switching of the silicon carbide semiconductor device is sufficiently branched to the conductor layer through the capacitance. Therefore, the effective sheet resistance of the region where the displacement current flows along the second well region is reduced. Therefore, the magnitude of the potential drop along the second well region is suppressed. Therefore, an increase in voltage between the second well region and the region having the gate potential, which is caused by this potential drop, is suppressed. Therefore, dielectric breakdown between these regions is prevented. From the above, it is possible to prevent element destruction during switching.

この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。   The objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description and the accompanying drawings.

本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す平面図である。1 is a plan view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention. 図１の線ＩＩ−ＩＩに沿う部分断面図である。It is a fragmentary sectional view which follows the line II-II of FIG. 図１の線ＩＩＩ−ＩＩＩに沿う部分断面図である。It is a fragmentary sectional view which follows the line III-III of FIG. 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を、図２に対応する視野で概略的に示す、部分断面図である。FIG. 5 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention in a field of view corresponding to FIG. 2. 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を、図３に対応する視野で概略的に示す、部分断面図である。FIG. 4 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention in a field of view corresponding to FIG. 3. 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を、図２に対応する視野で概略的に示す、部分断面図である。FIG. 11 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention with a field of view corresponding to FIG. 2. 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を、図３に対応する視野で概略的に示す、部分断面図である。FIG. 4 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention with a field of view corresponding to FIG. 3. 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を、図２に対応する視野で概略的に示す、部分断面図である。FIG. 11 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention with a field of view corresponding to FIG. 2. 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を、図３に対応する視野で概略的に示す、部分断面図である。FIG. 4 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention with a field of view corresponding to FIG. 3. 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を、図２に対応する視野で概略的に示す、部分断面図である。FIG. 10 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention with a field of view corresponding to FIG. 2. 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を、図３に対応する視野で概略的に示す、部分断面図である。FIG. 4 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention with a field of view corresponding to FIG. 3. 本発明の実施の形態２における炭化珪素半導体装置の構成を、図２と同様の視野で概略的に示す、部分断面図である。FIG. 3 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a second embodiment of the present invention in the same field of view as FIG. 2. 本発明の実施の形態２における炭化珪素半導体装置の構成を、図３と同様の視野で概略的に示す、部分断面図である。FIG. 4 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a second embodiment of the present invention in the same field of view as FIG. 3. 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２工程を、図１２に対応する視野で概略的に示す、部分断面図である。FIG. 13 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device in the second embodiment of the present invention with a field of view corresponding to FIG. 12. 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２工程を、図１３に対応する視野で概略的に示す、部分断面図である。FIG. 14 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device in the second embodiment of the present invention with a field of view corresponding to FIG. 13. 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第３工程を、図１２に対応する視野で概略的に示す、部分断面図である。FIG. 13 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device in the second embodiment of the present invention with a field of view corresponding to FIG. 12. 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第３工程を、図１３に対応する視野で概略的に示す、部分断面図である。FIG. 14 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device in the second embodiment of the present invention with a field of view corresponding to FIG. 13. 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第４工程を、図１２に対応する視野で概略的に示す、部分断面図である。FIG. 13 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device in the second embodiment of the present invention with a field of view corresponding to FIG. 12. 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第４工程を、図１３に対応する視野で概略的に示す、部分断面図である。FIG. 14 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 2 of the present invention in a field of view corresponding to FIG. 13. 本発明の実施の形態３における炭化珪素半導体装置の構成を、図２と同様の視野で概略的に示す、部分断面図である。FIG. 4 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a third embodiment of the present invention in the same field of view as FIG. 2. 本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す平面図である。It is a top view which shows roughly the structure of the silicon carbide semiconductor device in Embodiment 4 of this invention. 図２１の線ＸＸＩＩ−ＸＸＩＩに沿う部分断面図である。FIG. 22 is a partial cross-sectional view taken along line XXII-XXII in FIG. 21. 図２１の線ＸＸＩＩＩ−ＸＸＩＩＩに沿う部分断面図である。FIG. 22 is a partial cross-sectional view taken along line XXIII-XXIII in FIG. 21. 本発明の実施の形態５における炭化珪素半導体装置の構成を、図２２と同様の視野で概略的に示す、部分断面図である。FIG. 23 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a fifth embodiment of the present invention with a view similar to FIG. 本発明の実施の形態５における炭化珪素半導体装置の構成を、図２３と同様の視野で概略的に示す、部分断面図である。FIG. 24 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a fifth embodiment of the present invention in the same field of view as FIG. 23. 本発明の実施の形態６における炭化珪素半導体装置の構成を概略的に示す平面図である。FIG. 12 is a plan view schematically showing a configuration of a silicon carbide semiconductor device in a sixth embodiment of the present invention. 図２６の線ＸＸＶＩＩ−ＸＸＶＩＩに沿う部分断面図である。FIG. 27 is a partial cross-sectional view taken along line XXVII-XXVII in FIG. 26. 本発明の実施の形態７における炭化珪素半導体装置の構成を概略的に示す平面図である。It is a top view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 7 of this invention. 図２８の破線部ＸＸＩＸの拡大図である。FIG. 29 is an enlarged view of a broken line part XXIX in FIG. 28. 図２９の線ＸＸＸ−ＸＸＸに沿う部分断面図である。FIG. 30 is a partial cross-sectional view taken along line XXX-XXX in FIG. 29. 図２９の線ＸＸＸＩ−ＸＸＸＩに沿う部分断面図である。FIG. 30 is a partial cross-sectional view taken along line XXXI-XXXI in FIG. 29. 本発明の実施の形態８における炭化珪素半導体装置の構成を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 8 of this invention.

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

＜実施の形態１＞
（構成）
図１〜図３を参照して、ＭＯＳＦＥＴ１０１（炭化珪素半導体装置）は縦型ｎチャネルＭＯＳＦＥＴである。ＭＯＳＦＥＴ１０１は、半導体基板２０と、ドレイン電極１３と、ドリフト層２１と、複数の第１ウェル領域４１と、ソース領域８０と、第２ウェル領域４２と、ゲート絶縁膜３０と、フィールド絶縁膜３１と、ゲート電極５０と、層間絶縁膜３２と、ソース電極１０と、絶縁体層９０と、導電体層９９と、ゲートパッド１１と、ウェルコンタクト領域４６とを有している。<Embodiment 1>
(Constitution)
1 to 3, MOSFET 101 (silicon carbide semiconductor device) is a vertical n-channel MOSFET. The MOSFET 101 includes a semiconductor substrate 20, a drain electrode 13, a drift layer 21, a plurality of first well regions 41, a source region 80, a second well region 42, a gate insulating film 30, and a field insulating film 31. The gate electrode 50, the interlayer insulating film 32, the source electrode 10, the insulator layer 90, the conductor layer 99, the gate pad 11, and the well contact region 46.

半導体基板２０は、下面（第１面）と、上面（第１面と反対の第２面）とを有している。半導体基板２０は炭化珪素からなる。半導体基板２０はｎ型（第１導電型）を有している。好ましくは、半導体基板２０は、ドリフト層２１の不純物濃度に比して高い不純物濃度を有している。   The semiconductor substrate 20 has a lower surface (first surface) and an upper surface (second surface opposite to the first surface). Semiconductor substrate 20 is made of silicon carbide. The semiconductor substrate 20 has an n type (first conductivity type). Preferably, the semiconductor substrate 20 has a higher impurity concentration than the impurity concentration of the drift layer 21.

ドレイン電極１３は半導体基板２０の下面上に設けられている。ドレイン電極１３は、半導体基板２０の下面に接する裏面オーミック電極１３ｍを含む。これによりドレイン電極１３は半導体基板２０の下面にオーミックに接続されている。   The drain electrode 13 is provided on the lower surface of the semiconductor substrate 20. The drain electrode 13 includes a back surface ohmic electrode 13 m that contacts the lower surface of the semiconductor substrate 20. Thus, the drain electrode 13 is ohmically connected to the lower surface of the semiconductor substrate 20.

ドリフト層２１は、半導体基板２０の上面上に設けられている。ドリフト層２１はｎ型を有している。ドリフト層２１は炭化珪素からなる。   The drift layer 21 is provided on the upper surface of the semiconductor substrate 20. The drift layer 21 has an n-type. Drift layer 21 is made of silicon carbide.

第１ウェル領域４１はドリフト層２１の表面上に選択的に設けられている。第１ウェル領域４１はｐ型（第１導電型と異なる第２導電型）を有している。第１ウェル領域４１は炭化珪素からなる。   The first well region 41 is selectively provided on the surface of the drift layer 21. The first well region 41 has a p-type (a second conductivity type different from the first conductivity type). First well region 41 is made of silicon carbide.

ソース領域８０は第１ウェル領域４１の各々の表面上に選択的に設けられている。ソース領域８０は第１ウェル領域４１によってドリフト層２１から隔てられている。ソース領域８０はｎ型を有している。ソース領域８０は炭化珪素からなる。第１ウェル領域４１の表面のうち、ソース領域８０とドリフト層２１とで挟まれた部分が、チャネル領域として機能し得る。   The source region 80 is selectively provided on the surface of each first well region 41. The source region 80 is separated from the drift layer 21 by the first well region 41. Source region 80 has n-type. Source region 80 is made of silicon carbide. Of the surface of the first well region 41, a portion sandwiched between the source region 80 and the drift layer 21 can function as a channel region.

第２ウェル領域４２はドリフト層２１上に設けられている。具体的には、第２ウェル領域４２は、ドリフト層２１の表層の、第１ウェル領域４１とは別の領域に設けられている。第２ウェル領域４２は、ドリフト層２１を介して第１ウェル領域４１に隣接する端部を有している。よって第２ウェル領域４２は、第１ウェル領域４１から間隔を空けて配置されている。第２ウェル領域４２はｐ型を有している。第２ウェル領域４２は炭化珪素からなる。好ましくは、第２ウェル領域４２は、ウェル本体領域４２Ｌ（第１部分）と、ウェルコンタクト領域４２Ｈ（第２部分）とを含む。ウェルコンタクト領域４２Ｈは、ウェル本体領域４２Ｌの不純物濃度よりも高い不純物濃度を有している。   The second well region 42 is provided on the drift layer 21. Specifically, the second well region 42 is provided in a region different from the first well region 41 on the surface layer of the drift layer 21. The second well region 42 has an end adjacent to the first well region 41 through the drift layer 21. Therefore, the second well region 42 is disposed at a distance from the first well region 41. The second well region 42 has a p-type. Second well region 42 is made of silicon carbide. Preferably, the second well region 42 includes a well body region 42L (first portion) and a well contact region 42H (second portion). The well contact region 42H has an impurity concentration higher than that of the well body region 42L.

ゲート絶縁膜３０は、第１ウェル領域４１およびその周囲の上と、第２ウェル領域４２の上記端部上とに設けられている。ゲート絶縁膜３０は、第１ウェル領域４１と第２ウェル領域４２との間でドリフト層２１上に位置する部分を有してもよい。またゲート絶縁膜３０は、ソース領域８０上に位置する部分を有してもよい。   The gate insulating film 30 is provided on the first well region 41 and its periphery and on the end portion of the second well region 42. The gate insulating film 30 may have a portion located on the drift layer 21 between the first well region 41 and the second well region 42. The gate insulating film 30 may have a portion located on the source region 80.

フィールド絶縁膜３１は第２ウェル領域４２の一部の上に設けられている。フィールド絶縁膜３１は、第２ウェル領域４２上の、第１ウェル領域４１側とは反対側（図３における左側）に配置されている。言い換えれば、フィールド絶縁膜３１は、第２ウェル領域４２のうち、ドリフト層２１を介して第１ウェル領域４１に隣接する端部（図２および図３における右側端部）上には設けられておらず、他の端部上、特に外周端部（図３における左側端部）上、に設けられている。フィールド絶縁膜３１はゲート絶縁膜３０よりも厚い。   The field insulating film 31 is provided on a part of the second well region 42. The field insulating film 31 is disposed on the second well region 42 on the side opposite to the first well region 41 side (left side in FIG. 3). In other words, the field insulating film 31 is provided on the end portion (the right end portion in FIGS. 2 and 3) of the second well region 42 that is adjacent to the first well region 41 via the drift layer 21. It is provided on the other end, particularly on the outer peripheral end (the left end in FIG. 3). The field insulating film 31 is thicker than the gate insulating film 30.

ゲート電極５０は、ゲート絶縁膜３０上の部分と、フィールド絶縁膜３１上の部分とを有している。ゲート電極５０は、チャネル領域上にゲート絶縁膜３０を介して配置された部分を有している。   The gate electrode 50 has a portion on the gate insulating film 30 and a portion on the field insulating film 31. The gate electrode 50 has a portion disposed on the channel region via the gate insulating film 30.

層間絶縁膜３２は、ソース領域８０およびウェルコンタクト領域４６上のソースコンタクトホールＨＳと、第２ウェル領域４２上のウェルコンタクトホールＨＷ１（第１ウェルコンタクトホール）とを有している。ソースコンタクトホールＨＳは、ゲート絶縁膜３０の開口部に配置されている。ウェルコンタクトホールＨＷ１は、さらにフィールド絶縁膜３１およびゲート絶縁膜３０を貫通することで、第２ウェル領域４２に達している。ソース電極１０は、ウェルコンタクトホールＨＷ１を通って、第２ウェル領域４２のウェルコンタクト領域４２Ｈに接続されている。また層間絶縁膜３２は、ゲート電極５０を介してフィールド絶縁膜３１上に配置されたゲートコンタクトホールＨＧを有している。層間絶縁膜３２は、たとえば酸化物からなる。   The interlayer insulating film 32 has a source contact hole HS on the source region 80 and the well contact region 46, and a well contact hole HW1 (first well contact hole) on the second well region 42. The source contact hole HS is disposed in the opening of the gate insulating film 30. The well contact hole HW1 further reaches the second well region 42 by penetrating the field insulating film 31 and the gate insulating film 30. The source electrode 10 is connected to the well contact region 42H of the second well region 42 through the well contact hole HW1. The interlayer insulating film 32 has a gate contact hole HG disposed on the field insulating film 31 with the gate electrode 50 interposed therebetween. Interlayer insulating film 32 is made of an oxide, for example.

ゲートパッド１１は、層間絶縁膜３２のゲートコンタクトホールＨＧを通ってゲート電極５０に接続されている。ゲートパッド１１は典型的には、平面レイアウトにおいてソース電極１０の一方側（図１における上側）に配置されている。好ましくは、層間絶縁膜３２のゲートコンタクトホールＨＧにおいてゲート電極５０とゲートパッド１１との界面がシリサイド化されている。   The gate pad 11 is connected to the gate electrode 50 through the gate contact hole HG of the interlayer insulating film 32. The gate pad 11 is typically disposed on one side (the upper side in FIG. 1) of the source electrode 10 in the planar layout. Preferably, the interface between the gate electrode 50 and the gate pad 11 is silicided in the gate contact hole HG of the interlayer insulating film 32.

ゲートパッド１１に加えて、ゲートパッド１１から延びるゲート配線部１１ｗが設けられてもよい。ゲート配線部１１ｗは、層間絶縁膜３２のゲートコンタクトホールＨＧを通ってゲート電極５０に接続されている。ゲート配線部１１ｗは平面レイアウト（図１）においてソース電極１０を取り囲んでいてもよい。ゲートパッド１１およびゲート配線部１１ｗは、ユニットセルのゲート電極５０に電気的に接続されることによって、外部の制御回路から供給されたゲート電圧をゲート電極５０に印加するものである。   In addition to the gate pad 11, a gate wiring portion 11 w extending from the gate pad 11 may be provided. The gate wiring portion 11 w is connected to the gate electrode 50 through the gate contact hole HG of the interlayer insulating film 32. The gate wiring portion 11w may surround the source electrode 10 in the planar layout (FIG. 1). The gate pad 11 and the gate wiring portion 11w are electrically connected to the gate electrode 50 of the unit cell, thereby applying a gate voltage supplied from an external control circuit to the gate electrode 50.

層間絶縁膜３２のゲートコンタクトホールＨＧはフィールド絶縁膜３１上に配置されている。よって、ゲートパッド１１またはゲート配線部１１ｗと、ゲート電極５０とは、フィールド絶縁膜３１上で接続されている。これは、ゲートコンタクトホールＨＧの位置、すなわちゲート電極５０とゲートパッド１１またはゲート配線部１１ｗとのコンタクトの位置、をフィールド絶縁膜３１上に配置することによって、ゲート電極５０の材料とゲートパッド１１またはゲート配線部１１ｗの材料、すなわち異種材料、が反応する際に、この反応が生じる箇所と炭化珪素領域（図２および図３においては具体的には第２ウェル領域４２）との間が、フィールド絶縁膜３１によって遮られる。フィールド絶縁膜３１はゲート絶縁膜３０に比して厚いことから、上記反応が炭化珪素領域にまで到達することが効果的に防止される。これにより、意図しない短絡の発生を防止することができる。たとえば、ゲート電極５０の材料が多結晶シリコンであり、ゲートパッド１１およびゲート配線部１１ｗの材料がアルミニウムである場合、異種材料の接触部でアルミニウムのシリサイド化反応が起こる。この反応にともなう形状変化が生じた際に、反応箇所の下層に、比較的薄いゲート絶縁膜３０ではなく、比較的厚いフィールド絶縁膜３１が存在することによって、反応によって生成されたアルミニウムシリサイドと炭化珪素領域とが接触することが防止される。よって、この接触に起因したゲートリーク不良が発生する確率を低減することができる。   The gate contact hole HG of the interlayer insulating film 32 is disposed on the field insulating film 31. Therefore, the gate pad 11 or the gate wiring portion 11 w and the gate electrode 50 are connected on the field insulating film 31. This is because the position of the gate contact hole HG, that is, the position of the contact between the gate electrode 50 and the gate pad 11 or the gate wiring portion 11 w is disposed on the field insulating film 31, whereby the material of the gate electrode 50 and the gate pad 11 Alternatively, when the material of the gate wiring portion 11w, that is, the dissimilar material, reacts between the portion where this reaction occurs and the silicon carbide region (specifically, the second well region 42 in FIGS. 2 and 3), It is blocked by the field insulating film 31. Since field insulating film 31 is thicker than gate insulating film 30, the above reaction is effectively prevented from reaching the silicon carbide region. Thereby, generation | occurrence | production of the unintended short circuit can be prevented. For example, when the material of the gate electrode 50 is polycrystalline silicon and the material of the gate pad 11 and the gate wiring portion 11w is aluminum, a silicidation reaction of aluminum occurs at a contact portion of different materials. When the shape change caused by this reaction occurs, the relatively thick field insulating film 31 instead of the relatively thin gate insulating film 30 exists in the lower layer of the reaction site, so that the aluminum silicide and carbonized carbon generated by the reaction exist. Contact with the silicon region is prevented. Therefore, it is possible to reduce the probability of occurrence of a gate leak defect due to this contact.

ソース電極１０はソースコンタクトホールＨＳを通ってソース領域８０およびウェルコンタクト領域４６に接続されている。またソース電極１０はウェルコンタクトホールＨＷ１を通って第２ウェル領域４２に接続されている。ソース電極１０は典型的には、図１に示すように、ＭＯＳＦＥＴ１０１の平面レイアウトにおける中央部に配置されている。ソース電極１０は、オーミック電極１０ｍを含む。オーミック電極１０ｍは、ソースコンタクトホールＨＳにおいてソース領域８０およびウェルコンタクト領域４６に接しており、ウェルコンタクトホールＨＷ１において第２ウェル領域４２に接している。   Source electrode 10 is connected to source region 80 and well contact region 46 through source contact hole HS. The source electrode 10 is connected to the second well region 42 through the well contact hole HW1. The source electrode 10 is typically disposed at the center of the planar layout of the MOSFET 101 as shown in FIG. The source electrode 10 includes an ohmic electrode 10m. The ohmic electrode 10m is in contact with the source region 80 and the well contact region 46 in the source contact hole HS, and is in contact with the second well region 42 in the well contact hole HW1.

ウェルコンタクト領域４６は第１ウェル領域４１上に設けられている。具体的には、ウェルコンタクト領域４６は、第１ウェル領域４１の表層のうち、ソース領域８０に囲まれた部分に設けられている。ウェルコンタクト領域４６は、ソース電極１０と第１ウェル領域４１との間をつないでいる。ウェルコンタクト領域４６はｐ型を有している。ウェルコンタクト領域４６は、第１ウェル領域４１の不純物濃度に比して高い不純物濃度を有している。ウェルコンタクト領域４６は炭化珪素からなる。   The well contact region 46 is provided on the first well region 41. Specifically, the well contact region 46 is provided in a portion surrounded by the source region 80 in the surface layer of the first well region 41. The well contact region 46 connects between the source electrode 10 and the first well region 41. Well contact region 46 has a p-type. The well contact region 46 has a higher impurity concentration than the impurity concentration of the first well region 41. Well contact region 46 is made of silicon carbide.

ＪＴＥ（接合終端構造：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域４３が、ドリフト層２１上において、第２ウェル領域４２の外周端に接して設けられていてもよい。ＪＴＥ領域４３は、ｐ型を有しており、第２ウェル領域４２の不純物濃度に比して低い不純物濃度を有している。またフィールドストッパー領域８１が、ドリフト層２１上において、第２ウェル領域４２の外周側に第２ウェル領域４２から間隔を空けて設けられていてもよい。フィールドストッパー領域８１は、ｎ型を有しており、ドリフト層２１の不純物濃度に比して高い不純物濃度を有している。   A JTE (Junction Termination Extension) region 43 may be provided on the drift layer 21 in contact with the outer peripheral end of the second well region 42. The JTE region 43 is p-type and has a lower impurity concentration than the impurity concentration of the second well region 42. The field stopper region 81 may be provided on the drift layer 21 on the outer peripheral side of the second well region 42 and spaced from the second well region 42. Field stopper region 81 has an n-type and has an impurity concentration higher than that of drift layer 21.

絶縁体層９０は第２ウェル領域４２上に設けられている。絶縁体層９０はフィールド絶縁膜３１よりも薄い。好ましくは、絶縁体層９０は厚さ１０ｎｍ以上０．２μｍ以下の酸化珪素層である。製造工程を簡素化するためには、絶縁体層９０およびゲート絶縁膜３０は、同じ材料からなり、かつ同じ厚さを有することが好ましい。なお、「同じ厚さ」とは、工程ばらつきの範囲内の厚さ、言い換えれば、一の値から±１０％以内程度の厚さを意味し得る。本実施の形態においては、絶縁体層９０が配置される場所にはフィールド絶縁膜３１が設けられていない。   The insulator layer 90 is provided on the second well region 42. The insulator layer 90 is thinner than the field insulating film 31. Preferably, the insulator layer 90 is a silicon oxide layer having a thickness of 10 nm to 0.2 μm. In order to simplify the manufacturing process, the insulator layer 90 and the gate insulating film 30 are preferably made of the same material and have the same thickness. Note that “the same thickness” may mean a thickness within a range of process variation, in other words, a thickness within about ± 10% from one value. In the present embodiment, the field insulating film 31 is not provided at the place where the insulator layer 90 is disposed.

導電体層９９は、絶縁体層９０のみを介して第２ウェル領域４２上に配置された部分を有している。導電体層９９は、上記部分に加えて、フィールド絶縁膜３１上に配置された部分も有していてよい。導電体層９９はゲート電極５０とは電気的に絶縁されている。よって、仮に絶縁体層９０が絶縁破壊されたとしても、ゲート・ソース間の短絡は発生しない。本実施の形態においては、導電体層９９は電気的にフローティング状態とされている。好ましくは、導電体層９９は、第２ウェル領域４２のシート抵抗よりも低いシート抵抗を有している。本実施の形態においては、導電体層９９は絶縁体層９０上において連続的に延在している。好ましくは、導電体層９９の少なくとも一部は、ゲートパッド１１と第２ウェル領域４２との間に挟まれた領域の外に配置されている。本実施の形態においては、導電体層９９は、ゲートパッド１１と第２ウェル領域４２との間に挟まれた領域内に配置された部分（図２参照）と、当該領域の外に配置された部分（図３参照）とを有している。導電体層９９の材料は、高い導電率を容易に得られる材料であることが好ましく、このため、炭化珪素ではない材料であることが好ましい。導電体層９９の材料としては、ゲート電極５０の材料と同じものを用いることができ、その場合、高い導電率を確保しつつ、さらに製造工程を簡素化することができる。   The conductor layer 99 has a portion disposed on the second well region 42 through only the insulator layer 90. The conductor layer 99 may have a portion disposed on the field insulating film 31 in addition to the above portion. The conductor layer 99 is electrically insulated from the gate electrode 50. Therefore, even if the insulator layer 90 is broken down, a short circuit between the gate and the source does not occur. In the present embodiment, conductor layer 99 is in an electrically floating state. Preferably, the conductor layer 99 has a sheet resistance lower than that of the second well region 42. In the present embodiment, the conductor layer 99 extends continuously on the insulator layer 90. Preferably, at least a part of the conductor layer 99 is disposed outside a region sandwiched between the gate pad 11 and the second well region 42. In the present embodiment, the conductor layer 99 is disposed in a region (see FIG. 2) disposed in a region sandwiched between the gate pad 11 and the second well region 42 and disposed outside the region. Part (see FIG. 3). The material of the conductor layer 99 is preferably a material that can easily obtain high electrical conductivity, and therefore, is preferably a material that is not silicon carbide. As the material of the conductor layer 99, the same material as that of the gate electrode 50 can be used. In that case, the manufacturing process can be further simplified while ensuring high conductivity.

（製造方法）
次にＭＯＳＦＥＴ１０１の製造方法について、図４〜図１１を参照しつつ、以下に説明する。なお、図４、図６、図８および図１０の視野は図２の視野に対応しており、図５、図７、図９および図１１の視野は図３の視野に対応している。(Production method)
Next, a manufacturing method of the MOSFET 101 will be described below with reference to FIGS. 4, 6, 8, and 10 correspond to the visual field of FIG. 2, and the visual fields of FIGS. 5, 7, 9, and 11 correspond to the visual field of FIG. 3.

図４および図５を参照して、炭化珪素の半導体基板２０が準備される。炭化珪素のポリタイプ、および、半導体基板２０の面方位は、ＭＯＳＦＥＴ１０１に求められる特性に応じて任意に選択され得る。   Referring to FIGS. 4 and 5, silicon carbide semiconductor substrate 20 is prepared. The polytype of silicon carbide and the plane orientation of the semiconductor substrate 20 can be arbitrarily selected according to the characteristics required for the MOSFET 101.

次に、半導体基板２０の上面上にドリフト層２１がエピタキシャル成長によって形成される。エピタキシャル成長のためには、たとえば化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法が用いられる。ドリフト層２１の不純物濃度は、たとえば１×１０１３ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ドリフト層２１の厚みは、たとえば４μｍ以上２００μｍ以下程度である。Next, the drift layer 21 is formed on the upper surface of the semiconductor substrate 20 by epitaxial growth. For the epitaxial growth, for example, a chemical vapor deposition (CVD) method is used. The impurity concentration of drift layer 21 is, for example, about 1 × 10 13 cm −3 or more and 1 × 10 18 cm −3 or less. The thickness of the drift layer 21 is, for example, about 4 μm or more and 200 μm or less.

続いて、注入マスク（図示せず）を利用した選択的なイオン注入が、必要な回数行われる。これにより、ドリフト層２１の表面領域の所定の位置に、第１ウェル領域４１と、ウェル本体領域４２Ｌおよびウェルコンタクト領域４２Ｈを有する第２ウェル領域４２と、ソース領域８０と、フィールドストッパー領域８１と、ＪＴＥ領域４３と、ウェルコンタクト領域４６とが形成される。注入マスクとしては、たとえばレジストマスクまたは酸化膜マスクが用いられる。イオン注入時に、半導体基板２０は積極的に加熱されなくてもよく、あるいは２００℃以上８００℃以下程度に加熱されてもよい。イオン注入に用いられるイオンとしては、ｐ型の付与のためにはＡｌ（アルミニウム）またはＢ（硼素）が好適であり、ｎ型の付与のためにはＮ（窒素）またはＰ（燐）が好適である。   Subsequently, selective ion implantation using an implantation mask (not shown) is performed as many times as necessary. Thereby, the first well region 41, the second well region 42 having the well body region 42L and the well contact region 42H, the source region 80, the field stopper region 81, and the like at a predetermined position of the surface region of the drift layer 21. , JTE region 43 and well contact region 46 are formed. For example, a resist mask or an oxide film mask is used as the implantation mask. At the time of ion implantation, the semiconductor substrate 20 may not be positively heated, or may be heated to about 200 ° C. or higher and 800 ° C. or lower. As ions used for ion implantation, Al (aluminum) or B (boron) is preferable for imparting p-type, and N (nitrogen) or P (phosphorus) is suitable for imparting n-type. It is.

なお、第１ウェル領域４１および第２ウェル領域４２の深さは、ドリフト層２１の底面より深くならないように設定される必要があり、たとえば０．３μｍ以上２．０μｍ以下程度の範囲内に設定される。また、第１ウェル領域４１および第２ウェル領域４２のｐ型不純物濃度（アクセプタ濃度）は、ドリフト層２１のｎ型不純物濃度（ドナー濃度）を超えるものとされ、かつ、１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下程度の範囲内に設定される。ただし、第１ウェル領域４１のうち、チャネル領域として機能する最表面部分においては、導電性を高めるために、ｐ型不純物濃度がｎ型不純物濃度よりも低くなっていてもよい。ソース領域８０の深さは、その底面が第１ウェル領域４１の底面より深くならないように設定される必要がある。またソース領域８０のｎ型不純物濃度は、第１ウェル領域４１のｐ型不純物濃度を超えるものとされ、かつ、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下程度の範囲内に設定される。フィールドストッパー領域８１はソース領域８０と同様の条件で形成され得る。The depths of the first well region 41 and the second well region 42 need to be set so as not to be deeper than the bottom surface of the drift layer 21, and are set within a range of, for example, about 0.3 μm to 2.0 μm. Is done. Further, the p-type impurity concentration (acceptor concentration) of the first well region 41 and the second well region 42 exceeds the n-type impurity concentration (donor concentration) of the drift layer 21 and is 1 × 10 15 cm −. It is set to 3 or more 1 × 10 19 cm -3 in the range of lower than about. However, in the first surface region 41 of the first well region 41, the p-type impurity concentration may be lower than the n-type impurity concentration in order to increase conductivity. The depth of the source region 80 needs to be set so that the bottom surface thereof does not become deeper than the bottom surface of the first well region 41. Further, the n-type impurity concentration of the source region 80 exceeds the p-type impurity concentration of the first well region 41 and is in the range of about 1 × 10 17 cm −3 to 1 × 10 21 cm −3. Is set. The field stopper region 81 can be formed under the same conditions as the source region 80.

ウェルコンタクト領域４６およびウェルコンタクト領域４２Ｈのそれぞれは、第１ウェル領域４１および第２ウェル領域４２がソース電極１０と電気的に良好に接触するために設けられている。よって、ウェルコンタクト領域４６およびウェルコンタクト領域４２Ｈのそれぞれの不純物濃度は、第１ウェル領域４１および第２ウェル領域４２の不純物濃度よりも高く設定されることが望ましい。高い不純物濃度を用いて電気的抵抗を大きく低減するためには、イオン注入時に半導体基板２０を１５０℃以上に加熱することが望ましい。   Each of the well contact region 46 and the well contact region 42H is provided so that the first well region 41 and the second well region 42 are in good electrical contact with the source electrode 10. Therefore, the impurity concentrations of the well contact region 46 and the well contact region 42H are preferably set higher than the impurity concentrations of the first well region 41 and the second well region 42. In order to greatly reduce the electrical resistance using a high impurity concentration, it is desirable to heat the semiconductor substrate 20 to 150 ° C. or higher during ion implantation.

続いて、アルゴン（Ａｒ）ガスまたは窒素（Ｎ２）ガスなどの不活性ガス雰囲気中、または真空中において、１５００℃以上２２００℃以下程度の温度で、０．５分以上６０分以下程度の時間で熱処理が行われる。これにより、イオン注入されていた不純物が電気的に活性化される。この熱処理は、半導体基板２０の上面上に形成されたドリフト層２１と半導体基板２０の裏面とを炭素膜で覆った状態で行われてもよい。これにより、熱処理時における装置内の残留水分または残留酸素などに起因した炭化珪素表面の荒れの発生を防止することができる。続いて、イオン注入されたドリフト層２１の表面を犠牲酸化することにより、熱酸化膜が形成される。この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層２１の表面変質領域が除去される。これにより清浄な面が露出される。Then, argon (Ar) gas or nitrogen (N 2) in an inert gas atmosphere such as a gas or in a vacuum, 1500 at a temperature on the order more than 2200 ° C. or less ° C., 0.5 minutes to 60 minutes or less degree of time A heat treatment is performed. Thereby, the ion-implanted impurity is electrically activated. This heat treatment may be performed with the drift layer 21 formed on the upper surface of the semiconductor substrate 20 and the back surface of the semiconductor substrate 20 covered with a carbon film. Thereby, it is possible to prevent the occurrence of surface roughness of the silicon carbide due to residual moisture or residual oxygen in the apparatus during the heat treatment. Subsequently, a thermal oxide film is formed by sacrificing the surface of the drift layer 21 implanted with ions. By removing the thermal oxide film with hydrofluoric acid, the surface-modified region of the drift layer 21 into which ions have been implanted is removed. This exposes a clean surface.

図６および図７を参照して、次に、フィールド絶縁膜３１として、二酸化珪素膜などの酸化膜が、ＣＶＤ法などによって堆積される。酸化膜の膜厚は、たとえば０．５μｍ以上２．０μｍ以下程度である。次に、堆積された酸化膜が、エッチングを用いてパターニングされる。具体的には、堆積された酸化膜が、ＭＯＳＦＥＴセル領域となる場所の上と、第２ウェル領域４２の一部の上とにおいて、除去される。   Referring to FIGS. 6 and 7, next, an oxide film such as a silicon dioxide film is deposited as field insulating film 31 by a CVD method or the like. The thickness of the oxide film is, for example, about 0.5 μm to 2.0 μm. Next, the deposited oxide film is patterned using etching. Specifically, the deposited oxide film is removed on the place to be the MOSFET cell region and on a part of the second well region 42.

図８および図９を参照して、次に、たとえば熱酸化法または堆積法によって、ゲート絶縁膜３０が形成される。熱酸化は、ウェット雰囲気、酸素（Ｏ２）雰囲気、または酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気などの酸化系ガス雰囲気中で実施される。堆積法は、高誘電率材料（いわゆる「ｈｉｇｈ−ｋ材料」）を用いて行われてもよい。Referring to FIGS. 8 and 9, next, gate insulating film 30 is formed by, eg, thermal oxidation or deposition. Thermal oxidation is performed in an oxidizing gas atmosphere such as a wet atmosphere, an oxygen (O 2 ) atmosphere, or a nitrogen oxide (NO or N 2 O) atmosphere. The deposition method may be performed using a high dielectric constant material (a so-called “high-k material”).

ゲート絶縁膜３０を形成する工程において絶縁体層９０が同時に形成されてもよい。その場合、ゲート絶縁膜３０と絶縁体層９０とが同一条件で形成されることから、両者の膜厚は、通常、一の値から±１０％以内に収まる。また両者の材料は同じとなる。   In the step of forming the gate insulating film 30, the insulator layer 90 may be formed at the same time. In this case, since the gate insulating film 30 and the insulator layer 90 are formed under the same conditions, the film thicknesses of both are usually within ± 10% from one value. Both materials are the same.

なお絶縁体層９０は、フィールド絶縁膜３１となる領域と絶縁体層９０となる領域とを含む絶縁膜を形成した後に、絶縁体層９０となる領域に対して選択的にエッチングを施すことによってこの領域の膜厚を減じることにより形成されてもよい。   The insulator layer 90 is formed by selectively etching a region to be the insulator layer 90 after forming an insulating film including a region to be the field insulating film 31 and a region to be the insulator layer 90. You may form by reducing the film thickness of this area | region.

図１０および図１１を参照して、次に、ゲート絶縁膜３０およびフィールド絶縁膜３１上の所定の箇所に、ゲート電極５０が形成される。そのために、たとえば、ＣＶＤ法による成膜と、フォトリソグラフィー技術を用いたパターニングとが行われる。成膜には、たとえば、多結晶シリコン材料が用いられる。用いられる多結晶シリコンは、Ｐ原子またはＢ原子が含まれることによって低い抵抗を有するものあることが望ましい。ゲート電極５０のシート抵抗は、ｎ型多結晶シリコンの場合は１０Ω／□程度、ｐ型多結晶シリコンの場合は３０Ω／□程度であることが望ましい。ＰまたはＢなどの不純物は、多結晶シリコンの成膜中に導入されてもよいし、成膜後にイオン注入法などによって導入されてもよい。ゲート電極５０は、多結晶シリコンと金属とからなる多領域膜、多結晶シリコンと金属シリサイドとからなる多領域膜、または金属膜であってもよい。   Referring to FIGS. 10 and 11, next, gate electrode 50 is formed at a predetermined location on gate insulating film 30 and field insulating film 31. For this purpose, for example, film formation by a CVD method and patterning using a photolithography technique are performed. For film formation, for example, a polycrystalline silicon material is used. It is desirable that the polycrystalline silicon used has a low resistance due to the inclusion of P atoms or B atoms. The sheet resistance of the gate electrode 50 is preferably about 10 Ω / □ for n-type polycrystalline silicon and about 30 Ω / □ for p-type polycrystalline silicon. Impurities such as P or B may be introduced during the deposition of the polycrystalline silicon, or may be introduced after the deposition by an ion implantation method or the like. The gate electrode 50 may be a multi-region film made of polycrystalline silicon and metal, a multi-region film made of polycrystalline silicon and metal silicide, or a metal film.

ゲート電極５０の最外端面は、ゲート絶縁膜３０上ではなくフィールド絶縁膜３１上に配置されることが好ましい。これにより、ゲート電極５０のパターニングのためのドライエッチング処理におけるオーバーエッチングによってゲート電極５０の最外端面近傍でゲート絶縁膜３０がエッチングされることによる品質劣化を防ぐことができる。   The outermost end surface of the gate electrode 50 is preferably disposed on the field insulating film 31 instead of on the gate insulating film 30. Thereby, quality deterioration due to the gate insulating film 30 being etched in the vicinity of the outermost end surface of the gate electrode 50 by over-etching in the dry etching process for patterning the gate electrode 50 can be prevented.

ゲート電極５０を形成する工程で、導電体層９９が同時に形成されてもよい。その場合、ゲート電極５０と導電体層９９とが同一条件で形成されるため、両者の膜厚は、通常、一の値から±１０％以内に収まる。また両者の材料は同じとなる。前述したように、導電体層９９は、絶縁体層９０を介して流れる変位電流を流すことで第２ウェル領域４２の実効的なシート抵抗を下げる機能を有している。このため、導電体層９９のシート抵抗は第２ウェル領域４２のシート抵抗よりも低いことが望ましい。ゲート電極５０に用いられるドーピングされた多結晶シリコンは、低い抵抗を有することから、導電体層９９の材料として適している。   In the step of forming the gate electrode 50, the conductor layer 99 may be formed at the same time. In this case, since the gate electrode 50 and the conductor layer 99 are formed under the same conditions, the film thicknesses of both are usually within ± 10% from one value. Both materials are the same. As described above, the conductor layer 99 has a function of lowering the effective sheet resistance of the second well region 42 by causing a displacement current flowing through the insulator layer 90 to flow. For this reason, it is desirable that the sheet resistance of the conductor layer 99 is lower than the sheet resistance of the second well region 42. Doped polycrystalline silicon used for the gate electrode 50 is suitable as a material for the conductor layer 99 because it has a low resistance.

ここで、ゲート絶縁膜３０の作製工程とゲート電極５０の成膜工程との間にはフォトリソグラフィー工程を用いないことが望ましい。これは、高い信頼性が要求されるゲート絶縁膜３０に、フォトレジストの構成物質である炭素などの不純物が付着または混入することによって、ゲート絶縁膜３０の絶縁特性が悪化することを防ぐためである。そのため、ゲート電極５０と導電体層９９とが同時に形成される場合、導電体層９９の下部には、ゲート絶縁膜３０の作製工程において形成された絶縁膜（絶縁体層）が存在する。   Here, it is desirable not to use a photolithography process between the manufacturing process of the gate insulating film 30 and the film forming process of the gate electrode 50. This is to prevent deterioration of the insulating properties of the gate insulating film 30 due to adhesion or mixing of impurities such as carbon, which is a constituent material of the photoresist, into the gate insulating film 30 that requires high reliability. is there. Therefore, when the gate electrode 50 and the conductor layer 99 are formed at the same time, an insulating film (insulator layer) formed in the manufacturing process of the gate insulating film 30 exists below the conductor layer 99.

再び図２および図３を参照して、次に、ゲート電極５０などの上に、ＣＶＤ法などの堆積法により、たとえば二酸化珪素膜で構成される層間絶縁膜３２が形成される。続いて、フォトリソグラフィー技術およびドライエッチング技術を用いて、ソースコンタクトホールＨＳおよびウェルコンタクトホールＨＷ１が形成される。   Referring to FIGS. 2 and 3 again, next, interlayer insulating film 32 made of, for example, a silicon dioxide film is formed on gate electrode 50 and the like by a deposition method such as a CVD method. Subsequently, the source contact hole HS and the well contact hole HW1 are formed by using a photolithography technique and a dry etching technique.

続いて、スパッタ法などにより、Ｎｉを主成分とする金属膜が形成される。続いて６００℃以上１１００℃以下程度の熱処理が行われる。これにより、Ｎｉを主成分とする金属膜と、炭化珪素領域とが反応することで、これらの間にシリサイドが形成される。次に、シリサイド化されずに層間絶縁膜３２上に残留した金属膜が、ウェットエッチングによって除去される。エッチャントとしては、たとえば、硫酸、硝酸および塩酸のいずれか、またはこれらと過酸化水素水との混合液が用いられ得る。このようにしてソースコンタクトホールＨＳおよびウェルコンタクトホールＨＷ１内に、オーミック電極１０ｍとしてのシリサイド領域が形成される。またこれとほぼ同様の方法で、半導体基板２０の裏面上に裏面オーミック電極１３ｍが形成される。   Subsequently, a metal film containing Ni as a main component is formed by sputtering or the like. Subsequently, a heat treatment at about 600 ° C. or higher and about 1100 ° C. or lower is performed. As a result, the metal film containing Ni as a main component and the silicon carbide region react to form silicide between them. Next, the metal film remaining on the interlayer insulating film 32 without being silicided is removed by wet etching. As the etchant, for example, any one of sulfuric acid, nitric acid and hydrochloric acid, or a mixed solution of these and hydrogen peroxide water can be used. Thus, a silicide region as the ohmic electrode 10m is formed in the source contact hole HS and the well contact hole HW1. In addition, a back ohmic electrode 13m is formed on the back surface of the semiconductor substrate 20 by a substantially similar method.

その後、ここまでの処理がなされた半導体基板２０上に、ソース電極１０、ゲートパッド１１およびゲート配線部１１ｗが形成される。たとえば、スパッタ法または蒸着法によりＡｌなどの配線金属が堆積された後、フォトリソグラフィー技術を用いて所定の形状へのパターニングが行われる。なお前述したように、ゲート配線部１１ｗは省略されてもよい。   Thereafter, the source electrode 10, the gate pad 11, and the gate wiring portion 11 w are formed on the semiconductor substrate 20 that has been processed so far. For example, after a wiring metal such as Al is deposited by sputtering or vapor deposition, patterning into a predetermined shape is performed using a photolithography technique. As described above, the gate wiring portion 11w may be omitted.

さらに、半導体基板２０の裏面上の裏面オーミック電極１３ｍ上に金属膜が形成される。これにより、ドレイン電極１３が形成される。   Further, a metal film is formed on the back ohmic electrode 13 m on the back surface of the semiconductor substrate 20. Thereby, the drain electrode 13 is formed.

以上により、ＭＯＳＦＥＴ１０１が完成される。   Thus, MOSFET 101 is completed.

（絶縁体層９０および導電体層９９によるコンデンサ構造）
第２ウェル領域４２上に絶縁体層９０および導電体層９９が設けられることにより、第２ウェル領域４２上にコンデンサ構造が構成される。コンデンサは、交流電流に対して抵抗のように振る舞う。これは容量リアクタンスと呼ばれ、Ｘｃで表される。容量リアクタンスＸｃは、一般に、以下の（１）式
Ｘｃ＝１／（２πｆＣ） ・・・（１）
で表される。ここで、ｆは交流周波数、Ｃはコンデンサの静電容量を示す。(Capacitor structure with insulator layer 90 and conductor layer 99)
By providing the insulator layer 90 and the conductor layer 99 on the second well region 42, a capacitor structure is formed on the second well region 42. The capacitor behaves like a resistor against alternating current. This is called capacitive reactance and is represented by Xc. The capacitive reactance Xc is generally expressed by the following equation (1): Xc = 1 / (2πfC) (1)
It is represented by Here, f indicates an AC frequency, and C indicates the capacitance of the capacitor.

半導体材料として炭化珪素を用いたスイッチング素子は高速スイッチングに適している。このためしばしば、高いスイッチング周波数が用いられる。その場合、ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きいため、第２ウェル領域４２とドリフト層２１とのｐｎ接合によって形成される寄生容量を介して第２ウェル領域４２内に流れ込む変位電流も増大する。変位電流は、交流電流であることから、上述したコンデンサ構造を通過することができる。すなわち、第２ウェル領域４２と導電体層９９との間を流れることができる。   A switching element using silicon carbide as a semiconductor material is suitable for high-speed switching. For this reason, high switching frequencies are often used. In that case, since the fluctuation dV / dt of the drain voltage V with respect to time t is large, the displacement current flows into the second well region 42 via the parasitic capacitance formed by the pn junction between the second well region 42 and the drift layer 21. Will also increase. Since the displacement current is an alternating current, it can pass through the capacitor structure described above. That is, it can flow between the second well region 42 and the conductor layer 99.

前述した静電容量Ｃは、一般に、以下の（２）式
Ｃ＝εＳ／ｄ ・・・（２）
で表される。ここで、εは誘電体の誘電率、Ｓは導電体の面積、ｄは誘電体の厚みを示す。The capacitance C described above is generally expressed by the following equation (2): C = εS / d (2)
It is represented by Here, ε is the dielectric constant of the dielectric, S is the area of the conductor, and d is the thickness of the dielectric.

また、誘電率εは以下の（３）式
ε＝εｒ×ε０ ・・・（３）
で表される。ここで、εｒは誘電体の比誘電率、ε０は真空の誘電率を示す。The dielectric constant ε is expressed by the following equation (3): ε = ε r × ε 0 (3)
It is represented by Here, ε r is the dielectric constant of the dielectric, and ε 0 is the vacuum dielectric constant.

（１）式より、容量リアクタンスＸｃは、交流周波数ｆが高いほど、また静電容量Ｃが大きいほど、小さくなり、その結果として交流電流が流れやすくなる。このため本実施の形態において、スイッチング周波数としての交流周波数ｆが同じであれば、静電容量Ｃが大きいほど、第２ウェル領域４２と導電体層９９との間を変位電流が通過しやすくなる。   From equation (1), the capacitive reactance Xc becomes smaller as the AC frequency f is higher and the capacitance C is larger, and as a result, the AC current is more likely to flow. Therefore, in the present embodiment, if the AC frequency f as the switching frequency is the same, the displacement current is more likely to pass between the second well region 42 and the conductor layer 99 as the capacitance C is larger. .

静電容量Ｃを大きくするためには、薄い絶縁体層９０を用いることで厚みｄを小さくしたり、絶縁体層９０の材料として高い比誘電率εｒを有する誘電体を用いたり、あるいは、絶縁体層９０を介して第２ウェル領域４２と導電体層９９とが広く対向することで面積Ｓを大きくしたりすることが有効である。To increase the capacitance C is, or used or to reduce the thickness d by using a thin insulator layer 90, a dielectric having a high dielectric constant epsilon r as a material of the insulator layer 90, or, It is effective to increase the area S by widely opposing the second well region 42 and the conductor layer 99 with the insulator layer 90 interposed therebetween.

絶縁体層９０の厚みは、上記の観点で十分に小さいことが望ましい。具体的には、絶縁体層９０の厚みは、フィールド絶縁膜３１の厚みより小さく、好ましくはゲート絶縁膜３０の厚み程度であり、たとえば１０ｎｍ以上０．２ｕｍ以下程度の範囲内に設定される。また、絶縁体層９０の比誘電率は高いことが望ましく、そのため、いわゆるｈｉｇｈ−ｋ材料が用いられてもよい。ｈｉｇｈ−ｋ材料としては、たとえば、金属酸化物ＨｆＯ２、ＺｒＯ２、およびそれらのシリケート（ＨｆＳｉＸＯｙ、ＺｒＳｉＸＯｙ）、ならびに、Ａｌ２Ｏ３およびその複合酸化物（Ｈｆ１―ＸＡｌＸＯｙ、Ｚｒ１―ＸＡｌＸＯｙ）がある。The thickness of the insulator layer 90 is desirably sufficiently small from the above viewpoint. Specifically, the thickness of the insulator layer 90 is smaller than the thickness of the field insulating film 31, preferably about the thickness of the gate insulating film 30, and is set within a range of about 10 nm to 0.2 μm, for example. In addition, it is desirable that the dielectric layer 90 has a high relative dielectric constant, so that a so-called high-k material may be used. Examples of the high-k material include metal oxides HfO 2 , ZrO 2 , and silicates thereof (HfSi X O y , ZrSi X O y ), and Al 2 O 3 and composite oxides (Hf 1-X). Al X O y, Zr 1- X Al X O y) is.

導電体層９９は、絶縁体層９０を介して流れる変位電流を流すことによって、第２ウェル領域４２の実効的なシート抵抗を下げる機能を有している。このため導電体層９９のシート抵抗は第２ウェル領域４２のシート抵抗より低いことが望ましい。   The conductor layer 99 has a function of reducing the effective sheet resistance of the second well region 42 by flowing a displacement current flowing through the insulator layer 90. For this reason, it is desirable that the sheet resistance of the conductor layer 99 is lower than the sheet resistance of the second well region 42.

次に、上記コンデンサ構造による効果について、以下に説明する。   Next, effects of the capacitor structure will be described below.

ＭＯＳＦＥＴセルがオン状態からオフ状態へとスイッチングされるように、ゲート端子としてのゲートパッド１１に印加される電圧が変化させられると、ドレイン電極１３の電圧は急激に上昇し、略０Ｖから数百Ｖにまで変化する。そうすると、ｐ型の第１ウェル領域４１または第２ウェル領域４２と、ｎ型のドリフト層２１との間の寄生容量を介して、変位電流がｐ型およびｎ型の両方の領域に流れる。ｐ型の領域に関しては、第１ウェル領域４１および第２ウェル領域４２などからオーミック電極１０ｍを経てソース電極１０に向けて変位電流が流れる。ｎ型の領域に関しては、ドリフト層２１から半導体基板２０および裏面オーミック電極１３ｍを経てドレイン電極１３に向けて変位電流が流れる。   When the voltage applied to the gate pad 11 as the gate terminal is changed so that the MOSFET cell is switched from the on-state to the off-state, the voltage of the drain electrode 13 rapidly increases, from about 0 V to several hundreds. Change to V. Then, the displacement current flows in both the p-type and n-type regions via the parasitic capacitance between the p-type first well region 41 or the second well region 42 and the n-type drift layer 21. For the p-type region, a displacement current flows from the first well region 41, the second well region 42, and the like toward the source electrode 10 through the ohmic electrode 10m. Regarding the n-type region, a displacement current flows from the drift layer 21 to the drain electrode 13 through the semiconductor substrate 20 and the back surface ohmic electrode 13m.

その結果、変位電流が流れる領域の抵抗値と変位電流の大きさとで決まる電圧が発生する。ここで、第１ウェル領域４１の面積と比較して、第２ウェル領域４２の面積は非常に大きい。よって、第２ウェル領域４２中の変位電流の経路の抵抗値は、第１ウェル領域４１中の変位電流の経路の抵抗値と比較すると、非常に大きい。また、第２ウェル領域４２を流れる変位電流の大きさは、第１ウェル領域４１を流れる変位電流の大きさよりも大きい。   As a result, a voltage determined by the resistance value of the region where the displacement current flows and the magnitude of the displacement current is generated. Here, the area of the second well region 42 is very large compared to the area of the first well region 41. Therefore, the resistance value of the displacement current path in the second well region 42 is very large as compared with the resistance value of the displacement current path in the first well region 41. In addition, the magnitude of the displacement current flowing through the second well region 42 is larger than the magnitude of the displacement current flowing through the first well region 41.

スイッチング時に第２ウェル領域４２に流れ込んだ変位電流は、第２ウェル領域４２のウェルコンタクト領域４２Ｈと、ウェルコンタクトホールＨＷ１中のオーミック電極１０ｍとを経由して、ソース電極１０へ流れる。このとき、第２ウェル領域４２の電気抵抗によって、第２ウェル領域４２内に、無視し得ない大きさの電位降下が発生する。その結果、第２ウェル領域４２のうち、ウェルコンタクトホールＨＷ１を介してソース電極１０と電気的に接続されている部分（ウェルコンタクトホールＨＷ１直下の部分）からの水平方向の距離が大きな部分は、ソース電位に対して比較的大きな電位差を有することとなる。この電位差は、ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きいほど大きくなる。   The displacement current that flows into the second well region 42 at the time of switching flows to the source electrode 10 via the well contact region 42H of the second well region 42 and the ohmic electrode 10m in the well contact hole HW1. At this time, due to the electrical resistance of the second well region 42, a potential drop of a magnitude that cannot be ignored occurs in the second well region 42. As a result, the portion of the second well region 42 that has a large horizontal distance from the portion that is electrically connected to the source electrode 10 via the well contact hole HW1 (the portion immediately below the well contact hole HW1) It has a relatively large potential difference with respect to the source potential. This potential difference increases as the fluctuation dV / dt of the drain voltage V with respect to time t increases.

上記理由により比較的大きな電圧が発生し得る第２ウェル領域４２上に、ゲート絶縁膜３０、フィールド絶縁膜３１および層間絶縁膜３２を介して、ゲート電位を有するゲート電極５０およびゲートパッド１１が設けられている。このため、ＭＯＳＦＥＴセルがオン状態からオフ状態へとスイッチングされた直後に、０Ｖに近い電圧値のゲート電極５０またはゲートパッド１１と、高電圧が発生している第２ウェル領域４２との間で、ゲート絶縁膜３０、フィールド絶縁膜３１または層間絶縁膜３２に大きな電圧が印加される。もし、これに起因した絶縁破壊が生じたとすると、ゲート・ソース間がショートしてしまう。   For the above reason, the gate electrode 50 and the gate pad 11 having the gate potential are provided on the second well region 42 where a relatively large voltage can be generated via the gate insulating film 30, the field insulating film 31, and the interlayer insulating film 32. It has been. For this reason, immediately after the MOSFET cell is switched from the on state to the off state, between the gate electrode 50 or the gate pad 11 having a voltage value close to 0 V and the second well region 42 where a high voltage is generated. A large voltage is applied to the gate insulating film 30, the field insulating film 31, or the interlayer insulating film 32. If dielectric breakdown due to this occurs, the gate and the source are short-circuited.

本実施の形態によれば、前述したコンデンサ構造が、交流電流である変位電流を流すことができる。このため、第２ウェル領域４２と導電体層９９とは、至るところで、前述した（１）式で表される容量リアクタンスで接続されている。加えて、導電体層９９のシート抵抗が第２ウェル領域４２よりも低いことから、変位電流の多くが、第２ウェル領域４２から容量リアクタンスを介して導電体層９９に流れ込み、そして導電体層９９を平面方向に伝導し、そして再び容量リアクタンスを介して第２ウェル領域４２に流れ出る。変位電流が主にこのような伝導経路を通ることから、交流電流である変位電流に対しての、第２ウェル領域４２の実効的なシート抵抗が低減される。   According to the present embodiment, the capacitor structure described above can flow a displacement current that is an alternating current. For this reason, the second well region 42 and the conductor layer 99 are connected to each other by the capacitive reactance represented by the above-described equation (1). In addition, since the sheet resistance of the conductor layer 99 is lower than that of the second well region 42, much of the displacement current flows from the second well region 42 into the conductor layer 99 via the capacitive reactance, and the conductor layer 99 is conducted in the planar direction, and flows out to the second well region 42 again through the capacitive reactance. Since the displacement current mainly passes through such a conduction path, the effective sheet resistance of the second well region 42 against the displacement current that is an alternating current is reduced.

（効果のまとめ）
本実施の形態によれば、第２ウェル領域４２上に絶縁体層９０と導電体層９９とが設けられる。これにより第２ウェル領域４２上に、コンデンサ構造による容量が設けられる。この容量は、絶縁体層９０がフィールド絶縁膜３１よりも薄いことにより、単位面積当たりで大きな値を有し得る。これにより、ＭＯＳＦＥＴ１０１の高速スイッチング時において第２ウェル領域４２に沿って流れる変位電流が、上記容量を介して導電体層９９へと十分に分岐される。よって、第２ウェル領域４２に沿った変位電流が流れる領域の実効的なシート抵抗が低減される。よって、第２ウェル領域４２に沿った電位降下の大きさが抑制される。よって、この電位降下に起因して発生する、第２ウェル領域４２と、ゲート電位を有する領域との間の電圧の増大が抑制される。よって、これらの領域の間での絶縁破壊が防止される。以上から、スイッチング時の素子破壊を防止することができる。(Summary of effects)
According to the present embodiment, the insulator layer 90 and the conductor layer 99 are provided on the second well region 42. Thereby, a capacitor having a capacitor structure is provided on the second well region 42. This capacity can have a large value per unit area because the insulator layer 90 is thinner than the field insulating film 31. Thereby, the displacement current flowing along the second well region 42 at the time of high-speed switching of the MOSFET 101 is sufficiently branched to the conductor layer 99 through the capacitance. Therefore, the effective sheet resistance in the region where the displacement current flows along the second well region 42 is reduced. Therefore, the magnitude of the potential drop along the second well region 42 is suppressed. Therefore, an increase in voltage between the second well region 42 and the region having the gate potential, which is caused by this potential drop, is suppressed. Therefore, dielectric breakdown between these regions is prevented. From the above, it is possible to prevent element destruction during switching.

好ましくは、第２ウェル領域４２は、ウェル本体領域４２Ｌの不純物濃度よりも高い不純物濃度を有するウェルコンタクト領域４２Ｈを含む。これにより、第２ウェル領域４２とソース電極１０との電気的接触をより良好なものとすることができる。   Preferably, the second well region 42 includes a well contact region 42H having an impurity concentration higher than that of the well body region 42L. Thereby, the electrical contact between the second well region 42 and the source electrode 10 can be improved.

好ましくは、導電体層９９は、第２ウェル領域４２のシート抵抗よりも低いシート抵抗を有している。これにより、第２ウェル領域４２の実効的なシート抵抗をより低くすることができる。   Preferably, the conductor layer 99 has a sheet resistance lower than that of the second well region 42. Thereby, the effective sheet resistance of the second well region 42 can be further reduced.

好ましくは、絶縁体層９０は厚さ１０ｎｍ以上０．２μｍ以下の酸化珪素層である。これにより第２ウェル領域４２と導電体層９９との間の容量を大きくすることができる。よって、第２ウェル領域４２に沿った変位電流が導電体層９９へ分岐されやすくなる。   Preferably, the insulator layer 90 is a silicon oxide layer having a thickness of 10 nm to 0.2 μm. Thereby, the capacitance between the second well region 42 and the conductor layer 99 can be increased. Therefore, the displacement current along the second well region 42 is easily branched to the conductor layer 99.

好ましくは、絶縁体層９０およびゲート絶縁膜３０は、同じ材料からなり、かつ同じ厚さを有している。これにより絶縁体層９０をゲート絶縁膜３０と同時に形成することができる。よって製造工程が簡素化される。   Preferably, the insulator layer 90 and the gate insulating film 30 are made of the same material and have the same thickness. Thereby, the insulator layer 90 can be formed simultaneously with the gate insulating film 30. Therefore, the manufacturing process is simplified.

導電体層９９が絶縁体層９０上において連続的に延在している場合、第２ウェル領域４２上において連続的な電流経路が構成される。これにより、第２ウェル領域４２の実効的なシート抵抗をより低くすることができる。   When the conductor layer 99 extends continuously on the insulator layer 90, a continuous current path is formed on the second well region 42. Thereby, the effective sheet resistance of the second well region 42 can be further reduced.

好ましくは、層間絶縁膜３２のゲートコンタクトホールＨＧは、ゲート電極５０を介してフィールド絶縁膜３１上に配置されている。これにより、ゲートコンタクトホールＨＧの位置でゲート電極５０と第２ウェル領域４２とが、意図せず互いに短絡してしまうことが防止される。特に、ゲート電極５０とゲートパッド１１との界面でのシリサイド化反応は、上記短絡の原因となりやすい。   Preferably, the gate contact hole HG of the interlayer insulating film 32 is disposed on the field insulating film 31 via the gate electrode 50. This prevents the gate electrode 50 and the second well region 42 from being unintentionally short-circuited at the position of the gate contact hole HG. In particular, the silicidation reaction at the interface between the gate electrode 50 and the gate pad 11 tends to cause the short circuit.

好ましくは、導電体層９９の少なくとも一部は、ゲートパッド１１と第２ウェル領域４２との間に挟まれた領域の外に配置されている。これにより、上記領域の外においても、第２ウェル領域４２に沿った電位降下の大きさが抑制されることにより、絶縁破壊が防止される。   Preferably, at least a part of the conductor layer 99 is disposed outside a region sandwiched between the gate pad 11 and the second well region 42. As a result, even outside the region, the magnitude of the potential drop along the second well region 42 is suppressed, thereby preventing dielectric breakdown.

＜実施の形態２＞
（構成）
図１２および図１３のそれぞれは、本実施の形態２におけるＭＯＳＦＥＴ１０２（炭化珪素半導体装置）の構成を、図２および図３と同様の視野で概略的に示す部分断面図である。ＭＯＳＦＥＴ１０２においては、フィールド絶縁膜３１は、第２ウェル領域４２上において絶縁体層９０に挟まれた部分を含む。言い換えれば、厚み方向に沿った断面視において、フィールド絶縁膜３１は、絶縁体層９０を挟む複数の部分を含む。これら複数の部分は第２ウェル領域４２上に、図示されているように異なる寸法を有していてもよく、あるいは、等しい寸法を有していてもよい。<Embodiment 2>
(Constitution)
Each of FIGS. 12 and 13 is a partial cross-sectional view schematically showing the configuration of MOSFET 102 (silicon carbide semiconductor device) in the second embodiment in the same field of view as in FIGS. 2 and 3. In MOSFET 102, field insulating film 31 includes a portion sandwiched between insulator layers 90 on second well region 42. In other words, the field insulating film 31 includes a plurality of portions sandwiching the insulator layer 90 in a cross-sectional view along the thickness direction. The plurality of portions may have different dimensions on the second well region 42 as shown, or may have equal dimensions.

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

（製造方法）
次にＭＯＳＦＥＴ１０２の製造方法について説明する。まず実施の形態１の図４および図５と同様の工程が行われる。その後の工程について、図１４〜図１９を参照しつつ、以下に説明する。なお、図１４、図１６および図１８の視野は図１２の視野に対応しており、図１５、図１７および図１９の視野は図１３の視野に対応している。(Production method)
Next, a method for manufacturing MOSFET 102 will be described. First, steps similar to those in FIGS. 4 and 5 of the first embodiment are performed. Subsequent steps will be described below with reference to FIGS. 14, 16, and 18 correspond to the field of view of FIG. 12, and the fields of view of FIGS. 15, 17, and 19 correspond to the field of view of FIG. 13.

図１４および図１５を参照して、実施の形態１の図６および図７と類似の工程が行われる。図１６および図１７を参照して、次に、実施の形態１の図８および図９と類似の工程が行われる。図１８および図１９を参照して、次に、実施の形態１の図１０および図１１と類似の工程が行われる。その後、さらに実施の形態１とほぼ同様の工程が行われることで、ＭＯＳＦＥＴ１０２が完成される。   Referring to FIGS. 14 and 15, steps similar to those in FIGS. 6 and 7 in the first embodiment are performed. Referring to FIGS. 16 and 17, next, steps similar to those in FIGS. 8 and 9 of the first embodiment are performed. 18 and 19, next, steps similar to those in FIGS. 10 and 11 of the first embodiment are performed. Thereafter, substantially the same process as in the first embodiment is further performed, whereby the MOSFET 102 is completed.

本実施の形態によれば、フィールド絶縁膜３１が、第２ウェル領域４２上において絶縁体層９０に挟まれた部分を含む。これにより、外部から絶縁体層９０へ加わる応力が、フィールド絶縁膜３１によって効果的に緩和される。よって、外部からの応力に起因しての絶縁体層９０の破壊を防止することができる。   According to the present embodiment, the field insulating film 31 includes a portion sandwiched between the insulator layers 90 on the second well region 42. Thereby, the stress applied to the insulator layer 90 from the outside is effectively relieved by the field insulating film 31. Therefore, it is possible to prevent the insulator layer 90 from being broken due to external stress.

特に、図１２に示されているように、絶縁体層９０の上方にゲートパッド１１が配置されている場合、言い換えれば平面レイアウトにおいて絶縁体層９０とゲートパッド１１とが重なっている場合、ゲートパッド１１へのワイヤボンディング時に、絶縁体層９０へ特に大きな応力が加わり得る。ゲートパッド１１の下方においてフィールド絶縁膜３１が設けられている範囲が大きいほど、この応力を効果的に緩和することができる。しかし、実施の形態１の図２の構造において上記範囲を単純に大きくしたのでは、絶縁体層９０および導電体層９９を配置することができる面積が小さくなってしまう。本実施の形態によれば、上記応力を効果的に緩和しつつ、絶縁体層９０および導電体層９９を配置する領域を十分に確保しやすい。このためには、第２ウェル領域４２上においてフィールド絶縁膜３１がより多くの部分に分割されていることが好ましい。   In particular, as shown in FIG. 12, when the gate pad 11 is disposed above the insulator layer 90, in other words, when the insulator layer 90 and the gate pad 11 overlap in a planar layout, the gate A particularly large stress can be applied to the insulator layer 90 during wire bonding to the pad 11. The larger the range in which the field insulating film 31 is provided below the gate pad 11, the more effectively this stress can be relaxed. However, if the above range is simply increased in the structure of FIG. 2 of the first embodiment, the area where the insulator layer 90 and the conductor layer 99 can be disposed is reduced. According to the present embodiment, it is easy to sufficiently secure a region where the insulator layer 90 and the conductor layer 99 are disposed while effectively relieving the stress. For this purpose, it is preferable that the field insulating film 31 is divided into more portions on the second well region 42.

＜実施の形態３＞
図２０は、本実施の形態におけるＭＯＳＦＥＴ１０３（炭化珪素半導体装置）の構成を、図２と同様の視野で概略的に示す、部分断面図である。ＭＯＳＦＥＴ１０３においては、導電体層９９は絶縁体層９０上において不連続的に延在している。導電体層９９の、不連続箇所によって分断された複数の部分は、図示されているように異なる寸法を有していてもよく、あるいは、等しい寸法を有していてもよい。<Embodiment 3>
FIG. 20 is a partial cross-sectional view schematically showing the configuration of MOSFET 103 (silicon carbide semiconductor device) in the present embodiment in the same field of view as FIG. In the MOSFET 103, the conductor layer 99 extends discontinuously on the insulator layer 90. The portions of the conductor layer 99 that are separated by the discontinuous portions may have different dimensions as shown, or may have equal dimensions.

なお図中においては、導電体層９９の不連続箇所がフィールド絶縁膜３１上に配置されているが、導電体層９９の不連続箇所が絶縁体層９０上に配置されていてもよい。その場合、絶縁体層９０の一部は、導電体層９９には覆われない。   In the drawing, the discontinuous portion of the conductor layer 99 is disposed on the field insulating film 31, but the discontinuous portion of the conductor layer 99 may be disposed on the insulator layer 90. In that case, a part of the insulator layer 90 is not covered with the conductor layer 99.

上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first or second embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.

導電体層９９が絶縁体層９０上において不連続的に延在していることで、導電体層９９の面積が抑えられる。よって、導電体層９９上に層間絶縁膜３２を介してゲートパッド１１が配置される場合に、導電体層９９とゲートパッド１１とが互いに短絡する確率を抑えることができる。また、仮にゲートパッド１１が導電体層９９の一部と短絡したとしても、ゲートパッド１１が導電体層９９の全体と短絡することを避けることができる。これにより、ゲート・ソース間が短絡する確率を抑えることができる。   Since the conductor layer 99 extends discontinuously on the insulator layer 90, the area of the conductor layer 99 is suppressed. Therefore, when the gate pad 11 is disposed on the conductor layer 99 via the interlayer insulating film 32, the probability that the conductor layer 99 and the gate pad 11 are short-circuited can be suppressed. Further, even if the gate pad 11 is short-circuited with a part of the conductor layer 99, the gate pad 11 can be prevented from being short-circuited with the whole conductor layer 99. As a result, the probability of a short circuit between the gate and the source can be suppressed.

＜実施の形態４＞
図２１〜図２３を参照して、本実施の形態におけるＭＯＳＦＥＴ１０４（炭化珪素半導体装置）においては、ソース電極１０は、実施の形態１の場合と同様の構成を有するソースパッド部１０ｐに加えて、このソースパッド部１０ｐとつながったソース配線部１０ｗを有している。ソースパッド部１０ｐとソース配線部１０ｗとの接続箇所は、少なくとも１つあればよい。ソース配線部１０ｗは、平面レイアウト（図２１参照）において、中央部に配置されたソースパッド部１０ｐの外側に配置されている。ゲート配線部１１ｗが設けられる場合、ソース配線部１０ｗはゲート配線部１１ｗよりも外側に（すなわち、ＭＯＳＦＥＴ１０４の外縁の近くに）配置され得る。言い換えれば、平面レイアウトにおいて、ソースパッド部１０ｐとソース配線部１０ｗとの間にゲート配線部１１ｗが配置され得る。ソース配線部１０ｗは、ゲートパッド１１およびゲート配線部１１ｗから電気的に絶縁されている。よって図２１において、ソースパッド部１０ｐとソース配線部１０ｗとが電気的に接続されている箇所には、ゲート配線部１１ｗが設けられていない。なお、実施の形態１と同様、ゲート配線部１１ｗは省略されてもよい。<Embodiment 4>
Referring to FIGS. 21 to 23, in MOSFET 104 (silicon carbide semiconductor device) according to the present embodiment, source electrode 10 includes source pad portion 10p having the same configuration as that of the first embodiment, A source wiring portion 10w connected to the source pad portion 10p is provided. There may be at least one connection point between the source pad portion 10p and the source wiring portion 10w. The source wiring portion 10w is disposed outside the source pad portion 10p disposed in the center portion in the planar layout (see FIG. 21). When the gate wiring portion 11w is provided, the source wiring portion 10w can be disposed outside the gate wiring portion 11w (that is, near the outer edge of the MOSFET 104). In other words, the gate wiring portion 11w can be disposed between the source pad portion 10p and the source wiring portion 10w in the planar layout. The source wiring portion 10w is electrically insulated from the gate pad 11 and the gate wiring portion 11w. Accordingly, in FIG. 21, the gate wiring portion 11w is not provided at a location where the source pad portion 10p and the source wiring portion 10w are electrically connected. Note that the gate wiring portion 11w may be omitted as in the first embodiment.

層間絶縁膜３２は導電体層９９上の導電体コンタクトホールＨＣを有している。導電体層９９は導電体コンタクトホールＨＣを介してソース配線部１０ｗに電気的に接続されている。これにより導電体層９９はソース電極１０と短絡されている。よってＭＯＳＦＥＴ１０４においては導電体層９９はフローティング状態にはない。   The interlayer insulating film 32 has a conductor contact hole HC on the conductor layer 99. The conductor layer 99 is electrically connected to the source wiring portion 10w through the conductor contact hole HC. Thereby, the conductor layer 99 is short-circuited with the source electrode 10. Therefore, in MOSFET 104, conductor layer 99 is not in a floating state.

なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first or second embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.

本実施の形態によれば、ソース配線部１０ｗに電気的に接続されることによって、導電体層９９がソース電極１０に短絡されている。これにより、ＭＯＳＦＥＴ１０４のスイッチング時に導電体層９９を流れる変位電流の少なくとも一部を、ソース配線部１０ｗによって直接引き抜くことができる。よって、第２ウェル領域４２に沿った電位降下の大きさがより抑制される。よってスイッチング時の素子破壊をより確実に防止することができる。   According to the present embodiment, the conductor layer 99 is short-circuited to the source electrode 10 by being electrically connected to the source wiring portion 10w. Thereby, at least a part of the displacement current flowing through the conductor layer 99 when the MOSFET 104 is switched can be directly extracted by the source wiring portion 10w. Therefore, the magnitude of the potential drop along the second well region 42 is further suppressed. Therefore, element destruction at the time of switching can be prevented more reliably.

＜実施の形態５＞
図２４および図２５のそれぞれは、本実施の形態におけるＭＯＳＦＥＴ１０５（炭化珪素半導体装置）の構成を、図２２および図２３と同様の視野で概略的に示す、部分断面図である。ＭＯＳＦＥＴ１０５においては、層間絶縁膜３２は第２ウェル領域４２上のウェルコンタクトホールＨＷ２（第２ウェルコンタクトホール）を有している。ソース電極１０のソース配線部１０ｗは、ウェルコンタクトホールＨＷ２を通って第２ウェル領域４２に接続されている。具体的には、ソース電極１０のソース配線部１０ｗは、ウェルコンタクトホールＨＷ２において第２ウェル領域４２に接するオーミック電極１０ｍを含む。第２ウェル領域４２上においてウェルコンタクトホールＨＷ１とウェルコンタクトホールＨＷ２との間に絶縁体層９０が配置されている。<Embodiment 5>
Each of FIG. 24 and FIG. 25 is a partial cross-sectional view schematically showing the configuration of MOSFET 105 (silicon carbide semiconductor device) in the present embodiment in the same field of view as FIG. 22 and FIG. In the MOSFET 105, the interlayer insulating film 32 has a well contact hole HW2 (second well contact hole) on the second well region. The source wiring portion 10w of the source electrode 10 is connected to the second well region 42 through the well contact hole HW2. Specifically, the source wiring portion 10w of the source electrode 10 includes an ohmic electrode 10m that is in contact with the second well region 42 in the well contact hole HW2. On the second well region 42, an insulator layer 90 is disposed between the well contact hole HW1 and the well contact hole HW2.

なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the fourth embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

本実施の形態によれば、変位電流がウェルコンタクトホールＨＷ１とウェルコンタクトホールＨＷ２とへ分散される。これにより、第２ウェル領域４２に沿った電位降下の大きさがより抑制される。よってスイッチング時の素子破壊をより確実に防止することができる。   According to the present embodiment, the displacement current is distributed to well contact hole HW1 and well contact hole HW2. Thereby, the magnitude of the potential drop along the second well region 42 is further suppressed. Therefore, element destruction at the time of switching can be prevented more reliably.

＜実施の形態６＞
（構成）
図２６は、本実施の形態におけるＭＯＳＦＥＴ１０６（炭化珪素半導体装置）の平面レイアウトを示す。なお、図を見やすくするために、導体からなる部分には砂地模様が付されている。図２７は、図２６の線ＸＸＶＩＩ−ＸＸＶＩＩに沿う部分断面図である。本実施の形態のＭＯＳＦＥＴ１０６は、ＭＯＳＦＥＴ１０１（実施の形態１）と異なり、温度センスダイオード５９（内蔵温度センサ）と、センスパッド１９と、層間絶縁膜３３とを有している。ここで「内蔵温度センサ」とは、半導体基板２０上に直接的または間接的に形成されている温度センサであり、典型的には半導体基板２０と層間絶縁膜３２との間に配置されている。本実施の形態においては、温度センスダイオード５９は、厚み方向（図２７における縦方向）において層間絶縁膜３２と層間絶縁膜３３との間に配置されている。層間絶縁膜３３は、導電体層９９、ゲート電極５０、およびそれらに覆われていないフィールド絶縁膜３１の上に設けられている。<Embodiment 6>
(Constitution)
FIG. 26 shows a planar layout of MOSFET 106 (silicon carbide semiconductor device) in the present embodiment. In order to make the drawing easier to see, a sand pattern is attached to the portion made of the conductor. 27 is a partial cross-sectional view taken along line XXVII-XXVII in FIG. Unlike MOSFET 101 (Embodiment 1), MOSFET 106 according to the present embodiment includes temperature sense diode 59 (built-in temperature sensor), sense pad 19, and interlayer insulating film 33. Here, the “built-in temperature sensor” is a temperature sensor formed directly or indirectly on the semiconductor substrate 20, and is typically disposed between the semiconductor substrate 20 and the interlayer insulating film 32. . In the present embodiment, temperature sensing diode 59 is arranged between interlayer insulating film 32 and interlayer insulating film 33 in the thickness direction (vertical direction in FIG. 27). The interlayer insulating film 33 is provided on the conductor layer 99, the gate electrode 50, and the field insulating film 31 not covered with them.

温度センスダイオード５９は、ｐ型のセンスアノード領域５５と、ｎ型のセンスカソード領域５６とを有している。センスアノード領域５５およびセンスカソード領域５６は、層間絶縁膜３３上において面内方向（図２７における横方向）において互いに隣り合っており、互いに直接接することによってｐｎ接合を形成している。言い換えればｐｎダイオードが構成されている。断面視（図２７）において、温度センスダイオード５９は、絶縁体層９０と導電体層９９と層間絶縁膜３３とを介して第２ウェル領域４２上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、温度センスダイオード５９は第２ウェル領域４２に内包されている。また断面視（図２７）において、温度センスダイオード５９は、層間絶縁膜３３を介して導電体層９９上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、温度センスダイオード５９は導電体層９９に、少なくとも部分的に内包されており、好ましくは大部分が内包されており、より好ましくは全体が内包されている。   The temperature sense diode 59 has a p-type sense anode region 55 and an n-type sense cathode region 56. The sense anode region 55 and the sense cathode region 56 are adjacent to each other in the in-plane direction (lateral direction in FIG. 27) on the interlayer insulating film 33, and form a pn junction by being in direct contact with each other. In other words, a pn diode is configured. In a cross-sectional view (FIG. 27), the temperature sensing diode 59 is disposed on the second well region 42 via the insulator layer 90, the conductor layer 99, and the interlayer insulating film 33. In the planar layout (projection view onto a plane perpendicular to the thickness direction), the temperature sensing diode 59 is included in the second well region 42. In a cross-sectional view (FIG. 27), the temperature sensing diode 59 is disposed on the conductor layer 99 with the interlayer insulating film 33 interposed therebetween. In the planar layout (projection view onto a plane perpendicular to the thickness direction), the temperature sensing diode 59 is at least partially contained in the conductor layer 99, preferably mostly contained, more preferably. The whole is included.

センスパッド１９は、センスアノードパッド１５およびセンスカソードパッド１６を有している。センスアノードパッド１５およびセンスカソードパッド１６のそれぞれは、層間絶縁膜３２に形成されたセンスコンタクトホールＨＴを通ってセンスアノード領域５５およびセンスカソード領域５６に接続されている。断面視（図２７）において、センスパッド１９、すなわちセンスアノードパッド１５およびセンスカソードパッド１６は、絶縁体層９０と導電体層９９と層間絶縁膜３３と温度センスダイオード５９と層間絶縁膜３２とを含む構成を介して、第２ウェル領域４２上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、センスパッド１９は、第２ウェル領域４２に内包されている。また断面視（図２７）において、センスパッド１９、すなわちセンスアノードパッド１５およびセンスカソードパッド１６、は、層間絶縁膜３３と温度センスダイオード５９と層間絶縁膜３２とを含む構成を介して、導電体層９９上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、センスパッド１９は導電体層９９に、少なくとも部分的に内包されており、好ましくは大部分が内包されており、より好ましくは全体が内包されている。   The sense pad 19 has a sense anode pad 15 and a sense cathode pad 16. Each of sense anode pad 15 and sense cathode pad 16 is connected to sense anode region 55 and sense cathode region 56 through sense contact hole HT formed in interlayer insulating film 32. In a sectional view (FIG. 27), the sense pad 19, that is, the sense anode pad 15 and the sense cathode pad 16, includes the insulator layer 90, the conductor layer 99, the interlayer insulating film 33, the temperature sense diode 59, and the interlayer insulating film 32. It is arranged on the second well region 42 through the included structure. In a planar layout (projection view onto a plane perpendicular to the thickness direction), the sense pad 19 is included in the second well region 42. In a cross-sectional view (FIG. 27), the sense pad 19, that is, the sense anode pad 15 and the sense cathode pad 16, are electrically connected to each other through a structure including the interlayer insulating film 33, the temperature sense diode 59, and the interlayer insulating film 32. Located on layer 99. In a planar layout (projection view onto a plane perpendicular to the thickness direction), the sense pad 19 is at least partially included in the conductor layer 99, preferably most of it is included, and more preferably the whole is included. Is included.

センスアノードパッド１５およびセンスカソードパッド１６は、温度センスダイオード５９と、温度センスダイオード５９の制御回路である外部回路（図示せず）とを互いに接続するためのものである。センスアノードパッド１５とセンスカソードパッド１６とには、異なる電位を印加する必要がある。よって、センスアノードパッド１５とセンスカソードパッド１６は、互いに離れて配置されている。また両者が短絡されないようにするため、センスアノードパッド１５とセンスカソードパッド１６との少なくともいずれかはソース電極１０から電気的に絶縁されている。大電流が流れる電極であるソース電極１０からのサージを避けるためには、センスアノードパッド１５とセンスカソードパッド１６との両方がソース電極１０から電気的に絶縁されていることが好ましい。温度センスダイオード５９の制御回路と、ゲート電極５０の駆動回路とは電気的に分離されている必要があり、よってセンスアノードパッド１５およびセンスカソードパッド１６はゲートパッド１１から電気的に絶縁されている。よってセンスアノードパッド１５およびセンスカソードパッド１６はゲートパッド１１から離れている。図２６に示されている平面レイアウトの例においては、ソース電極１０の外縁内におけるソース電極１０が除去された領域内に、センスアノードパッド１５およびセンスカソードパッド１６が配置されている。また当該平面レイアウトにおいては、センスアノードパッド１５とセンスカソードパッド１６とは、互いに分離されており、ゲートパッド１１およびソース電極１０から分離されている。   The sense anode pad 15 and the sense cathode pad 16 are for connecting the temperature sense diode 59 and an external circuit (not shown) that is a control circuit of the temperature sense diode 59 to each other. It is necessary to apply different potentials to the sense anode pad 15 and the sense cathode pad 16. Therefore, the sense anode pad 15 and the sense cathode pad 16 are arranged apart from each other. In addition, at least one of the sense anode pad 15 and the sense cathode pad 16 is electrically insulated from the source electrode 10 so that the two are not short-circuited. In order to avoid a surge from the source electrode 10 which is an electrode through which a large current flows, it is preferable that both the sense anode pad 15 and the sense cathode pad 16 are electrically insulated from the source electrode 10. The control circuit for the temperature sense diode 59 and the drive circuit for the gate electrode 50 need to be electrically separated. Therefore, the sense anode pad 15 and the sense cathode pad 16 are electrically insulated from the gate pad 11. . Therefore, the sense anode pad 15 and the sense cathode pad 16 are separated from the gate pad 11. In the example of the planar layout shown in FIG. 26, the sense anode pad 15 and the sense cathode pad 16 are arranged in a region where the source electrode 10 is removed in the outer edge of the source electrode 10. In the planar layout, the sense anode pad 15 and the sense cathode pad 16 are separated from each other, and are separated from the gate pad 11 and the source electrode 10.

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

（動作）
次に、温度センスダイオード５９の動作について説明する。外部回路からセンスアノード領域５５およびセンスカソード領域５６のそれぞれに正および負の電圧を与えることによって、ｐｎダイオードである温度センスダイオード５９に順方向電流が流れる。このときの順方向電圧は、温度上昇に対して単調に減少する傾向を示す。よって、順方向電圧を測定することによって、駆動中のＭＯＳＦＥＴ１０６の温度がモニタされる。(Operation)
Next, the operation of the temperature sensing diode 59 will be described. By applying positive and negative voltages to the sense anode region 55 and the sense cathode region 56 from an external circuit, a forward current flows through the temperature sense diode 59 which is a pn diode. The forward voltage at this time tends to decrease monotonously with increasing temperature. Therefore, the temperature of the MOSFET 106 being driven is monitored by measuring the forward voltage.

（製造方法）
ＭＯＳＦＥＴ１０６の製造方法は、ＭＯＳＦＥＴ１０１（実施の形態１）の製造方法に対して、温度センスダイオード５９と、センスパッド１９と、層間絶縁膜３３とを形成する工程が加えられればよい。層間絶縁膜３３は、たとえば、ＣＶＤ法などの堆積法によって二酸化珪素膜として形成される。温度センスダイオード５９は、堆積法によって形成された半導体膜をパターニングすることによって形成され得る。堆積法としてはＣＶＤ法が用いられてよく、たとえば多結晶シリコンが堆積される。温度センスダイオード５９を構成するセンスアノード領域５５およびセンスカソード領域５６のそれぞれがｐ型およびｎ型を有するようにするためのアクセプタおよびドナーの添加は、ＣＶＤにおいて用いられる原料ガスの選択によって堆積時に行われてもよいし、材料堆積後のイオン注入によって行われてもよい。センスアノードパッド１５およびセンスカソードパッド１６は、堆積法によって形成された金属膜をパターニングすることによって形成されてよい。堆積法としてはスパッタ法または蒸着法が用いられてよく、たとえばアルミニウムが堆積される。パターニングは、フォトリソグラフィーおよびエッチングによって行われる。センスアノードパッド１５およびセンスカソードパッド１６は、ソース電極１０およびゲートパッド１１と同時に形成されてもよい。(Production method)
The method for manufacturing MOSFET 106 only needs to add a step of forming temperature sensing diode 59, sense pad 19, and interlayer insulating film 33 to the manufacturing method of MOSFET 101 (Embodiment 1). The interlayer insulating film 33 is formed as a silicon dioxide film by a deposition method such as a CVD method. The temperature sense diode 59 can be formed by patterning a semiconductor film formed by a deposition method. As the deposition method, a CVD method may be used. For example, polycrystalline silicon is deposited. Addition of an acceptor and a donor so that each of the sense anode region 55 and the sense cathode region 56 constituting the temperature sense diode 59 has p-type and n-type is performed at the time of deposition by selecting a source gas used in CVD. It may be performed by ion implantation after material deposition. The sense anode pad 15 and the sense cathode pad 16 may be formed by patterning a metal film formed by a deposition method. As the deposition method, a sputtering method or an evaporation method may be used, for example, aluminum is deposited. Patterning is performed by photolithography and etching. The sense anode pad 15 and the sense cathode pad 16 may be formed simultaneously with the source electrode 10 and the gate pad 11.

（効果）
センスパッド１９および温度センスダイオード５９に絶縁体層９０を介して対向する部分は、絶縁体層９０に高電圧が印加されるのを防ぐためには、ドリフト層２１ではなく、第２ウェル領域４２である必要がある。ここで、センスアノードパッド１５およびセンスカソードパッド１６は、外部との電気的接続を容易とするために、ある程度大きな面積を必要とする。特にワイヤボンディングを可能とするためには、たとえば１００ｕｍ四方程度以上の広い面積が必要とされる。このため、平面レイアウトにおいてこれらを内包するものである第２ウェル領域４２も、広い面積を必要とする。ＭＯＳＦＥＴ１０６のスイッチングにおいては、この広い第２ウェル領域４２から大きな変位電流が流れる。(effect)
In order to prevent a high voltage from being applied to the insulator layer 90, the portion facing the sense pad 19 and the temperature sense diode 59 via the insulator layer 90 is not the drift layer 21 but the second well region 42. There must be. Here, the sense anode pad 15 and the sense cathode pad 16 require a certain large area in order to facilitate electrical connection with the outside. In particular, in order to enable wire bonding, a large area of, for example, about 100 um square is required. For this reason, the second well region 42 including these in the planar layout also requires a large area. In the switching of the MOSFET 106, a large displacement current flows from the wide second well region 42.

仮に、断面視においてセンスパッド１９と第２ウェル領域４２との間に導電体層９９および絶縁体層９０の積層体が存在していなかったとすると、大きなシート抵抗を有する第２ウェル領域４２に大きな変位電流が流れることによって、第２ウェル領域４２に大きな電圧が発生する。これにより、センスパッド１９および温度センスダイオード５９を有する構成と、第２ウェル領域４２との間において、層間絶縁膜３３、または層間絶縁膜３２と層間絶縁膜３３との積層体に、大きな電圧が印加される。その結果、温度センスダイオード５９が破壊され得る。   If the laminate of the conductor layer 99 and the insulator layer 90 does not exist between the sense pad 19 and the second well region 42 in a cross-sectional view, the second well region 42 having a large sheet resistance is large. When the displacement current flows, a large voltage is generated in the second well region 42. Accordingly, a large voltage is applied to the interlayer insulating film 33 or the stacked body of the interlayer insulating film 32 and the interlayer insulating film 33 between the configuration having the sense pad 19 and the temperature sense diode 59 and the second well region 42. Applied. As a result, the temperature sensing diode 59 can be destroyed.

これに対して、本実施の形態のように、断面視においてセンスパッド１９と第２ウェル領域４２との間に導電体層９９および絶縁体層９０の積層体が配置されることによって、上記変位電流が、第２ウェル領域４２に比して低いシート抵抗を有する導電体層９９にも流れる。これにより、第２ウェル領域４２に発生する電圧が低減される。よって、温度センスダイオード５９の破壊が抑制され、この効果は、特に高速スイッチングにおいて顕著である。   On the other hand, as shown in the present embodiment, when the stacked body of the conductor layer 99 and the insulator layer 90 is disposed between the sense pad 19 and the second well region 42 in a cross-sectional view, the above displacement is achieved. A current also flows through the conductor layer 99 having a sheet resistance lower than that of the second well region 42. Thereby, the voltage generated in the second well region 42 is reduced. Therefore, the destruction of the temperature sensing diode 59 is suppressed, and this effect is remarkable particularly in high-speed switching.

（変形例）
なお本実施の形態は、実施の形態１だけでなく、実施の形態２〜５のいずれかと組み合わせることも可能である。言い換えれば、ＭＯＳＦＥＴ１０２〜１０５のいずれかに、本実施の形態において説明した温度センスダイオード５９と、センスパッド１９と、層間絶縁膜３３とが設けられてもよい。(Modification)
Note that this embodiment can be combined with any of Embodiments 2 to 5 as well as Embodiment 1. In other words, the temperature sensing diode 59, the sense pad 19, and the interlayer insulating film 33 described in the present embodiment may be provided in any of the MOSFETs 102 to 105.

＜実施の形態７＞
図２８は、本実施の形態におけるＭＯＳＦＥＴ１０７（炭化珪素半導体装置）の平面レイアウトを示す。なお、図を見やすくするために、導体からなる部分には砂地模様が付されている。図２９は、図２８の破線部ＸＸＩＸの拡大図である。図３０および図３１のそれぞれは、図２９の線ＸＸＸ−ＸＸＸおよび線ＸＸＸＩ−ＸＸＸＩに沿う部分断面図である。<Embodiment 7>
FIG. 28 shows a planar layout of MOSFET 107 (silicon carbide semiconductor device) in the present embodiment. In order to make the drawing easier to see, a sand pattern is attached to the portion made of the conductor. FIG. 29 is an enlarged view of a broken line part XXIX in FIG. Each of FIG. 30 and FIG. 31 is a partial cross-sectional view taken along line XXX-XXX and line XXXI-XXXI in FIG.

本実施の形態のＭＯＳＦＥＴ１０７は、ＭＯＳＦＥＴ１０１（実施の形態１）と異なり、少なくとも１つの内蔵ゲート抵抗５１（図２９においては２つの内蔵ゲート抵抗５１）と、モニタパッド１７とを有している。ここで「内蔵ゲート抵抗」とは、半導体基板２０上に直接的または間接的に形成されているゲート抵抗であり、典型的には半導体基板２０と層間絶縁膜３２との間に配置されている。「ゲート抵抗」とは、ゲート電極を有するスイッチング素子（ここではＭＯＳＦＥＴ１０７）のスイッチング速度を適正化するために、ゲート電極とその駆動回路との間に設けられる電気抵抗のことである。ゲート抵抗を、ＭＯＳＦＥＴの外部に配置されたものである外部素子としてではなく、ＭＯＳＦＥＴ内に内蔵されたものである内蔵素子として設けることによって、部品点数を削減することができる。これにより、ゲート抵抗が設けられたＭＯＳＦＥＴの全体としての大きさを抑えることができ、また製造コストを削減することができる。内蔵ゲート抵抗は、半導体スイッチング素子の製造過程でスイッチング素子内に作り込まれるので、半導体製造工程のばらつきに起因してゲート抵抗の値もばらつく。このため、ゲート抵抗を形成した後に、その抵抗値を検査する必要がある。モニタパッド１７は、この検査の際に用いられる電極パッドである。   Unlike MOSFET 101 (Embodiment 1), MOSFET 107 of this embodiment has at least one built-in gate resistor 51 (two built-in gate resistors 51 in FIG. 29) and monitor pad 17. Here, the “built-in gate resistance” is a gate resistance formed directly or indirectly on the semiconductor substrate 20 and is typically disposed between the semiconductor substrate 20 and the interlayer insulating film 32. . The “gate resistance” is an electrical resistance provided between the gate electrode and its drive circuit in order to optimize the switching speed of the switching element (here, the MOSFET 107) having the gate electrode. By providing the gate resistor not as an external element that is arranged outside the MOSFET but as an internal element that is built in the MOSFET, the number of components can be reduced. As a result, the overall size of the MOSFET provided with the gate resistance can be suppressed, and the manufacturing cost can be reduced. Since the built-in gate resistance is formed in the switching element during the manufacturing process of the semiconductor switching element, the gate resistance value varies due to variations in the semiconductor manufacturing process. For this reason, it is necessary to inspect the resistance value after forming the gate resistance. The monitor pad 17 is an electrode pad used for this inspection.

本実施の形態においては、内蔵ゲート抵抗５１は、厚み方向（図３０における縦方向）においてフィールド絶縁膜３１と層間絶縁膜３２との間に配置されている。また本実施の形態においては、実施の形態１と異なり、ゲートパッド１１とゲート配線部１１ｗとが互いに分離されており、これらの間を内蔵ゲート抵抗５１が所望の抵抗値で電気的に接続している。具体的には、平面レイアウトにおいて、ゲートパッド１１とゲート配線部１１ｗとが互いに分離されており、これらをつなぐように内蔵ゲート抵抗５１が設けられている。なお本実施の形態においては、ゲート配線部１１ｗと内蔵ゲート抵抗５１との電気的接続は、内蔵ゲート抵抗５１に接続されたモニタパッド１７にゲート配線部１１ｗが接続されることによって得られている。ゲート配線部１１ｗとモニタパッド１７とは、平面レイアウトにおいてつながっておりかつ両者は互いに接触している。ゲート配線部１１ｗとモニタパッド１７とは一体に形成されていてよい。   In the present embodiment, built-in gate resistor 51 is arranged between field insulating film 31 and interlayer insulating film 32 in the thickness direction (vertical direction in FIG. 30). Further, in the present embodiment, unlike the first embodiment, the gate pad 11 and the gate wiring portion 11w are separated from each other, and the built-in gate resistor 51 is electrically connected with a desired resistance value therebetween. ing. Specifically, in the planar layout, the gate pad 11 and the gate wiring portion 11w are separated from each other, and a built-in gate resistor 51 is provided so as to connect them. In the present embodiment, the electrical connection between the gate wiring portion 11 w and the built-in gate resistor 51 is obtained by connecting the gate wiring portion 11 w to the monitor pad 17 connected to the built-in gate resistor 51. . The gate wiring portion 11w and the monitor pad 17 are connected in a planar layout and are in contact with each other. The gate wiring part 11w and the monitor pad 17 may be integrally formed.

ゲートパッド１１は、層間絶縁膜３２に形成されたゲート抵抗コンタクトホールＨＲａを通って内蔵ゲート抵抗５１の一方端（図３０における右端）に接続されている。モニタパッド１７は、層間絶縁膜３２に形成されたゲート抵抗コンタクトホールＨＲｂを通って内蔵ゲート抵抗５１の他方端（図３０における左端）に接続されている。これらの構成により、モニタパッド１７とゲートパッド１１との間の抵抗値を測定することで内蔵ゲート抵抗５１の抵抗値を検査することができる。この測定時には、モニタパッド１７を検査装置に電気的に接続する必要がある。その作業を容易とするため、モニタパッド１７は、ある程度大きな面積を必要とする。この電気的接続は、通常、プローブの接触によって確保される。   The gate pad 11 is connected to one end (the right end in FIG. 30) of the built-in gate resistor 51 through the gate resistance contact hole HRa formed in the interlayer insulating film 32. The monitor pad 17 is connected to the other end (the left end in FIG. 30) of the built-in gate resistor 51 through the gate resistance contact hole HRb formed in the interlayer insulating film 32. With these configurations, the resistance value of the built-in gate resistor 51 can be inspected by measuring the resistance value between the monitor pad 17 and the gate pad 11. At the time of this measurement, it is necessary to electrically connect the monitor pad 17 to the inspection device. In order to facilitate the work, the monitor pad 17 requires a certain large area. This electrical connection is usually ensured by probe contact.

上記理由から、モニタパッド１７は、ゲート配線部１１ｗの幅方向（図２９における縦方向）の寸法Ｄ０よりも大きな寸法を、異なる２方向において有している。図２９に示された例においては、モニタパッド１７は、寸法Ｄ０よりも大きな寸法Ｄ１および寸法Ｄ２を有している。寸法Ｄ１は寸法Ｄ０の方向と平行な方向の寸法であり、寸法Ｄ２は寸法Ｄ０の方向と直交する方向の寸法である。具体的には、寸法Ｄ１および寸法Ｄ２は、５０μｍ以上であることが好ましい。   For the above reason, the monitor pad 17 has a dimension larger than the dimension D0 in the width direction (vertical direction in FIG. 29) of the gate wiring portion 11w in two different directions. In the example shown in FIG. 29, the monitor pad 17 has a dimension D1 and a dimension D2 larger than the dimension D0. The dimension D1 is a dimension in a direction parallel to the direction of the dimension D0, and the dimension D2 is a dimension in a direction orthogonal to the direction of the dimension D0. Specifically, the dimension D1 and the dimension D2 are preferably 50 μm or more.

断面視（図３０）において、内蔵ゲート抵抗５１はフィールド絶縁膜３１を介して第２ウェル領域４２上に配置されている。またこの断面視において、モニタパッド１７は、フィールド絶縁膜３１と内蔵ゲート抵抗５１と絶縁体層９０と導電体層９９と層間絶縁膜３２とを含む構成を介して、第２ウェル領域４２上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、内蔵ゲート抵抗５１およびモニタパッド１７は、第２ウェル領域４２に内包されている。   In the sectional view (FIG. 30), the built-in gate resistor 51 is disposed on the second well region 42 with the field insulating film 31 interposed therebetween. In this cross-sectional view, the monitor pad 17 is formed on the second well region 42 through a configuration including the field insulating film 31, the built-in gate resistor 51, the insulating layer 90, the conductive layer 99, and the interlayer insulating film 32. Has been placed. In a planar layout (projection view onto a plane perpendicular to the thickness direction), the built-in gate resistor 51 and the monitor pad 17 are included in the second well region 42.

また断面視（図３０）において、モニタパッド１７の少なくとも一部、好ましくは大部分、が、層間絶縁膜３２を介して導電体層９９上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、センスパッド１９の一部、好ましくは大部分、が導電体層９９に内包されている。なお断面視において、モニタパッド１７の全部が層間絶縁膜３２を介して導電体層９９上に配置されてもよい。また平面レイアウトにおいて、モニタパッド１７の全部が導電体層９９に内包されてもよい。   In a cross-sectional view (FIG. 30), at least a part, preferably most, of the monitor pad 17 is disposed on the conductor layer 99 via the interlayer insulating film 32. In the planar layout (projection view onto a plane perpendicular to the thickness direction), a part, preferably most, of the sense pad 19 is included in the conductor layer 99. In the cross-sectional view, the entire monitor pad 17 may be disposed on the conductor layer 99 with the interlayer insulating film 32 interposed therebetween. In the planar layout, the entire monitor pad 17 may be included in the conductor layer 99.

本実施の形態においては、図２９に示されているように、ゲートパッド１１とモニタパッド１７との間を通るソース配線部１０ｗが設けられている。ソース配線部１０ｗの一方端および他方端は、ソース電極１０の異なる位置に接続されている。   In the present embodiment, as shown in FIG. 29, a source wiring portion 10w passing between the gate pad 11 and the monitor pad 17 is provided. One end and the other end of the source wiring portion 10 w are connected to different positions of the source electrode 10.

もう１つの断面視（図３１）は、図２９に示されているように、ゲートパッド１１とソース配線部１０ｗとモニタパッド１７とにまたがるものであって、かつ内蔵ゲート抵抗５１が配置されていない領域でのものである。この断面視において、ソース配線部１０ｗはウェルコンタクトホールＨＷ２通って第２ウェル領域４２に接触している。ウェルコンタクトホールＨＷ２近傍における第２ウェル領域４２の発生電圧は、上述した導電体層９９の存在によって低減される。   Another cross-sectional view (FIG. 31) spans the gate pad 11, the source wiring portion 10w, and the monitor pad 17 as shown in FIG. 29, and the built-in gate resistor 51 is arranged. There are no areas. In this sectional view, the source wiring portion 10w is in contact with the second well region 42 through the well contact hole HW2. The voltage generated in the second well region 42 in the vicinity of the well contact hole HW2 is reduced by the presence of the conductor layer 99 described above.

ＭＯＳＦＥＴ１０７の製造方法の、ＭＯＳＦＥＴ１０１（実施の形態１）の製造方法に対する主な相違は、内蔵ゲート抵抗５１を形成する工程を要する点である。内蔵ゲート抵抗５１は、堆積法によって形成された膜をパターニングすることによって形成されてよい。たとえばＣＶＤ法によって多結晶シリコンが堆積される。またパターニングは、フォトリソグラフィーおよびエッチングによって行われる。内蔵ゲート抵抗５１の材料とゲート電極５０の材料とが同じ場合は、それらの堆積工程およびパターニング工程の各々を一括して行うことができ、それにより製造コストが削減される。   The main difference between the manufacturing method of MOSFET 107 and the manufacturing method of MOSFET 101 (Embodiment 1) is that a step of forming built-in gate resistor 51 is required. The built-in gate resistor 51 may be formed by patterning a film formed by a deposition method. For example, polycrystalline silicon is deposited by CVD. Patterning is performed by photolithography and etching. When the material of the built-in gate resistor 51 and the material of the gate electrode 50 are the same, the deposition process and the patterning process can be performed collectively, thereby reducing the manufacturing cost.

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

本実施の形態によれば、断面視（図３０）においてモニタパッド１７と第２ウェル領域４２との間に導電体層９９および絶縁体層９０の積層体が配置される。これにより、実施の形態１において説明したのと同様の理由により、スイッチング時において、第２ウェル領域４２に沿った変位電流が流れる領域の実効的なシート抵抗が低減される。よって、第２ウェル領域４２に発生する電圧が低減される。その結果、モニタパッド１７と第２ウェル領域４２との間での絶縁破壊を防止することができる。   According to the present embodiment, the stacked body of the conductor layer 99 and the insulator layer 90 is disposed between the monitor pad 17 and the second well region 42 in a cross-sectional view (FIG. 30). Thereby, for the same reason as described in the first embodiment, the effective sheet resistance of the region through which the displacement current flows along the second well region 42 is reduced during switching. Therefore, the voltage generated in the second well region 42 is reduced. As a result, dielectric breakdown between the monitor pad 17 and the second well region 42 can be prevented.

なお本実施の形態は、実施の形態１だけでなく、実施の形態２〜６のいずれかと組み合わせることも可能である。言い換えれば、ＭＯＳＦＥＴ１０２〜１０６のいずれかに、本実施の形態において説明した内蔵ゲート抵抗５１およびモニタパッド１７と、それに関連した構成とが設けられてもよい。   Note that this embodiment can be combined with any one of Embodiments 2 to 6 as well as Embodiment 1. In other words, any of the MOSFETs 102 to 106 may be provided with the built-in gate resistor 51 and the monitor pad 17 described in the present embodiment and the configuration related thereto.

＜実施の形態８＞
図３２は、本実施の形態におけるＭＯＳＦＥＴ１０８（炭化珪素半導体装置）の構成を、図２（実施の形態１）と同様の視野で概略的に示す部分断面図である。本実施の形態においても、ＭＯＳＦＥＴ１０１（図２：実施の形態１）と同様、層間絶縁膜３２の下層に（言い換えれば、下方に）、導電体層９９が設けられている。本実施の形態においては、実施の形態１と異なり絶縁体層９０が設けられておらず、導電体層９９が絶縁体層９０（図２：実施の形態１）を介することなく第２ウェル領域４２上に設けられている。導電体層９９は第２ウェル領域４２にショットキー接触している。言い換えれば、導電体層９９と第２ウェル領域４２との界面はショットキー接合を形成している。好ましくは、第２ウェル領域４２のうち大部分が導電体層９９とショットキー接触している。具体的には、図３１に示されているように、第２ウェル領域４２のうちフィールド絶縁膜３１に覆われていない部分のほとんどが導電体層９９とショットキー接触していることが好ましい。第２ウェル領域４２のうちフィールド絶縁膜３１に覆われていない部分の全部が導電体層９９とショットキー接触していてもよい。<Eighth embodiment>
FIG. 32 is a partial cross sectional view schematically showing a configuration of MOSFET 108 (silicon carbide semiconductor device) in the present embodiment, in the same field of view as FIG. 2 (Embodiment 1). Also in the present embodiment, like the MOSFET 101 (FIG. 2: Embodiment 1), the conductor layer 99 is provided under the interlayer insulating film 32 (in other words, below). In the present embodiment, unlike in the first embodiment, the insulator layer 90 is not provided, and the conductor layer 99 does not pass through the insulator layer 90 (FIG. 2: embodiment 1), and the second well region. 42 is provided. The conductor layer 99 is in Schottky contact with the second well region 42. In other words, the interface between the conductor layer 99 and the second well region 42 forms a Schottky junction. Preferably, most of the second well region 42 is in Schottky contact with the conductor layer 99. Specifically, as shown in FIG. 31, it is preferable that most of the portion of the second well region 42 not covered with the field insulating film 31 is in Schottky contact with the conductor layer 99. The entire portion of the second well region 42 not covered with the field insulating film 31 may be in Schottky contact with the conductor layer 99.

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

次に、ＭＯＳＦＥＴ１０８の製造方法における導電体層９９の形成工程の例について、以下に説明する。ゲート電極５０を形成後、上述したショットキ―接触が形成されることになる領域上のフィールド絶縁膜３１およびゲート絶縁膜３０がウェットエッチによって除去される。そして導電体層９９となる膜がスパッタ法などによって堆積され、この膜がフォトリソグラフィーおよびエッチングによってパターニングされる。これにより、上述したショットキー接触を有する導電体層９９が形成される。導電体層９９の材料は、ショットキー接触を得ることができるように選択されればよく、たとえば、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｔａ、または多結晶シリコンが用いられる。なおＭＯＳＦＥＴ１０８の製造方法における上記以外の工程については、実施の形態１とほぼ同様であることから、その説明を省略する。   Next, an example of the step of forming the conductor layer 99 in the method for manufacturing the MOSFET 108 will be described below. After forming the gate electrode 50, the field insulating film 31 and the gate insulating film 30 on the region where the Schottky contact described above is to be formed are removed by wet etching. A film to be the conductor layer 99 is deposited by sputtering or the like, and this film is patterned by photolithography and etching. Thereby, the conductor layer 99 having the Schottky contact described above is formed. The material of the conductor layer 99 may be selected so that a Schottky contact can be obtained. For example, Ti, Mo, W, Ni, Ta, or polycrystalline silicon is used. Since steps other than those described above in the method for manufacturing MOSFET 108 are substantially the same as those in the first embodiment, description thereof will be omitted.

一般に、ショットキー接合の特性として、順方向電圧が印加された際に電流が流れる整流性が広く利用されており、具体的には、当該特性はショットキーダイオードに利用されている。そのような用途においては、一般に、逆方向電圧が印加された際には電流が流れないものと見なされる。実際の現象としては、ショットキー接合に逆方向電圧が印加されると、ショットキー界面から半導体側へ空乏層が延びる。その結果、この空乏層の厚みによって決まる容量が形成される。従って、半導体とショットキー電極との間に逆方向電圧が印加された場合は、定常的な順方向電流は流れ得ないものの、容量を介しての変位電流は流れ得る。本実施の形態においては、この変位電流を利用することによって、第２ウェル領域４２（半導体）中を流れる電流が、導電体層９９（ショットキー電極）へと分岐される。このことについて、以下においてさらに説明する。   In general, as a characteristic of a Schottky junction, rectification in which a current flows when a forward voltage is applied is widely used. Specifically, the characteristic is used for a Schottky diode. In such applications, it is generally considered that no current flows when a reverse voltage is applied. As an actual phenomenon, when a reverse voltage is applied to the Schottky junction, a depletion layer extends from the Schottky interface to the semiconductor side. As a result, a capacitance determined by the thickness of the depletion layer is formed. Therefore, when a reverse voltage is applied between the semiconductor and the Schottky electrode, a steady forward current cannot flow, but a displacement current can flow through the capacitor. In the present embodiment, by using this displacement current, the current flowing in the second well region 42 (semiconductor) is branched to the conductor layer 99 (Schottky electrode). This will be further described below.

本実施の形態においては、導電体層９９と第２ウェル領域４２とによるショットキー接合に逆方向電圧が印加されることによって形成された空乏層が、実施の形態１における絶縁体層９０（図２）の役割を果たす。たとえば第２ウェル領域４２がｐ型半導体であれば、ＭＯＳＦＥＴ１０８がオン状態からオフ状態へとスイッチングされた直後にドリフト層２１から第２ウェル領域４２内へ流れ込んだ変位電流は、ショットキー界面に形成された空乏層の容量を伝って導電体層９９内へ流れ込む。そしてこの電流は、低いシート抵抗を有する導電体層９９を面内方向（図３２における横方向）に沿って流れ、ウェルコンタクトホールＨＷ１近傍において再び第２ウェル領域４２へ流れ込む。この作用によって、第２ウェル領域４２中を流れる電流が、導電体層９９（ショットキー電極）へと分岐される。これにより、本実施の形態によっても、実施の形態１とほぼ同様の効果が得られる。   In the present embodiment, the depletion layer formed by applying a reverse voltage to the Schottky junction formed by the conductor layer 99 and the second well region 42 is the insulator layer 90 (see FIG. It plays the role of 2). For example, if the second well region 42 is a p-type semiconductor, the displacement current that flows from the drift layer 21 into the second well region 42 immediately after the MOSFET 108 is switched from the on state to the off state is formed at the Schottky interface. It flows into the conductor layer 99 through the capacity of the depletion layer. This current flows through the conductor layer 99 having a low sheet resistance along the in-plane direction (lateral direction in FIG. 32), and again flows into the second well region 42 in the vicinity of the well contact hole HW1. By this action, the current flowing in the second well region 42 is branched to the conductor layer 99 (Schottky electrode). Thereby, also according to the present embodiment, substantially the same effect as the first embodiment can be obtained.

なお本実施の形態は、実施の形態１だけでなく、実施の形態２〜７のいずれかと組み合わせることも可能である。言い換えれば、ＭＯＳＦＥＴ１０２〜１０７のいずれかに、ショットキー電極としての導電体層９９が、絶縁体層９０を省略しつつ設けられてもよい。   Note that this embodiment can be combined with any one of Embodiments 2 to 7 as well as Embodiment 1. In other words, the conductor layer 99 as a Schottky electrode may be provided in any of the MOSFETs 102 to 107 while omitting the insulator layer 90.

なお、上記各実施の形態においては、第１導電型がｎ型であり第２導電型がｐ型である場合について説明したが、これらの導電型は逆であってもよい。その場合、ゲート電極を除く各電極の名称も逆転する。また、上記各実施の形態においては、ワイドバンドギャップ半導体材料のひとつである炭化珪素を用いた半導体装置である炭化珪素半導体装置について説明したが、炭化珪素以外のワイドバンドギャップ半導体材料が用いられてもよい。たとえば、窒化ガリウム、ダイヤモンド、または酸化ガリウムが用いられてもよい。本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。   In each of the above embodiments, the case where the first conductivity type is n-type and the second conductivity type is p-type has been described, but these conductivity types may be reversed. In that case, the names of the electrodes excluding the gate electrode are also reversed. In each of the above embodiments, a silicon carbide semiconductor device that is a semiconductor device using silicon carbide, which is one of the wide band gap semiconductor materials, has been described. However, a wide band gap semiconductor material other than silicon carbide is used. Also good. For example, gallium nitride, diamond, or gallium oxide may be used. Within the scope of the present invention, the present invention can be freely combined with each other, or can be appropriately modified or omitted. Although the present invention has been described in detail, the above description is illustrative in all aspects, and the present invention is not limited thereto. It is understood that countless variations that are not illustrated can be envisaged without departing from the scope of the present invention.

ＨＣ 導電体コンタクトホール、ＨＧ ゲートコンタクトホール、ＨＲａ，ＨＲｂ ゲート抵抗コンタクトホール、ＨＳ ソースコンタクトホール、ＨＴ センスコンタクトホール、ＨＷ１ ウェルコンタクトホール（第１ウェルコンタクトホール）、ＨＷ２ ウェルコンタクトホール（第２ウェルコンタクトホール）、１０ ソース電極、１０ｍ オーミック電極、１０ｐ ソースパッド部、１０ｗ ソース配線部、１１ ゲートパッド、１１ｗ ゲート配線部、１３ ドレイン電極、１３ｍ 裏面オーミック電極、１５ センスアノードパッド、１６ センスカソードパッド、１７ モニタパッド、１９ センスパッド、２０ 半導体基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド絶縁膜、３２，３３ 層間絶縁膜、４１ 第１ウェル領域、４２ 第２ウェル領域、４２Ｈ ウェルコンタクト領域（第２部分）、４２Ｌ ウェル本体領域（第１部分）、４３ ＪＴＥ領域、４６ ウェルコンタクト領域、５０ ゲート電極、５１ 内蔵ゲート抵抗、５５ センスアノード領域、５６ センスカソード領域、５９ 温度センスダイオード（内蔵温度センサ）、８０ ソース領域、８１ フィールドストッパー領域、９０ 絶縁体層、９９ 導電体層、１０１〜１０８ ＭＯＳＦＥＴ（炭化珪素半導体装置）。   HC conductor contact hole, HG gate contact hole, HRa, HRb gate resistance contact hole, HS source contact hole, HT sense contact hole, HW1 well contact hole (first well contact hole), HW2 well contact hole (second well contact) Hole), 10 source electrode, 10 m ohmic electrode, 10 p source pad portion, 10 w source wiring portion, 11 gate pad, 11 w gate wiring portion, 13 drain electrode, 13 m back ohmic electrode, 15 sense anode pad, 16 sense cathode pad, 17 Monitor pad, 19 sense pad, 20 semiconductor substrate, 21 drift layer, 30 gate insulating film, 31 field insulating film, 32, 33 interlayer insulating film, 41 first well Area, 42 second well region, 42H well contact region (second portion), 42L well body region (first portion), 43 JTE region, 46 well contact region, 50 gate electrode, 51 built-in gate resistance, 55 sense anode region , 56 sense cathode region, 59 temperature sense diode (built-in temperature sensor), 80 source region, 81 field stopper region, 90 insulator layer, 99 conductor layer, 101-108 MOSFET (silicon carbide semiconductor device).

Claims (16)

第１面と、前記第１面と反対の第２面とを有する半導体基板と、
前記半導体基板の前記第１面上に設けられたドレイン電極と、
前記半導体基板の前記第２面上に設けられ、炭化珪素からなり、第１導電型を有するドリフト層と、
前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有する複数の第１ウェル領域と、
前記第１ウェル領域上に設けられ、前記第１導電型を有し、前記第１ウェル領域によって前記ドリフト層から隔てられたソース領域と、
前記ドリフト層上に設けられ、前記ドリフト層を介して前記第１ウェル領域に隣接する端部を有し、前記第２導電型を有する第２ウェル領域と、
前記第１ウェル領域上と、前記第２ウェル領域の前記端部上とに設けられたゲート絶縁膜と、
前記第２ウェル領域上に設けられ、前記ゲート絶縁膜よりも厚いフィールド絶縁膜と、
前記ゲート絶縁膜上の部分と、前記フィールド絶縁膜上の部分とを有するゲート電極と、
前記ソース領域上のソースコンタクトホールと、前記第２ウェル領域上の第１ウェルコンタクトホールとを有する層間絶縁膜と、
前記ソースコンタクトホールを通って前記ソース領域に接続され、かつ前記第１ウェルコンタクトホールを通って前記第２ウェル領域に接続されるソース電極と、
前記第２ウェル領域上に設けられ、前記フィールド絶縁膜よりも薄い絶縁体層と、
前記絶縁体層のみを介して前記第２ウェル領域上に配置された部分を有する導電体層と、
を備える、炭化珪素半導体装置。 A semiconductor substrate having a first surface and a second surface opposite to the first surface;
A drain electrode provided on the first surface of the semiconductor substrate;
A drift layer provided on the second surface of the semiconductor substrate, made of silicon carbide and having a first conductivity type;
A plurality of first well regions provided on the drift layer and having a second conductivity type different from the first conductivity type;
A source region provided on the first well region and having the first conductivity type and separated from the drift layer by the first well region;
A second well region provided on the drift layer, having an end adjacent to the first well region via the drift layer, and having the second conductivity type;
A gate insulating film provided on the first well region and on the end of the second well region;
A field insulating film provided on the second well region and thicker than the gate insulating film;
A gate electrode having a portion on the gate insulating film and a portion on the field insulating film;
An interlayer insulating film having a source contact hole on the source region and a first well contact hole on the second well region;
A source electrode connected to the source region through the source contact hole and connected to the second well region through the first well contact hole;
An insulating layer provided on the second well region and thinner than the field insulating film;
A conductor layer having a portion disposed on the second well region only through the insulator layer;
A silicon carbide semiconductor device comprising: 第１面と、前記第１面と反対の第２面とを有する半導体基板と、
前記半導体基板の前記第１面上に設けられたドレイン電極と、
前記半導体基板の前記第２面上に設けられ、炭化珪素からなり、第１導電型を有するドリフト層と、
前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有する複数の第１ウェル領域と、
前記第１ウェル領域上に設けられ、前記第１導電型を有し、前記第１ウェル領域によって前記ドリフト層から隔てられたソース領域と、
前記ドリフト層上に設けられ、前記ドリフト層を介して前記第１ウェル領域に隣接する端部を有し、前記第２導電型を有する第２ウェル領域と、
前記第１ウェル領域上と、前記第２ウェル領域の前記端部上とに設けられたゲート絶縁膜と、
前記第２ウェル領域上に設けられ、前記ゲート絶縁膜よりも厚いフィールド絶縁膜と、
前記ゲート絶縁膜上の部分と、前記フィールド絶縁膜上の部分とを有するゲート電極と、
前記ソース領域上のソースコンタクトホールと、前記第２ウェル領域上の第１ウェルコンタクトホールとを有する層間絶縁膜と、
前記ソースコンタクトホールを通って前記ソース領域に接続され、かつ前記第１ウェルコンタクトホールを通って前記第２ウェル領域に接続されるソース電極と、
前記第２ウェル領域上に設けられ、前記第２ウェル領域にショットキー接触する導電体層と、
を備える、炭化珪素半導体装置。 A semiconductor substrate having a first surface and a second surface opposite to the first surface;
A drain electrode provided on the first surface of the semiconductor substrate;
A drift layer provided on the second surface of the semiconductor substrate, made of silicon carbide and having a first conductivity type;
A plurality of first well regions provided on the drift layer and having a second conductivity type different from the first conductivity type;
A source region provided on the first well region and having the first conductivity type and separated from the drift layer by the first well region;
A second well region provided on the drift layer, having an end adjacent to the first well region via the drift layer, and having the second conductivity type;
A gate insulating film provided on the first well region and on the end of the second well region;
A field insulating film provided on the second well region and thicker than the gate insulating film;
A gate electrode having a portion on the gate insulating film and a portion on the field insulating film;
An interlayer insulating film having a source contact hole on the source region and a first well contact hole on the second well region;
A source electrode connected to the source region through the source contact hole and connected to the second well region through the first well contact hole;
A conductor layer provided on the second well region and in Schottky contact with the second well region;
A silicon carbide semiconductor device comprising: 前記第２ウェル領域は、
第１部分と、
前記第１部分の不純物濃度よりも高い不純物濃度を有し、前記ソース電極が前記第１ウェルコンタクトホールを通って接続された第２部分と、
を含む、請求項１または請求項２に記載の炭化珪素半導体装置。 The second well region includes
A first part;
A second portion having an impurity concentration higher than that of the first portion, the source electrode being connected through the first well contact hole;
The silicon carbide semiconductor device of Claim 1 or Claim 2 containing this. 前記導電体層は、前記第２ウェル領域のシート抵抗よりも低いシート抵抗を有する、請求項１または請求項３に記載の炭化珪素半導体装置。   4. The silicon carbide semiconductor device according to claim 1, wherein said conductor layer has a sheet resistance lower than a sheet resistance of said second well region. 前記絶縁体層は厚さ１０ｎｍ以上０．２μｍ以下の酸化珪素層である、請求項１、請求項２に従属しない請求項３、および請求項２に従属しない請求項４のいずれか１項に記載の炭化珪素半導体装置。 The insulator layer is a silicon oxide layer having a thickness of 10 nm or more and 0.2 μm or less, and any one of claim 3, not dependent on claim 1, claim 3, and claim 4 not dependent on claim 2. The silicon carbide semiconductor device described. 前記絶縁体層および前記ゲート絶縁膜は、同じ材料からなり、かつ同じ厚さを有する、請求項１、および請求項３から請求項５で請求項２に従属しないもののいずれか１項に記載の炭化珪素半導体装置。 The insulator layer and the gate insulating film is made of the same material and have the same thickness, claim 1, and according to any one of those that do not dependent on claim 2 to claim 3 in claim 5 Silicon carbide semiconductor device. 前記導電体層は前記絶縁体層上において連続的に延在している、請求項１、および請求項３から請求項６で請求項２に従属しないもののいずれか１項に記載の炭化珪素半導体装置。 The conductor layer continuously extends on the insulator layer, the silicon carbide according to any one of claims 1, and those of claims 3 not dependent on claim 2 in claim 6 Semiconductor device. 前記導電体層は前記絶縁体層上において不連続的に延在している、請求項１、および請求項３から請求項６で請求項２に従属しないもののいずれか１項に記載の炭化珪素半導体装置。 Said conductor layer extends discontinuously on said insulator layer, carbide according to any one of claims 1, and those of claims 3 not dependent on claim 2 in claim 6 Silicon semiconductor device. 前記フィールド絶縁膜は、前記第２ウェル領域上において前記絶縁体層に挟まれた部分を含む、請求項１、および請求項３から請求項８で請求項２に従属しないもののいずれか１項に記載の炭化珪素半導体装置。 Said field insulating film, said in the second well region including the sandwiched insulator layer portions, according to claim 1, and any one of claims 3 shall not dependent on claim 2 in claim 8 The silicon carbide semiconductor device described in 1. 前記導電体層は前記ソース電極に短絡されている、請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to any one of claims 1 to 9, wherein the conductor layer is short-circuited to the source electrode. 前記層間絶縁膜は前記第２ウェル領域上の第２ウェルコンタクトホールを有し、前記ソース電極は前記第２ウェルコンタクトホールを通って前記第２ウェル領域に接続されており、前記第２ウェル領域上において前記第１ウェルコンタクトホールと前記第２ウェルコンタクトホールとの間に前記絶縁体層が配置されている、請求項１、および請求項３から請求項１０で請求項２に従属しないもののいずれか１項に記載の炭化珪素半導体装置。 The interlayer insulating film has a second well contact hole on the second well region, the source electrode is connected to the second well region through the second well contact hole, and the second well region the insulator layer between the second well contact hole to the first well contact hole in the above is disposed, according to claim 1, and which claims 3 not dependent on claim 2 in claim 10 The silicon carbide semiconductor device according to any one of claims. 前記層間絶縁膜は、前記ゲート電極を介して前記フィールド絶縁膜上に配置されたゲートコンタクトホールを有し、
前記層間絶縁膜の前記ゲートコンタクトホールを通って前記ゲート電極に接続されるゲートパッドをさらに備える、
請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置。 The interlayer insulating film has a gate contact hole disposed on the field insulating film through the gate electrode,
A gate pad connected to the gate electrode through the gate contact hole of the interlayer insulating film;
The silicon carbide semiconductor device according to any one of claims 1 to 11. 前記層間絶縁膜の前記ゲートコンタクトホールにおいて前記ゲート電極と前記ゲートパッドとの界面がシリサイド化されている、請求項１２に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 12, wherein an interface between the gate electrode and the gate pad is silicided in the gate contact hole of the interlayer insulating film. 前記導電体層の少なくとも一部は、前記ゲートパッドと前記第２ウェル領域との間に挟まれた領域の外に配置されている、請求項１２または請求項１３に記載の炭化珪素半導体装置。   14. The silicon carbide semiconductor device according to claim 12, wherein at least a part of said conductor layer is disposed outside a region sandwiched between said gate pad and said second well region. 前記炭化珪素半導体装置は、内蔵温度センサと、前記内蔵温度センサに接続され、かつ前記導電体層上に配置された少なくとも１つのセンスパッドとをさらに備える、請求項１から請求項１４のいずれか１項に記載の炭化珪素半導体装置。   15. The silicon carbide semiconductor device according to claim 1, further comprising a built-in temperature sensor and at least one sense pad connected to the built-in temperature sensor and disposed on the conductor layer. 2. The silicon carbide semiconductor device according to item 1. 前記炭化珪素半導体装置は、内蔵ゲート抵抗と、前記内蔵ゲート抵抗に接続され、かつ前記導電体層上に配置されたモニタパッドとをさらに備える、請求項１から請求項１５のいずれか１項に記載の炭化珪素半導体装置。   16. The silicon carbide semiconductor device according to claim 1, further comprising a built-in gate resistor and a monitor pad connected to the built-in gate resistor and disposed on the conductor layer. The silicon carbide semiconductor device described.
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