JP6569149B2 - 強誘電体セラミックス、強誘電体メモリ及びその製造方法 - Google Patents

Description

本発明は、強誘電体セラミックス、強誘電体メモリ及びその製造方法に関する。

従来の強誘電体セラミックスは、Ｓｉ基板上に形成されたＰｔ膜と、このＰｔ膜上に形成されたＰＺＴ膜を有している。

また、従来の強誘電体メモリは、Ｓｉ基板上に形成されたＰｔ膜と、このＰｔ膜上に形成されたＰＺＴ膜と、このＰＺＴ膜上に形成された電極と、Ｓｉ基板に形成されたソース領域及びドレイン領域を有している。

上記従来の強誘電体セラミックス及び従来の強誘電体メモリでは、Ｐｔ膜を用いており、その膜厚が１００ｎｍ以上必要であるため、コストが高くなるという課題がある。そこで、Ｐｔ膜よりコストが低い膜を用いた強誘電体セラミックス及び強誘電体メモリが求められている。

ＷＯ２００６／０８７７７７

本発明の一態様は、コストを低減した強誘電体セラミックス、強誘電体メモリまたはその製造方法を提供することを課題とする。

以下に、本発明の種々の態様について説明する。
［１］Ａｇ_ｘＰｄ_１−ｘ膜と、
前記Ａｇ_ｘＰｄ_１−ｘ膜上に形成された強誘電体膜と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体セラミックス。
０．３＜ｘ＜０．９５ ・・・式１

［２］上記［１］において、
前記Ａｇ_ｘＰｄ_１−ｘ膜は（２００）に配向されることを特徴とする強誘電体セラミックス。

［３］上記［１］または［２］において、
前記Ａｇ_ｘＰｄ_１−ｘ膜はＺｒＯ_２膜上に形成されることを特徴とする強誘電体セラミックス。

［４］上記［３］において、
前記ＺｒＯ_２膜はＳｉ基板上に形成されていることを特徴とする強誘電体セラミックス。
［４−１］上記［１］乃至［４］のいずれか一項において、
前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体セラミックス。

［５］半導体層と、
前記半導体層上に形成されたＺｒＯ_２膜と、
前記ＺｒＯ_２膜上に形成されたＡｇ_ｘＰｄ_１−ｘ膜と、
前記Ａｇ_ｘＰｄ_１−ｘ膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された電極と、
前記半導体層に形成されたソース領域及びドレイン領域と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体メモリ。
０．３＜ｘ＜０．９５ ・・・式１
なお、上記の半導体層は、単結晶基板（例えばＳｉ基板、Ｓｉウエハ）、単結晶層、エピタキシャル層、多結晶層（例えば多結晶シリコン層）等であるとよい。

［６］上記［５］において、
前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体メモリ。

［７］半導体層上にＺｒＯ_２膜を形成する工程と、
前記ＺｒＯ_２膜上にＡｇ_ｘＰｄ_１−ｘ膜を形成する工程と、
前記Ａｇ_ｘＰｄ_１−ｘ膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に電極膜を形成する工程と、
前記電極膜、前記強誘電体膜、前記Ａｇ_ｘＰｄ_１−ｘ膜及び前記ＺｒＯ_２膜を加工することで、前記強誘電体膜上に電極を形成する工程と、
前記電極をマスクとして前記半導体層に不純物イオンを注入することで、前記半導体層にソース領域及びドレイン領域を形成する工程と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体メモリの製造方法。
０．３＜ｘ＜０．９５ ・・・式１

［８］上記［７］において、
前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体メモリの製造方法。

本発明の一態様を適用することで、コストを低減した強誘電体セラミックス、強誘電体メモリまたはその製造方法を提供することができる。

本発明の一態様に係る強誘電体セラミックスを示す断面図である。 本発明の一態様に係る強誘電体メモリを示す断面図である。 実施例１のサンプルのＸＲＤ回折結果を示す図である。 実施例２のサンプルのＸＲＤ回折結果を示す図である。 実施例２のＰｂＺｒ_０．５５Ｔｉ_０．４５膜の圧電性評価を行った結果である圧電ヒステリシス曲線と圧電バタフライ特性を示す図である。 実施例３のサンプルの電歪バタフライ曲線及び圧電ヒステリシス特性を示す図である。 （Ａ）は実施例３のサンプルの圧電ヒステリシス特性を評価した結果示す図、（Ｂ）は比較例のサンプルの圧電ヒステリシス特性を評価した結果示す図である。

以下では、本発明の実施形態及び実施例について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施形態の記載内容及び実施例に限定して解釈されるものではない。

［実施の形態１］
図１は、本発明の一態様に係る強誘電体セラミックスを示す断面図である。この強誘電体セラミックスは半導体層１１を有し、半導体層１１は、単結晶基板（例えばＳｉ基板、Ｓｉウエハ等）、単結晶層、エピタキシャル層、多結晶層（例えば多結晶シリコン層）等であるとよい。半導体層１１上にはＺｒＯ_２膜１２が形成され、ＺｒＯ_２膜１２上にはＡｇ_ｘＰｄ_１−ｘ膜１３が形成されている。ｘは下記式１を満たす。Ａｇ_ｘＰｄ_１−ｘ膜１３上にはＰＺＴ膜１４が形成されている。
０．３＜ｘ＜０．９５ ・・・式１

本実施の形態によれば、従来技術のＰｔ膜に代えてＡｇ_ｘＰｄ_１−ｘ膜１３を用いるため、強誘電体セラミックスのコストを低減することができる。

次に、図１の強誘電体セラミックスの製造方法について説明する。
半導体層１１としての基板を準備する。この基板としては、種々の基板を用いることができ、例えばＳｉ単結晶やサファイア単結晶などの単結晶基板、表面に金属酸化物膜が形成された単結晶基板、表面にポリシリコン膜またはシリサイド膜が形成された基板等を用いることができる。なお、本実施形態では、（１００）に配向したＳｉ基板を用いる。

次に、半導体層１１としてのＳｉ基板上にＺｒＯ_２膜１２を５５０℃以下の温度（好ましくは５００℃の温度）で蒸着法により形成する。ＺｒＯ_２膜１２は（２００）に配向する。Ｓｉ基板は（１００）に配向している。

この後、ＺｒＯ_２膜１２上に蒸着法によりＡｇ_ｘＰｄ_１−ｘ膜１３を形成する。Ａｇ_ｘＰｄ_１−ｘ膜は（２００）に配向される。次いで、Ａｇ_ｘＰｄ_１−ｘ膜１３上にスパッタリング法またはゾルゲル法によりＰＺＴ膜１４を形成する。ＰＺＴ膜１４は、Ｐｂ（Ｚｒ_１−ｘＴｉ_ｘ）Ｏ_３膜であり、ｘは下記式２を満たし、Ｐｂ：（Ｚｒ_１−ｘ＋Ｔｉ_ｘ）の元素比率は（１．４〜１．１）：１である。
０＜ｘ＜１（好ましくは０．１＜ｘ＜１） ・・・式２

なお、本明細書において「ＰＺＴ膜」は、Ｐｂ（Ｚｒ_１−ｘＴｉ_ｘ）Ｏ_３に不純物を含有するものも含み、その不純物を含有させてもＰＺＴ膜の強誘電体の機能を消滅させないものであれば種々のものを含有させてもよいものとする。

ＰＺＴ膜１４をスパッタリング法により形成する方法は次のとおりである。
Ｐｂ：（Ｚｒ_１−ｘ＋Ｔｉ_ｘ）の元素比率が（１．４〜１．１）：１であるＰｂ（Ｚｒ_１−ｘＴｉ_ｘ）Ｏ_３のスパッタリングターゲットをスパッタリングする。これにより、Ａｇ_ｘＰｄ_１−ｘ膜１３上にＰＺＴ膜１４が形成される。

ＰＺＴ膜１４をゾルゲル法により形成する方法は次のとおりである。
Ｐｂが１０原子％以上４０原子％以下過剰に添加されたＰＺＴ膜形成用の前駆体溶液をＡｇ_ｘＰｄ_１−ｘ膜１３上に塗布し、例えば１０ａｔｍの加圧酸素雰囲気で熱処理して結晶化を行う。これにより、Ａｇ_ｘＰｄ_１−ｘ膜１３上にＰＺＴ膜１４が形成される。

なお、本実施の形態では、Ａｇ_ｘＰｄ_１−ｘ膜１３上にＰＺＴ膜１４を形成しているが、これに限定されるものではなく、Ａｇ_ｘＰｄ_１−ｘ膜１３上に他の強誘電体膜を形成することも可能である。
強誘電体膜は、ＡＢＯ_３あるいは（Ｂｉ_２Ｏ_２）^２＋（Ａ_ｍ−１Ｂ_ｍＯ_３ｍ＋１）^２−（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａ及びＨｆからなる群から選択される少なくとも１種、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、Ｗ及びＭｏからなる群から選択される少なくとも１種、ｍは５以下の自然数である。）で表されるペロブスカイトまたはビスマス層状構造酸化物を有する膜である。

［実施の形態２］
図２は、本発明の一態様に係る強誘電体メモリを示す断面図である。この強誘電体メモリは１トランジスター型のＦＲＡＭ（登録商標）(Ferroelectric Random Access Memory)である。

強誘電体メモリ１０は半導体層１１を有し、半導体層１１は、単結晶基板（例えばＳｉ基板、Ｓｉウエハ等）、単結晶層、エピタキシャル層、多結晶層（例えば多結晶シリコン層）等であるとよい。半導体層１１上にはＺｒＯ_２膜１２が形成され、ＺｒＯ_２膜１２上にはＡｇ_ｘＰｄ_１−ｘ膜１３が形成されている。ｘは下記式１を満たす。Ａｇ_ｘＰｄ_１−ｘ膜１３上にはＰＺＴ膜１４が形成されている。
０．３＜ｘ＜０．９５ ・・・式１
ＺｒＯ_２膜１２上にはＡｇ_ｘＰｄ_１−ｘ膜１３が形成されている。ｘは下記式１を満たす。Ａｇ_ｘＰｄ_１−ｘ膜１３上にはＰＺＴ膜１４が形成されている。
０．３＜ｘ＜０．９５ ・・・式１

ＰＺＴ膜１４上には電極１５が形成されている。電極１５の材質は例えばPt，Au/Ti，Al，Ni等である。半導体層１１にはソース領域１６及びドレイン領域１７が形成されている。

本実施の形態によれば、従来技術のＰｔ膜に代えてＡｇ_ｘＰｄ_１−ｘ膜１３を用いるため、強誘電体メモリのコストを低減することができる。

次に、図２の強誘電体メモリの製造方法について説明する。

半導体層１１としての基板を準備する。この基板としては、種々の基板を用いることができ、例えばＳｉ単結晶やサファイア単結晶などの単結晶基板、表面に金属酸化物膜が形成された単結晶基板、表面にポリシリコン膜またはシリサイド膜が形成された基板等を用いることができる。なお、本実施形態では、（１００）に配向したＳｉ基板を用いる。

次に、半導体層１１としてのＳｉ基板上にＺｒＯ_２膜を５５０℃以下の温度（好ましくは５００℃の温度）で蒸着法により形成する。このＺｒＯ_２膜は（２００）に配向する。Ｓｉ基板は（１００）に配向している。なお、ＺｒＯ_２膜は、後工程で加工されて図１に示すＺｒＯ_２膜１２となる。

この後、ＺｒＯ_２膜上に蒸着法によりＡｇ_ｘＰｄ_１−ｘ膜を形成する。Ａｇ_ｘＰｄ_１−ｘ膜は（２００）に配向される。なお、Ａｇ_ｘＰｄ_１−ｘ膜は、後工程で加工されて図１に示すＡｇ_ｘＰｄ_１−ｘ膜１３となる。ｘは下記式１を満たす。
０．３＜ｘ＜０．９５ ・・・式１

次に、Ａｇ_ｘＰｄ_１−ｘ膜上に、実施の形態１と同様の方法でスパッタリング法またはゾルゲル法によりＰＺＴ膜を形成する。このＰＺＴ膜は、Ｐｂ（Ｚｒ_１−ｘＴｉ_ｘ）Ｏ_３膜であり、ｘは下記式２を満たし、Ｐｂ：（Ｚｒ_１−ｘ＋Ｔｉ_ｘ）の元素比率は（１．４〜１．１）：１である。
０＜ｘ＜１（好ましくは０．１＜ｘ＜１） ・・・式２
なお、ＰＺＴ膜は、後工程で加工されて図２に示すＰＺＴ膜１４となる。

次に、ＰＺＴ膜上に電極膜を形成し、この電極膜上にフォトレジスト膜を塗布し、露光及び現像することで、電極膜上にはレジストパターン（図示せず）が形成される。次いで、このレジストパターンをマスクとして電極膜、ＰＺＴ膜、Ａｇ_ｘＰｄ_１−ｘ膜及びＺｒＯ_２膜をエッチング加工する。これにより、Ｓｉ基板１１上にＺｒＯ_２膜１２が形成され、ＺｒＯ_２膜１２上にＡｇ_ｘＰｄ_１−ｘ膜１３が形成され、Ａｇ_ｘＰｄ_１−ｘ膜１３上にＰＺＴ膜１４が形成され、ＰＺＴ膜１４上に電極１５が形成される。

この後、レジストパターン及び電極１５をマスクとしてＳｉ基板１１に不純物イオンを注入し、熱処理を施すことで、Ｓｉ基板１１にソース領域１６及びドレイン領域１７を形成する。

なお、本実施の形態では、Ａｇ_ｘＰｄ_１−ｘ膜１３上にＰＺＴ膜１４を形成しているが、これに限定されるものではなく、Ａｇ_ｘＰｄ_１−ｘ膜１３上に他の強誘電体膜を形成することも可能である。
強誘電体膜は、ＡＢＯ_３あるいは（Ｂｉ_２Ｏ_２）^２＋（Ａ_ｍ−１Ｂ_ｍＯ_３ｍ＋１）^２−（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａ及びＨｆからなる群から選択される少なくとも１種、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、Ｗ及びＭｏからなる群から選択される少なくとも１種、ｍは５以下の自然数である。）で表されるペロブスカイトまたはビスマス層状構造酸化物を有する膜である。

バッファード弗酸を用いて（１００）に配向したＳｉ基板の表面の自然酸化膜を除去する。その後、表１に示す条件で蒸着を行った。以下に詳細に説明する。

Ｓｉ基板上に膜厚０．３ｎｍの酸化珪素膜を形成する。この際の条件は、圧力が７．４０×１０^−３ａｔｍ、Ｏ_２ガスの流量が５ｓｃｃｍ、電圧が７．５ｋＶ、電流が１．７０ｍＡ、蒸着時間が５ｓｅｃ、Ｓｉ基板の温度が６５０℃である。

次いで、酸化珪素膜上に膜厚が０．６ｎｍのＺｒ膜を蒸着する。この際の条件は、蒸着源がＺｒ、圧力が４．９０×１０^−５ａｔｍ、電圧が７．５ｋＶ、電流が１．３０ｍＡ、蒸着時間が３０ｓｅｃ、Ｓｉ基板の温度が６５０℃である。

次いで、Ｚｒ膜上に膜厚が１９．２ｎｍのＺｒＯ_２膜を蒸着する。この際の条件は、蒸着源がＺｒ、Ｏ_２ガスの流量が５ｓｃｃｍ、圧力が７．４０×１０^−３ａｔｍ、電圧が７．５ｋＶ、電流が１．７０ｍＡ、蒸着時間が１７００ｓｅｃ、Ｓｉ基板の温度が５００℃である。

次いで、ＺｒＯ_２膜上に膜厚が２５ｎｍのＡｇ_０．４Ｐｄ_０．６膜を蒸着する。この際の条件は、蒸着源がＡｇ_０．４Ｐｄ_０．６、圧力が７．７０×１０^−５ａｔｍ、電圧が７．５ｋＶ、電流が０．５ｍＡ、蒸着時間が４７０ｓｅｃ、Ｓｉ基板の温度が４３０℃である。この時のＸＲＤ(X-Ray Diffraction)パターンを図３に示す。

図３は、上記のようにＡｇ_０．４Ｐｄ_０．６膜まで成膜したサンプルのＸＲＤ回折結果を示している。このＸＲＤチャートからＡｇ_０．４Ｐｄ_０．６膜は良好なａ軸配向であって（２００）に配向することが確認された。なお、Ａｇ_０．４Ｐｄ_０．６膜は電極薄膜として機能する。また、ＺｒＯ_２膜は（２００）に配向している。また、図３において縦軸は強度であり、横軸は２Θである。

2015年2月27日の貴金属相場価格は、Ｐｔが4,972yen/g、Ｐｄが3,095yen/g、Ａｇが72.14yen/gである。ＰＺＴ膜にＰｔ電極を用いる場合とＰＺＴ膜にＡｇ_０．４Ｐｄ_０．６電極を用いる場合を比較すると、Ａｇ_０．４Ｐｄ_０．６は1,886yen/gとなるので、Ａｇ_０．４Ｐｄ_０．６電極はＰｔ電極に対して６２％のコストダウンを実現できる。

本実施例では、Ａｇ_０．４Ｐｄ_０．６膜が良好なａ軸配向で（２００）に配向することを確認したため、そのＡｇ_０．４Ｐｄ_０．６膜上にＰＺＴ膜等の強誘電体膜を形成できるといえる。

バッファード弗酸を用いて（１００）に配向したＳｉ基板の表面の自然酸化膜を除去する。その後、Ｓｉ基板上に膜厚０．３ｎｍの酸化珪素膜を形成する。この際の条件は、実施例１と同様である。次いで、酸化珪素膜上に膜厚が０．６ｎｍのＺｒ膜を蒸着する。この際の条件は、実施例１と同様である。次いで、Ｚｒ膜上に膜厚が１９．２ｎｍのＺｒＯ_２膜を蒸着する。この際の条件は実施例１と同様である。

次いで、ＺｒＯ_２膜上に膜厚が２５ｎｍのＡｇ_０．９Ｐｄ_０．１膜を蒸着する。この際の条件は、蒸着源がＡｇ_０．９Ｐｄ_０．１である点以外は実施例１と同様である。この時のサンプルのＸＲＤパターンを取得すると、Ａｇ_０．９Ｐｄ_０．１膜は良好なａ軸配向であって（２００）に配向することが確認された。

2015年2月27日の貴金属相場価格は実施例１に記載したとおりである。ＰＺＴ膜にＰｔ電極を用いる場合とＰＺＴ膜にＡｇ_０．９Ｐｄ_０．１電極を用いる場合を比較すると、Ａｇ_０．９Ｐｄ_０．１は374yen/gとなるので、Ａｇ_０．９Ｐｄ_０．１電極はＰｔ電極に対して９２．５％のコストダウンを実現できる。

次に、Ａｇ_０．９Ｐｄ_０．１膜上にスピンコート法等で膜厚が２μｍのＰｂＺｒ_０．５５Ｔｉ_０．４５膜を形成する。この時のＸＲＤパターンを図４に示す。

図４は、上記のようにＰｂＺｒ_０．５５Ｔｉ_０．４５膜まで成膜したサンプルのＸＲＤ回折結果を示している。このＸＲＤチャートからＰｂＺｒ_０．５５Ｔｉ_０．４５膜は（００２）に良好に単一配向することが確認され、またＡｇ_０．９Ｐｄ_０．１の（２００）のピークが確認された。なお、図４において縦軸は強度であり、横軸は２Θである。

図５は、実施例２のＰｂＺｒ_０．５５Ｔｉ_０．４５膜の圧電性評価を行った結果である圧電ヒステリシス曲線と圧電バタフライ特性を示す図である。図５に示すように、ＰｂＺｒ_０．５５Ｔｉ_０．４５膜は良好な圧電ヒステリシスと圧電バタフライ特性を有することが確認された。

実施例３のサンプル(150nm-Pt/2μm-PZT/150nm-Ag_0.7Pd_0.3/15nm-ZrO₂/Si)の作製方法は次のとおりである。
バッファード弗酸を用いて（１００）に配向したSi基板の表面の自然酸化膜を除去する。その後、Si基板上に酸化珪素膜を形成する。この際の条件は、実施例１と同様である。次いで、酸化珪素膜上にZr膜を蒸着する。この際の条件は、実施例１と同様である。次いで、Zr膜上に膜厚が15nmのZrO₂膜を蒸着する。この際の条件は実施例１と同様である。

次いで、ZrO₂膜上に膜厚が150nmのAg_0.7Pd_0.3膜を蒸着する。この際の条件は、蒸着源がAg_0.7Pd_0.3である点以外は実施例１と同様である。

次に、Ag_0.7Pd_0.3膜上にスピンコート法等で膜厚が2μmのＰｂＺｒ_０．５５Ｔｉ_０．４５膜を形成する。次いで、このＰｂＺｒ_０．５５Ｔｉ_０．４５膜上に膜厚が150nmのPt膜をスパッタリングにより形成する。

更に、上記の実施例３のサンプルで2mm×15mmのカンチレバーを作製した。このカンチレバーに700Hzの周波数で±5Vの電圧を印加してバイポーラ駆動をさせ、このバイポーラ駆動による圧電バタフライ特性及び圧電ヒステリシス特性を評価した。その評価結果を図６及び図７（Ａ）に示す。

比較例のサンプル(150nm-Pt/2μm-PZT/150nm-Ag_0.7Pd_0.3/15nm-TiO₂/Si)の作製方法は次のとおりである。
Si基板上に酸化珪素膜し、この酸化珪素膜上に膜厚15nmのTiO₂膜を形成する。このTiO₂膜は、Ti膜をスパッタリングにより成膜した後にTi膜を酸化して形成される。次に、このTiO₂膜上に、膜厚が150nmのAg_0.7Pd_0.3膜、膜厚が2μmのＰｂＺｒ_０．５５Ｔｉ_０．４５膜、膜厚が150nmのPt膜を順に実施例３のサンプルと同様の方法で形成する。

更に、上記の比較例のサンプルで2mm×15mmのカンチレバーを作製した。このカンチレバーに700Hzの周波数で±5Vの電圧を印加してバイポーラ駆動をさせ、このバイポーラ駆動による圧電バタフライ特性及び圧電ヒステリシス特性を評価した。その評価結果を図７（Ｂ）に示す。

図６及び図７（Ａ）に示すように、実施例３のサンプルの場合、良好な圧電特性が得られた。しかし、比較例のサンプルの場合、リーク電流が多く、図７（Ｂ）のように全く計測不能であった。

比較例のサンプルの場合、柱状PZTであり、粒界が多く、粒界に沿ってAgが拡散したために、圧電性が劣化したと考えられる。これに対し、実施例３のサンプルの場合は、ほぼ単結晶のPZT膜であるため、粒界が少なく、Agが殆ど拡散しないから良好な圧電特性を得ることができたと考えられる。

１０ 強誘電体メモリ
１１ 半導体層（Ｓｉ基板）
１２ ＺｒＯ_２膜
１３ Ａｇ_ｘＰｄ_１−ｘ膜
１４ ＰＺＴ膜
１５ 電極
１６ ソース領域
１７ ドレイン領域

Claims (7)

1. ＺｒＯ _２ 膜と、
   前記ＺｒＯ _２ 膜上に形成されたＡｇ_ｘＰｄ_１−ｘ膜と、
   前記Ａｇ_ｘＰｄ_１−ｘ膜上に形成された強誘電体膜と、
   を具備し、
   前記ｘは下記式１を満たすことを特徴とする強誘電体セラミックス。
   ０．４≦ｘ≦０．９ ・・・式１
2. 請求項１において、
   前記Ａｇ_ｘＰｄ_１−ｘ膜は（２００）に配向されることを特徴とする強誘電体セラミックス。
3. 請求項１において、
   前記ＺｒＯ_２膜はＳｉ基板上に形成されていることを特徴とする強誘電体セラミックス。
4. 半導体層と、
   前記半導体層上に形成されたＺｒＯ_２膜と、
   前記ＺｒＯ_２膜上に形成されたＡｇ_ｘＰｄ_１−ｘ膜と、
   前記Ａｇ_ｘＰｄ_１−ｘ膜上に形成された強誘電体膜と、
   前記強誘電体膜上に形成された電極と、
   前記半導体層に形成されたソース領域及びドレイン領域と、
   を具備し、
   前記ｘは下記式１を満たすことを特徴とする強誘電体メモリ。
   ０．４≦ｘ≦０．９ ・・・式１
5. 請求項４において、
   前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体メモリ。
6. 半導体層上にＺｒＯ_２膜を形成する工程と、
   前記ＺｒＯ_２膜上にＡｇ_ｘＰｄ_１−ｘ膜を形成する工程と、
   前記Ａｇ_ｘＰｄ_１−ｘ膜上に強誘電体膜を形成する工程と、
   前記強誘電体膜上に電極膜を形成する工程と、
   前記電極膜、前記強誘電体膜、前記Ａｇ_ｘＰｄ_１−ｘ膜及び前記ＺｒＯ_２膜を加工することで、前記強誘電体膜上に電極を形成する工程と、
   前記電極をマスクとして前記半導体層に不純物イオンを注入することで、前記半導体層にソース領域及びドレイン領域を形成する工程と、
   を具備し、
   前記ｘは下記式１を満たすことを特徴とする強誘電体メモリの製造方法。
   ０．４≦ｘ≦０．９ ・・・式１
7. 請求項６において、
   前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体メモリの製造方法。