JP6565576B2 - Power supply board - Google Patents
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Description
本発明は、電源供給基板に関する。 The present invention relates to a power supply board.
サーバ装置等の情報処理装置における電力供給では、商用電源から供給される一次電源(交流電源)を装置内の電源ユニットで二次電源(低い電圧の直流電源)に変換し、装置が備えるマザーボード等の基板の各所に電力が供給される。基板の各所に供給される電力の電圧値が、DC/DCコンバータによって更に其々の部品に応じた電圧値に変換された後、各部品に電力が供給される。CPU(Central Processing Unit)等のプロセッサに
対する電力供給では、基板の各所に供給される電力の電圧値が、DC/DCコンバータによってプロセッサに応じた電圧値に変換された後、プロセッサに電力が供給される。
In power supply in an information processing apparatus such as a server apparatus, a primary power supply (AC power supply) supplied from a commercial power supply is converted into a secondary power supply (low-voltage DC power supply) by a power supply unit in the apparatus, and a motherboard provided in the apparatus Electric power is supplied to various parts of the substrate. After the voltage value of the power supplied to each part of the substrate is further converted into a voltage value corresponding to each component by the DC / DC converter, the power is supplied to each component. In power supply to a processor such as a CPU (Central Processing Unit), the voltage value of power supplied to various parts of the board is converted into a voltage value corresponding to the processor by a DC / DC converter, and then the power is supplied to the processor. The
例えば、図9に示すように、基板101の同一平面上にCPU111、DIMM(Dual
Inline Memory Module)112、DC/DCコンバータ113及び高速伝送部品114
が実装される。図10に示すように、基板101内に形成された複数の給電経路121を介して、DC/DCコンバータ113からCPU111に電力が供給される。また、図10に示すように、基板101内には、複数の信号伝送路122が形成されている。図9は、基板101の平面図であり、図10は、基板101の部分断面図である。
For example, as shown in FIG. 9,
Inline Memory Module) 112, DC /
Is implemented. As shown in FIG. 10, power is supplied from the DC /
DC/DCコンバータ113は、所定の電圧でCPU111に電力を供給するために、給電経路121の途中で生じる電圧降下を補う電圧を出力する。そのため、電圧降下が少なくなるように、DC/DCコンバータ113をCPU111の近傍に設置する。CPU111とDIMM112等のメモリとの間の伝送距離が短いほど、サーバ装置における信号伝送が高速化され、サーバ装置の性能が向上する。例えば、図9に示すように、CPU111の近傍にDIMM112や高速伝送部品114を配置することにより、CPU111とDIMM112との間の伝送距離を短くし、また、CPU111と高速伝送部品114との間の伝送距離を短くしている。
The DC /
近年、高性能なサーバ装置の需要が増加しており、プロセッサの性能の向上、信号伝送の高速化、メモリ容量の増大が求められている。プロセッサの周波数を増加することで、プロセッサの性能が向上する。例えば、CPU111の周波数を増加すると、CPU111の消費電力が増加するため、DC/DCコンバータ113の数を増やすことにより、CPU111に大電流を供給している。DC/DCコンバータ113を追加することができる空きエリアが基板101にない場合、例えば、図11に示すように、基板101の外形を大きくすることにより、DC/DCコンバータ113の数を増やすことになる。基板101の外形が大きくなり、基板101の製造サイズが規格外となる場合、基板101が製造困難となったり、基板101の製造コストが増大したりする。
In recent years, the demand for high-performance server devices has increased, and there has been a demand for improved processor performance, faster signal transmission, and increased memory capacity. Increasing the processor frequency improves the performance of the processor. For example, when the frequency of the
DC/DCコンバータ113の数が増えると、DC/DCコンバータ113からCPU
111への給電経路121が追加される。図10に示すように、基板101内には複数の信号伝送路122が形成されているため、信号伝送路122を避けるようにして、基板101内に追加分の給電経路121を形成する。この場合、基板101の内層を増加することにより、基板101内に追加分の給電経路121を確保する。基板101の内層が増加し、基板101の製造厚みが規格外となる場合、基板101が製造困難となったり、基板101の製造コストが増大したりする。
When the number of DC /
A
図12A及び図12Bに示すように、DC/DCコンバータ113からCPU111への給電経路121を追加する場合、給電経路121は、CPU111とDIMM112との間の信号伝送路122を避けて設計される。図12Aは、給電経路121を追加する前の基板101の平面図である。図12Bは、給電経路121を追加した後の基板101の平面図である。この場合、信号伝送路122を避けるようにして、基板101内に追加分の給電経路121を形成するため、給電経路121が細く長くなり、電圧降下の影響が大きくなる。また、給電経路121が信号伝送路122に近づくことで、信号伝送路122に電源ノイズが干渉し、伝送性能が低下する。
As shown in FIGS. 12A and 12B, when a
本件は、電圧降下及び電源ノイズを低減することを目的とする。 The purpose of this case is to reduce voltage drop and power supply noise.
本件の一観点による電源供給基板は、プロセッサを搭載可能な上面、前記上面の反対側の下面、及び前記上面から前記下面を貫通し、前記プロセッサと電気的に接続可能な複数の第1スルーホール及び複数の第2スルーホールを有する第1基板と、前記第1基板の前記下面から離れた位置に配置され、電源装置を有する第2基板と、前記第1基板の前記下面に実装され、複数の前記第1スルーホールと前記電源装置とを電気的に接続する第1導体と、前記第1基板の前記下面に実装され、複数の前記第2スルーホールと前記電源装置とを電気的に接続する第2導体と、を備える。 A power supply board according to an aspect of the present invention includes a top surface on which a processor can be mounted, a bottom surface opposite to the top surface, and a plurality of first through holes that penetrate the bottom surface from the top surface and can be electrically connected to the processor. And a first substrate having a plurality of second through holes, a second substrate having a power supply device disposed at a position away from the lower surface of the first substrate, and mounted on the lower surface of the first substrate, A first conductor that electrically connects the first through hole and the power supply device, and is mounted on the lower surface of the first substrate, and electrically connects the plurality of second through holes and the power supply device. And a second conductor.
本件によれば、電圧降下及び電源ノイズを低減することができる。 According to this case, voltage drop and power supply noise can be reduced.
以下、図面を参照して実施形態に係る電源供給基板(電子装置)について説明する。以下に示す電源供給基板の構成は例示であり、実施形態に係る電源供給基板の構成は、以下に示す構成に限定されない。 Hereinafter, a power supply substrate (electronic device) according to an embodiment will be described with reference to the drawings. The configuration of the power supply board shown below is an example, and the configuration of the power supply board according to the embodiment is not limited to the configuration shown below.
〈実施例1〉
実施例1に係る電源供給基板1について説明する。図1は、電源供給基板1の模式図である。電源供給基板1は、メインボード(マザーボード)2と、電源基板3と、メインボード2と電源基板3との間に配置された複数のピラー4とを備える。メインボード2は、例えば、複数の樹脂層によって形成されている。メインボード2は、CPU5を搭載可能な上面(第1面)及び上面の反対側の下面(第2面)を有する。メインボード2の上面にはCPU5を搭載可能である。メインボード2の上面に設けられた複数の半田ボール11を介して、メインボード2の上面にCPU5が搭載される。CPU5の回路面に形成された電極(図示せず)に半田ボール11が接合されている。メインボード2は、第1基板の一例である。電源基板3は、第2基板の一例である。CPU5は、プロセッサの一例である。
<Example 1>
The power supply board 1 according to the first embodiment will be described. FIG. 1 is a schematic diagram of a power supply substrate 1. The power supply board 1 includes a main board (motherboard) 2, a
メインボード2は、内部に形成された複数のスルーホール21と複数の信号伝送路22とを有する。複数の半田ボール11の一部が、メインボード2の上面に形成された複数の面パターン23上に配置されている。この場合、一つの面パターン23上に複数の半田ボール11が配置される。面パターン23は、導電性を有し、例えば、銅箔を用いて形成されている。複数のスルーホール21の配置と、面パターン23の配置とは対応しており、複数のスルーホール21と面パターン23とが電気的に接続されている。
The
スルーホール21は、メインボード2を貫通する孔と、メインボード2を貫通する孔の側壁に形成された銅めっきとを有する。スルーホール21は、貫通ビアとも呼ばれる。例えば、ドリル加工、レーザー又はドライエッチング等により、メインボード2に孔を形成し、例えば、無電解めっき法及び電気めっき法により、メインボード2の孔の側壁に銅めっきを形成する。信号伝送路22は、メインボード2の平面方向に延びる配線及びメインボード2の厚み方向に延びるビアを含む。信号伝送路22は、CPU5で処理される信号の伝送に用いられる信号線である。
The through
CPU5は、半田ボール11及び面パターン23を介して、スルーホール21と電気的に接続可能である。CPU5は、半田ボール11及びメインボード2の上面に形成された電極(図示せず)を介して、信号伝送路22と電気的に接続可能である。
The
表面実装技術(SMT)により、複数のピラー4がメインボード2の上面の反対側の下面に実装されている。メインボード2の下面に形成された複数の面パターン24上に複数のピラー4が配置され、ピラー4と面パターン24とを半田25によって半田付けすることにより、ピラー4がメインボード2の下面に実装される。この場合、一つの面パターン
24上に一つのピラー4が配置される。面パターン24は、導電性を有し、例えば、銅箔を用いて形成されている。
A plurality of
スルーホール21と面パターン24とが電気的に接続され、面パターン24とピラー4とが電気的に接続されている。ピラー4は、電源基板3に接続されている。ピラー4は、導電性を有し、例えば、銅を用いて形成されている。ピラー4は、導体の一例である。図2は、ピラー4の外観図であり、ピラー4の側面及び底面を示している。ピラー4は、第1部分と、第1部分よりも細い第2部分とを有する。
The through
電源基板3は、メインボード2の下面から離れた位置に配置され、複数のDC/DCコンバータ6を有する。電源基板3は、例えば、複数の樹脂層によって形成されている。複数のDC/DCコンバータ6は、電源基板3の下面に実装されている。DC/DCコンバータ6は、電源装置の一例である。複数のDC/DCコンバータ6は、電源基板3の下面の反対側の上面に実装されてもよい。CPU5とDC/DCコンバータ6とは電気的に接続されており、複数のピラー4及び複数のスルーホール21を介して、DC/DCコンバータ6からCPU5に電力(電源)が供給される。例えば、DC/DCコンバータ6は、外部電源から供給される電圧を、CPU5用の電圧まで下げて、CPU5に電力を供給する。
The
図9及び図10に示すように、基板101の同一平面上にCPU111及びDC/DCコンバータ113を配置する場合、信号伝送路122を避けるようにして、基板101内にDC/DCコンバータ113からCPU111までの給電経路121を形成する。そのため、DC/DCコンバータ113からCPU111までの給電経路121が長くなる。
As shown in FIGS. 9 and 10, when the
電源供給基板1では、メインボード2の下面に複数のピラー4が配置されている。すなわち、メインボード2の垂直方向にDC/DCコンバータ6からCPU5までの給電経路が形成されている。そのため、メインボード2の平面方向に給電経路を形成する場合と比較して、DC/DCコンバータ6からCPU5までの給電経路が短くなる。電源供給基板1は、図9及び図10に示す構造と比較して、DC/DCコンバータ6からCPU5までの給電経路が短くなる。したがって、電源供給基板1によれば、DC/DCコンバータ6からCPU5までの給電経路における電圧降下を抑制することができる。
In the power supply board 1, a plurality of
電源供給基板1によれば、メインボード2の下面に複数のピラー4が配置することにより、メインボード2とDC/DCコンバータ6との間の給電経路をメインボード2の外部に配置することができる。すなわち、DC/DCコンバータ6からCPU5までの給電経路の一部をメインボード2の外部に配置することができる。これにより、メインボード2の信号伝送路22に対する給電経路からの電源ノイズを低減することができる。
According to the power supply board 1, a plurality of
図3は、電源供給基板1の模式図であって、電源基板3の詳細な構成が示されている。電源基板3は、内部に形成された複数のスルーホール31、32、33、34と、複数の電源配線35と、複数のグランド配線36とを有する。図3では、複数のピラー4の一つをピラー4Aと示し、複数のピラー4の一つをピラー4Bと示している。ピラー4Aは、第1導体の一例である。ピラー4Bは、第2導体の一例である。図3では、ピラー4Aと電気的に接続されたスルーホール21を、スルーホール21Aと示し、ピラー4Bと電気的に接続されたスルーホール21を、スルーホール21Bと示している。スルーホール21Aは、第1スルーホールの一例である。スルーホール21Bは、第2スルーホールの一例である。
FIG. 3 is a schematic diagram of the power supply board 1 and shows a detailed configuration of the
スルーホール31、32、33、34は、電源基板3を貫通する孔と、電源基板3を貫通する孔の側壁に形成された銅めっきとを有する。例えば、ドリル加工、レーザー又はド
ライエッチング等により、電源基板3に孔を形成し、例えば、無電解めっき法及び電気めっき法により、銅めっきを孔の側壁に形成する。
The through holes 31, 32, 33, 34 have a hole penetrating the
フロー半田付け(DIP)方式によって、ピラー4A、4Bが電源基板3に実装されている。スルーホール31の孔にピラー4Aの第2部分を挿し込み、スルーホール32の孔にピラー4Bの第2部分を挿し込む。溶融半田に電源基板3の下面を浸漬し、ピラー4Aとスルーホール31とを半田37によって半田付けし、ピラー4Bとスルーホール32とを半田37によって半田付けすることにより、ピラー4A、4Bが電源基板3に実装される。ピラー4Aとスルーホール31との間の隙間に半田37が流れ込み、ピラー4Aとスルーホール31とが接合される。ピラー4Bとスルーホール32との間の隙間に半田37が流れ込み、ピラー4Bとスルーホール32とが接合される。
The
DC/DCコンバータ6は、スルーホール33、34と電気的に接続されている。スルーホール33は、電源配線35と電気的に接続され、スルーホール34は、グランド配線36と電気的に接続されている。電源配線35は、スルーホール31と電気的に接続されている。グランド配線36は、スルーホール32と電気的に接続されている。スルーホール31は、ピラー4Aと電気的に接続されている。スルーホール32は、ピラー4Bと電気的に接続されている。半田ボール11、面パターン23、スルーホール21A、21B面パターン24、ピラー4A、4B、スルーホール31、32、33、34、電源配線35及びグランド配線36によって、DC/DCコンバータ6からCPU5までの給電経路が形成されている。DC/DCコンバータ6からCPU5までの給電経路は、CPU5とDC/DCコンバータ6との間の電源経路及びCPU5とDC/DCコンバータ6との間のグランド経路を含む。
The DC /
図3に示すように、複数のスルーホール21Aの直下にピラー4Aが配置され、複数のスルーホール21Bの直下にピラー4Bが配置されている。したがって、メインボード2とDC/DCコンバータ6との間の給電経路を、スルーホール21A、21Bの直下に配置することができる。これにより、メインボード2の信号伝送路22に対する給電経路からの電源ノイズを低減することができる。
As shown in FIG. 3, the
図4は、電源供給基板1の電源系統を示すブロック図である。図4に示すように、ピラー4A、4Bが電源基板3の中央部分に配置され、DC/DCコンバータ6が電源基板3の中央部分の外側の外周部分に配置されている。一つのピラー4A及び一つのピラー4Bを一組として、ピラー4Aを電源接続に用い、ピラー4Bをグランド接続に用いている。すなわち、CPU5とDC/DCコンバータ6との間の電源経路の一部としてピラー4Aが用いられ、CPU5とDC/DCコンバータ6との間のグランド経路の一部としてピラー4Bが用いられている。図4に示す例に限定されず、ピラー4Aをグランド接続に用いて、ピラー4Bを電源接続に用いてもよい。
FIG. 4 is a block diagram showing a power supply system of the power supply board 1. As shown in FIG. 4, the
点線41によって囲まれたピラー4A、4B及びDC/DCコンバータ6が第1の電源系統に属している。点線42によって囲まれたピラー4A、4B及びDC/DCコンバータ6が第2の電源系統に属している。点線43によって囲まれたピラー4A、4B及びDC/DCコンバータ6が第3の電源系統に属している。点線44によって囲まれたピラー4A、4B及びDC/DCコンバータ6が第4の電源系統に属している。点線45によって囲まれたピラー4A、4B及びDC/DCコンバータ6が第5の電源系統に属している。第1〜第5の電源系統に属するDC/DCコンバータ6のそれぞれは、異なる電圧値でCPU5に電力を供給してもよい。また、第1〜第5の電源系統に属するDC/DCコンバータ6のそれぞれは、同一の電圧値でCPU5に電力を供給してもよい。
The
図4には、電源系統が5系統である場合の例を示しているが、電源系統の数は図4の例
に限定されず、CPU5の仕様に応じて、電源系統の数を変更してもよい。また、複数のDC/DCコンバータ6が一つの電源系統に属していてもよい。例えば、図3の例では、複数のDC/DCコンバータ6が一つの電源系統に属しており、一つのピラー4Aと複数のDC/DCコンバータ6とが電気的に接続され、一つのピラー4Bと複数のDC/DCコンバータ6とが電気的に接続されている。
FIG. 4 shows an example in which there are five power supply systems, but the number of power supply systems is not limited to the example in FIG. 4, and the number of power supply systems is changed according to the specifications of the
図5は、電源基板3の内層における配線パターンを示す図である。配線パターンは、電源配線35のパターン及びグランド配線36のパターンを含む。図5に示すように、電源基板3の内層が領域51〜55に区画(画定)されており、第1〜第5の電源系統に属する配線パターンが領域51〜55内のそれぞれに配置されている。領域51〜領域55の配置と、第1〜第5の電源系統に属する各DC/DCコンバータコンバータ6の配置とが対応している。すなわち、第1〜第5の電源系統に属する各DC/DCコンバータ6の直下に第1〜第5の電源系統に属する配線パターン配置されている。電源基板3には電源部品(DC/DCコンバータ6及び関連部品)のみが実装されているため、電源部品の実装及び電源基板3の内層における配線パターンを効率よく設計することができる。
FIG. 5 is a diagram showing a wiring pattern in the inner layer of the
一つのピラー4Aと一つのDC/DCコンバータ6とが電気的に接続されてもよい。したがって、一つのピラー4A及び複数のスルーホール21Aを介して、一つのDC/DCコンバータ6からCPU5に電源電圧が供給されてもよい。また、一つのピラー4Aと複数のDC/DCコンバータ6とが電気的に接続されてもよい。したがって、一つのピラー4A及び複数のスルーホール21Aを介して、複数のDC/DCコンバータ6からCPU5に電源電圧が供給されてもよい。
One
一つのピラー4Bと一つのDC/DCコンバータ6とが電気的に接続されてもよい。したがって、一つのピラー4B及び複数のスルーホール21Bを介して、一つのDC/DCコンバータ6からCPU5にグランド電圧が供給されてもよい。また、一つのピラー4Bと複数のDC/DCコンバータ6とが電気的に接続されてもよい。したがって、一つのピラー4B及び複数のスルーホール21Bを介して、複数のDC/DCコンバータ6からCPU5にグランド電圧が供給されてもよい。
One
電源基板3には、信号伝送路22が形成されていない。そのため、電源基板3の内層における配線パターンは、信号伝送路22の配置の影響を受けない。すなわち、電源基板3の内層のすべての層を給電経路として使用することができる。メインボード2には電源配線35及びグランド配線36が形成されていないため、メインボード2の信号伝送路22に対する給電経路からの電源ノイズを低減することができる。
A
メインボード2の上面にCPU5が搭載されている。そのため、メインボード2とCPU5との接合面の平面度が良好であることが要求される。平面度が良好でない場合、メインボード2の上面とCPU5との間の距離が不均一となる。この場合、メインボード2の上面の半田ボール11とCPU5との接合状態が悪くなり、CPU5への給電が不安定となる。
A
例えば、メインボード2に大きな径を有する貫通孔を形成し、貫通孔内に銅ピラーや銅コインを埋め込むことにより、CPU5への給電を行う場合がある。しかし、メインボード2に大きな径を有する貫通孔を形成すると、メインボード2に歪みが発生し、メインボード2とCPU5との接合面の平面度が悪化する。また、メインボード2内に銅ピラーや銅コインを埋め込む場合、メインボード2の製造コストが増大する。このように、メインボード2内に銅ピラーや銅コインを埋め込むことにより、CPU5への給電を行う場合、デメリットが大きい。
For example, there is a case where power is supplied to the
メインボード2が有するスルーホール21の形成は容易であり、メインボード2に複数のスルーホール21を形成してもメインボード2には歪みや反りが発生しない。すなわちスルーホール21の径は、ピラー4の径よりも小さく、メインボード2に歪みや反りが発生しないように、スルーホール21の径の大きさが調整されている。一本のスルーホール21の断面積は小さいため、一本のスルーホール21を介してCPU5に供給される電力は小さい。そのため、一つの半田ボール11と一本のスルーホール21とを接合すると、CPU5に供給される電力が不足する場合がある。
Formation of the through
電源供給基板1によれば、スルーホール21の本数を半田ボール11の個数よりも多くすることにより、CPU5に供給される電力を増加することができる。半田ボール11とスルーホール21とのインターフェース(接合部分)に面パターン23が配置されている。これにより、一つの半田ボール11に複数のスルーホール21が電気的に接続され、CPU5に供給される電力を増加することができる。したがって、電源供給基板1によれば、複数のピラー4及び複数のスルーホール21を介して、DC/DCコンバータ6からCPU5に大電流を供給することができる。
According to the power supply substrate 1, the power supplied to the
電源供給基板1では、電源基板3にDC/DCコンバータ6が配置されている。したがって、CPU5の消費電力が増加し、DC/DCコンバータ6の数を増やす場合において、メインボード2の実装エリアを使用することなく、DC/DCコンバータ6を追加することができる。メインボード2とピラー4との接続はSMTによって行われるため、メインボード2及びピラー4の設計は簡易になる。また、ピラー4の断面積は大きいため、DC/DCコンバータ6からCPU5までの給電経路における電圧降下を抑制することができる。
In the power supply board 1, a DC /
図6は、メインボード2とCPU5との間のインターフェースを示す図である。図6の矩形61は、CPU5の外形部分である。CPU5は、給電部62及び複数の信号伝送部63を有する。給電部62は、DC/DCコンバータ6から供給された電力をCPU5の各所に供給する。信号伝送部63は、メインボード2の信号伝送路22と接続されている。信号伝送部63は、メインボード2の信号伝送路22から信号を受信し、メインボード2の信号伝送路22に信号を送信する。
FIG. 6 is a diagram showing an interface between the
図6に示すように、CPU5の中央部分に給電部62が配置され、CPU5の中央部分の外側の外周部分に複数の信号伝送部63が配置されている。すなわち、給電部62と複数の信号伝送部63とが分離して配置されている。CPU5の中央部分の直下にピラー4A、4Bが配置され、CPU5の外周部分の直下にメインボード2の信号伝送路22が配置されている。したがって、メインボード2の信号伝送路22と、DC/DCコンバータ6からCPU5までの給電経路とを分離することができ、メインボード2の信号伝送路22に対する給電経路からの電源ノイズを低減することができる。
As shown in FIG. 6, a
〈実施例2〉
実施例2に係る電源供給基板1について説明する。実施例2に係る電源供給基板1では、メインボード2と電源基板3とをコネクタによって接続する。図7及び図8は、メインボード2と電源基板3との接続方法の説明図である。メインボード2には、複数のピラー4に替えて、複数の第1コネクタ71が設けられている。SMTにより、複数の第1コネクタがメインボード2の下面に実装されている。
<Example 2>
A power supply board 1 according to a second embodiment will be described. In the power supply board 1 according to the second embodiment, the
電源基板3には、複数の第2コネクタが設けられている。第2コネクタは、第1コネクタ71と連結(嵌合)する。第1コネクタ71は、例えば、雄コネクタである。第2コネクタ72は、例えば、雌コネクタである。第1コネクタ71及び第2コネクタ72は、例えば、銅を用いて形成されている。図7及び図8に示す例に限定されず、第1コネクタ7
1が雌コネクタであり、第2コネクタ72が雄コネクタであってもよい。
The
1 may be a female connector, and the
DIP方式によってピラー4を電源基板3に実装する場合、電源基板3からピラー4を取り外すためには、半田37を再溶融させて、スルーホール31、32からピラー4を引き抜く。そのため、電源供給基板1に対して余計な熱負荷がかかる。メインボード2と電源基板3とを第1コネクタ71及び第2コネクタ72によって接続することにより、メインボード2と電源基板3との分離が容易になる。したがって、メインボード2と電源基板3との接続及び分離を繰り返すことが容易となり、電源供給基板1の保守性が向上する。
When the
例えば、ピラー4の全体が円柱形状である場合、図13に示すように、メインボード2と電源基板3との間の距離が定まらず、電源基板3の位置決めが困難となったり、電源基板3の位置決めができなかったりするという問題がある。また、スルーホール31の径が大きい場合、メインボード2に対して電源基板3が平行とならず、メインボード2に実装されたコンデンサ等の電子部品81と電源基板3に実装されたコンデンサ等の電子部品82との間の距離が一定にならないという問題がある。メインボード2と電源基板3との間の距離に応じて、メインボード2の電子部品81と電源基板3の電子部品82との間の距離が変動する。メインボード2と電源基板3とが近づき過ぎることにより、メインボード2の電子部品81と電源基板3の電子部品82とが接触する恐れがある。
For example, when the
実施例1に係る電源供給基板1では、ピラー4Aは、第1の径(直径)を有する第1部分と第2の径(直径)を有する第2部分とを備える。ピラー4Aの第1部分及び第2部分は、円柱形状であり、ピラー4Aの第1部分と第2部分とは繋がっている。ピラー4Aの第1部分の径は、ピラー4Aの第2部分の径よりも大きい。図14に示すように、ピラー4Aの第1部分の端面が面パターン24と接触した状態で、ピラー4Aの第1部分がメインボード2に実装されている。図14は、ピラー4Aを電源基板3に実装する前の電源供給基板1の模式図である。ピラー4Aの第2部分の端面は、電源基板3側に向けられている。ピラー4Aの第1部分の径が、ピラー4Aの第2部分の径よりも大きいので、ピラー4Aは段差形状を有する。換言すれば、ピラー4Aは、ピラー4の一方の端面の中央部分が突出した形状になっている。電子部品81は、メインボード2の下面に実装され、電子部品82は、電源基板3の上面に実装されている。
In the power supply board 1 according to the first embodiment, the
図15は、ピラー4Aが電源基板3に実装された場合の電源供給基板1の模式図である。図15に示すように、ピラー4Aの第1部分は、メインボード2と電源基板3との間に位置し、ピラー4Aの第2部分は、電源基板3の内部に位置している。ピラー4Aが段差形状を有することにより、ピラー4Aの第1部分が電源基板3の上面と接触し、ピラー4Aの第2部分が電源基板3を貫通するスルーホール31の孔に挿入される。スルーホール31は、第3スルーホールの一例である。スルーホール31の孔は、平面視で円形形状である。ピラー4Aの第2部分の径は、スルーホール31の孔の径(直径)よりも小さいため、ピラー4Aの第2部分とスルーホール31との間に隙間(空間)が形成される。ピラー4Aの第2部分とスルーホール31との間の隙間に半田37が形成されることで、ピラー4Aの第2部分とスルーホール31とが接合される。
FIG. 15 is a schematic diagram of the power supply board 1 when the
ピラー4Aの段差形状により、電源基板3が一定の位置(メインボード2から所定の長さ離れた位置)で保持される。すなわち、ピラー4Aの第1部分と電源基板3の上面とが接触し、ピラー4Aの第2部分とスルーホール31とが接合されることで、電源基板3が一定の位置で保持される。ピラー4Aの第1部分の径は、スルーホール31の径よりも大きいため、ピラー4Aの第1部分と電源基板3の上面とが接触する。ピラー4Aの第1部分と電源基板3の上面とが接触することにより、メインボード2に対して電源基板3が平行となり、メインボード2に対して電源基板3が傾かない。電源基板3が一定の位置で保持されることで、メインボード2の電子部品81と電源基板3の電子部品82との間の距
離が一定となる。実施例1に係る電源供給基板1によれば、電源基板3の位置決めが容易となるとともに、メインボード2と電源基板3との間の距離を一定に保つことができる。したがって、メインボード2の電子部品81と電源基板3の電子部品82との間の距離を一定に保つことができる。
Due to the step shape of the
ピラー4Aの第1部分の長さを変更することにより、メインボード2と電源基板3との間の距離を調整することが可能である。電子部品81の高さと電子部品82の高さの合計値よりも、ピラー4Aの第1部分の長さを大きくことにより、電子部品81と電子部品82との接触を回避することができる。
It is possible to adjust the distance between the
図14及び図15では、ピラー4Aを図示し、ピラー4Bを図示していないが、ピラー4Bは、ピラー4Aと同様の構成であってもよい。すなわち、ピラー4Bは、第1の径(直径)を有する第1部分と第2の径(直径)を有する第2部分とを備えてもよい。ピラー4Bの第1部分及び第2部分は、円柱形状であり、ピラー4Bの第1部分と第2部分とは繋がっている。ピラー4Bの第1部分の径は、ピラー4Bの第2部分の径よりも大きい。ピラー4Bの第1部分の径が、ピラー4Bの第2部分の径よりも大きいので、ピラー4Bは段差形状を有する。換言すれば、ピラー4Bは、ピラーBの一方の端面の中央部分が突出した形状になっている。ピラー4Bが電源基板3に実装された場合、ピラー4Bの第1部分は、メインボード2と電源基板3との間に位置し、ピラー4Bの第2部分は、電源基板3の内部に位置する。
14 and 15, the
ピラー4Bが段差形状を有することにより、ピラー4Bの第1部分が電源基板3の上面と接触し、ピラー4Bの第2部分が電源基板3を貫通するスルーホール32の孔に挿入される。スルーホール32は、第4スルーホールの一例である。スルーホール32の孔は、平面視で円形形状である。ピラー4Bの第2部分の径は、スルーホール32の孔の径(直径)よりも小さいため、ピラー4Bの第2部分とスルーホール32との間に隙間(空間)が形成される。ピラー4Bの第2部分とスルーホール32との間の隙間に半田37が形成されることで、ピラー4Bの第2部分とスルーホール32とが接合される。ピラー4Bの第1部分と電源基板3の上面とが接触し、ピラー4Bの第2部分とスルーホール32とが接合されることで、電源基板3が一定の位置で保持される。ピラー4Bの第1部分の径は、スルーホール32の径よりも大きいため、ピラー4Bの第1部分と電源基板3の上面とが接触する。
Since the
ピラー4A及び4Bの一方が段差形状を有してもよいし、ピラー4A及び4Bの両方が段差形状を有してもよい。ピラー4A及び4Bの少なくとも一方が段差形状を有することにより、電源基板3が一定の位置で保持され、メインボード2と電源基板3との間の距離を一定にすることができる。ピラー4A及び4Bの両方が段差形状を有することで、メインボード2に対する電源基板3の平行度の精度が向上する。また、複数のピラー4Aのうち少なくとも一つのピラー4Aが段差形状を有してもよいし、複数のピラー4Aの全部が段差形状を有してもよい。複数のピラー4Aのうち2つ以上のピラー4Aが段差形状を有することで、メインボード2に対する電源基板3の平行度の精度が向上する。更に、複数のピラー4Bのうち少なくとも一つのピラー4Bが段差形状を有してもよいし、複数のピラー4Bの全部が段差形状を有してもよい。複数のピラー4Bのうち2つ以上のピラー4Bが段差形状を有することで、メインボード2に対する電源基板3の平行度の精度が向上する。
One of the
〈実施例3〉
図1に示すように、DC/DCコンバータ6からCPU5に、ピラー4を介して電力が供給されるため、DC/DCコンバータ6からCPU5に大電流を供給することができる。DC/DCコンバータ6で生成された電力は、電源基板3の内層における配線パターン
を通り、ピラー4の外周面及びピラー4内を通ってCPU5に供給される。メインボード2には、ピラー4からCPU5に電力を供給するためのスルーホール21が形成されている。CPU5に大電流を供給するため、複数のスルーホール21がメインボード2に形成されている。
<Example 3>
As shown in FIG. 1, since power is supplied from the DC /
1つのスルーホール21に流せる電流には制限があるため、CPU5に大電流を供給するには、スルーホール21の個数が多くなる。ピラー4から複数のスルーホール21に電流を流すには、ピラー4と複数のスルーホール21とが接することになるため、スルーホール21の個数に応じて、ピラー4の外径が大きくなる。メインボード2とピラー4とを接合する半田25(はんだ接合部)の強度を上げるためには、半田25の接合面積を拡大することが有効である。ピラー4の外径が大きくなると、半田25の接合面積が拡大する。
Since the current that can flow through one through
一方、ピラー4の外径を大きくすると、ピラー4の剛性が高くなる。ピラー4の剛性が高くなると、以下に示す理由から、メインボード2とピラー4とを接合する半田25にクラック(亀裂)が発生する。
On the other hand, when the outer diameter of the
電源供給基板1を備えるサーバ装置の電源がONとなり、サーバ装置が稼働すると、サーバ装置内の温度は高くなり、サーバ装置の電源がOFFとなり、サーバ装置が停止すると、サーバ装置内の温度は低くなる。サーバ装置内の温度が高くなると、メインボード2及び電源基板3は膨張し、サーバ装置内の温度が低くなると、メインボード2及び電源基板3は収縮する。図16は、サーバ装置が稼働状態となることにより、メインボード2が膨張し、電源基板3が膨張した場合の電源供給基板1の模式図である。
When the server apparatus including the power supply board 1 is turned on and the server apparatus is operated, the temperature in the server apparatus is increased. When the server apparatus is turned off and the server apparatus is stopped, the temperature in the server apparatus is decreased. Become. When the temperature inside the server device increases, the
基板特性(基板の材料、種類、厚さ、内層数)により、メインボード2の熱膨張率と、電源基板3の熱膨張率とが異なる。そのため、メインボード2の収縮速度と電源基板3の収縮速度とが異なる。例えば、メインボード2の収縮速度よりも電源基板3の収縮速度が速い場合、メインボード2及び電源基板3に実装されたピラー4A、4Bが、メインボード2及び電源基板3のそれぞれの挙動に追従することにより、ピラー4A、4Bの周辺に応力が発生する。図17は、メインボード2の収縮速度よりも電源基板3の収縮速度が速い場合の電源供給基板1の模式図である。
The thermal expansion coefficient of the
ピラー4A、4Bの剛性が低い場合、ピラー4A、4Bが、メインボード2及び電源基板3のそれぞれの挙動に追従する際、ピラー4A、4Bが撓ることにより、半田25に発生する応力が緩和される。しかしながら、上述のように、ピラー4A、4Bの外径を大きくすると、ピラー4A、4Bの剛性が高くなる。そのため、半田25に発生する応力が高くなり、半田25の接合面にクラックが発生する。図18は、電源供給基板1の模式図であり、応力発生箇所が示されている。
When the
ピラー4A、4Bの外径を小さくすると、ピラー4A、4Bの剛性が低下する。半田25に発生する応力を緩和するため、図19に示すように、ピラー4A、4Bの外径を小さくする対処方法が考えられる。しかしながら、ピラー4Aの外径を小さくすると、ピラー4Aとスルーホール21Aとの接合面積(接触面積)が減少し、ピラー4Bの外径を小さくすると、ピラー4Bとスルーホール21Bとの接合面積(接触面積)が減少する。そのため、CPU5に対する電力供給が不足する可能性がある。また、ピラー4A、4Bの外径を小さくすると、半田25の接合面積が減少することにより、半田25の接合強度が低下する可能性がある。
When the outer diameters of the
実施例3に係る電源供給基板1について説明する。図20は、電源供給基板1の模式図である。図21は、ピラー4Aの外観図であり、ピラー4Aの側面及び底面を示している
。ピラー4Aは、メインボード2に実装された第1部分91Aと、電源基板3に実装された第2部分92Aとを有する。電源基板3を貫通するスルーホール31の孔にピラー4Aの第2部分92Aが挿し込まれる。ピラー4Aの第1部分91Aは、第1柱部93Aと、第2柱部94Aと、第1柱部93Aと第2柱部94Aとの間に形成(配置)された第3柱部95Aとを含む。
A power supply board 1 according to a third embodiment will be described. FIG. 20 is a schematic diagram of the power supply substrate 1. FIG. 21 is an external view of the
ピラー4Aの第1柱部93Aは、メインボード2の下面に実装されている。ピラー4Aの第2柱部94Aは、ピラー4Aの第2部分92Aと繋がっている。また、ピラー4Aの第2柱部94Aは、電源基板3の上面と接触(接続)している。ピラー4Aの第1柱部93Aの外径(第1の径)と、ピラー4Aの第2柱部94Aの外径(第2の径)とは同一の大きさである。ピラー4Aの第1柱部93Aの外径(図21のD1)は、例えば、Φ7mmである。ピラー4Aの第2柱部94Aの外径(図21のD2)は、例えば、Φ7mmである。ピラー4Aの第1柱部93Aの厚み(図21のT1)は、例えば、1mmである。ピラー4Aの第2柱部94Aの厚み(図21のT2)は、例えば、1mmである。ピラー4Aの第2柱部94Aの外径は、ピラー4Aの第2部分92Aの外径よりも大きい。したがって、ピラー4Aは、鍔形状(段差形状)を有しているため、製造時におけるピラー4Aの脱落が抑止される。
The first pillar portion 93 </ b> A of the
ピラー4Aの第3柱部95Aの第3の径は、ピラー4Aの第1柱部93Aの第1の径及びピラー4Aの第2柱部94Aの第2の径よりも小さい。ピラー4Aの第3柱部95Aの第3の径(図21のD3)は、例えば、Φ6mmである。したがって、ピラー4Aの第1部分91Aは、上部分(第1柱部93A)と下部分(第2柱部94A)との間の中間部分(第3柱部95A)が細くなっている。ピラー4Aの第3柱部95Aの断面積が、CPU5で使用される電力を供給可能な面積を確保している場合、ピラー4Aの第3柱部95Aの第3の径を可能な限り小さくしてもよい。ピラー4Aの第3柱部95Aの厚み(図21のT3)は、例えば、5mmである。
The third diameter of the third pillar portion 95A of the
図22は、ピラー4Bの外観図であり、ピラー4Bの側面及び底面を示している。ピラー4Bは、メインボード2に実装された第1部分91Bと、電源基板3に実装された第2部分92Bとを有する。電源基板3を貫通するスルーホール32の孔にピラー4Bの第2部分92Bが挿し込まれる。ピラー4Bの第1部分91Bは、第1柱部93Bと、第2柱部94Bと、第1柱部93Bと第2柱部94Bとの間に形成(配置)された第3柱部95Bとを含む。
FIG. 22 is an external view of the
ピラー4Bの第1柱部93Bは、メインボード2の下面に実装されている。ピラー4Bの第2柱部94Bは、ピラー4Bの第2部分92Bと繋がっている。また、ピラー4Bの第2柱部94Bは、電源基板3の上面と接触(接続)している。ピラー4Bの第1柱部93Bの外径(第1の径)と、ピラー4Bの第2柱部94Bの外径(第2の径)とは同一の大きさである。ピラー4Bの第1柱部93Bの外径(図22のD4)は、例えば、Φ7mmである。ピラー4Bの第2柱部94Bの外径(図22のD5)は、例えば、Φ7mmである。ピラー4Bの第1柱部93Bの厚み(図22のT4)は、例えば、1mmである。ピラー4Bの第2柱部94Bの厚み(図22のT5)は、例えば、1mmである。ピラー4Bの第2柱部94Bの外径は、ピラー4Bの第2部分92Bの外径よりも大きい。したがって、ピラー4Bは、鍔形状(段差形状)を有しているため、製造時におけるピラー4Bの脱落が抑止される。
The first pillar portion 93 </ b> B of the
ピラー4Bの第3柱部95Bの第3の径は、ピラー4Bの第1柱部93Bの第1の径及びピラー4Bの第2柱部94Bの第2の径よりも小さい。ピラー4Bの第3柱部95Bの第3の径(図22のD6)は、例えば、Φ6mmである。したがって、ピラー4Bの第1部分91Bは、上部分(第1柱部93B)と下部分(第2柱部94B)との間の中間部分
(第3柱部95B)が細くなっている。ピラー4Bの第3柱部95Bの断面積が、CPU5で使用される電力を供給可能な面積を確保している場合、ピラー4Bの第3柱部95Bの第3の径を可能な限り小さくしてもよい。ピラー4Bの第3柱部95Bの厚み(図22のT6)は、例えば、5mmである。
The third diameter of the
ピラー4A、4Bの剛性は、材料力学上、断面二次モーメントにより表すことができる。断面二次モーメントの値が大きいほど剛性が高い。円形の断面二次モーメントIは、次の式1で求められる。
I=πd4/64・・・式1
dはピラー4A又は4Bの直径である。
The rigidity of the
I = πd4 / 64 Equation 1
d is the diameter of the
式1に対して、実施例1に係るピラー4Aの直径の値(d=Φ7mm)を代入すると、実施例1に係るピラー4Aの断面二次モーメントの値は、I=117.8となる。実施例1に係るピラー4Aは、上部分と下部分との間の中間部分が細くなっていないストレート形状である。式1に対して、実施例3に係るピラー4Aの第3柱部95Aの直径の値(d=Φ6mm)を代入すると、実施例3に係るピラー4Aの第3柱部95Aの断面二次モーメントの値は、I=63.6となる。したがって、実施例3に係るピラー4Aの第3柱部95Aの断面二次モーメントの値は、実施例1に係るピラー4Aの断面二次モーメントの値の54%程度に低下する。この結果から、実施例3に係るピラー4Aの剛性は、実施例1に係るピラー4Aの剛性よりも低下していることがわかる。ここでは、ピラー4Aについて説明しているが、ピラー4Bについてもピラー4Aと同一の形状を有しているので、ピラー4Bについても、ピラー4Aと同様の結果となり、実施例3に係るピラー4Bの剛性は、実施例1に係るピラー4Bの剛性よりも低下する。
When the value of the diameter of the
実施例1に係る半田25に発生する応力の解析と、実施例3に係る半田25に発生する応力の解析とを行った結果、実施例3に係る半田25に発生する応力が低減していることが確認された。応力解析の条件及び結果を以下に示す。
解析条件:サーバ装置内の温度差=65℃
サーバ装置内の温度差は、サーバ装置内の温度が上昇したときの最高温度とサーバ装置内の温度が下降したときの最低温度との差分である。
解析結果1:実施例1に係る半田25に発生する応力=28.69MPa(最大値)
解析結果2:実施例3に係る半田25に発生する応力=25.99MPa(最大値)
解析結果1及び解析結果2から、実施例3に係る半田25に発生する応力が約9%低減していることがわかる。
As a result of analyzing the stress generated in the
Analysis condition: temperature difference in server device = 65 ° C.
The temperature difference in the server device is a difference between the maximum temperature when the temperature in the server device increases and the minimum temperature when the temperature in the server device decreases.
Analysis result 1: Stress generated in the
Analysis result 2: Stress generated in the
From the analysis result 1 and the
図21には、ピラー4Aの第2柱部94Aの外径が、ピラー4Aの第2部分92Aの外径よりも大きい場合の例を示した。実施例3は、図21に示す例に限定されず、ピラー4Aの第2柱部94Aの外径と、ピラー4Aの第2部分92Aの外径とが同じ大きさであってもよい。図22には、ピラー4Bの第2柱部94Bの外径が、ピラー4Bの第2部分92Bの外径よりも大きい場合の例を示した。実施例3は、図22に示す例に限定されず、ピラー4Bの第2柱部94Bの外径と、ピラー4Bの第2部分92Bの外径とが同じ大きさであってもよい。
FIG. 21 shows an example in which the outer diameter of the
実施例3に係る電源供給基板1によれば、ピラー4Aが、第1柱部93A及び第2柱部94Aよりも細い第3柱部95Aを有することにより、半田25に発生する応力を低減することができる。ピラー4Aの第1柱部93Aの外径は小さくなっていない。そのため、ピラー4Aとスルーホール21Aとの接合面積は減少しておらず、また、半田25の接合面積も減少していない。したがって、実施例3に係る電源供給基板1によれば、CPU5に対する電力供給の不足を回避しつつ、半田25の接合強度を維持することができる。
According to the power supply substrate 1 according to the third embodiment, the
実施例3に係る電源供給基板1によれば、ピラー4Bが、第1柱部93B及び第2柱部94Bよりも細い第3柱部95Bを有することにより、半田25に発生する応力を低減することができる。ピラー4Bの第1柱部93Bの外径は小さくなっていない。そのため、ピラー4Bとスルーホール21Bとの接合面積は減少しておらず、また、半田25の接合面積も減少していない。したがって、実施例3に係る電源供給基板1によれば、CPU5に対する電力供給の不足を回避しつつ、半田25の接合強度を維持することができる。
According to the power supply substrate 1 according to the third embodiment, the
1 電源供給基板
2 メインボード
3 電源基板
4 ピラー
5 CPU
6 DC/DCコンバータ
11 半田ボール
21、31、32、33、34 スルーホール
22 信号伝送路
23、24 面パターン
25、37 半田
35 電源配線
36 グランド配線
71 第1コネクタ
72 第2コネクタ
81、82 電子部品
1
6 DC /
Claims (7)
前記第1基板の前記下面から離れた位置に配置され、電源装置を有する第2基板と、
前記第1基板の前記下面に実装され、複数の前記第1スルーホールと前記電源装置とを電気的に接続する第1導体と、
前記第1基板の前記下面に実装され、複数の前記第2スルーホールと前記電源装置とを電気的に接続する第2導体と、
を備え、
前記第1導体は、前記第1基板の前記下面に実装された第1部分と、前記第2基板を貫通する第3スルーホールが有する孔に挿入された第2部分とを含み、
前記第1導体の前記第1部分の径は、前記第3スルーホールが有する前記孔の径よりも大きいことを特徴とする電源供給基板。 A top surface on which a processor can be mounted, a bottom surface opposite to the top surface, and a plurality of first through holes and a plurality of second through holes that penetrate the bottom surface from the top surface and are electrically connected to the processor. 1 substrate,
A second substrate disposed at a position away from the lower surface of the first substrate and having a power supply device;
A first conductor mounted on the lower surface of the first substrate and electrically connecting the plurality of first through holes and the power supply device;
A second conductor mounted on the lower surface of the first substrate and electrically connecting the plurality of second through holes and the power supply device;
Equipped with a,
The first conductor includes a first portion mounted on the lower surface of the first substrate, and a second portion inserted into a hole of a third through hole penetrating the second substrate,
A diameter of the first portion of the first conductor is larger than a diameter of the hole of the third through hole .
前記第2スルーホール及び前記第2導体を介して、前記電源装置から前記プロセッサにグランド電圧が供給されることを特徴とする請求項1に記載の電源供給基板。 A power supply voltage is supplied from the power supply device to the processor through the first through hole and the first conductor.
The power supply board according to claim 1, wherein a ground voltage is supplied from the power supply device to the processor through the second through hole and the second conductor.
複数の前記第2スルーホールの直下であって、前記第2基板の前記中央部分に前記第2導体が配置され、
前記第2基板の前記中央部分の外側の外周部分に前記電源装置が配置されることを特徴とする請求項1又は2に記載の電源供給基板。 The first conductor is disposed immediately below a plurality of the first through holes and in a central portion of the second substrate,
The second conductor is disposed immediately below the plurality of second through holes and in the central portion of the second substrate,
3. The power supply board according to claim 1, wherein the power supply device is disposed on an outer peripheral portion of the second substrate outside the central portion.
前記第2導体の前記第3部分の径は、前記第4スルーホールが有する前記孔の径よりも
大きいことを特徴とする請求項1から3の何れか一項に記載の電源供給基板。 The second conductor includes a third portion mounted on the lower surface of the first substrate, and a fourth portion inserted into a hole of a fourth through hole penetrating the second substrate.
4. The power supply board according to claim 1, wherein a diameter of the third portion of the second conductor is larger than a diameter of the hole of the fourth through hole.
前記第3柱部の径は、前記第1柱部の径及び前記第2柱部の径よりも小さいことを特徴とする請求項1から4の何れか一項に記載の電源供給基板。 The first conductor includes a first pillar portion mounted on the lower surface of the first substrate, a second pillar portion in contact with the second substrate, and between the first pillar portion and the second pillar portion. And a third pillar portion formed in
The diameter of the third column portion includes a power supply substrate according to claim 1, any one of 4, wherein the smaller than the diameter and the diameter of the second columnar portion of the first pillar portion.
前記第6柱部の径は、前記第4柱部の径及び前記第5柱部の径よりも小さいことを特徴とする請求項1から5の何れか一項に記載の電源供給基板。 The second conductor includes a fourth pillar portion mounted on the lower surface of the first substrate, a fifth pillar portion in contact with the second substrate, and between the fourth pillar portion and the fifth pillar portion. And a sixth pillar portion formed in
The diameter of the sixth column portion, the power supply substrate according to claim 1, any one of 5, wherein the smaller than the diameter of the diameter and the fifth pillar part of the fourth pillar part.
前記第1基板の前記下面から離れた位置に配置され、電源装置を有する第2基板と、A second substrate disposed at a position away from the lower surface of the first substrate and having a power supply device;
前記第1基板の前記下面に実装され、複数の前記第1スルーホールと前記電源装置とを電気的に接続する第1導体と、A first conductor mounted on the lower surface of the first substrate and electrically connecting the plurality of first through holes and the power supply device;
前記第1基板の前記下面に実装され、複数の前記第2スルーホールと前記電源装置とを電気的に接続する第2導体と、A second conductor mounted on the lower surface of the first substrate and electrically connecting the plurality of second through holes and the power supply device;
を備え、With
前記第2導体は、前記第1基板の前記下面に実装された第1部分と、前記第2基板を貫通する第4スルーホールが有する孔に挿入された第2部分とを含み、The second conductor includes a first portion mounted on the lower surface of the first substrate, and a second portion inserted into a hole of a fourth through hole penetrating the second substrate,
前記第2導体の前記第1部分の径は、前記第4スルーホールが有する前記孔の径よりも大きいことを特徴とする電源供給基板。The diameter of the said 1st part of a said 2nd conductor is larger than the diameter of the said hole which the said 4th through hole has, The power supply board characterized by the above-mentioned.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/962,634 US10331161B2 (en) | 2014-12-24 | 2015-12-08 | Power supply board |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014260402 | 2014-12-24 | ||
JP2014260402 | 2014-12-24 | ||
JP2015104520 | 2015-05-22 | ||
JP2015104520 | 2015-05-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016201527A JP2016201527A (en) | 2016-12-01 |
JP6565576B2 true JP6565576B2 (en) | 2019-08-28 |
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ID=57422707
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015203882A Active JP6565576B2 (en) | 2014-12-24 | 2015-10-15 | Power supply board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6565576B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115411956A (en) * | 2021-05-28 | 2022-11-29 | 华为技术有限公司 | Current transmission plate, chip system and electronic equipment |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06224533A (en) * | 1993-01-27 | 1994-08-12 | Ibiden Co Ltd | Printed wiring board assembly |
WO2003073251A2 (en) * | 2002-02-25 | 2003-09-04 | Molex Incorporated | Power delivery to base of processor |
-
2015
- 2015-10-15 JP JP2015203882A patent/JP6565576B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016201527A (en) | 2016-12-01 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190225 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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