JP6556082B2 - レーダ信号の処理方法及び処理装置 - Google Patents
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Description
・DMAエンジンと、
・バッファと、
・処理段と
を含み、
・DMAエンジンは、
・メモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行し、
・少なくとも2つのデータエントリの並べ替えにより、バッファを充填する
ように構成されており、
・処理段は、バッファに記憶されたデータを処理するように構成されている。
a)メモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行するステップと、
b)少なくとも2つのデータエントリを並べ替えることにより、バッファを充填するステップと、
c)処理段によりバッファの内容を処理するステップと
を含む。
・メモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行する手段と、
・少なくとも2つのデータエントリを並べ替えることにより、バッファを充填する手段と、
・処理段によりバッファの内容を処理する手段と
を含む。
・最初の文字(A〜D)は受信アンテナを表し、この実施例では4つの受信アンテナが用いられている。
・最初の数字はランプの番号(0〜4)を表し、この実施例では全部でM=5個のランプが用いられている。
・2番目の数字は(アンテナごとの各ランプ内での)サンプルの番号を表し、各ランプを例えば8個、16個、32個、64個、128個又は256個のサンプルによってサンプリングすることができる。
・アンテナA〜Dごとに
・ランプ0〜4ごとに
読み出される。
・ランプ0〜4ごとに
・アンテナA〜Dごとに
行われる。
Dest=Base+CS・OS+CR・OR+CA・OA
ただし、
Baseはベースアドレス、
Cはカウンタ、
Oはオフセット、
Sはサンプル(又はbin)ループへの参照、
Rは内側ループへの参照、このループはアンテナループ又は他の任意のループとして利用可能、
Aは外側ループへの参照、このループはランプループ又は他の任意のループとして利用可能。
・DMAエンジンと、
・バッファと、
・処理段と
を含み、
・DMAエンジンは、
・メモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行し、
・少なくとも2つのデータエントリの並べ替えによりバッファを充填する
ように構成されており、
・処理段は、バッファに記憶されたデータを処理するように構成されている。
・FFT処理段、
・ウィンドウィング段、
・ビーム成形段、
・コヒーレント積分を行う処理段、
・ノンコヒーレント積分を行う処理段、
・局所最大値探索を実施する処理段、
・統計値を供給する処理段。
・DMAエンジンは、入力DMAエンジンと出力DMAエンジンとを含み、
・バッファは、入力バッファと出力バッファとを含み、
・入力DMAエンジンは、
・メモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行し、
・少なくとも2つのデータエントリを並べ替えることにより、入力バッファを充填する
ように構成されており、
・処理段は、入力バッファに記憶されたデータを処理し、処理段の結果を出力バッファに書き込むように構成されており、
・出力DMAエンジンは、
・メモリへの書き込みアクセスを実行し、出力バッファからの少なくとも2つのデータエントリをメモリに記憶させる
ように構成されている。
a)メモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行するステップ。
b)少なくとも2つのデータエントリを並べ替えることにより、バッファを充填するステップ。
c)処理段によりバッファの内容を処理するステップ。
・ランプの個数、
・アンテナの個数、
・サンプルの個数。
d)処理段の結果を出力バッファに書き込むステップ。
e)メモリへの書き込みアクセスを実行し、出力バッファからの少なくとも2つのデータエントリをメモリに記憶させるステップ。
・メモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行する手段。
・少なくとも2つのデータエントリを並べ替えることにより、バッファを充填する手段。
・処理段によりバッファの内容を処理する手段。
Claims (13)
- レーダ信号を処理するための装置であって、前記装置は、
・サンプリングデータを含むメモリと、
・前記メモリから前記サンプリングデータを読み出すDMAエンジンと、
・バッファと、
・処理段と、
を含み、
・前記DMAエンジンは、
・少なくとも1つのFIFOメモリを含み、
・前記FIFOメモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行し、
・前記FIFOメモリ内の行が前記バッファ内の列になるように、前記少なくとも2つのデータエントリを記憶させることにより、前記バッファを充填する、
ように構成されており、
・前記処理段は、前記バッファに記憶されたデータを処理するように構成されており、
・前記処理段の出力は、前記サンプリングデータを読み出した前記メモリの同一アドレスに書き込まれる、
装置。 - 前記処理段は、
・FFT処理段、
・ウィンドウィング段、
・ビーム成形段、
・コヒーレント積分を行う処理段、
・ノンコヒーレント積分を行う処理段、
・局所最大値探索を実施する処理段、
・統計値を供給する処理段、
のうちの少なくとも1つを含む、
請求項1記載の装置。 - 前記DMAエンジンは、入力DMAエンジンと出力DMAエンジンとを含み、
前記バッファは、入力バッファと出力バッファとを含み、
前記入力DMAエンジンは、
・前記FIFOメモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行し、
・前記少なくとも2つのデータエントリを並べ替えることにより、前記入力バッファを充填する、
ように構成されており、
前記処理段は、前記入力バッファに記憶されたデータを処理し、前記処理段の結果を前記出力バッファに書き込むように構成されており、
前記出力DMAエンジンは、
・前記FIFOメモリへの書き込みアクセスを実行し、前記出力バッファからの少なくとも2つのデータエントリを、前記FIFOメモリへ記憶させるように構成されている、
請求項1記載の装置。 - 前記FIFOメモリを含む、
請求項1記載の装置。 - レーダ信号を処理するための方法であって、前記方法は、
a)メモリからサンプリングデータを読み出すとともに、FIFOメモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行するステップと、
b)前記FIFOメモリ内の行がバッファ内の列になるように、前記少なくとも2つのデータエントリを記憶させることにより、前記バッファを充填するステップと、
c)処理段により前記バッファの内容を処理するステップと、
を含み、
・前記処理段の出力は、前記サンプリングデータを読み出した前記メモリの同一アドレスに書き込まれる、
方法。 - 前記ステップa)および前記ステップb)は、出口条件がマッチするまで処理される1つのループの一部分である、
請求項5記載の方法。 - 前記出口条件は、
・ランプの個数、
・アンテナの個数、
・サンプルの個数、
のうち少なくとも1つに基づく、
請求項6記載の方法。 - 前記ステップa)および前記ステップb)を、DMAエンジンにより実行する、
請求項5記載の方法。 - 前記方法は、
d)前記処理段の結果を出力バッファに書き込むステップと、
e)前記FIFOメモリへの書き込みアクセスを実施し、前記出力バッファからの少なくとも2つのデータエントリを前記FIFOメモリに記憶させるステップと、
をさらに含む、
請求項5記載の方法。 - 前記ステップe)をDMAエンジンにより実行する、
請求項9記載の方法。 - レーダ信号を処理するための装置であって、前記装置は、
・サンプリングデータを含むメモリと、
・前記メモリから前記サンプリングデータを読み出すとともに、FIFOメモリに対し、少なくとも2つのデータエントリを含む読み出しアクセスを実行する手段と、
・前記FIFOメモリ内の行がバッファ内の列になるように、前記少なくとも2つのデータエントリを記憶させることにより、前記バッファを充填する手段と、
・処理段によりバッファの内容を処理する手段と、
を含み、
・前記処理段の出力は、前記サンプリングデータを読み出した前記メモリの同一アドレスに書き込まれる、
装置。 - ディジタル処理装置のFIFOメモリにダイレクトにロード可能なコンピュータプログラムであって、
前記コンピュータプログラムは、請求項5記載の方法のステップを実行するためのソフトウェアコード部分を含む、
コンピュータプログラム。 - 請求項1記載の少なくとも1つの装置を含む、
レーダシステム。
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