JP6551212B2 - Wiring board, method of manufacturing wiring board and electronic device - Google Patents

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Description

本発明は、配線基板、配線基板の製造方法及び電子装置に関する。   The present invention relates to a wiring board, a method of manufacturing the wiring board, and an electronic apparatus.

配線基板にキャパシタ（コンデンサ）を内蔵する技術が知られている。例えば、配線基板の絶縁部には樹脂材料が用いられ、導体部には銅（Ｃｕ）等の金属材料が用いられる。キャパシタは、所定材料を用いた誘電体層を一対の電極層で挟んだ構造とされる。   A technique is known in which a capacitor (capacitor) is incorporated in a wiring board. For example, a resin material is used for the insulating portion of the wiring board, and a metal material such as copper (Cu) is used for the conductor portion. The capacitor has a structure in which a dielectric layer using a predetermined material is sandwiched between a pair of electrode layers.

キャパシタを内蔵する配線基板に関し、キャパシタの層を貫通する導体ビアを形成して所定導体層間を導通させる技術、その導体ビアをフィルドビアとする技術が知られている。導体ビアとしては、フィルドビアのほか、コンフォーマルビアも知られている。   With respect to a wiring board having a built-in capacitor, a technique for forming a conductive via penetrating the capacitor layer to conduct between the predetermined conductive layers, and a technique for using the conductive via as a filled via are known. In addition to filled vias, conformal vias are also known as conductor vias.

特開２００６−２１０７７６号公報JP, 2006-210776, A 特開２０１５−１８９８８号公報JP, 2015-18988, A

キャパシタ及びその層を貫通する導体ビアを含む配線基板では、加熱及び冷却に伴い、その絶縁部に用いられる樹脂材料、導体部に用いられる金属材料及びキャパシタに用いられる誘電体材料の熱膨張係数の違いから、導体ビアとして設けられるフィルドビア或いはコンフォーマルビアに変形が生じ得る。導体ビアが変形し、導体ビアに接続されたキャパシタへの機械的負荷が増大すると、キャパシタの誘電体層に破壊が生じる可能性がある。   In a wiring board including a capacitor and a conductor via penetrating the capacitor, the thermal expansion coefficient of the resin material used for the insulating portion, the metal material used for the conductor portion, and the dielectric material used for the capacitor is increased with heating and cooling. Due to the difference, deformation may occur in the filled via or the conformal via provided as the conductor via. As the conductor via deforms and the mechanical load on the capacitor connected to the conductor via increases, breakdown may occur in the dielectric layer of the capacitor.

本発明の一観点によれば、樹脂層と、前記樹脂層の上方に設けられた第１電極層と、前記第１電極層の上面又は下面に設けられた誘電体層と、前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する開口部と、前記開口部の内面に設けられ、第１熱膨張率を有する導体ビアと、前記導体ビアの内面に設けられ、前記第１熱膨張率よりも低い第２熱膨張率を有する材料とを含む配線基板が提供される。   According to an aspect of the present invention, a resin layer, a first electrode layer provided above the resin layer, a dielectric layer provided on an upper surface or a lower surface of the first electrode layer, and the first electrode An opening reaching the inside of the resin layer through the layer and the dielectric layer; a conductor via having a first coefficient of thermal expansion provided on an inner surface of the opening; and an inner surface of the conductor via, There is provided a wiring board including a material having a second thermal expansion coefficient lower than the first thermal expansion coefficient.

また、本発明の一観点によれば、樹脂層と、前記樹脂層の上方に設けられた第１電極層と、前記第１電極層の上面又は下面に設けられた誘電体層と、前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する開口部とを含む第１基板の、前記開口部の内面に、第１熱膨張率を有する導体ビアを形成する工程と、前記導体ビアの内面に、前記第１熱膨張率よりも低い第２熱膨張率を有する材料を形成する工程とを含む配線基板の製造方法が提供される。   According to another aspect of the present invention, a resin layer, a first electrode layer provided above the resin layer, a dielectric layer provided on an upper surface or a lower surface of the first electrode layer, Forming a conductive via having a first coefficient of thermal expansion on the inner surface of the opening of a first substrate including one electrode layer and an opening that passes through the dielectric layer and reaches the inside of the resin layer; Forming a material having a second coefficient of thermal expansion lower than the first coefficient of thermal expansion on the inner surface of the conductor via.

また、本発明の一観点によれば、上記のような配線基板上に電子部品が実装された電子装置が提供される。   In addition, according to one aspect of the present invention, an electronic device in which an electronic component is mounted on the wiring board as described above is provided.

開示の技術によれば、導体ビアの変形、それによるキャパシタへの機械的負荷を抑え、その誘電体層の破壊を抑えることのできる、信頼性の高い配線基板が実現される。また、そのような配線基板を用いた、信頼性の高い電子装置が実現される。   According to the disclosed technology, a highly reliable wiring board that can suppress the deformation of the conductor via and the resulting mechanical load on the capacitor and suppress the breakdown of the dielectric layer can be realized. In addition, a highly reliable electronic device using such a wiring board is realized.

第１の実施の形態に係る配線基板の一例を示す図（その１）である。It is FIG. (1) which shows an example of the wiring board which concerns on 1st Embodiment. 第１の実施の形態に係る配線基板の一例を示す図（その２）である。It is FIG. (2) which shows an example of the wiring board which concerns on 1st Embodiment. 別形態に係る配線基板の第１構成例を示す図である。It is a figure which shows the 1st structural example of the wiring board which concerns on another form. 別形態に係る配線基板の第２構成例を示す図である。It is a figure which shows the 2nd structural example of the wiring board which concerns on another form. 熱応力解析結果の一例を示す図である。It is a figure which shows an example of a thermal-stress analysis result. 第２の実施の形態に係る配線基板の一例を示す図（その１）である。It is FIG. (1) which shows an example of the wiring board which concerns on 2nd Embodiment. 第２の実施の形態に係る配線基板の一例を示す図（その２）である。It is FIG. (2) which shows an example of the wiring board which concerns on 2nd Embodiment. 第３の実施の形態に係るキャパシタ部材準備工程の一例を示す図である。It is a figure which shows an example of the capacitor member preparation process which concerns on 3rd Embodiment. 第３の実施の形態に係るパターニング工程の一例を示す図である。It is a figure which shows an example of the patterning process which concerns on 3rd Embodiment. 第３の実施の形態に係る積層工程の一例を示す図である。It is a figure which shows an example of the lamination process which concerns on 3rd Embodiment. 第３の実施の形態に係る開口部形成工程の一例を示す図である。It is a figure which shows an example of the opening part formation process which concerns on 3rd Embodiment. 第３の実施の形態に係る導体ビア形成工程の一例を示す図である。It is a figure which shows an example of the conductor via formation process which concerns on 3rd Embodiment. 第３の実施の形態に係る膜形成工程の一例を示す図である。It is a figure which shows an example of the film | membrane formation process which concerns on 3rd Embodiment. 第３の実施の形態に係る充填材形成工程の一例を示す図である。It is a figure which shows an example of the filler formation process which concerns on 3rd Embodiment. 第３の実施の形態に係るビルドアップ層形成工程の一例を示す図である。It is a figure which shows an example of the buildup layer formation process which concerns on 3rd Embodiment. 第３の実施の形態に係るビルドアップ層形成工程の別例を示す図である。It is a figure which shows another example of the buildup layer formation process which concerns on 3rd Embodiment. 第４の実施の形態に係る電子装置の一例を示す図である。It is a figure which shows an example of the electronic device which concerns on 4th Embodiment. 電子機器の一例を示す図である。It is a figure showing an example of electronic equipment.

まず、第１の実施の形態について説明する。
図１及び図２は第１の実施の形態に係る配線基板の一例を示す図である。図１には、第１の実施の形態に係る配線基板の一例の要部断面を模式的に図示している。図２には、図１のＸ部を拡大して図示している。 First, the first embodiment will be described.
1 and 2 are diagrams showing an example of a wiring board according to the first embodiment. FIG. 1 schematically shows the cross section of the main part of an example of the wiring board according to the first embodiment. FIG. 2 is an enlarged view of a portion X in FIG.

図１及び図２に示す配線基板１０は、樹脂層１、キャパシタ層２、導体ビア３及び材料４を含む。
樹脂層１は、配線基板１０の絶縁部として設けられる。樹脂層１には、各種樹脂材料が用いられる。例えば、樹脂層１には、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料を用いることができる。このような樹脂材料に、ガラス、炭素等の繊維やクロスが含有されてもよい。樹脂層１は、例えば、配線等の導体層５が形成される樹脂層１ｂと、キャパシタ層２や導体ビア３が形成される樹脂層１ａと、キャパシタ層２や導体ビア３の上方に積層される樹脂層１ｃとを含む。 The wiring substrate 10 shown in FIGS. 1 and 2 includes a resin layer 1, a capacitor layer 2, a conductor via 3 and a material 4.
The resin layer 1 is provided as an insulating portion of the wiring substrate 10. Various resin materials are used for the resin layer 1. For example, for the resin layer 1, resin materials such as epoxy resin, polyimide resin, bismaleimide triazine resin, etc. can be used. Such resin materials may contain fibers such as glass and carbon, and cloths. For example, the resin layer 1 is laminated above the resin layer 1b where the conductor layer 5 such as wiring is formed, the resin layer 1a where the capacitor layer 2 and the conductor via 3 are formed, and the capacitor layer 2 and the conductor via 3. And the resin layer 1c.

キャパシタ層２は、樹脂層１内に設けられる。キャパシタ層２は、上層側の電極層２ａ及び下層側の電極層２ｂ、並びに、それらの間に介在される誘電体層２ｃを含む。誘電体層２ｃを挟んで対向する電極層２ａと電極層２ｂの部位（電極層２ａと電極層２ｂとが誘電体層２ｃを挟んでオーバーラップする部位）が、キャパシタ（コンデンサ）として機能する。例えば、キャパシタ層２には、このようなキャパシタとして機能する部位が、複数箇所、含まれる。   The capacitor layer 2 is provided in the resin layer 1. Capacitor layer 2 includes upper electrode layer 2a and lower electrode layer 2b, and dielectric layer 2c interposed therebetween. A portion of the electrode layer 2a and the electrode layer 2b facing each other with the dielectric layer 2c interposed therebetween (a portion where the electrode layer 2a and the electrode layer 2b overlap with the dielectric layer 2c interposed therebetween) functions as a capacitor. For example, the capacitor layer 2 includes a plurality of parts that function as such capacitors.

キャパシタ層２の電極層２ａ及び電極層２ｂには、各種導体材料が用いられる。例えば、電極層２ａ及び電極層２ｂには、金属材料が用いられる。電極層２ａ及び電極層２ｂに用いられる金属材料としては、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）等がある。電極層２ａ及び電極層２ｂの厚さは、例えば、０．０３ｍｍ程度とされる。   Various conductor materials are used for the electrode layer 2 a and the electrode layer 2 b of the capacitor layer 2. For example, a metal material is used for the electrode layer 2a and the electrode layer 2b. Examples of metal materials used for the electrode layer 2a and the electrode layer 2b include nickel (Ni), copper (Cu), aluminum (Al), gold (Au), silver (Ag) and the like. The thickness of the electrode layer 2a and the electrode layer 2b is, for example, about 0.03 mm.

キャパシタ層２の誘電体層２ｃには、各種誘電体材料が用いられる。例えば、誘電体層２ｃには、セラミック材料が用いられる。誘電体層２ｃのセラミック材料としては、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸バリウムにストロンチウム（Ｓｒ）を添加したチタン酸バリウムストロンチウム（ＢａxＳｒ1-xＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3；ＰＺＴ）、ランタン（Ｌａ）を添加したＰＺＴ（ＰＬＺＴ）等、各種高誘電体材料を用いることができる。誘電体層２ｃの厚さは、例えば、０．００１ｍｍ程度とされる。 Various dielectric materials are used for the dielectric layer 2 c of the capacitor layer 2. For example, a ceramic material is used for the dielectric layer 2c. Examples of the ceramic material for the dielectric layer 2c include barium titanate (BaTiO 3 ), barium strontium titanate (Ba x Sr 1-x TiO 3 ) obtained by adding strontium (Sr) to barium titanate, and strontium titanate (SrTiO 3). ), Lead zirconate titanate (Pb (Zr, Ti) O 3 ; PZT), and PZT (PLZT) to which lanthanum (La) is added can be used. The thickness of the dielectric layer 2c is, for example, about 0.001 mm.

配線基板１０は、キャパシタ層２を貫通してその下の樹脂層１の内部（樹脂層１ａ）に達し、樹脂層１内（樹脂層１ｂ上）に設けられている配線等の導体層５に通じる開口部６を含む。この開口部６の内面に、導体ビア３が設けられる。図１には、２つの導体層５ａ及び導体層５ｂにそれぞれ通じる開口部６ａ及び開口部６ｂと、それらの内面にそれぞれ設けられた２つの導体ビア３ａ及び導体ビア３ｂを例示している。導体層５ａ及び導体層５ｂは、配線基板１０の使用時には異電位に設定される。   The wiring substrate 10 penetrates the capacitor layer 2 and reaches the inside of the resin layer 1 below (resin layer 1a), and the conductor layer 5 such as wiring provided in the resin layer 1 (on the resin layer 1b). It includes an opening 6 through which it passes. A conductor via 3 is provided on the inner surface of the opening 6. FIG. 1 illustrates an opening 6a and an opening 6b that communicate with the two conductor layers 5a and 5b, respectively, and two conductor vias 3a and 3b provided on the inner surfaces thereof. The conductor layer 5a and the conductor layer 5b are set to different potentials when the wiring board 10 is used.

導体ビア３は、開口部６の内面に沿って設けられたコンフォーマル形状を有し、フィルドビアのように開口部６の内部全体には充填されない。一方の開口部６ａの内面に設けられる導体ビア３ａの外面（側面）には、電極層２ａとその下面の誘電体層２ｃ、及び樹脂層１が接する。他方の開口部６ｂの内面に設けられる導体ビア３ｂの側面（外面）には、電極層２ｂとその上面の誘電体層２ｃ、及び樹脂層１が接する。   The conductor via 3 has a conformal shape provided along the inner surface of the opening 6 and does not fill the entire inside of the opening 6 like a filled via. The electrode layer 2a, the dielectric layer 2c on the lower surface thereof, and the resin layer 1 are in contact with the outer surface (side surface) of the conductor via 3a provided on the inner surface of one opening 6a. The electrode layer 2b, the dielectric layer 2c on the upper surface thereof, and the resin layer 1 are in contact with the side surface (outer surface) of the conductor via 3b provided on the inner surface of the other opening 6b.

導体ビア３には、各種導体材料が用いられる。例えば、導体ビア３には、金属材料が用いられる。導体ビア３に用いられる金属材料としては、例えば、銅が挙げられる。このほか、ニッケル、アルミニウム、金、又は、銀等が用いられてもよい。導体ビア３は、例えば、径が０．０６ｍｍ程度、厚さが０．０５ｍｍ程度とされる。   Various conductor materials are used for the conductor vias 3. For example, a metal material is used for the conductor via 3. As a metal material used for conductor via 3, copper is mentioned, for example. In addition, nickel, aluminum, gold, silver, or the like may be used. For example, the conductor via 3 has a diameter of about 0.06 mm and a thickness of about 0.05 mm.

材料４は、導体ビア３の内面に設けられる。図１には、導体ビア３ａ及び導体ビア３ｂの内面にそれぞれ設けられた材料４ａ及び材料４ｂを例示している。尚、材料４は、導体ビア３が設けられた開口部６の内部全体には充填されない。材料４には、導体ビア３に用いられる材料が有する熱膨張率よりも低い熱膨張率を有する材料が用いられる。材料４には、絶縁材料又は導体材料が用いられる。材料４には、例えば、酸化シリコン（ＳｉＯ2）、インバー（Ｆｅ−Ｎｉ合金）、コバール（Ｆｅ−Ｎｉ−Ｃｏ合金）等が用いられる。材料４は、スパッタ技術等の成膜技術を用いて成膜可能な厚さで設けられる。但し、材料４は、一定の厚さ以下に抑えることが望ましい。この点については更に後述する。材料４は、例えば、導体ビア３よりも薄く形成される。材料４の厚さは、例えば、０．００１ｍｍ程度とされる。 The material 4 is provided on the inner surface of the conductor via 3. FIG. 1 illustrates the material 4a and the material 4b provided on the inner surfaces of the conductor via 3a and the conductor via 3b, respectively. The material 4 is not filled in the entire interior of the opening 6 provided with the conductor via 3. As the material 4, a material having a thermal expansion coefficient lower than that of the material used for the conductor via 3 is used. For the material 4, an insulating material or a conductor material is used. As the material 4, for example, silicon oxide (SiO 2 ), invar (Fe—Ni alloy), kovar (Fe—Ni—Co alloy), or the like is used. The material 4 is provided with a thickness capable of being formed using a film formation technique such as a sputtering technique. However, the material 4 is desirably suppressed to a certain thickness or less. This point will be further described later. For example, the material 4 is formed thinner than the conductor via 3. The thickness of the material 4 is, for example, about 0.001 mm.

内面に導体ビア３が設けられ、更にその内面に材料４が設けられた開口部６の内部には、例えば、充填材７が設けられる。充填材７には、樹脂材料、例えば、樹脂層１と同様に、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料が用いられる。この例では、充填材７は、樹脂層１の一部（キャパシタ層２の上方に積層され、開口部６に充填された一部の樹脂層１ｃ）としている。例えばこのように、導体ビア３及び材料４が設けられた開口部６の内部には、導体ビア３及び材料４よりも熱膨張率の高い材料で、また、導体ビア３及び材料４よりも弾性率の低い材料が充填される。この点については更に後述する。   For example, the filler 7 is provided in the inside of the opening 6 in which the conductor via 3 is provided on the inner surface and the material 4 is provided on the inner surface. For the filler 7, a resin material, for example, a resin material such as an epoxy resin, a polyimide resin, or a bismaleimide triazine resin is used as in the resin layer 1. In this example, the filler 7 is a part of the resin layer 1 (a part of the resin layer 1 c stacked on the capacitor layer 2 and filled in the opening 6). For example, in this way, the opening 6 provided with the conductor via 3 and the material 4 is made of a material having a higher thermal expansion coefficient than the conductor via 3 and the material 4 and more elastic than the conductor via 3 and the material 4. Low rate material is filled. This point will be further described later.

上記のように、配線基板１０では、キャパシタ層２を貫通する開口部６の内面に、導体ビア３が設けられ、更にその導体ビア３の内面に、導体ビア３よりも低熱膨張率を有する材料４が設けられる。これにより、配線基板１０では、その加熱及び冷却時の導体ビア３の変形を抑え、その導体ビア３に一部が接している誘電体層２ｃの破壊を抑えることが可能になっている。例えば、誘電体層２ｃのクラックの発生、発生したクラックの延伸、電極層２ａ又は電極層２ｂとの剥離等の破壊を抑え、そのような破壊で生じる隙間への導体材料（導体ビア３、電極層２ａ，２ｂ等の導体材料）や絶縁材料（樹脂層１の樹脂材料）、水分の拡散等を抑えることが可能になっている。   As described above, in the wiring substrate 10, the conductor via 3 is provided on the inner surface of the opening 6 that penetrates the capacitor layer 2, and the material further has a lower thermal expansion coefficient than the conductor via 3 on the inner surface of the conductor via 3. 4 is provided. Thereby, in the wiring substrate 10, it is possible to suppress the deformation of the conductor via 3 at the time of heating and cooling, and to suppress the breakage of the dielectric layer 2c partially in contact with the conductor via 3. For example, the generation of cracks in the dielectric layer 2c, the extension of the generated cracks, and the destruction such as peeling from the electrode layer 2a or the electrode layer 2b are suppressed, and the conductor material (conductor via 3, electrode) It is possible to suppress the diffusion and the like of the conductor materials such as the layers 2a and 2b, the insulating material (the resin material of the resin layer 1), and the moisture.

ここで、比較のため、別形態に係る配線基板について述べる。
図３は別形態に係る配線基板の第１構成例を示す図である。図３には、別形態に係る第１構成例の配線基板の要部断面を模式的に図示している。 Here, for comparison, a wiring board according to another embodiment will be described.
FIG. 3 is a view showing a first configuration example of a wiring board according to another embodiment. FIG. 3 schematically shows the cross section of the main part of the wiring board of the first configuration example according to another embodiment.

図３に示す配線基板１００ａは、開口部６の内部に銅等の導体材料を充填したフィルドビア１３０ａ（導体ビア）が設けられている点で、上記第１の実施の形態に係る配線基板１０と相違する。   The wiring board 100a shown in FIG. 3 is different from the wiring board 10 according to the first embodiment in that a filled via 130a (conductor via) filled with a conductive material such as copper is provided in the opening 6. It is different.

このように配線基板１００ａでは、開口部６内にフィルドビア１３０ａが設けられ、開口部６内の導体材料の体積が比較的大きくなっている。そのため、配線基板１００ａの加熱及び冷却の際、例えば、配線基板１００ａの製造時、配線基板１００ａを用いた電子装置の製造時やその動作時の加熱及び冷却の際に、フィルドビア１３０ａの膨張及び収縮が比較的大きくなる。フィルドビア１３０ａの膨張及び収縮が大きくなり、それによってフィルドビア１３０ａに一部が接している誘電体層２ｃへの機械的負荷が増大すると、誘電体層２ｃが破壊されてしまう可能性がある。セラミック材料を用いて形成された薄い誘電体層２ｃでは、このような破壊が生じる可能性が高くなる。   As described above, in the wiring substrate 100 a, the filled via 130 a is provided in the opening 6, and the volume of the conductive material in the opening 6 is relatively large. Therefore, when the wiring substrate 100a is heated and cooled, for example, when the wiring substrate 100a is manufactured, when the electronic device using the wiring substrate 100a is manufactured or when it is heated and cooled during operation, the filled via 130a expands and contracts. Will be relatively large. If the expansion and contraction of the filled via 130a are increased, thereby increasing the mechanical load on the dielectric layer 2c partially in contact with the filled via 130a, the dielectric layer 2c may be destroyed. In the thin dielectric layer 2c formed using a ceramic material, there is a high possibility that such a breakdown will occur.

配線基板１００ａの加熱及び冷却の際には、フィルドビア１３０ａの周囲の樹脂層１も膨張及び収縮し得る。但し、樹脂層１に用いられている樹脂材料は、フィルドビア１３０ａに用いられている銅等の導体材料や、電極層２ａ（及び電極層２ｂ）に用いられているニッケル等の導体材料に比べて、弾性率が低い。そのため、樹脂層１の、加熱及び冷却時のフィルドビア１３０ａ側への変形は、フィルドビア１３０ａによって抑えられる。誘電体層２ｃの破壊には、樹脂層１よりも高い弾性率を有しているフィルドビア１３０ａの変形の方が、大きく影響する。   When the wiring board 100a is heated and cooled, the resin layer 1 around the filled via 130a can also expand and contract. However, the resin material used for the resin layer 1 is in comparison with the conductor material such as copper used for the filled via 130a and the conductor material such as nickel used for the electrode layer 2a (and the electrode layer 2b). , Elastic modulus is low. Therefore, deformation of the resin layer 1 toward the filled via 130a during heating and cooling is suppressed by the filled via 130a. The deformation of the filled via 130a having a higher elastic modulus than that of the resin layer 1 greatly affects the destruction of the dielectric layer 2c.

図４は別形態に係る配線基板の第２構成例を示す図である。図４には、別形態に係る第２構成例の配線基板の要部断面を模式的に図示している。
図４に示す配線基板１００ｂは、開口部６を埋めずに、その内面に沿って銅等の導体材料を形成したコンフォーマルビア１３０ｂ（導体ビア）が設けられている点で、上記第１の実施の形態に係る配線基板１０と相違する。この配線基板１００ｂでは、コンフォーマルビア１３０ｂの内側に、上記のような材料４を介在させずに、樹脂材料の充填材７（この例では開口部６に充填された一部の樹脂層１ｃ）が設けられる。 FIG. 4 is a diagram illustrating a second configuration example of a wiring board according to another embodiment. FIG. 4 schematically illustrates the cross section of the main part of the wiring board of the second configuration example according to another embodiment.
The wiring board 100b shown in FIG. 4 is provided with a conformal via 130b (conductor via) in which a conductor material such as copper is formed along the inner surface without filling the opening 6. This differs from the wiring board 10 according to the embodiment. In this wiring board 100b, the material 4 as described above is not interposed inside the conformal via 130b, and the resin material filler 7 (in this example, a part of the resin layer 1c filled in the opening 6). Is provided.

このように配線基板１００ｂでは、開口部６内に、上記図３に示した配線基板１００ａのフィルドビア１３０ａに比べて体積の小さいコンフォーマルビア１３０ｂが設けられる。コンフォーマルビア１３０ｂでは、フィルドビア１３０ａよりも体積が減少することで、加熱及び冷却時の膨張及び収縮が、フィルドビア１３０ａに比べて抑えられるようになる。   Thus, in the wiring substrate 100b, the conformal via 130b having a smaller volume than the filled via 130a of the wiring substrate 100a shown in FIG. Since the volume of the conformal via 130b is smaller than that of the filled via 130a, expansion and contraction during heating and cooling can be suppressed as compared with the filled via 130a.

しかし、この配線基板１００ｂのようなコンフォーマルビア１３０ｂでは、体積の減少に伴って導体ビアの厚みが薄くなった分、比較的高熱膨張率を有する樹脂材料が用いられる外側の樹脂層１や内側の充填材７の膨張及び収縮による影響を受けて、変形が生じる恐れがある。そのため、コンフォーマルビア１３０ｂに一部が接している誘電体層２ｃへの機械的負荷が増大して誘電体層２ｃが破壊されてしまう可能性は、依然として残る。   However, in the conformal via 130b such as the wiring board 100b, the outer resin layer 1 or the inner resin layer in which a resin material having a relatively high coefficient of thermal expansion is used as the conductor via thickness is reduced as the volume is reduced. There is a risk of deformation due to the expansion and contraction of the filler 7. Therefore, there still remains a possibility that the mechanical load on the dielectric layer 2c partially in contact with the conformal via 130b increases and the dielectric layer 2c is destroyed.

これに対し、第１の実施の形態に係る配線基板１０（図１及び図２）では、開口部６の内面に、導体ビア３を設け、更にその導体ビア３の内面に、導体ビア３よりも低熱膨張率を有する材料４を設ける。   On the other hand, in the wiring substrate 10 (FIGS. 1 and 2) according to the first embodiment, the conductor via 3 is provided on the inner surface of the opening 6 and the conductor via 3 is further provided on the inner surface of the conductor via 3. Also, a material 4 having a low coefficient of thermal expansion is provided.

上記コンフォーマルビア１３０ｂ（図４）と同様に、開口部６の内面に沿ってコンフォーマル形状の導体ビア３を設けることで、上記フィルドビア１３０ａ（図３）に比べて体積を減少させ、配線基板１０の加熱及び冷却時の、導体ビア３そのものの膨張及び収縮を抑える。このように体積の低減によって導体ビア３の膨張及び収縮を抑えることで、導体ビア３の変形を抑え、導体ビア３に一部が接している誘電体層２ｃへの機械的負荷を抑えて、誘電体層２ｃの破壊を抑える。   Similar to the conformal via 130b (FIG. 4), by providing the conformal conductor via 3 along the inner surface of the opening 6, the volume is reduced as compared with the filled via 130a (FIG. 3), and the wiring board is formed. The expansion and contraction of the conductor via 3 itself at the time of heating and cooling 10 are suppressed. In this way, by suppressing the expansion and contraction of the conductor via 3 by reducing the volume, the deformation of the conductor via 3 is suppressed, and the mechanical load on the dielectric layer 2c partially in contact with the conductor via 3 is suppressed, The destruction of the dielectric layer 2c is suppressed.

更に、このような導体ビア３の内面に、低熱膨張率を有する材料４を設けることで、導体ビア３そのものの膨張及び収縮を抑えるほか、体積減少に伴って薄くなった導体ビア３に対する、その外側の樹脂層１や内側の充填材７の膨張及び収縮の影響を抑える。このように導体ビア３の膨張及び収縮、及び導体ビア３への樹脂層１や充填材７の膨張及び収縮の影響を、材料４で抑えることで、導体ビア３の変形を抑え、導体ビア３に一部が接している誘電体層２ｃへの機械的負荷を抑えて、誘電体層２ｃの破壊を抑える。   Furthermore, by providing the material 4 having a low thermal expansion coefficient on the inner surface of the conductor via 3, it is possible to suppress the expansion and contraction of the conductor via 3 itself. The influence of expansion and contraction of the outer resin layer 1 and the inner filler 7 is suppressed. By suppressing the expansion and contraction of the conductor via 3 and the expansion and contraction of the resin layer 1 and the filler 7 on the conductor via 3 with the material 4 in this way, the deformation of the conductor via 3 is suppressed, and the conductor via 3 The mechanical load on the dielectric layer 2c that is partially in contact with the dielectric layer 2c is suppressed, and the breakdown of the dielectric layer 2c is suppressed.

図５は熱応力解析結果の一例を示す図である。
図５（Ａ）には、フィルドビア１３０ａを設けた配線基板１００ａ（図３）の熱応力解析結果の一例を示している。図５（Ｂ）には、コンフォーマルビア１３０ｂを設けた配線基板１００ｂ（図４）の熱応力解析結果の一例を示している。図５（Ｃ）には、コンフォーマル形状の導体ビア３の内面に、導体ビア３よりも低熱膨張率を有する材料４を設けた配線基板１０（図２）の熱応力解析結果の一例を示している。 FIG. 5 is a diagram showing an example of a thermal stress analysis result.
FIG. 5A shows an example of the thermal stress analysis result of the wiring substrate 100a (FIG. 3) provided with the filled vias 130a. FIG. 5B shows an example of the thermal stress analysis result of the wiring substrate 100b (FIG. 4) provided with the conformal via 130b. FIG. 5C shows an example of a thermal stress analysis result of the wiring board 10 (FIG. 2) in which the material 4 having a lower thermal expansion coefficient than the conductor via 3 is provided on the inner surface of the conformal conductor via 3. ing.

図５（Ａ）に示すように、配線基板１００ａでは、フィルドビア１３０ａと誘電体層２ｃとの接触部位Ｃ１の応力が、９４７ＭＰａとなる。図５（Ｂ）に示すように、配線基板１００ｂでは、コンフォーマルビア１３０ｂと誘電体層２ｃとの接触部位Ｃ２の応力が、４７２ＭＰａとなる。フィルドビア１３０ａからコンフォーマルビア１３０ｂへと導体ビアの体積を減少させることで、一定の応力低減効果が得られるようになる。   As shown in FIG. 5A, in the wiring substrate 100a, the stress at the contact portion C1 between the filled via 130a and the dielectric layer 2c is 947 MPa. As shown in FIG. 5B, in the wiring substrate 100b, the stress at the contact portion C2 between the conformal via 130b and the dielectric layer 2c is 472 MPa. By reducing the volume of the conductor via from the filled via 130a to the conformal via 130b, a constant stress reduction effect can be obtained.

一方、図５（Ｃ）に示すように、コンフォーマル形状の導体ビア３の内面に、導体ビア３よりも低熱膨張率を有する材料４を設けた配線基板１０では、導体ビア３と誘電体層２ｃとの接触部位Ｃ３の応力が、２３２ＭＰａとなる。配線基板１０のように、導体ビア３の内面に材料４を設けることで、材料４を設けないコンフォーマルビア１３０ｂを用いた配線基板１００ｂに比べて、より一層の応力低減効果が得られるようになる。   On the other hand, as shown in FIG. 5C, in the wiring board 10 in which the material 4 having a lower coefficient of thermal expansion than the conductor via 3 is provided on the inner surface of the conformal conductor via 3, the conductor via 3 and the dielectric layer are provided. The stress at the contact portion C3 with 2c is 232 MPa. By providing the material 4 on the inner surface of the conductor via 3 as in the wiring substrate 10, a further stress reduction effect can be obtained as compared with the wiring substrate 100 b using the conformal via 130 b without the material 4. Become.

第１の実施の形態に係る配線基板１０によれば、開口部６の内面に導体ビア３を設け、その内面に、より低熱膨張率を有する材料４を設けた構成を採用することで、導体ビア３に一部が接している誘電体層２ｃの破壊を効果的に抑えることが可能になる。例えば、誘電体層２ｃのクラックの発生、電極層２ａ又は電極層２ｂとの剥離等の破壊を抑え、そのような破壊で生じる隙間への導体材料や絶縁材料、水分の拡散等を効果的に抑えることが可能になる。これにより、信頼性の高い配線基板１０が実現される。   According to the wiring substrate 10 according to the first embodiment, the conductor via 3 is provided on the inner surface of the opening 6 and the material 4 having a lower coefficient of thermal expansion is provided on the inner surface. It is possible to effectively suppress the breakdown of the dielectric layer 2c partially in contact with the via 3. For example, the generation of cracks in the dielectric layer 2c, the delamination from the electrode layer 2a or the electrode layer 2b, etc. can be suppressed, and the diffusion of the conductor material, the insulating material, the moisture, etc. into the gap generated by such destruction can be effectively performed. It becomes possible to suppress. Thereby, the wiring board 10 with high reliability is realized.

上記配線基板１０について更に述べる。
配線基板１０の材料４は、前述のように、導体ビア３の内面に、一定の厚さ以下で設けることが望ましい。例えば、材料４として例示した酸化シリコンはヤング率が７３ＧＰａ、インバーはヤング率が１５０ＧＰａ、コバールはヤング率が１５９ＧＰａである。これらの材料はいずれも、樹脂層１や充填材７に用いられるヤング率５ＧＰａ前後の樹脂材料よりも高いヤング率を有している。そのため、酸化シリコン、インバー、コバールといった材料４は、樹脂層１や充填材７に用いられる樹脂材料に比べ、僅かに変形するだけでも大きな内部応力が生じ易い。材料４は、前述のように、導体ビア３に対する、樹脂層１や充填材７の樹脂材料の膨張及び収縮の影響を抑えて、導体ビア３の変形を抑える役割を果たす。材料４を一定以下の厚さにすると、樹脂層１や充填材７の樹脂材料よりも、材料４そのものが導体ビア３の変形に寄与しない。このような観点から、材料４の厚みは、加熱及び冷却の際に導体ビア３の変形に寄与しない程度の厚さ、例えば０．０１ｍｍ以下にすることが望ましい。 The wiring board 10 will be further described.
As described above, the material 4 of the wiring substrate 10 is desirably provided on the inner surface of the conductor via 3 with a certain thickness or less. For example, the silicon oxide exemplified as the material 4 has a Young's modulus of 73 GPa, Invar has a Young's modulus of 150 GPa, and Kovar has a Young's modulus of 159 GPa. Each of these materials has a Young's modulus higher than that of the resin material having a Young's modulus of about 5 GPa used for the resin layer 1 and the filler 7. Therefore, the material 4 such as silicon oxide, invar, and kovar tends to generate a large internal stress even if it is slightly deformed, compared to the resin material used for the resin layer 1 and the filler 7. As described above, the material 4 serves to suppress the deformation of the conductor via 3 by suppressing the influence of the expansion and contraction of the resin material of the resin layer 1 and the filler 7 on the conductor via 3. When the thickness of the material 4 is equal to or less than a certain level, the material 4 itself does not contribute to the deformation of the conductor via 3 more than the resin material of the resin layer 1 and the filler 7. From such a viewpoint, the thickness of the material 4 is desirably set to a thickness that does not contribute to deformation of the conductor via 3 during heating and cooling, for example, 0.01 mm or less.

また、配線基板１０の開口部６に設ける充填材７には、前述のように、導体ビア３及び材料４よりも低弾性率を有する材料を用いることが望ましい。これは、充填材７に高弾性率の材料を用いると、配線基板１０の加熱及び冷却時に、材料４及び導体ビア３に対する影響が大きい充填材７の変形が生じて、導体ビア３の変形を招き易くなる恐れがあるためである。   Further, as described above, it is desirable to use a material having a lower elastic modulus than the conductor via 3 and the material 4 as the filler 7 provided in the opening 6 of the wiring substrate 10. This is because, when a material having a high elastic modulus is used for the filler 7, deformation of the filler 7, which has a large influence on the material 4 and the conductor via 3, occurs when the wiring substrate 10 is heated and cooled. It is because there is a risk of being easily invited.

次に、第２の実施の形態について説明する。
図６及び図７は第２の実施の形態に係る配線基板の一例を示す図である。図６には、第２の実施の形態に係る配線基板の一例の要部断面を模式的に図示している。図７には、図６のＹ部を拡大して図示している。 Next, a second embodiment will be described.
6 and 7 are views showing an example of a wiring board according to the second embodiment. FIG. 6 schematically shows the cross section of the main part of an example of the wiring board according to the second embodiment. FIG. 7 is an enlarged view of the Y portion of FIG.

図６及び図７に示す配線基板１０ａは、開口部６に設けられる材料４の内側を空洞８としている点で、上記第１の実施の形態に係る配線基板１０と相違する。この配線基板１０ａのように、材料４の内側には上記充填材７のような材料を設けず、材料４の内側に空洞８を残すようにしてもよい。このような配線基板１０ａによっても、上記配線基板１０と同様の効果が得られる。   The wiring board 10a shown in FIGS. 6 and 7 is different from the wiring board 10 according to the first embodiment in that the inside of the material 4 provided in the opening 6 is a cavity 8. Like the wiring substrate 10 a, the material 4 may not have the material such as the filling material 7 inside, and the cavity 8 may be left inside the material 4. The effect similar to that of the wiring board 10 can be obtained by such a wiring board 10a.

即ち、この配線基板１０ａにおいても、開口部６の内面に、コンフォーマル形状の導体ビア３を設け、その導体ビア３の内面に、導体ビア３よりも低熱膨張率を有する材料４を設ける。導体ビア３の体積減少及び材料４の存在によって導体ビア３の膨張及び収縮を抑え、更に、材料４によって導体ビア３への樹脂層１の膨張及び収縮の影響を抑える。これにより、導体ビア３の変形を抑え、導体ビア３に一部が接している誘電体層２ｃの機械的負荷を抑えて、誘電体層２ｃの破壊を抑えることができる。導体ビア３の変形による誘電体層２ｃの破壊が抑えられる、信頼性の高い配線基板１０ａが実現される。   That is, also in this wiring board 10 a, the conformal conductor via 3 is provided on the inner surface of the opening 6, and the material 4 having a lower thermal expansion coefficient than the conductor via 3 is provided on the inner surface of the conductor via 3. The volume reduction of the conductor via 3 and the presence of the material 4 suppress the expansion and contraction of the conductor via 3, and the material 4 suppresses the influence of the expansion and contraction of the resin layer 1 on the conductor via 3. Thereby, the deformation of the conductor via 3 can be suppressed, the mechanical load of the dielectric layer 2c partially in contact with the conductor via 3 can be suppressed, and the breakdown of the dielectric layer 2c can be suppressed. A highly reliable wiring board 10a in which the destruction of the dielectric layer 2c due to the deformation of the conductor via 3 is suppressed is realized.

次に、第３の実施の形態について説明する。
ここでは、上記のような構成を有する配線基板の形成方法の一例を、第３の実施の形態として説明する。以下、配線基板の形成方法の一例について、図８〜図１６を参照して説明する。 Next, a third embodiment will be described.
Here, an example of a method of forming a wiring board having the above-described configuration will be described as a third embodiment. Hereinafter, an example of a method of forming a wiring board will be described with reference to FIGS.

図８は第３の実施の形態に係るキャパシタ部材準備工程の一例を示す図である。図８には、キャパシタ部材準備工程の要部断面を模式的に図示している。
図８に示すような、電極箔２１と電極箔２２との間に誘電体層２３が介在された構造を有するキャパシタ部材２０（基板）を準備する。このキャパシタ部材２０の電極箔２１及び電極箔２２には、例えば、ニッケル、銅等の金属箔を用いることができる。電極箔２１及び電極箔２２の厚さは、例えば、０．０３ｍｍとされる。キャパシタ部材２０の誘電体層２３には、例えば、チタン酸バリウム等の高誘電体セラミックを用いることができる。誘電体層２３の厚さは、例えば、０．００１ｍｍとされる。 FIG. 8 is a view showing an example of a capacitor member preparation process according to the third embodiment. FIG. 8 schematically shows the cross section of the main part of the capacitor member preparation process.
A capacitor member 20 (substrate) having a structure in which the dielectric layer 23 is interposed between the electrode foil 21 and the electrode foil 22 as shown in FIG. 8 is prepared. For the electrode foil 21 and the electrode foil 22 of the capacitor member 20, for example, metal foils such as nickel and copper can be used. The thickness of the electrode foil 21 and the electrode foil 22 is, for example, 0.03 mm. For the dielectric layer 23 of the capacitor member 20, for example, a high dielectric ceramic such as barium titanate can be used. The thickness of the dielectric layer 23 is, for example, 0.001 mm.

図９は第３の実施の形態に係るパターニング工程の一例を示す図である。図９には、パターニング工程の要部断面を模式的に図示している。
準備されたキャパシタ部材２０（図８）に対し、図９に示すようなパターニングを行う。パターニングは、フォトリソグラフィ技術及びエッチング技術を用いて、キャパシタ部材２０の電極箔２１及び電極箔２２について行う。その際は、電極箔２１及び電極箔２２を除去すべき領域に開口部を設けたレジストパターンを形成し、これをマスクにして、当該開口部に露出する電極箔２１及び電極箔２２を、ウェットエッチング又はドライエッチングにより除去する。除去後、レジストパターンは剥離する。 FIG. 9 is a view showing an example of the patterning process according to the third embodiment. FIG. 9 schematically shows the cross section of the main part of the patterning process.
The prepared capacitor member 20 (FIG. 8) is patterned as shown in FIG. The patterning is performed on the electrode foil 21 and the electrode foil 22 of the capacitor member 20 using a photolithography technique and an etching technique. In that case, a resist pattern having openings in areas where the electrode foil 21 and the electrode foil 22 should be removed is formed, and this is used as a mask to wet the electrode foil 21 and the electrode foil 22 exposed in the openings. Remove by etching or dry etching. After removal, the resist pattern is peeled off.

このようなパターニングにより、パターニング後の電極箔２１及び電極箔２２、並びにそれらの間に介在される誘電体層２３を、それぞれ上記の電極層２ａ及び電極層２ｂ、並びに誘電体層２ｃとして含む、キャパシタ層２を形成する。電極層２ａ（電極箔２１）と電極層２ｂ（電極箔２２）とが誘電体層２ｃ（誘電体層２３）を挟んでオーバーラップする部位が、キャパシタとして機能する。   By such patterning, the patterned electrode foil 21 and electrode foil 22, and the dielectric layer 23 interposed therebetween are included as the electrode layer 2a, the electrode layer 2b, and the dielectric layer 2c, respectively. Capacitor layer 2 is formed. A portion where the electrode layer 2a (electrode foil 21) and the electrode layer 2b (electrode foil 22) overlap with each other with the dielectric layer 2c (dielectric layer 23) interposed therebetween functions as a capacitor.

図１０は第３の実施の形態に係る積層工程の一例を示す図である。図１０（Ａ）及び図１０（Ｂ）には、積層工程の一例の要部断面を模式的に図示している。図１０（Ａ）には、積層前の状態の一例を図示し、図１０（Ｂ）には、積層後の状態の一例を図示している。   FIG. 10 is a diagram illustrating an example of a stacking process according to the third embodiment. FIG. 10A and FIG. 10B schematically show a cross section of an essential part of an example of the stacking process. FIG. 10A shows an example of the state before lamination, and FIG. 10B shows an example of the state after lamination.

形成されたキャパシタ層２を、図１０（Ａ）及び図１０（Ｂ）に示すように、配線等の導体層５、この例では導体層５ａ及び導体層５ｂが設けられたビルドアップ基板３１と、樹脂層１（上記樹脂層１ａに相当）を介在させて、積層する。   As shown in FIGS. 10A and 10B, the formed capacitor layer 2 is formed of a conductor layer 5 such as a wiring, and in this example, a buildup substrate 31 provided with a conductor layer 5a and a conductor layer 5b. The resin layer 1 (corresponding to the resin layer 1a) is interposed and laminated.

例えば、樹脂やセラミックのコア基板の表面に貼付された銅箔を、フォトリソグラフィ技術及びエッチング技術を用いてパターニングすることで、図１０（Ａ）に示すような、所定パターンの導体層５ａ及び導体層５ｂを含むビルドアップ基板３１を得る。尚、ここでは図示を省略するが、コア基板の表裏面に所定パターンの導体層を設け、表裏面の導体層間を貫通ビアで電気的に接続する構成としてもよい。   For example, a copper foil affixed to the surface of a resin or ceramic core substrate is patterned using a photolithographic technique and an etching technique, whereby a conductor layer 5a and a conductor having a predetermined pattern as shown in FIG. A buildup substrate 31 including the layer 5b is obtained. Although not shown here, a conductor layer having a predetermined pattern may be provided on the front and back surfaces of the core substrate, and the conductor layers on the front and back surfaces may be electrically connected by through vias.

また、ビルドアップ基板３１は、表面又は表裏面に所定パターンの導体層を設けたコア基板の上に、プリプレグ等の樹脂層を熱圧着して積層し、当該樹脂層に貫通ビアを形成し、当該樹脂層の表面に所定パターンの導体層５ａ及び導体層５ｂを設けたものでもよい。或いは、ビルドアップ基板３１は、コア基板の上に、貫通ビア及び導体層が設けられた樹脂層が複数層積層された多層構造を有するものであってもよい。この場合、樹脂層に対する貫通ビア形成は、レーザー等による穴あけ加工技術及びメッキ等の導体形成技術を用いて行うことができ、導体層の形成は、導体形成技術、フォトリソグラフィ技術及びエッチング技術を用いて行うことができる。   In the buildup substrate 31, a resin layer such as a prepreg is thermocompression-bonded and laminated on a core substrate provided with a conductor layer of a predetermined pattern on the surface or front and back, and a through via is formed in the resin layer. A conductor layer 5a and a conductor layer 5b having a predetermined pattern may be provided on the surface of the resin layer. Alternatively, the buildup substrate 31 may have a multilayer structure in which a plurality of resin layers provided with through vias and conductor layers are stacked on the core substrate. In this case, through via formation for the resin layer can be performed using a drilling technique with a laser or the like and a conductor formation technique such as plating, and the formation of the conductor layer uses a conductor formation technique, a photolithography technique and an etching technique. Can be done.

図１０（Ａ）に示すように、ビルドアップ基板３１とキャパシタ層２との間に、樹脂層１としてプリプレグ等の樹脂材料を設け、これらビルドアップ基板３１、樹脂層１及びキャパシタ層２を熱圧着する。これにより、図１０（Ｂ）に示すような、ビルドアップ基板３１、樹脂層１及びキャパシタ層２が積層された基板３０を得る。   As shown in FIG. 10A, a resin material such as a prepreg is provided as the resin layer 1 between the buildup substrate 31 and the capacitor layer 2, and the buildup substrate 31, the resin layer 1 and the capacitor layer 2 are heated. Crimp. Thereby, a substrate 30 on which the buildup substrate 31, the resin layer 1, and the capacitor layer 2 are laminated as shown in FIG. 10B is obtained.

基板３０の樹脂層１、及びビルドアップ基板３１の樹脂層には、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料、又はこのような樹脂材料にガラス等の繊維やクロスが含有されたものを用いることができる。ビルドアップ基板３１の導体層５ａ及び導体層５ｂには、銅のほか、アルミニウム、ニッケル、金、銀等の導体材料を用いることもできる。   The resin layer 1 of the substrate 30 and the resin layer of the buildup substrate 31 contained a resin material such as an epoxy resin, a polyimide resin, a bismaleimide triazine resin, or a fiber or cloth such as glass in such a resin material. The thing can be used. For the conductor layer 5a and the conductor layer 5b of the buildup substrate 31, a conductor material such as aluminum, nickel, gold, silver or the like can be used besides copper.

尚、上記図９の工程では、電極層２ａ（電極箔２１）及び電極層２ｂ（電極箔２２）のうち、樹脂層１と接着される側の電極層２ｂのパターニングのみを行っておき、それを図１０の例に従って樹脂層１と接着した後、電極層２ａのパターニングを行ってもよい。   In the process of FIG. 9 described above, only the electrode layer 2b on the side bonded to the resin layer 1 out of the electrode layer 2a (electrode foil 21) and the electrode layer 2b (electrode foil 22) is patterned. After bonding with the resin layer 1 according to the example of FIG. 10, the electrode layer 2a may be patterned.

図１１は第３の実施の形態に係る開口部形成工程の一例を示す図である。図１１には、貫通孔形成工程の要部断面を模式的に図示している。
上記のようにして形成された基板３０に、図１１に示すように、キャパシタ層２及び樹脂層１を貫通し導体層５に通じる開口部６、この例では導体層５ａ及び導体層５ｂにそれぞれ通じる開口部６ａ及び開口部６ｂを形成する。開口部６ａ及び開口部６ｂは、例えば、レーザーを用いて形成することができる。開口部６の形成に用いるレーザーとしては、炭酸ガスレーザー、エキシマレーザー、ＵＶ（Ultra Violet）レーザー、ＹＡＧ（Yttrium Aluminum Garnet）レーザー等がある。 FIG. 11 is a view showing an example of the opening forming process according to the third embodiment. FIG. 11 schematically shows the cross section of the main part of the through hole forming step.
In the substrate 30 formed as described above, as shown in FIG. 11, an opening 6 that penetrates the capacitor layer 2 and the resin layer 1 and communicates with the conductor layer 5, in this example, the conductor layer 5 a and the conductor layer 5 b, respectively. An opening 6a and an opening 6b are formed. The opening 6a and the opening 6b can be formed using, for example, a laser. Examples of the laser used for forming the opening 6 include a carbon dioxide laser, an excimer laser, a UV (Ultra Violet) laser, and a YAG (Yttrium Aluminum Garnet) laser.

基板３０の、キャパシタ層２の電極層２ａ及び電極層２ｂが除去されている領域に対し、所定種類のレーザーを、所定条件で照射し、誘電体層２ｃ、更に樹脂層１を貫通して、導体層５ａ及び導体層５ｂにそれぞれ通じる開口部６ａ及び開口部６ｂを形成する。例えば、形成される一方の開口部６ａの内面には、電極層２ａ、誘電体層２ｃ、樹脂層１及び導体層５ａが露出する。形成される他方の開口部６ｂの内面には、誘電体層２ｃ、電極層２ｂ、樹脂層１及び導体層５ｂが露出する。   A region of the substrate 30 where the electrode layer 2a and the electrode layer 2b of the capacitor layer 2 are removed is irradiated with a predetermined type of laser under predetermined conditions, and penetrates the dielectric layer 2c and the resin layer 1, An opening 6a and an opening 6b communicating with the conductor layer 5a and the conductor layer 5b are formed. For example, the electrode layer 2a, the dielectric layer 2c, the resin layer 1, and the conductor layer 5a are exposed on the inner surface of the one opening 6a to be formed. The dielectric layer 2c, the electrode layer 2b, the resin layer 1, and the conductor layer 5b are exposed on the inner surface of the other opening 6b to be formed.

図１２は第３の実施の形態に係る導体ビア形成工程の一例を示す図である。図１２には、導体ビア形成工程の要部断面を模式的に図示している。
基板３０に開口部６を形成した後、導体ビア３の形成を行う。この例では、図１２に示すように、開口部６ａ及び開口部６ｂにそれぞれ、導体ビア３ａ及び導体ビア３ｂを形成する。例えば、無電解メッキ法、又は無電解メッキ法と電解メッキ法を用いて、銅等の導体材料を形成し、導体ビア３ａ及び導体ビア３ｂを形成する。尚、メッキ法を用いてアルミニウム、ニッケル、金、銀等の導体材料を形成し、導体ビア３ａ及び導体ビア３ｂを形成することもできる。導体ビア３ａ及び導体ビア３ｂは、例えば、径が０．０６ｍｍとされ、厚さが０．０５ｍｍとされる。 FIG. 12 is a view showing an example of a conductor via forming step according to the third embodiment. FIG. 12 schematically shows the cross section of the main part of the conductor via forming process.
After forming the opening 6 in the substrate 30, the conductor via 3 is formed. In this example, as shown in FIG. 12, the conductor via 3a and the conductor via 3b are formed in the opening 6a and the opening 6b, respectively. For example, a conductive material such as copper is formed by using an electroless plating method, or an electroless plating method and an electrolytic plating method, and the conductive via 3a and the conductive via 3b are formed. The conductor via 3a and the conductor via 3b can also be formed by forming a conductor material such as aluminum, nickel, gold, silver or the like using a plating method. The conductor via 3a and the conductor via 3b have, for example, a diameter of 0.06 mm and a thickness of 0.05 mm.

導体ビア３ａは、開口部６ａの内壁、即ち、電極層２ａ、誘電体層２ｃ及び樹脂層１の内面に沿って、形成される。導体ビア３ｂは、開口部６ｂの内壁、即ち、誘電体層２ｃ、電極層２ｂ及び樹脂層１の内面に沿って、形成される。開口部６ａに形成される導体ビア３ａは、開口部６ａ内の電極層２ａ及び導体層５ａに接し、これにより、電極層２ａと導体層５ａとが、導体ビア３ａを通じて電気的に接続される。開口部６ｂに形成される導体ビア３ｂは、開口部６ｂ内の電極層２ｂ及び導体層５ｂに接し、これにより、電極層２ｂと導体層５ｂとが、導体ビア３ｂを通じて電気的に接続される。   The conductor via 3a is formed along the inner wall of the opening 6a, that is, the inner surface of the electrode layer 2a, the dielectric layer 2c, and the resin layer 1. The conductor via 3b is formed along the inner wall of the opening 6b, that is, the inner surface of the dielectric layer 2c, the electrode layer 2b, and the resin layer 1. The conductor via 3a formed in the opening 6a is in contact with the electrode layer 2a and the conductor layer 5a in the opening 6a, whereby the electrode layer 2a and the conductor layer 5a are electrically connected through the conductor via 3a. . The conductor via 3b formed in the opening 6b is in contact with the electrode layer 2b and the conductor layer 5b in the opening 6b, whereby the electrode layer 2b and the conductor layer 5b are electrically connected through the conductor via 3b. .

尚、導体ビア３ａ及び導体ビア３ｂを形成する際の導体材料は、開口部６ａ内の導体層５ａの上面及び開口部６ｂ内の導体層５ｂの上面や、基板３０の上面に形成されてもよい。また、導体層５ａ及び導体層５ｂの上面や基板３０の上面に形成された導体材料は、エッチング等の手法を用いて除去することもできる。或いはまた、導体層５ａ及び導体層５ｂの上面や基板３０の上面をレジスト等でマスクしたうえで、導体材料を形成し、導体ビア３ａ及び導体ビア３ｂを形成することもできる。   The conductor material for forming the conductor via 3a and the conductor via 3b may be formed on the upper surface of the conductor layer 5a in the opening 6a, the upper surface of the conductor layer 5b in the opening 6b, or the upper surface of the substrate 30. Good. The conductor material formed on the upper surfaces of the conductor layer 5a and the conductor layer 5b and the upper surface of the substrate 30 can also be removed using a method such as etching. Alternatively, the conductor vias 3a and the conductor vias 3b can be formed by masking the upper surfaces of the conductor layers 5a and 5b and the upper surface of the substrate 30 with a resist or the like and then forming a conductor material.

図１３は第３の実施の形態に係る膜形成工程の一例を示す図である。図１３には、膜形成工程の要部断面を模式的に図示している。
導体ビア３の形成後、材料４の形成を行う。この例では、図１３に示すように、導体ビア３ａ及び導体ビア３ｂの内面に沿ってそれぞれ、材料４ａ及び材料４ｂを形成する。材料４ａ及び材料４ｂには、導体ビア３ａ及び導体ビア３ｂよりも低熱膨張率を有する材料、例えば、酸化シリコン、インバー、コバール等の材料を用いる。材料４ａ及び材料４ｂは、例えば、スパッタ技術を用いて、導体ビア３ａ及び導体ビア３ｂの内面に形成する。材料４ａ及び材料４ｂは、例えば、厚さ０．００１ｍｍ程度の薄膜で形成する。 FIG. 13 is a view showing an example of a film forming process according to the third embodiment. FIG. 13 schematically shows the cross section of the main part of the film forming step.
After the formation of the conductor vias 3, the material 4 is formed. In this example, as shown in FIG. 13, the material 4a and the material 4b are formed along the inner surfaces of the conductor via 3a and the conductor via 3b, respectively. As the material 4a and the material 4b, a material having a lower coefficient of thermal expansion than the conductor via 3a and the conductor via 3b, for example, a material such as silicon oxide, invar, or kovar is used. The material 4a and the material 4b are formed on the inner surface of the conductor via 3a and the conductor via 3b using, for example, a sputtering technique. The material 4a and the material 4b are formed of, for example, a thin film having a thickness of about 0.001 mm.

尚、材料４ａ及び材料４ｂの形成には、スパッタ技術のほか、それらの材料の種類に応じた各種成膜技術、例えば、ＣＶＤ（Chemical Vapor Deposition）技術、ＰＶＤ（Physical Vapor Deposition）技術、メッキ技術、コーティング技術等、熱処理技術等を用いることができる。   The material 4a and the material 4b are formed by sputtering, as well as various film forming techniques according to the types of the materials, such as CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), and plating. And coating techniques, heat treatment techniques and the like can be used.

また、材料４ａ及び材料４ｂを形成する際の材料は、配線基板１０Ａの上面に形成されてもよい。また、配線基板１０Ａの上面に形成された材料４ａ及び材料４ｂは、エッチング等の手法を用いて除去することもできる。或いはまた、上記基板３０の上面をレジスト等でマスクしたうえで、材料４ａ及び材料４ｂを形成することもできる。   Further, the material for forming the material 4a and the material 4b may be formed on the upper surface of the wiring board 10A. Further, the material 4a and the material 4b formed on the upper surface of the wiring substrate 10A can be removed by using a technique such as etching. Alternatively, the material 4a and the material 4b can be formed after the upper surface of the substrate 30 is masked with a resist or the like.

以上述べた図８〜図１３の工程により、開口部６に空洞８を残した配線基板１０Ａを得ることができる。
図１４は第３の実施の形態に係る充填材形成工程の一例を示す図である。図１４には、充填材形成工程の要部断面を模式的に図示している。 The wiring substrate 10A in which the cavity 8 is left in the opening 6 can be obtained by the steps of FIGS. 8 to 13 described above.
FIG. 14 is a view showing an example of a filler forming step according to the third embodiment. FIG. 14 schematically shows the cross section of the main part of the filler forming step.

材料４の形成後は、更にその内側に充填材を設けてもよい。この例では、図１４に示すように、材料４ａ及び材料４ｂの内側にそれぞれ、充填材７ａ及び充填材７ｂを形成する。充填材７ａ及び充填材７ｂには、導体ビア３及び材料４よりも高熱膨張率及び低弾性率を有する材料、例えば、エポキシ樹脂等の樹脂材料を用いる。このような樹脂材料を、導体ビア３ａ及び材料４ａを形成した開口部６ａ内、並びに導体ビア３ｂ及び材料４ｂを形成した開口部６ｂ内にそれぞれ充填し、樹脂材料の種類に応じた所定条件で硬化することで、充填材７ａ及び充填材７ｂを形成する。尚、充填材７ａ及び充填材７ｂの樹脂材料には、例えば、熱硬化性樹脂、熱可塑性樹脂、紫外線硬化性樹脂を用いることができる。   After formation of the material 4, a filler may be further provided on the inner side. In this example, as shown in FIG. 14, the filler 7a and the filler 7b are formed inside the material 4a and the material 4b, respectively. For the filler 7a and the filler 7b, a material having a higher thermal expansion coefficient and a lower elastic modulus than the conductor via 3 and the material 4 is used, for example, a resin material such as an epoxy resin. Such a resin material is filled in the opening 6a in which the conductor via 3a and the material 4a are formed and in the opening 6b in which the conductor via 3b and the material 4b are formed, respectively, under predetermined conditions according to the type of the resin material. By curing, the filler 7a and the filler 7b are formed. In addition, as a resin material of the filler 7a and the filler 7b, a thermosetting resin, a thermoplastic resin, and an ultraviolet curable resin can be used, for example.

上記図８〜図１３の工程後、このように開口部６ａ及び開口部６ｂにそれぞれ充填材７ａ及び充填材７ｂを更に形成することで、開口部６の空洞８（図１３）を埋め、図１４に示すような配線基板１０Ｂを得ることもできる。   After the steps of FIG. 8 to FIG. 13, the filling material 7a and the filling material 7b are further formed in the opening 6a and the opening 6b, respectively, to fill the cavity 8 (FIG. 13) of the opening 6 A wiring board 10B as shown in 14 can also be obtained.

以上のような配線基板１０Ａ（図１３）及び配線基板１０Ｂ（図１４）の上には、更にビルドアップ層を形成することができる。
図１５は第３の実施の形態に係るビルドアップ層形成工程の一例を示す図である。図１５（Ａ）及び図１５（Ｂ）には、ビルドアップ層形成工程の一例の要部断面を模式的に図示している。図１５（Ａ）には、樹脂層積層工程の一例を図示し、図１５（Ｂ）には、導体ビア及び導体層形成工程の一例を図示している。 A buildup layer can be further formed on the wiring substrate 10A (FIG. 13) and the wiring substrate 10B (FIG. 14) as described above.
FIG. 15 is a view showing an example of a buildup layer forming step according to the third embodiment. FIGS. 15A and 15B schematically show the cross section of an example of the buildup layer forming step. FIG. 15A shows an example of the resin layer laminating step, and FIG. 15B shows an example of the conductor via and conductor layer forming step.

例えば、図１５（Ａ）に示すように、上記図８〜図１３の工程で得られた配線基板１０Ａの上に、プリプレグ等の樹脂層４１を熱圧着して積層する。樹脂層４１には、上記樹脂層１と同様に、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料、又はこのような樹脂材料にガラス等の繊維やクロスが含有されたものを用いることができる。このように配線基板１０Ａ上に樹脂層４１を熱圧着して積層した時には、配線基板１０Ａの開口部６ａ及び開口部６ｂ（開口部６）に存在する空洞８が樹脂層４１の一部で埋められる。空洞８を埋める樹脂層４１の一部が、上記の充填材７ａ及び充填材７ｂ又は充填材７に相当する役割を果たす。   For example, as shown in FIG. 15A, a resin layer 41 such as a prepreg is laminated by thermocompression bonding on the wiring substrate 10A obtained in the steps of FIGS. As the resin layer 1, a resin material such as an epoxy resin, a polyimide resin, or a bismaleimide triazine resin, or a resin material containing a fiber or cloth such as glass is used for the resin layer 41. Can. Thus, when the resin layer 41 is laminated by thermocompression bonding on the wiring board 10A, the cavity 8 existing in the opening 6a and the opening 6b (opening 6) of the wiring board 10A is filled with a part of the resin layer 41. Be A part of the resin layer 41 filling the cavity 8 plays a role corresponding to the filler 7 a and the filler 7 b or the filler 7.

樹脂層４１を積層した後、図１５（Ｂ）に示すように、樹脂層４１を貫通し、キャパシタ層２、一例としてその電極層２ａに電気的に接続される導体ビア４２を形成し、樹脂層４１の上面に、導体ビア４２に電気的に接続される配線等の導体層４３を形成する。導体ビア４２は、例えば、樹脂層４１にレーザーを用いてキャパシタ層２の電極層２ａに通じる開口部を形成し、この開口部を銅等の導体材料で埋め込むことで、フィルドビアとして形成する。導体層４３は、樹脂層４１の上面に形成された銅等の導体材料をパターニングすることで、形成する。   After the resin layer 41 is laminated, as shown in FIG. 15 (B), the resin layer 41 is penetrated to form the capacitor layer 2, for example, a conductor via 42 electrically connected to the electrode layer 2a. A conductor layer 43 such as a wiring electrically connected to the conductor via 42 is formed on the upper surface of the layer 41. For example, the conductor via 42 is formed as a filled via by forming an opening that leads to the electrode layer 2a of the capacitor layer 2 using a laser in the resin layer 41 and filling the opening with a conductor material such as copper. The conductor layer 43 is formed by patterning a conductor material such as copper formed on the upper surface of the resin layer 41.

この図１５に示すような方法により、配線基板１０Ａ上に更にビルドアップ層４０（樹脂層４１、導体ビア４２及び導体層４３を含む）を形成した配線基板１０Ｃを得ることができる。   By the method as shown in FIG. 15, a wiring substrate 10C in which a buildup layer 40 (including a resin layer 41, a conductor via 42, and a conductor layer 43) is further formed on the wiring substrate 10A can be obtained.

ここでは図示を省略するが、配線基板１０Ｃの表面には、これに実装される電子部品の端子と対応する位置に配線基板１０Ｃの端子（外部接続端子）が形成されるように、ソルダレジスト等の保護膜が設けられてもよい。   Although not shown here, a solder resist or the like is formed on the surface of the wiring board 10C so that the terminals (external connection terminals) of the wiring board 10C are formed at positions corresponding to the terminals of the electronic components mounted thereon. A protective film of may be provided.

図１６は第３の実施の形態に係るビルドアップ層形成工程の別例を示す図である。図１６（Ａ）及び図１６（Ｂ）には、ビルドアップ層形成工程の別例の要部断面を模式的に図示している。図１６（Ａ）には、樹脂層積層工程の別例を図示し、図１６（Ｂ）には、導体ビア及び導体層形成工程の別例を図示している。   FIG. 16 is a diagram showing another example of the buildup layer forming process according to the third embodiment. FIGS. 16A and 16B schematically show a cross section of the main part of another example of the buildup layer forming step. FIG. 16 (A) illustrates another example of the resin layer lamination step, and FIG. 16 (B) illustrates another example of the conductor via and conductor layer formation step.

この例では、図１６（Ａ）に示すように、上記図８〜図１４の工程で得られた配線基板１０Ｂの上に、プリプレグ等の樹脂層４１を熱圧着して積層する。尚、配線基板１０Ｂでは、開口部６ａ及び開口部６ｂがそれぞれ充填材７ａ及び充填材７ｂで埋められているため、樹脂層４１は、開口部６ａ及び開口部６ｂには充填されない。樹脂層４１を積層した後は、上記図１５（Ｂ）で述べたのと同様にして、図１６（Ｂ）に示すように、導体ビア４２及び導体層４３を形成する。   In this example, as shown in FIG. 16A, a resin layer 41 such as a prepreg is laminated by thermocompression bonding on the wiring substrate 10B obtained in the steps of FIGS. In the wiring board 10B, since the opening 6a and the opening 6b are filled with the filler 7a and the filler 7b, respectively, the resin layer 41 is not filled in the opening 6a and the opening 6b. After laminating the resin layer 41, the conductor vias 42 and the conductor layer 43 are formed as shown in FIG. 16 (B) in the same manner as described in FIG. 15 (B).

この図１６に示すような方法により、配線基板１０Ｂ上に更にビルドアップ層４０（樹脂層４１、導体ビア４２及び導体層４３を含む）を形成した配線基板１０Ｄを得ることができる。   By the method as shown in FIG. 16, it is possible to obtain the wiring board 10D in which the buildup layer 40 (including the resin layer 41, the conductor via 42, and the conductor layer 43) is further formed on the wiring board 10B.

ここでは図示を省略するが、配線基板１０Ｄの表面には、これに実装される電子部品の端子と対応する位置に配線基板１０Ｄの端子（外部接続端子）が形成されるように、ソルダレジスト等の保護膜が設けられてもよい。   Although not shown here, a solder resist or the like is formed on the surface of the wiring board 10D so that the terminals (external connection terminals) of the wiring board 10D are formed at positions corresponding to the terminals of the electronic components mounted thereon. A protective film of may be provided.

次に、第４の実施の形態について説明する。
ここでは、上記のような構成を有する配線基板を用いた電子装置の一例を、第４の実施の形態として説明する。 Next, a fourth embodiment will be described.
Here, an example of an electronic device using a wiring board having the above-described configuration will be described as a fourth embodiment.

図１７は第４の実施の形態に係る電子装置の一例を示す図である。図１７には、第４の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図１７に示す電子装置６０は、配線基板の一例として配線基板１０Ｃ、及び配線基板１０Ｃに実装された電子部品５０を含む。 FIG. 17 is a view showing an example of the electronic device according to the fourth embodiment. FIG. 17 schematically shows the cross section of the main part of an example of the electronic device according to the fourth embodiment.
An electronic device 60 shown in FIG. 17 includes a wiring board 10C as an example of a wiring board, and an electronic component 50 mounted on the wiring board 10C.

配線基板１０Ｃは、ビルドアップ基板３１、樹脂層１及びキャパシタ層２を含む配線基板１０Ａ（図１３）の上に、更にビルドアップ層４０（樹脂層４１、導体ビア４２及び導体層４３を含む）が積層された構造を有する（図１５）。この配線基板１０Ｃ内のビルドアップ基板３１は、導体層５、それに電気的に接続される導体ビア３２（フィルドビア）等の導体部３３、及び樹脂層３４を含む。配線基板１０Ｃ（そのビルドアップ層４０）の表面には、ソルダレジスト等の保護膜４４が設けられ、保護膜４４から露出する、ビルドアップ層４０の導体層４３の一部が、配線基板１０Ｃの端子１１（外部接続端子）として用いられる。   Wiring board 10C further includes buildup layer 40 (including resin layer 41, conductor via 42 and conductor layer 43) on wiring board 10A (FIG. 13) including buildup substrate 31, resin layer 1 and capacitor layer 2 Have a stacked structure (FIG. 15). The build-up board 31 in the wiring board 10 </ b> C includes a conductor layer 5, a conductor portion 33 such as a conductor via 32 (filled via) electrically connected to the conductor layer 5, and a resin layer 34. A protective film 44 such as a solder resist is provided on the surface of the wiring substrate 10C (its buildup layer 40), and a part of the conductor layer 43 of the buildup layer 40 exposed from the protective film 44 corresponds to that of the wiring substrate 10C. It is used as a terminal 11 (external connection terminal).

電子部品５０には、各種電子部品が用いられる。例えば、電子部品５０には、ＩＣ（Integrated Circuit）等の半導体素子（半導体チップ）や、半導体素子を配線基板（パッケージ基板）に実装した半導体装置（半導体パッケージ）等を用いることができる。電子部品５０は、配線基板１０Ｃの端子１１と対応する位置に、電極５２、及び電極５２上に設けられた半田バンプ等の端子５１を有する。   Various electronic components are used for the electronic component 50. For example, the electronic component 50 can be a semiconductor element (semiconductor chip) such as an IC (Integrated Circuit), a semiconductor device (semiconductor package) in which the semiconductor element is mounted on a wiring board (package board), or the like. The electronic component 50 has an electrode 52 and a terminal 51 such as a solder bump provided on the electrode 52 at a position corresponding to the terminal 11 of the wiring substrate 10C.

このような電子部品５０が、配線基板１０Ｃ上に実装される。その際は、電子部品５０の端子５１が、配線基板１０Ｃの端子１１に接合され、電子部品５０と配線基板１０Ｃとが電気的に接続される。これにより、配線基板１０Ｃ上に電子部品５０が実装された、図１７に示すような電子装置６０が得られる。   Such an electronic component 50 is mounted on the wiring board 10C. At that time, the terminal 51 of the electronic component 50 is bonded to the terminal 11 of the wiring substrate 10C, and the electronic component 50 and the wiring substrate 10C are electrically connected. Thereby, an electronic device 60 as shown in FIG. 17 in which the electronic component 50 is mounted on the wiring board 10C is obtained.

電子装置６０では、電子部品５０が実装される配線基板１０Ｃの、開口部６の内面に導体ビア３が設けられ、その導体ビア３の内面に、導体ビア３よりも低熱膨張率を有する材料４が設けられる。これにより、導体ビア３の変形が抑えられ、導体ビア３に一部が接している誘電体層２ｃの破壊が抑えられる。このような配線基板１０Ｃが用いられ、信頼性の高い電子装置６０が実現される。   In the electronic device 60, the conductor via 3 is provided on the inner surface of the opening 6 of the wiring substrate 10 </ b> C on which the electronic component 50 is mounted, and the material 4 having a lower thermal expansion coefficient than the conductor via 3 on the inner surface of the conductor via 3. Is provided. Thereby, the deformation of the conductor via 3 is suppressed, and the breakage of the dielectric layer 2c partially in contact with the conductor via 3 is suppressed. By using such a wiring substrate 10C, a highly reliable electronic device 60 is realized.

尚、配線基板１０Ｃ上に実装される電子部品５０は、半導体素子や半導体装置のほか、チップコンデンサ等のチップ部品、別の配線基板等であってもよい。
ここでは配線基板１０Ｃを例にしたが、同様に、配線基板１０Ｄ（図１６）に電子部品５０等の各種電子部品を実装した電子装置を得ることもできる。 The electronic component 50 mounted on the wiring substrate 10C may be a chip component such as a chip capacitor, another wiring substrate, or the like in addition to the semiconductor element and the semiconductor device.
Here, the wiring substrate 10C is taken as an example, but similarly, an electronic device in which various electronic components such as the electronic component 50 are mounted on the wiring substrate 10D (FIG. 16) can be obtained.

配線基板１０Ｃを用いた電子装置６０、或いは配線基板１０Ｄを用いた電子装置では、配線基板１０Ｃ、配線基板１０Ｄにキャパシタが内蔵されることで、別途チップコンデンサを実装するものに比べて、部品接合点の削減、配線長の短縮が可能になる。これにより、配線基板１０Ｃを用いた電子装置６０、或いは配線基板１０Ｄを用いた電子装置の、信頼性の向上、寄生容量の低減による電気特性の向上等を図ることができる。   In the electronic device 60 using the wiring substrate 10C or the electronic device using the wiring substrate 10D, the capacitor is built in the wiring substrate 10C and the wiring substrate 10D, so that the component bonding can be performed as compared with the case where the chip capacitor is separately mounted. It is possible to reduce points and shorten the wiring length. Thereby, the electronic device 60 using the wiring substrate 10C or the electronic device using the wiring substrate 10D can improve reliability, improve electrical characteristics by reducing parasitic capacitance, and the like.

また、配線基板１０Ｃ、配線基板１０Ｄの誘電体層２ｃに高誘電体材料を用いると、高静電容量の実現、ＩＣ等の電子部品と内蔵キャパシタとの間の距離の短縮を図ることができる。   In addition, when a high dielectric material is used for the wiring substrate 10C and the dielectric layer 2c of the wiring substrate 10D, realization of high electrostatic capacitance and shortening of the distance between an electronic component such as an IC and a built-in capacitor can be achieved. .

以上説明した配線基板１０，１０ａ，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ及び電子装置６０等は、各種電子機器（電子装置とも称する）に用いることができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に用いることができる。   The wiring boards 10, 10a, 10A, 10B, 10C, 10D, the electronic device 60, and the like described above can be used in various electronic devices (also referred to as electronic devices). For example, it can be used for various electronic devices such as a computer (personal computer, super computer, server, etc.), a smartphone, a mobile phone, a tablet terminal, a sensor, a camera, an audio device, a measuring device, an inspection device, and a manufacturing device.

図１８は電子機器の一例を示す図である。図１８には、電子機器の一例を模式的に図示している。
図１８に示すように、例えば上記のような電子装置６０が、電子機器７０に搭載（内蔵）される。電子装置６０に用いられる配線基板１０Ｃでは、導体ビア３の変形が抑えられ、誘電体層２ｃの破壊が抑えられる。これにより、信頼性の高い電子装置６０が実現され、そのような電子装置６０を搭載する、信頼性の高い電子機器７０が実現される。 FIG. 18 is a diagram showing an example of the electronic device. FIG. 18 schematically shows an example of the electronic device.
As shown in FIG. 18, for example, the electronic device 60 as described above is mounted (embedded) in the electronic device 70. In the wiring substrate 10C used for the electronic device 60, the deformation of the conductor via 3 is suppressed, and the destruction of the dielectric layer 2c is suppressed. Thereby, a highly reliable electronic device 60 is realized, and a highly reliable electronic device 70 on which such an electronic device 60 is mounted is realized.

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 樹脂層と、
前記樹脂層の上方に設けられた第１電極層と、
前記第１電極層の上面又は下面に設けられた誘電体層と、
前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する開口部と、
前記開口部の内面に設けられ、第１熱膨張率を有する導体ビアと、
前記導体ビアの内面に設けられ、前記第１熱膨張率よりも低い第２熱膨張率を有する材料と
を含むことを特徴とする配線基板。 Regarding the embodiment described above, the following additional notes are further disclosed.
(Supplementary Note 1) Resin layer,
A first electrode layer provided above the resin layer;
A dielectric layer provided on an upper surface or a lower surface of the first electrode layer;
An opening that penetrates the first electrode layer and the dielectric layer to reach the inside of the resin layer;
A conductor via provided on the inner surface of the opening and having a first coefficient of thermal expansion;
And a material provided on an inner surface of the conductor via and having a second coefficient of thermal expansion lower than the first coefficient of thermal expansion.

（付記２） 前記誘電体層は、前記導体ビアの外面に接することを特徴とする付記１に記載の配線基板。
（付記３） 前記材料は、前記導体ビアよりも薄いことを特徴とする付記１又は２に記載の配線基板。 (Supplementary Note 2) The wiring substrate according to Supplementary Note 1, wherein the dielectric layer is in contact with the outer surface of the conductor via.
(Supplementary Note 3) The wiring substrate according to Supplementary note 1 or 2, wherein the material is thinner than the conductor vias.

（付記４） 前記導体ビア及び前記材料が設けられた前記開口部内に設けられ、前記第１熱膨張率よりも高い第３熱膨張率を有する部位を更に含むことを特徴とする付記１乃至３のいずれかに記載の配線基板。   (Additional remark 4) Additional part 1 thru | or 3 provided in the said opening part in which the said conductor via and the said material were provided, and further has a part which has a 3rd thermal expansion coefficient higher than a said 1st thermal expansion coefficient. The wiring board according to any one of the above.

（付記５） 前記部位は、前記導体ビアよりも低い弾性率を有することを特徴とする付記４に記載の配線基板。
（付記６） 前記部位は、前記材料よりも低い弾性率を有することを特徴とする付記４又は５に記載の配線基板。 (Supplementary Note 5) The wiring substrate according to Supplementary Note 4, wherein the portion has a lower elastic modulus than the conductor via.
(Supplementary Note 6) The wiring board according to Supplementary note 4 or 5, wherein the portion has a lower elastic modulus than the material.

（付記７） 前記樹脂層の上方に設けられ、前記誘電体層を挟んで前記第１電極層と対向する第２電極層を更に含むことを特徴とする付記１乃至６のいずれかに記載の配線基板。   (Additional remark 7) It further includes the 2nd electrode layer which is provided above the said resin layer and opposes the said 1st electrode layer on both sides of the said dielectric material layer, The additional description 1 thru | or 6 characterized by the above-mentioned. Wiring board.

（付記８） 前記材料は、酸化シリコン、インバー又はコバールであることを特徴とする付記１乃至７のいずれかに記載の配線基板。
（付記９） 樹脂層と、前記樹脂層の上方に設けられた第１電極層と、前記第１電極層の上面又は下面に設けられた誘電体層と、前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する開口部とを含む第１基板の、前記開口部の内面に、第１熱膨張率を有する導体ビアを形成する工程と、
前記導体ビアの内面に、前記第１熱膨張率よりも低い第２熱膨張率を有する材料を形成する工程と
を含むことを特徴とする配線基板の製造方法。 (Supplementary Note 8) The wiring substrate according to any one of Supplementary notes 1 to 7, wherein the material is silicon oxide, Invar, or Kovar.
(Additional remark 9) The resin layer, the 1st electrode layer provided above the said resin layer, the dielectric material layer provided in the upper surface or lower surface of the said 1st electrode layer, the said 1st electrode layer, and the said dielectric material Forming a conductive via having a first coefficient of thermal expansion on the inner surface of the opening of the first substrate including an opening reaching the inside of the resin layer through the layer;
Forming a material having a second coefficient of thermal expansion lower than the first coefficient of thermal expansion on the inner surface of the conductor via.

（付記１０） 前記導体ビア及び前記材料が設けられた前記開口部内に、前記第１熱膨張率よりも高い第３熱膨張率を有する部位を形成する工程を更に含むことを特徴とする付記９に記載の配線基板の製造方法。   (Supplementary Note 10) The method may further include the step of forming a portion having a third thermal expansion coefficient higher than the first thermal expansion coefficient in the opening provided with the conductor via and the material. The manufacturing method of the wiring board as described in-.

（付記１１） 前記導体ビアの形成前に、
前記第１電極層及び前記誘電体層を含む第２基板を形成する工程と、
形成された前記第２基板を前記樹脂層に積層する工程と
積層された前記第２基板の前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する前記開口部を形成する工程と
を含むことを特徴とする付記９又は１０に記載の配線基板の製造方法。 (Supplementary Note 11) Before forming the conductor via,
Forming a second substrate comprising the first electrode layer and the dielectric layer;
The step of laminating the formed second substrate on the resin layer, and forming the opening reaching the inside of the resin layer through the first electrode layer and the dielectric layer of the laminated second substrate The method of manufacturing a wiring board according to any one of appendices 9 or 10, comprising:

（付記１２） 前記第２基板は、前記誘電体層を挟んで前記第１電極層と対向する第２電極層を更に含むことを特徴とする付記９乃至１１のいずれかに記載の配線基板の製造方法。   (Supplementary Note 12) The wiring substrate according to any one of Supplementary notes 9 to 11, wherein the second substrate further includes a second electrode layer facing the first electrode layer with the dielectric layer interposed therebetween. Production method.

（付記１３） 配線基板と、
前記配線基板上に実装された電子部品と
を含み、
前記配線基板は、
樹脂層と、
前記樹脂層の上方に設けられた第１電極層と、
前記第１電極層の上面又は下面に設けられた誘電体層と、
前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する開口部と、
前記開口部の内面に設けられ、第１熱膨張率を有する導体ビアと、
前記導体ビアの内面に設けられ、前記第１熱膨張率よりも低い第２熱膨張率を有する材料と
を含むことを特徴とする電子装置。 (Supplementary Note 13) Wiring board,
And electronic components mounted on the wiring substrate,
The wiring board is
With a resin layer,
A first electrode layer provided above the resin layer;
A dielectric layer provided on an upper surface or a lower surface of the first electrode layer;
An opening that penetrates the first electrode layer and the dielectric layer to reach the inside of the resin layer;
A conductor via provided on the inner surface of the opening and having a first coefficient of thermal expansion;
A material provided on an inner surface of the conductor via and having a second thermal expansion coefficient lower than the first thermal expansion coefficient.

１，１ａ，１ｂ，１ｃ，３４，４１ 樹脂層
２ キャパシタ層
２ａ，２ｂ 電極層
２ｃ 誘電体層
３，３ａ，３ｂ，３２，４２ 導体ビア
４，４ａ，４ｂ 材料
５，５ａ，５ｂ，４３ 導体層
６，６ａ，６ｂ 開口部
７，７ａ，７ｂ 充填材
８ 空洞
１０，１０ａ，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１００ａ，１００ｂ 配線基板
１１，５１ 端子
２０ キャパシタ部材
２１，２２ 電極箔
２３ 誘電体層
３０ 基板
３１ ビルドアップ基板
３３ 導体部
４０ ビルドアップ層
４４ 保護膜
５０ 電子部品
５２ 電極
６０ 電子装置
７０ 電子機器
１３０ａ フィルドビア
１３０ｂ コンフォーマルビア
Ｃ１，Ｃ２，Ｃ３ 接触部位 1, 1a, 1b, 1c, 34, 41 Resin layer 2 Capacitor layer 2a, 2b Electrode layer 2c Dielectric layer 3, 3a, 3b, 32, 42 Conductor via 4, 4, 4a, 4b Material 5, 5a, 5b, 43 Conductor Layer 6, 6a, 6b Opening 7, 7a, 7b Filler 8 Cavity 10, 10a, 10A, 10B, 10C, 10D, 100a, 100b Wiring board 11, 51 Terminal 20 Capacitor member 21, 22 Electrode foil 23 Dielectric layer DESCRIPTION OF SYMBOLS 30 Board | substrate 31 Buildup board | substrate 33 Conductor part 40 Buildup layer 44 Protective film 50 Electronic component 52 Electrode 60 Electronic device 70 Electronic device 130a Filled via 130b Conformal via C1, C2, C3 Contact part

Claims (8)

樹脂層と、
前記樹脂層の上方に設けられた第１電極層と、
前記第１電極層の上面又は下面に設けられた誘電体層と、
前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する開口部と、
前記開口部の内面に設けられ、第１熱膨張率を有する導体ビアと、
前記導体ビアの内面に設けられ、前記第１熱膨張率よりも低い第２熱膨張率を有する材料と
を含むことを特徴とする配線基板。 With a resin layer,
A first electrode layer provided above the resin layer;
A dielectric layer provided on an upper surface or a lower surface of the first electrode layer;
An opening that penetrates the first electrode layer and the dielectric layer to reach the inside of the resin layer;
A conductor via provided on the inner surface of the opening and having a first coefficient of thermal expansion;
And a material provided on an inner surface of the conductor via and having a second coefficient of thermal expansion lower than the first coefficient of thermal expansion. 前記導体ビア及び前記材料が設けられた前記開口部内に設けられ、前記第１熱膨張率よりも高い第３熱膨張率を有する部位を更に含むことを特徴とする請求項１に記載の配線基板。   2. The wiring board according to claim 1, further comprising a portion provided in the opening provided with the conductive via and the material, and having a third thermal expansion coefficient higher than the first thermal expansion coefficient. . 前記部位は、前記導体ビアよりも低い弾性率を有することを特徴とする請求項２に記載の配線基板。   The wiring board according to claim 2, wherein the part has an elastic modulus lower than that of the conductor via. 前記樹脂層の上方に設けられ、前記誘電体層を挟んで前記第１電極層と対向する第２電極層を更に含むことを特徴とする請求項１乃至３のいずれかに記載の配線基板。   4. The wiring board according to claim 1, further comprising a second electrode layer provided above the resin layer and facing the first electrode layer with the dielectric layer interposed therebetween. 5. 前記材料は、酸化シリコン、インバー又はコバールであることを特徴とする請求項１乃至４のいずれかに記載の配線基板。   5. The wiring board according to claim 1, wherein the material is silicon oxide, invar, or kovar. 樹脂層と、前記樹脂層の上方に設けられた第１電極層と、前記第１電極層の上面又は下面に設けられた誘電体層と、前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する開口部とを含む第１基板の、前記開口部の内面に、第１熱膨張率を有する導体ビアを形成する工程と、
前記導体ビアの内面に、前記第１熱膨張率よりも低い第２熱膨張率を有する材料を形成する工程と
を含むことを特徴とする配線基板の製造方法。 A resin layer; a first electrode layer provided above the resin layer; a dielectric layer provided on an upper surface or a lower surface of the first electrode layer; and penetrating the first electrode layer and the dielectric layer. Forming a conductor via having a first coefficient of thermal expansion on the inner surface of the opening of the first substrate including the opening reaching the inside of the resin layer;
Forming a material having a second coefficient of thermal expansion lower than the first coefficient of thermal expansion on the inner surface of the conductor via. 前記導体ビア及び前記材料が設けられた前記開口部内に、前記第１熱膨張率よりも高い第３熱膨張率を有する部位を形成する工程を更に含むことを特徴とする請求項６に記載の配線基板の製造方法。   7. The method according to claim 6, further comprising the step of forming a portion having a third thermal expansion coefficient higher than the first thermal expansion coefficient in the opening provided with the conductor via and the material. Method of manufacturing a wiring board. 配線基板と、
前記配線基板上に実装された電子部品と
を含み、
前記配線基板は、
樹脂層と、
前記樹脂層の上方に設けられた第１電極層と、
前記第１電極層の上面又は下面に設けられた誘電体層と、
前記第１電極層及び前記誘電体層を貫通して前記樹脂層の内部に達する開口部と、
前記開口部の内面に設けられ、第１熱膨張率を有する導体ビアと、
前記導体ビアの内面に設けられ、前記第１熱膨張率よりも低い第２熱膨張率を有する材料と
を含むことを特徴とする電子装置。 A wiring board;
And electronic components mounted on the wiring substrate,
The wiring board is
With a resin layer,
A first electrode layer provided above the resin layer;
A dielectric layer provided on an upper surface or a lower surface of the first electrode layer;
An opening that penetrates the first electrode layer and the dielectric layer to reach the inside of the resin layer;
A conductor via provided on the inner surface of the opening and having a first coefficient of thermal expansion;
A material provided on an inner surface of the conductor via and having a second thermal expansion coefficient lower than the first thermal expansion coefficient.
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