JP6547265B2 - Imaging device and imaging device - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 64
- 238000006243 chemical reaction Methods 0.000 claims description 152
- 238000005096 rolling process Methods 0.000 claims description 9
- 229920005994 diacetyl cellulose Polymers 0.000 description 44
- 238000010586 diagram Methods 0.000 description 14
- 238000001514 detection method Methods 0.000 description 11
- 230000003287 optical effect Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 230000004907 flux Effects 0.000 description 7
- 230000011514 reflex Effects 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000004075 alteration Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Description
本発明は、撮像ユニットおよび撮像装置に関する。 The present invention relates to an imaging unit and an imaging device.
従来、デジタルピクセルセンサチップ(Digital Pixel Sensor Chip)において、フォトダイオードを含むセンサ部、センサ部からの出力信号とランプ電圧とを比較する比較部、および、比較部からの出力を記録するメモリ部が設けられていた(例えば、非特許文献1参照)。
[先行技術文献]
[特許文献]
[非特許文献1] IEEE JOURNAL OF SOLID−STATE CIRCUITS, VOL. 36, NO. 12, DECEMBER 2001,A 10000 Frames/s CMOS Digital Pixel Sensor,Stuart Kleinfelder,SukHwan Lim,Xinqiao Liu,and Abbas El Gamal,Fellow,IEEE
Conventionally, in a digital pixel sensor chip (Digital Pixel Sensor Chip), a sensor unit including a photodiode, a comparison unit comparing an output signal from the sensor unit with a lamp voltage, and a memory unit recording an output from the comparison unit (For example, refer nonpatent literature 1).
[Prior art document]
[Patent Document]
[Non-Patent Document 1] IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. 12, DECEMBER 2001, A 10000 Frames / s CMOS Digital Pixel Sensor, Stuart Kleinfelder, SukHwan Lim, Xinqiao Liu, and Abbas El Gamal, Fellow, IEEE
上述のデジタルピクセルセンサチップにおいては、各画素は、センサ部の他に、比較部とメモリ部とを有する。それゆえ、1つの画素は多数のトランジスタにより構成される。よって、デジタルピクセルセンサチップにおいて、画素を高密度に設けることは困難であった。 In the above-described digital pixel sensor chip, each pixel has a comparison unit and a memory unit in addition to the sensor unit. Therefore, one pixel is composed of a large number of transistors. Therefore, it has been difficult to provide pixels at high density in a digital pixel sensor chip.
本発明の第1の態様においては、複数の光電変換部を含む画素部を有する撮像部と、撮像部から出力されるデジタル信号を処理する信号処理部と、撮像部に配置され、参照レベルと、画素部において光電変換された電荷量に応じて生成される出力信号の信号レベルとを比較してデジタル信号を出力する差動コンパレータと、を備える撮像ユニットを提供する。 According to a first aspect of the present invention, an imaging unit having a pixel unit including a plurality of photoelectric conversion units, a signal processing unit processing digital signals output from the imaging unit, and an imaging unit are provided. An imaging unit comprising: a differential comparator that outputs a digital signal by comparing the signal level of an output signal generated according to the amount of charge photoelectrically converted in a pixel unit.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 Note that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a subcombination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through the embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Moreover, not all combinations of features described in the embodiments are essential to the solution of the invention.
図1は、一眼レフカメラ400の断面図である。撮像装置の一例としての一眼レフカメラ400は、撮像ユニット200、レンズユニット500およびカメラボディ600を備える。カメラボディ600には、レンズユニット500が装着される。レンズユニット500は、その鏡筒内に、光軸410に沿って配列された光学系を備え、入射する被写体光束をカメラボディ600の撮像ユニット200へ導く。
FIG. 1 is a cross-sectional view of a single-
本例においては、撮像装置として一眼レフカメラ400を例に説明するが、カメラボディ600を撮像装置と捉えてもよい。また、撮像装置は、ミラーユニットを備えるレンズ交換式カメラに限らず、ミラーユニットを持たないレンズ交換式カメラ、ミラーユニットの有無に関わらずレンズ一体式カメラであってもよい。また、本例において光軸410に沿って被写体光束が進む方向を第3方向とする。第3方向に対して垂直であって、かつ、互いに垂直な方向を、第1方向および第2方向とする。
In the present example, the single-
カメラボディ600には、レンズマウント550が結合される。カメラボディ600は、ボディマウント660よりも第3方向の側にミラー672を備える。ミラー672は、レンズユニット500から第3方向に入射する被写体光束に対して傾けて設けられる斜設位置と、被写体光束から退避する退避位置との間で回転可能であるように軸に固定される。
A
ミラー672が斜設位置にある場合、レンズユニット500を通じて入射した被写体光束の多くはミラー672に反射されてピント板652に導かれる。ピント板652は、撮像ユニット200の受光面と共役な位置に配されて、レンズユニット500の光学系が形成した被写体像を可視化する。ピント板652に形成された被写体像は、ペンタプリズム654およびファインダ光学系656を通じてファインダ650から観察される。
When the
ピント板652、ペンタプリズム654、ミラー672は、構造体としてのミラーボックス670に支持される。撮像ユニット200は、ミラーボックス670に取り付けられる。ミラー672が退避位置に退避し、シャッタユニット340の先幕および後幕が開状態となれば、レンズユニット500を透過する被写体光束は、撮像ユニット200の受光面に到達する。
The focusing
撮像ユニット200に対してシャッタユニット340とは逆側には、ボディ基板620および背面表示部634が順次配置される。液晶パネル等が採用される背面表示部634は、カメラボディ600の背面に位置する。ボディ基板620には、CPU622、画像処理部624等の電子回路が実装される。撮像ユニット200の出力は、画像処理部624へ引き渡される。
A
図2は、撮像ユニット200の構成例を示すブロック図である。撮像ユニット200は、撮像部10および信号処理部20を備える。なお、撮像部10は撮像部10の機能を有するチップであってよく、信号処理部20は信号処理部20の機能を有するチップであってよい。撮像部10には、第3方向から光束が入射する。撮像部10と信号処理部20とは、光軸410の方向において少なくとも一部が重ねて設けられる。本例においては、撮像部10の全体が、信号処理部20に対してほぼ完全に重ねて設けられる。撮像部10と信号処理部20とは、バンプ15を通じて互いに電気的に接続される。
FIG. 2 is a block diagram showing a configuration example of the
撮像部10は、画素部11を有する。画素部11は、第1方向および第2方向において2次元に配列された複数の光電変換部を有する。複数の光電変換部の各々は入射光を光電変換する。つまり、複数の光電変換部の各々は、第3方向から入射する光束の光量に応じて電荷を生成する。よって、画素部11は、光電変換された電荷量に応じてアナログの画像信号を生成する。さらに画素部11は、アナログの画像信号をデジタル信号に変換する。その後、画素部11は、変換したデジタル信号を信号処理部20の信号処理回路22へ出力する。
The imaging unit 10 has a
信号処理部20は、信号処理回路22および焦点検出部26を有する。信号処理回路22は、デジタル信号を処理する。信号処理回路22は、ラッチ部24を含む。ラッチ部24は、カウンタ回路を有する。ラッチ部24は、撮像部10から出力されるデジタル信号をカウンタ回路によりカウントすることにより、アナログの画像信号に応じた画素値を生成する。生成された画素値は、ラッチ部24から焦点検出部26および画像処理部624に出力される。
The signal processing unit 20 has a
焦点検出部26は、入射光が通過した光学系の焦点位置を検出する。具体的には、焦点検出部26は、デジタルの画像信号に基づいて、一対の像の像ズレ量を検出する。さらに、焦点検出部26は、像ズレ量に応じた演算を行い、予定結像面に対する現在の結像面の偏差であるデフォーカス量を算出する。当該デフォーカス量を調整するべく、一眼レフカメラ400のレンズユニット500内におけるレンズの位置が調整される。
The focus detection unit 26 detects the focus position of the optical system through which the incident light has passed. Specifically, the focus detection unit 26 detects the image shift amount of the pair of images based on the digital image signal. Further, the focus detection unit 26 performs an operation according to the image shift amount, and calculates a defocus amount which is a deviation of the current imaging surface from the planned imaging surface. In order to adjust the defocus amount, the position of the lens in the
画像処理部624は、画像処理ASIC625および記録部626を有する。画像処理ASIC625は、記録部626をワークスペースとして種々の画像処理を施し、画像データを生成する。画像処理ASIC625は、JPEGファイル形式の画像データを生成する場合は、ホワイトバランス処理、ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部626に記録される。また、背面表示部634は、当該記録部626に記録された画像データに応じた画像を予め設定された時間の間表示する。
The
図3は、第1の実施形態における、撮像ユニット200の画素部11および信号処理回路22の回路模式図である。なお、本例において特に断らない限り、各トランジスタはn型のMOSトランジスタである。n型のMOSトランジスタのゲート以外の2端子において、高電位の端子をドレインと称し、低電位の端子をソースと称する。これに対し、p型のMOSトランジスタのゲート以外の2端子において、高電位の端子をソースと称し、低電位の端子をドレインと称する。
FIG. 3 is a circuit schematic diagram of the
まず、画素部11および信号処理回路22の構成について説明する。画素部11は、複数の画素共有部48を有する。なお、図3では、第2方向に隣接する第1の画素共有部48‐1および第2の画素共有部48‐2のみを示すが、画素共有部48は第1方向および第2方向にさらに複数設けられる。各画素共有部48には共通の電圧VDDが印加される。
First, configurations of the
1つの画素共有部48は、第1から第4の光電変換部31‐L、31‐R、33‐Lおよび33‐R、第1から第4の転送トランジスタ32‐L、32‐R、34‐Lおよび34‐R、第1および第2の切替トランジスタ38‐Lおよび38‐R、ならびに、差動コンパレータ49を有する。本例では、撮像部10中の画素部11が差動コンパレータ49を有する。つまり、撮像部10および差動コンパレータ49は、同じ半導体チップに設けられる。前述のように、信号処理回路22はラッチ部24および信号源25を有し、ラッチ部24は複数のカウンタ回路28を有する。
One
第1の画素共有部48‐1および第2の画素共有部48‐2における第1の転送トランジスタ32‐Lのゲートには、共通の端子Tx1_Lが接続される。同様に、第1の画素共有部48‐1および第2の画素共有部48‐2における第2の転送トランジスタ32‐Rのゲートには、共通の端子Tx1_Rが接続される。また、第3の転送トランジスタ34‐Lのゲートには、共通の端子Tx2_Rが接続され、第4の転送トランジスタ34‐Rのゲートには、共通の端子Tx2_Lが接続される。 A common terminal Tx1_L is connected to the gates of the first transfer transistors 32-L in the first pixel sharing unit 48-1 and the second pixel sharing unit 48-2. Similarly, the common terminal Tx1_R is connected to the gates of the second transfer transistors 32-R in the first pixel sharing unit 48-1 and the second pixel sharing unit 48-2. The common terminal Tx2_R is connected to the gate of the third transfer transistor 34-L, and the common terminal Tx2_L is connected to the gate of the fourth transfer transistor 34-R.
さらに、第2方向に連続する他の複数の画素共有部48において、第1の転送トランジスタ32‐Lのゲートには共通の端子Tx1_Lが、第2の転送トランジスタ32‐Rのゲートには共通の端子Tx1_Rが、第3の転送トランジスタ34‐Lのゲートには共通の端子Tx2_Lが、第4の転送トランジスタ34‐Rのゲートには共通の端子Tx2_Rが、それぞれ接続される。なお、第1の画素共有部48‐1および第2の画素共有部48‐2が位置する行と異なる行では、異なる端子Tx1_L、端子Tx1_R、端子Tx2_Lおよび端子Tx2_Rがそれぞれ設けられる。
Furthermore, in the plurality of other
また、ラッチ部24は、第2方向に連続する複数の画素共有部48に対応して、1組の複数のカウンタ回路28を有する。図3においては、1組の複数のカウンタ回路28を構成するカウンタ回路28‐1から28‐4を示す。カウンタ回路28‐1は第2出力部44に接続され、カウンタ回路28‐1は第1出力部43に接続される。1つの画素共有部48につき、2つのカウンタ回路28が設けられる。ラッチ部24は、第1の画素共有部48‐1および第2の画素共有部48‐2が位置する行と異なる行に対応して、前述の1組の複数のカウンタ回路28とは異なる複数のカウンタ回路28を有する。
In addition, the
差動コンパレータ49は、第1入力部41、第2入力部42、第1出力部43、および、第2出力部44は、を備える。差動コンパレータ49は、ゲートが第1入力部41であるトランジスタ35‐L、および、ゲートが第2入力部42であるトランジスタ35‐Rを有する。トランジスタ35‐Lおよび35‐Rのソースは短絡されて、トランジスタ30のドレインに接続される。トランジスタ30のソースは定電流源に接続される。トランジスタ30のソースに接続された定電流源は、差動コンパレータ49に流れる電流を規定する定電流源である。
The
差動コンパレータ49は、p型のトランジスタ36‐Lおよび36‐Rを有する。p型のトランジスタ36‐Lおよび36‐Rのソースには、電圧VDDが印加される。また、p型のトランジスタ36‐Lおよび36‐Rのゲートは互いに短絡され、p型のトランジスタ39のドレインに接続される。p型のトランジスタ36‐Lおよび36‐Rは、差動コンパレータ49の負荷として機能する。p型のトランジスタ39およびp型のトランジスタ39に接続された定電流源により、各々のp型のトランジスタ36‐Lおよび36‐Rのゲートには、所定の定電圧が印加される。また、p型のトランジスタ36‐Lおよび36‐Rのソースとドレインの間には所定の電圧が印加される。これにより、p型のトランジスタ36‐Lおよび36‐Rを飽和領域で動作させる。このような構成により、各々のp型のトランジスタ36‐Lおよび36‐Rは高抵抗の負荷として機能する。
The
p型のトランジスタ36‐Lのドレインは、トランジスタ37のソースおよびドレインの一方、および、トランジスタ35‐Lのドレインに接続する。同様に、p型のトランジスタ36‐Rのドレインは、トランジスタ37のソースおよびドレインの他方、および、トランジスタ35‐Rのドレインに接続する。
The drain of the p-type transistor 36 -L is connected to one of the source and the drain of the
P型のトランジスタ37におけるソースおよびドレインの一方は、第1出力部43に接続する。また、P型のトランジスタ37におけるソースおよびドレインの他方は、第2出力部44に接続する。P型のトランジスタ37をオンにすることにより、第1出力部43と第2出力部44とは電気的に導通する。これにより、第1出力部43と第2出力部44との電圧レベルを等しくすることができる。
One of the source and the drain of the P-
画素部11は、第1入力部41および第2入力部42の一方に、光電変換部31または33において光電変換された電荷量に応じて生成される出力信号を入力する。また、画素部11は、第1入力部41および第2入力部42の他方に、DAC46から参照レベルの信号を入力する。本例の差動コンパレータ49は、当該参照レベルと第1入力部41および第2入力部42に入力される電圧信号の信号レベルとを比較して、第1出力部43および第2出力部44のいずれか一方から比較結果に応じたデジタル信号を出力する。
The
本例において、DAC46は、第2方向に連続する複数の画素共有部48につき1つ設けられる。つまり、第1の画素共有部48‐1および第2の画素共有部48‐2が位置する行と異なる行では、異なるDAC46が設けられる。端子Tx1_L、端子Tx1_R、端子Tx2_Lおよび端子Tx2_Rも同様に、第2方向に連続する複数の画素共有部48につき1つ設けられる。つまり、第1の画素共有部48‐1および第2の画素共有部48‐2が位置する行と異なる行では、異なる端子Tx1_L、端子Tx1_R、端子Tx2_Lおよび端子Tx2_Rが設けられる。なお、変形例として、DAC46を一つだけ設けてよい。この場合、セレクタまたはデコーダを用いて、DAC46の出力が行毎に提供される。
In this example, one
ラッチ部24のカウンタ回路28‐2には、第1の光電変換部31‐Lまたは第3の光電変換部33‐Lの信号レベルとDAC46から入力される参照レベルとを比較した結果である第1のデジタル信号が入力される。また、ラッチ部24のカウンタ回路28‐1には、第2の光電変換部31‐Rまたは第4の光電変換部33‐Rの信号レベルとDAC46から入力される参照レベルとを比較した結果である第2のデジタル信号が入力される。なお、第1のデジタル信号が、第1出力部43からカウンタ回路28‐2に入力されるときは、第2のデジタル信号は利用しなくてよい。逆に、第2のデジタル信号が、第2出力部44からカウンタ回路28‐1に入力されるときは、第1のデジタル信号は利用しなくてよい。つまり、ラッチ部24には、第1のデジタル信号と第2のデジタル信号とが、切り替えて入力されるとしてよい。
The counter circuit 28-2 of the
本例では、第1入力部41に入力される信号の電圧値が第2入力部42に入力される信号の電圧値よりも低い場合には、第1出力部43からカウンタ回路28‐2にハイ電圧信号が出力される。一方、第1入力部41に入力される電圧値が第2入力部42に入力される電圧値よりも高い場合には、第1出力部43からからカウンタ回路28‐2にロー電圧信号が出力される。
In this example, when the voltage value of the signal input to the
同様に、第2入力部42に入力される電圧値が第1入力部41に入力される電圧値よりも低い場合には、第2出力部44からカウンタ回路28‐1にハイ電圧信号が出力される。一方、第2入力部42に入力される電圧値が第1入力部41に入力される電圧値よりも高い場合には、第2出力部44からカウンタ回路28‐1にロー電圧信号を出力する。
Similarly, when the voltage value input to the
信号源25は、各カウンタ回路28に一定周期のパルス信号を供給する。本例では、当該一定周期のパルス信号を用いて、第1入力部41または第2入力部42の電圧値とDAC46のランプ波形の参照信号における電圧値との大小関係が変化するタイミングが特定される。当該パルス信号の一定周期は、DAC46が出力するランプ波形における電圧値の最小ステップ幅に対応する時間幅であってよい。
The
カウンタ回路28‐2は、第2入力部42に単調増加のランプ波形が入力されたタイミングから第2入力部42の電圧値が第1入力部41の電圧値以上となるタイミングまでの期間における信号源25のパルス数をカウントする。当該期間を便宜的に第1カウント期間と称する。第1カウント期間においてカウントされたパルス数が、光電変換部31または33におけるリセットレベルとして扱われる。また、カウンタ回路28‐2は、第2入力部42に単調減少のランプ波形が入力されたタイミングから第2入力部42の電圧値が第1入力部41の電圧値以下となるタイミングまでの期間における信号源25のパルス数をカウントする。当該期間を便宜的に第2カウント期間と称する。第2カウント期間においてカウントされたパルス数が、光電変換部31または33における出力レベルとして扱われる。出力レベルからリセットレベルを差し引いた値が、デジタルの画像信号における画素値として扱われる。なお、光電変換部31または33に蓄積された電荷量が多いほど第2カウント期間は長くなるので、第2カウント期間においてカウントされるパルス数が多くなる。
The counter circuit 28-2 is a signal from the timing when the ramp waveform of monotonous increase is input to the
第1の光電変換部31‐Lのカソードは、第1の転送トランジスタ32‐Lのソースに接続される。第1の転送トランジスタ32‐Lのドレインは、第1入力部41に接続される。第1の転送トランジスタ32‐Lは、第1の光電変換部31‐Lを第1入力部41に接続するか否かを切り替える。第2の光電変換部31‐Rのカソードは、第2の転送トランジスタ32‐Rのソースに接続される。第2の転送トランジスタ32‐Rのドレインは、第2入力部42に接続される。第2の転送トランジスタ32‐Rは、第2の光電変換部31‐Rを第2入力部42に接続するか否かを切り替える。
The cathode of the first photoelectric conversion unit 31-L is connected to the source of the first transfer transistor 32-L. The drain of the first transfer transistor 32-L is connected to the
第3の光電変換部33‐Lのカソードは、第3の転送トランジスタ34‐Lのソースに接続される。第3の転送トランジスタ34‐Lのドレインは、第1入力部41に接続される。第3の転送トランジスタ34‐Lは、第3の光電変換部33‐Lを第1入力部41に接続するか否かを切り替える。第4の光電変換部33‐Rのカソードは、第4の転送トランジスタ34‐Rのソースに接続される。第4の転送トランジスタ34‐Rのドレインは、第2入力部42に接続される。第4の転送トランジスタ34‐Rは、第4の光電変換部33‐Rを第2入力部42に接続するか否かを切り替える。
The cathode of the third photoelectric conversion unit 33-L is connected to the source of the third transfer transistor 34-L. The drain of the third transfer transistor 34 -L is connected to the
デジタルアナログ変換部であるDAC46は、撮像ユニット200に設けられる。第1の切替トランジスタ38‐Lのドレインと第2の切替トランジスタ38‐Rのドレインとは、ともにDAC46に接続される。第1の切替トランジスタ38‐Lのゲートは端子R_Lに接続され、第2の切替トランジスタ38‐Rのゲートは端子R_Rに接続される。第1の切替トランジスタ38‐Lのソースは第1入力部41に接続され、第2の切替トランジスタ38‐Rのソースは第2入力部42に接続される。
The
DAC46は、ランプ波形を有する参照レベルおよびパルス波形を有するリセットレベルを順次生成する。例えば、第1入力部41に蓄積されている電荷をリセットする場合、DAC46はパルス波形を有するリセットレベルの信号を生成する。そして、端子R_Lはハイ電圧を出力して第1の切替トランジスタ38‐Lをオン状態にする。これにより、第1の切替トランジスタ38‐Lは、第1入力部41に第1の光電変換部31‐Lを接続する前に、第1入力部41と第1の転送トランジスタ32‐Lとの間の配線にリセットレベルの信号を入力することができる。これにより、第1入力部41に蓄積された電荷が除去される。
The
同様に、第2入力部42に蓄積されている電荷をリセットする場合、DAC46はパルス波形を有するリセットレベルの信号を生成する。そして、端子R_Rはハイ電圧を出力して第2の切替トランジスタ38‐Rをオン状態にする。これにより、第2の切替トランジスタ38‐Rは、第2入力部42に第2の光電変換部31‐Rを接続する前に、第2入力部42と第2の転送トランジスタ32‐Rとの間の配線にリセットレベルの信号を入力することができる。これにより、第2入力部42に蓄積された電荷が除去される。
Similarly, when resetting the charge stored in the
第1の切替トランジスタ38‐Lはまた、DAC46の参照レベルを第1入力部41に入力するか否かを切り替える。同様に、第2の切替トランジスタ38‐Rは、DAC46の参照レベルを第2入力部42に入力するか否かを切り替える。例えば、第1入力部41にランプ波形の参照レベルを入力する場合、DAC46が当該ランプ波形の信号を生成する。そして、端子R_Lはハイ電圧を出力して、第1の切替トランジスタ38‐Lをオン状態にする。なお、端子R_Lがロー電圧を出力する場合、第1の切替トランジスタ38‐Lはオフ状態となる。
The first switching transistor 38 -L also switches whether to input the reference level of the
本例では、ラッチ部24は、撮像部10ではなく信号処理部20にある信号処理回路22に設けられる。これにより、撮像部10において、ラッチ部24に相当する面積を画素共有部48に充当することができる。加えて、画素共有部48においては、第1から第4の光電変換部31‐Lから33‐Rに対して1つの差動コンパレータ49が設けられる。これにより、1つのフォトダイオードに対して1つの比較部を設ける従来例と比較して、画素部11における光電変換部31および33の専有面積を大きくすることができる。したがって、差動コンパレータ49を有する画素部11において、従来よりも高密度に光電変換部31および33を設けることができる。
In this example, the
なお本例では、p型のトランジスタ39のドレインに接続される定電流源およびトランジスタ30のソースに接続される定電流源は、画素部11の構成要素として記載した。しかし、定電流源は、撮像ユニット200に設けられればよく、必ずしも画素部11に設けなくともよい。また、1つの画素共有部48に1つの定電流源を設けて、p型のトランジスタ39のドレインおよびトランジスタ30のソースに共通に接続してもよい。
In this example, the constant current source connected to the drain of the p-
次に、差動コンパレータ49の動作について説明する。本例の差動コンパレータ49は、第1入力部41に入力されるアナログの画像信号の電圧値と、第2入力部42に入力されるDAC46のランプ電圧の電圧値とを比較する。本明細書において、当該比較動作を第1比較動作と称する。第1比較動作において、差動コンパレータ49は、例えば第1の光電変換部31‐Lの信号レベルをランプ波形の参照レベルと比較する。この場合、画素部11は、第1入力部41に第1の光電変換部31‐Lの出力信号を入力し、かつ、第2入力部42にランプ波形の参照レベルを入力する。
Next, the operation of the
第1比較動作において、第1の光電変換部31‐Lおよび第3の光電変換部33‐Lのいずれか一方から、第1入力部41にアナログの画像信号が入力される。第1の転送トランジスタ32‐Lは、第1の光電変換部31‐Lに蓄積された電荷を第1入力部41に出力する。同様に、第3の転送トランジスタ34‐Lは、第3の光電変換部33‐Lに蓄積された電荷を第1入力部41に出力する。異なるタイミングにおいて端子Tx1_LおよびTx2_Lを選択的にハイ電圧にすることにより、第1の転送トランジスタ32‐Lおよび第3の転送トランジスタ34‐Lを選択的にオン状態にすることができる。これにより、第1の転送トランジスタ32‐Lおよび第3の転送トランジスタ34‐Lは、第1の光電変換部31‐Lおよび第3の光電変換部33‐Lに蓄積された電荷を互いに異なるタイミングで第1入力部41に出力する。よって、第1の光電変換部31‐Lおよび第3の光電変換部33‐Lから、第1入力部41に異なるタイミングでアナログの画像信号が入力される。
In the first comparison operation, an analog image signal is input to the
第1比較動作において、DAC46から、第2入力部42にランプ波形の参照信号が入力される。ランプ波形の参照信号の電圧値は、時間に応じて電圧値が単調に増加または減少する。本例のDAC46は、第1比較動作において、ハイ電圧値からロー電圧値まで単調に減少する参照信号を第2入力部42に入力する。また他の動作において、DAC46は、一定時間においてハイ電圧の参照信号を第2入力部42に入力する。さらにまた他の動作において、DAC46は、ロー電圧値からハイ電圧値まで単調に減少する参照信号を第2入力部42に入力する。
In the first comparison operation, a reference signal of a ramp waveform is input from the
なお、第1比較動作を行わない場合に、端子R_Lがハイ電圧を出力して第1の切替トランジスタ38‐Lをオン状態とし、かつ、DAC46がハイ電圧を出力することにより、第1入力部41をDAC46のハイ電圧にすることができる。これにより、第1入力部41へ出力された電荷を除去することができるので、第1入力部41に出力される電荷は、以前に出力された電荷の影響を受けない。
When the first comparison operation is not performed, the terminal R_L outputs a high voltage to turn on the first switching transistor 38-L, and the
また、本例の差動コンパレータ49は、第2入力部42に入力されるアナログの画像信号の電圧信号と、第1入力部41に入力されるDAC46のランプ波形の参照信号とを比較する。本明細書において、当該比較動作を第2比較動作と称する。例えば第2比較動作において、差動コンパレータ49が第2の光電変換部31‐Rの信号レベルを参照レベルと比較する。この場合、画素部11は、第2入力部42に第2の光電変換部31‐Rの出力信号を入力し、かつ、第1入力部41に参照レベルを入力する。
Further, the
第2比較動作において、第2の光電変換部31‐Rおよび第4の光電変換部33‐Rのいずれか一方から、第2入力部42にアナログの画像信号が入力される。第2の転送トランジスタ32‐Rは、第2の光電変換部31‐Rに蓄積された電荷を第2入力部42に出力する。同様に、第4の転送トランジスタ34‐Rは、第4の光電変換部33‐Rに蓄積された電荷を第2入力部42に出力する。異なるタイミングにおいて端子Tx1_RおよびTx2_Rを選択的にハイ電圧にすることにより、第2の転送トランジスタ32‐Rおよび第4の転送トランジスタ34‐Rを選択的にオン状態にすることができる。これにより、第2の転送トランジスタ32‐Rおよび第4の転送トランジスタ34‐Rは、第2の光電変換部31‐Rおよび第4の光電変換部33‐Rに蓄積された電荷を互いに異なるタイミングで第2入力部42に出力する。よって、第2の光電変換部31‐Rおよび第4の光電変換部33‐Rから、第2入力部42に異なるタイミングでアナログの画像信号が入力される。
In the second comparison operation, an analog image signal is input to the
第2比較動作において、DAC46から、第1入力部41にランプ電圧が入力される。第2比較動作におけるDAC46の電圧信号は、第1比較動作と同様である。なお、第2比較動作を行わない場合に、端子R_Rがハイ電圧を出力して第2の切替トランジスタ38‐Rをオン状態とし、かつ、DAC46がハイ電圧を出力することにより、第2入力部42をDAC46のハイ電圧にすることができる。これにより、第2入力部42へ出力された電荷を除去することができる。したがって、第2入力部42に出力される電荷は、以前に出力された電荷の影響を受けない。
In the second comparison operation, a ramp voltage is input from the
図4は、撮像ユニット200の動作を説明するタイムチャート図である。横軸は時刻を示す。各信号の縦軸は電圧値を示す。Tx1_LおよびTx1_Rは、図3の端子Tx1_LおよびTx1_Rから出力される電圧値をそれぞれ示す。Tx2_LおよびTx2_Rは、図3の端子Tx2_LおよびTx2_Rから出力される電圧値をそれぞれ示す。R_LおよびR_Rは、図3の端子R_LおよびR_Rから出力される電圧値をそれぞれ示す。R_cは、図3におけるP型のトランジスタ37のゲートの電圧値を示す。DACは、図3におけるDAC46が出力する電圧値を示す。また図4には、図3の第1入力部41、第2入力部42、第1出力部43および第2出力部44の電圧値をそれぞれ示す。
FIG. 4 is a time chart diagram for explaining the operation of the
時刻t1からt9において、第1の光電変換部31‐Lにおいて光電変換された電荷が、デジタル信号としてカウンタ回路28‐2に出力される。時刻t1からt9までに時間は、第1比較動作に対応する。時刻t9からt10においては第2の光電変換部31‐Rにおいて光電変換された電荷が、デジタル信号としてカウンタ回路28‐1に出力される。時刻t9からt10までに時間は、第2比較動作に対応する。 From time t1 to t9, the charge photoelectrically converted in the first photoelectric conversion unit 31-L is output to the counter circuit 28-2 as a digital signal. The time from time t1 to t9 corresponds to the first comparison operation. From time t9 to t10, the charge photoelectrically converted in the second photoelectric conversion unit 31-R is output to the counter circuit 28-1 as a digital signal. The time from time t9 to time t10 corresponds to the second comparison operation.
時刻t10からt11においては第3の光電変換部33‐Lにおいて光電変換された電荷が、カウンタ回路28‐2に出力される。時刻t11以降においては第4の光電変換部33‐Rにおいて光電変換された電荷が、カウンタ回路28‐1に出力される。なお、時刻t9以降の動作については、時刻t1からt9までの動作の繰り返しであるので、下記では時刻t1からt9までの動作についてのみ説明する。また、時刻t1からt9までにおいて、第2出力部44の出力はカウンタ回路28‐1で利用しないので、ロー電圧として図示する。他の期間においても同様に、カウンタ回路28で利用しない出力はロー電圧として図示する。
From time t10 to t11, the charge photoelectrically converted in the third photoelectric conversion unit 33-L is output to the counter circuit 28-2. After time t11, the charge photoelectrically converted in the fourth photoelectric conversion unit 33-R is output to the counter circuit 28-1. The operation after time t9 is a repetition of the operation from time t1 to t9, so only the operation from time t1 to t9 will be described below. In addition, since the output of the
時刻t1において、端子R_Lがハイ電圧となる。また、時刻t1において、DAC46はリセット電圧を出力する。これにより、第1の切替トランジスタ38‐Lがオンするので、第1入力部41の電荷はリセットされる。また時刻t1において、R_cがロー電圧となる。これにより、P型のトランジスタ37がオン状態になり、第1入力部41と第2入力部42とは同電位となる。端子R_LおよびDAC46のハイ電圧は時刻t2まで続く。R_cは、時刻t2より前にハイ電圧に変わる。時刻t1からt2において第1入力部41は、ハイ電圧となる。
At time t1, the terminal R_L becomes a high voltage. Also, at time t1, the
時刻t2において、端子R_LおよびDAC46がロー電圧となる。これにより、第1の切替トランジスタ38‐Lはオフする。また時刻t2において、端子R_Rがハイ電圧となる。これにより、第2の切替トランジスタ38‐Rはオンする。第2の切替トランジスタ38‐Rがオンしている間、第2入力部42の電位はDAC46の電位に追従してハイ電圧とすることができる。DAC46は時刻t3までロー電圧である。なお、リセット動作が完了したので、端子R_Lはt2からt9までロー電圧となり、第1の切替トランジスタ38‐Lをオフする。
At time t2, the terminal R_L and the
時刻t3において、第2の切替トランジスタ38‐Rがオン状態である。また、DAC46は単調増加のランプ電圧を入力する。端子R_Rはハイ電圧を維持しているので、単調増加のランプ電圧が第2入力部42に入力される。なお、DAC46が出力するランプ電圧の最大値は、時刻t1においてDAC46が出力するリセット電圧よりも大きい。
At time t3, the second switching transistor 38-R is in the on state. Also, the
時刻t3の後かつ時刻t4よりも前においては、第1入力部41の電位が第2入力部42に入力される参照電圧よりも高い。よって、第1出力部43はロー電圧を出力する。しかし、時刻t4において、第1入力部41の電位が第2入力部42に入力される参照電圧よりも低くなる。これにより、第1出力部43はハイ電圧を出力する。なお、第2入力部42に単調増加のランプ波形が入力されたタイミングであるt3から第2入力部42の電圧値が第1入力部41の電圧値以上となるタイミングであるt4までの期間が図3の説明で述べた第1カウント期間に対応する。
After time t3 and before time t4, the potential of the
時刻t5において、端子Tx1_Lがハイ電圧となる。これにより、第1の光電変換部31‐Lから第1入力部41に電荷の転送が開始される。時刻t5から時刻t6の間、端子Tx1_Lがハイ電圧を維持する。これにより、第1入力部41の電位は、時刻t5から時刻t6の間、蓄積電荷量に応じた電圧に相当する分、電位が低下する。
At time t5, the terminal Tx1_L becomes high voltage. Thereby, transfer of charge from the first photoelectric conversion unit 31 -L to the
時刻t6からt7において、DAC46はハイ電圧を維持する。時刻t7において、DAC46は単調減少のランプ電圧の入力を開始する。また、時刻t7において、端子R_Rはオン状態である。これにより、第2の切替トランジスタ38‐Rがオンされて、単調減少のランプ電圧が第2入力部42に入力される。
At time t6 to t7, the
時刻t8において、第1入力部41の電位が第2入力部42に入力される参照電圧よりも高くなる。よって、第1出力部43はロー電圧を出力する。なお、第2入力部42に単調減少のランプ波形が入力されたタイミングであるt7から第2入力部42の電圧値が第1入力部41の電圧値以下となるタイミングであるt8までの期間が図3の説明で述べた第2カウント期間に対応する。
At time t8, the potential of the
図5は、画素部11の素子レイアウトを示す図である。図3と同様に第1の画素共有部48‐1および第2の画素共有部48‐2を点線枠で示す。第1の画素共有部48‐1および第2の画素共有部48‐2は、同一の構成である。第1の光電変換部31‐Lと第3の光電変換部33‐Lとは、第1方向に並んで設けられる。第2の光電変換部31‐Rと第4の光電変換部33‐Rとは同様に、第1方向に並んで設けられる。第1の光電変換部31‐Lと第3の光電変換部31‐Rとは、第1方向に垂直な第2方向に並んで設けられる。第3の光電変換部33‐Lと第4の光電変換部33‐Rとは同様に、第2方向に並んで設けられる。
FIG. 5 is a diagram showing an element layout of the
第1の光電変換部31‐Lの領域には、第1の転送トランジスタ32‐Lが重ねて設けられる。また、第2の光電変換部31‐Rの領域には、第2の転送トランジスタ32‐Rが重ねて設けられる。さらに、第3の光電変換部33‐Lの領域には、第3の転送トランジスタ34‐Lが重ねて設けられる。加えて、第4の光電変換部33‐Rの領域には、第4の転送トランジスタ34‐Rが重ねて設けられる。 In the region of the first photoelectric conversion unit 31-L, a first transfer transistor 32-L is provided in an overlapping manner. In the region of the second photoelectric conversion unit 31-R, a second transfer transistor 32-R is provided in an overlapping manner. Furthermore, a third transfer transistor 34-L is provided in an overlapping manner in the region of the third photoelectric conversion unit 33-L. In addition, in the region of the fourth photoelectric conversion unit 33-R, the fourth transfer transistor 34-R is provided in an overlapping manner.
差動コンパレータ49は、第1の光電変換部31‐Lと第2の光電変換部31‐Rとの間、および、第3の光電変換部33‐Lと第4の光電変換部33‐Rとの間に設けられる。差動コンパレータ49を点線枠で示す。第1入力部41および第2入力部42は、第1方向と平行な長辺を有するように設けられる。第1入力部41は第2方向において、第1の転送トランジスタ32‐Lおよび第3の転送トランジスタ34‐Lと隣接する。同様に、第2入力部42は第2方向において、第2の転送トランジスタ32‐Rおよび第4の転送トランジスタ34‐Rと隣接する。
The
当該構成により、第1入力部41と第1の転送トランジスタ32‐Lおよび第3の転送トランジスタ34‐Lとを近接して設けることができる。また、第2入力部42と第2の転送トランジスタ32‐Rおよび第4の転送トランジスタ34‐Rとを近接して設けることもできる。よって、入力部と転送トランジスタ32および34との間の配線長を短くすることができる。したがって、転送トランジスタ32および34と入力部との間の信号遅延、および、転送トランジスタ32および34と入力部との間で生じるノイズを低減することができる。
According to this configuration, the
図6は、画素部11における、光電変換部31および光電変換部33とマイクロレンズ50との位置関係を示す図である。第1の光電変換部31‐L、第2の光電変換部31‐R、第3の光電変換部33‐Lおよび第4の光電変換部33‐Rは、図5と同じである。簡易的に、各光電変換部31および33を正方形で示す。マイクロレンズ50は円で示す。マイクロレンズ50ならびに光電変換部31および光電変換部33は、第3方向において、マイクロレンズ50と光電変換部31または光電変換部33との順に設けられる。被写体から入射する光束は、各マイクロレンズ50を通過して、光電変換部31および光電変換部33に入射する。
FIG. 6 is a view showing the positional relationship between the
図7は、画素部11における、光電変換部31および光電変換部33とマイクロレンズ50との位置関係の変形例を示す図である。本例においては、1つのマイクロレンズ50に対応して、第1の光電変換部31‐Lおよび第2の光電変換部31‐Rまたは第3の光電変換部33‐Lおよび第4の光電変換部33‐Rが設けられる点が図6の例と異なる。例えば、1つのマイクロレンズ50は、第1の光電変換部31‐Lと第2の光電変換部31‐Rとに共通に設けられる。
FIG. 7 is a view showing a modification of the positional relationship between the
第1の光電変換部31‐Lおよび第2の光電変換部33‐Lは第1方向において隣接する。第2の光電変換部31‐Rおよび第4の光電変換部33‐Rも第1方向において隣接する。また、第1の光電変換部31‐Lおよび第2の光電変換部31‐Rは第2方向において隣接する。第3の光電変換部33‐Lおよび第4の光電変換部33‐Rも第2方向において隣接する。 The first photoelectric conversion unit 31 -L and the second photoelectric conversion unit 33 -L are adjacent in the first direction. The second photoelectric conversion unit 31-R and the fourth photoelectric conversion unit 33-R are also adjacent in the first direction. In addition, the first photoelectric conversion unit 31-L and the second photoelectric conversion unit 31-R are adjacent in the second direction. The third photoelectric conversion unit 33-L and the fourth photoelectric conversion unit 33-R are also adjacent in the second direction.
焦点検出ライン70は、第2方向に隣接する第1の光電変換部31‐Lおよび第2の光電変換部31‐Rを、第2方向において複数個含む。焦点検出ライン70における複数の第1の光電変換部31‐Lにおいて光電変換された電荷から一の像が生成される。また、焦点検出ライン70における複数の第2の光電変換部31‐Rにおいて光電変換された電荷から他の像が生成される。当該一の像と他の像とを比較することにより、前述した一対の像の像ズレ量が算出される。よって、焦点検出ライン70を用いて光学系の焦点を検出することができる。
The
図8は、第2の実施形態における、撮像ユニット300の画素部12および信号処理回路22の回路模式図である。第1の実施形態との相違点は、画素共有部58の構成である。本例の画素共有部58は、第1の実施形態における画素共有部48の構成に加えて、第5の転送トランジスタ82‐Lおよび第6の転送トランジスタ82‐Rと、第1のダイオード81‐Lおよび第2のダイオード81‐Rと、第7の転送トランジスタ84‐Lおよび第8の転送トランジスタ84‐Rと、第3のダイオード83‐Lおよび第4のダイオード83‐Rとを更に有する。
FIG. 8 is a circuit schematic diagram of the
第5の転送トランジスタ82‐Lは、第1の転送トランジスタ32‐Lと第1入力部41との間に設けられる。第6の転送トランジスタ82‐Rは、第2の転送トランジスタ32‐Rと第2入力部42との間に設けられる。同様に、第7の転送トランジスタ84‐Lは、第3の転送トランジスタ34‐Lと第1入力部41との間に設けられ、第8の転送トランジスタ84‐Rは、第4の転送トランジスタ34‐Rと第2入力部42との間に設けられる。
The fifth transfer transistor 82 -L is provided between the first transfer transistor 32 -L and the
第1のダイオード81‐Lのカソードは、第1の転送トランジスタ32‐Lのドレインと第5の転送トランジスタ82‐Lのソースとの間に設けられる。第1のダイオード81‐Lのアノードは、接地される。第2のダイオード81‐Rのカソードは、第2の転送トランジスタ32‐Rのドレインと第6の転送トランジスタ82‐Rのソースとの間に設けられる。第3のダイオード83‐Lのカソードは、第3の転送トランジスタ34‐Lのドレインと第7の転送トランジスタ84‐Lのソースとの間に設けられる。第4のダイオード83‐Rのカソードは、第4の転送トランジスタ34‐Rのドレインと第8の転送トランジスタ84‐Rのソースとの間に設けられる。第2のダイオード81‐R、第3のダイオード83‐Lおよび第4のダイオード83‐Rのアノードは設置される。 The cathode of the first diode 81-L is provided between the drain of the first transfer transistor 32-L and the source of the fifth transfer transistor 82-L. The anode of the first diode 81-L is grounded. The cathode of the second diode 81-R is provided between the drain of the second transfer transistor 32-R and the source of the sixth transfer transistor 82-R. The cathode of the third diode 83 -L is provided between the drain of the third transfer transistor 34 -L and the source of the seventh transfer transistor 84 -L. The cathode of the fourth diode 83-R is provided between the drain of the fourth transfer transistor 34-R and the source of the eighth transfer transistor 84-R. The anodes of the second diode 81 -R, the third diode 83 -L and the fourth diode 83 -R are provided.
第5の転送トランジスタ82‐Lは、第1の転送トランジスタ32‐Lから転送された電荷を第1入力部41に出力するか否かを切り替える。同様に、第7の転送トランジスタ84‐Lは、第3の転送トランジスタ34‐Lから転送された電荷を第1入力部41に出力するか否かを切り替える。また、第6の転送トランジスタ82‐Rは、第2の転送トランジスタ32‐Rから転送された電荷を第2入力部42に出力するか否かを切り替える。同様に、第8の転送トランジスタ84‐Rは、第4の転送トランジスタ34‐Rから転送された電荷を第2入力部42に出力するか否かを切り替える。
The fifth transfer transistor 82-L switches whether to output the charge transferred from the first transfer transistor 32-L to the
第1の転送トランジスタ32‐Lから第1のダイオード81‐Lのカソードに転送された電荷は、予め定められた期間、第1のダイオード81‐Lのカソードにおいて保持される。第1のダイオード81‐Lの特性を適宜調整することにより、第1のダイオード81‐Lのpn接合界面が完全に空乏化する。これにより、第1のダイオード81‐Lのカソードに転送されて保持されるので、電荷が接地に流れて消失するのを防ぐ。第2のダイオード81‐R、第3のダイオード83‐Lおよび第4のダイオード83‐Rも同様に、カソードに転送された電荷を保持する。 The charge transferred from the first transfer transistor 32-L to the cathode of the first diode 81-L is held at the cathode of the first diode 81-L for a predetermined period. By properly adjusting the characteristics of the first diode 81-L, the pn junction interface of the first diode 81-L is completely depleted. As a result, the charge is transferred to the cathode of the first diode 81-L and held there, so that the charge is prevented from flowing to the ground and disappearing. The second diode 81 -R, the third diode 83 -L and the fourth diode 83 -R similarly hold the charge transferred to the cathode.
図9は、第2の実施形態における、撮像ユニット300の動作を説明するタイムチャート図である。本例は、いわゆるグローバルシャッタ(Global Shutter)方式である。グローバルシャッタ方式においては、画素部12における全ての画素共有部58の全ての第1の転送トランジスタ32‐L、第2の転送トランジスタ32‐R、第3の転送トランジスタ34‐Lおよび第4の転送トランジスタ34‐Rを、同時にオン状態にする。これにより、第1の光電変換部31‐L、第2の光電変換部31‐R、第3の光電変換部33‐Lおよび第4の光電変換部33‐Rに蓄積された電荷は、同時に第1の転送トランジスタ32‐L、第2の転送トランジスタ32‐R、第3の転送トランジスタ34‐Lおよび第4の転送トランジスタ34‐Rから、第1のダイオード81‐L、第2のダイオード81‐R、第3のダイオード83‐Lおよび第4のダイオード83‐Rのカソードに、それぞれ転送される。これにより、第1方向に連続して設けられる複数の光電変換部31または複数の光電変換部33毎に電荷転送を行うローリングシャッタ方式と比較して、動きのある被写体を撮像する場合の画像の歪みを改善することができる。
FIG. 9 is a time chart diagram for explaining the operation of the
本例においては、第1の転送トランジスタ32‐Lおよび第2の転送トランジスタ32‐R、ならびに、第3の転送トランジスタ34‐Lおよび第4の転送トランジスタ34‐Rは、時刻t1からt2において同時にオンされる。なお、図示されている画素共有部58以外の画素共有部58においても、第1の転送トランジスタ32‐Lおよび第2の転送トランジスタ32‐R、ならびに、第3の転送トランジスタ34‐Lおよび第4の転送トランジスタ34‐Rは、時刻t1からt2において同時にオンされる。
In this example, the first transfer transistor 32-L and the second transfer transistor 32-R, and the third transfer transistor 34-L and the fourth transfer transistor 34-R simultaneously operate from time t1 to time t2. It is turned on. Note that the first transfer transistor 32-L and the second transfer transistor 32-R, and the third transfer transistor 34-L and the fourth transfer transistor 32-L and the fourth transfer transistor 32-L and the fourth transfer transistor 32-L are also used in the
第1の転送トランジスタ32‐L、第2の転送トランジスタ32‐R、第3の転送トランジスタ34‐Lおよび第4の転送トランジスタ34‐Rから転送された電荷は、一旦、第1のダイオード81‐L、第2のダイオード81‐R、第3のダイオード83‐Lおよび第4のダイオード83‐Rのカソードにそれぞれ保持される。その後の動作は、図4における第1の実施形態の動作と同じである。なお、図4のTxが、図9のTsに対応する。つまり、第1のダイオード81‐L、第2のダイオード81‐R、第3のダイオード83‐Lおよび第4のダイオード83‐Rの各カソードに保持された電荷は、第5の転送トランジスタ82‐L、第6の転送トランジスタ82‐R、第7の転送トランジスタ84‐Lおよび第8の転送トランジスタ84‐Rを順にオンすることにより、第1入力部41または第2入力部42に順次転送される。例えば、端子Ts1_Lをハイ電圧にすることにより第5の転送トランジスタ82‐Lをオンにして、第1のダイオード81‐Lのカソードに保持された電荷を第1入力部41に出力する。
The charge transferred from the first transfer transistor 32-L, the second transfer transistor 32-R, the third transfer transistor 34-L, and the fourth transfer transistor 34-R is temporarily transferred to the first diode 81-. L, the second diode 81-R, the third diode 83-L, and the cathode of the fourth diode 83-R. The subsequent operation is the same as the operation of the first embodiment in FIG. Tx in FIG. 4 corresponds to Ts in FIG. That is, the charges held at the cathodes of the first diode 81 -L, the second diode 81 -R, the third diode 83 -L and the fourth diode 83 -R are transferred to the fifth transfer transistor 82-. L, the sixth transfer transistor 82-R, the seventh transfer transistor 84-L, and the eighth transfer transistor 84-R are sequentially turned on to sequentially transfer data to the
第1および第2の実施形態では、1つの差動コンパレータ49において、2つの光電変換部31‐Lおよび33‐Lの出力が第1入力部41に接続され、他の2つの光電変換部31‐Rおよび33‐Rの出力が第2入力部42に接続される形態を示した。しかし、1つの差動コンパレータ49には、さらに複数の光電変換部が設けられてもよい。つまり、4つの光電変換部の出力が第1入力部41に接続され、他の4つの光電変換部の出力が第2入力部42に接続される構成としてもよい。また、8つの光電変換部の出力が第1入力部41に接続され、他の8つの光電変換部の出力が第2入力部42に接続される構成としてもよい。各光電変換部から第1入力部41または第2入力部42への出力は、第1の実施形態のように各行のゲートに共通の端子Txを用いて制御してよいし、第2の実施形態のように各行のゲートに共通の端子Txおよび端子Tsを用いて制御してもよい。1つの差動コンパレータ49に、8つ以上の光電変換部の出力を接続させることで、4つの光電変換部の出力を接続させる場合よりも、1つの差動コンパレータ49に対する光電変換部の数は増加する。1つの差動コンパレータ49を構成するために一定の占有面積が必要であるので、当該構成により1つの光電変換部に対する差動コンパレータ49の占有面積の割合を下げることができる。
In the first and second embodiments, in one
図10は、第3の実施形態における、撮像ユニット310の画素部13および信号処理回路22の回路模式図である。第1の実施形態との相違点は、画素共有部68の構成である。本例の画素共有部68は、第1の光電変換部31‐L、第1の転送トランジスタ32‐L、第1の切替トランジスタ38‐Lおよび第2の切替トランジスタ38‐R、ならびに、差動コンパレータ49を有する。ラッチ部24は、1つの画素共有部68に対して1つのカウンタ回路28を有する。
FIG. 10 is a circuit schematic diagram of the
本例においては、第1の光電変換部31‐Lにおいて光電変換された電荷量に応じて生成される出力信号の信号レベルが第1入力部41に入力される。また、DAC46の参照レベルが第2入力部42に入力される。そして、出力信号の信号レベルとDAC46の参照レベルとが比較される。比較の動作は、第1の実施形態と同様である。比較結果は、第1出力部43からカウンタ回路28‐2に出力される。
In this example, the signal level of the output signal generated in accordance with the amount of charge photoelectrically converted in the first photoelectric conversion unit 31 -L is input to the
本例の構成により、ラッチ部24は、撮像部10ではなく信号処理部20の信号処理回路22に設けられる。これにより、撮像部10において、ラッチ部24に相当する面積を画素共有部68に充当することができる。これにより、1つのフォトダイオードに対して1つの差動コンパレータ49を設ける従来例と比較して、画素部13における光電変換部31および33の専有面積を大きくすることができる。したがって、差動コンパレータ49を有する画素部13において、従来よりも高密度に光電変換部31および33を設けることができる。なお、第1の実施形態においては1つの差動コンパレータ49に対して4つの光電変換部31および33を設ける。したがって、第1の実施形態においては、第3の実施形態の場合よりも、1つの光電変換部に対する差動コンパレータ49の占有面積の割合を下げることができる。
According to the configuration of this example, the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It is apparent to those skilled in the art that various changes or modifications can be added to the above embodiment. It is also apparent from the scope of the claims that the embodiments added with such alterations or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。 The execution order of each process such as operations, procedures, steps, and steps in the apparatuses, systems, programs, and methods shown in the claims, the specification, and the drawings is particularly “before”, “preceding” It is to be noted that “it is not explicitly stated as“ etc. ”and can be realized in any order as long as the output of the previous process is not used in the later process. With regard to the flow of operations in the claims, the specification and the drawings, even if it is described using “first,” “next,” etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
10 撮像部、11 画素部、12 画素部、13 画素部、15 バンプ、20 信号処理部、22 信号処理回路、24 ラッチ部、25 信号源、26 焦点検出部、28 カウンタ回路、30 トランジスタ、31 光電変換部、32 転送トランジスタ、33 光電変換部、34 転送トランジスタ、35 トランジスタ、36 トランジスタ、37 トランジスタ、38 切替トランジスタ、39 トランジスタ、41 第1入力部、42 第2入力部、43 第1出力部、44 第2出力部、46 DAC、48 画素共有部、49 差動コンパレータ、50 マイクロレンズ、58 画素共有部、68 画素共有部、70 焦点検出ライン、81 ダイオード、82 転送トランジスタ、83 ダイオード、84 転送トランジスタ、200 撮像ユニット、300 撮像ユニット、310 撮像ユニット、340 シャッタユニット、410 光軸、400 一眼レフカメラ、500 レンズユニット、550 レンズマウント、600 カメラボディ、620 ボディ基板、622 CPU、624 画像処理部、625 画像処理ASIC、626 記録部、634 背面表示部、650 ファインダ、652 ピント板、654 ペンタプリズム、656 ファインダ光学系、660 ボディマウント、670 ミラーボックス、672 ミラー
Reference Signs List 10 imaging unit, 11 pixel unit, 12 pixel unit, 13 pixel unit, 15 bump, 20 signal processing unit, 22 signal processing circuit, 24 latch unit, 25 signal source, 26 focus detection unit, 28 counter circuit, 30 transistor, 31 Photoelectric conversion unit, 32 transfer transistors, 33 photoelectric conversion units, 34 transfer transistors, 35 transistors, 36 transistors, 37 transistors, 38 switching transistors, 39 transistors, 41 first input unit, 42 second input unit, 43 first output unit , 44 second output unit, 46 DAC, 48 pixel sharing unit, 49 differential comparator, 50 micro lens, 58 pixel sharing unit, 68 pixel sharing unit, 70 focus detection line, 81 diode, 82 transfer transistor, 83 diode, 84 Transfer transistor, 200
Claims (12)
前記第1光電変換部で生成された電荷に基づく第1信号または参照信号が入力される第1入力部と、前記第2光電変換部で生成された電荷に基づく第2信号または前記参照信号が入力される第2入力部とを有し、前記第1信号または前記第2信号と、前記参照信号とを比較するコンパレータと、 A first input unit to which a first signal or a reference signal based on the charge generated by the first photoelectric conversion unit is input, and a second signal or the reference signal based on the charge generated by the second photoelectric conversion unit A comparator having a second input unit to be input, and comparing the first signal or the second signal with the reference signal;
を備える撮像素子。 An imaging device comprising:
前記コンパレータが、前記第2信号と前記参照信号とを比較する場合、前記第2入力部に前記第2信号が入力され、前記第1入力部に前記参照信号が入力される請求項1に記載の撮像素子。 The said 2nd signal is input into the said 2nd input part, and when the said comparator compares the said 2nd signal and the said reference signal, the said reference signal is input into the said 1st input part. Image sensor.
前記コンパレータは、前記第1信号または前記第2信号と、前記参照信号とを比較して、前記第1信号および前記第2信号をデジタル信号に変換するための信号を出力する出力部を有する請求項1または2に記載の撮像素子。 The comparator has an output unit that compares the first signal or the second signal with the reference signal and outputs a signal for converting the first signal and the second signal into a digital signal. Item 3. The imaging device according to item 1 or 2.
前記第2光電変換部と前記第2入力部との電気的な接続を切り替え可能な第2転送トランジスタと、
前記参照信号が生成される生成部と前記第1入力部との電気的な接続を切り替え可能な第1切替トランジスタと、
前記生成部と前記第2入力部との電気的な接続を切り替え可能な第2切替トランジスタと、
をさらに備える請求項1から3のいずれか一項に記載の備える撮像素子。 The a 1 rolling feed transistor capable of switching electrical connection between said first photoelectric conversion portion and the first input unit,
A second rolling feed transistor capable of switching electrical connection between the said second photoelectric conversion unit second input unit,
A first SWITCHING transistor capable of switching electrical connection between the generator of the reference signal is generated said first input unit,
A second SWITCHING transistor capable of switching electrical connection between the second input unit and the generating unit,
The imaging device according to any one of claims 1 to 3, further comprising:
前記第1切替トランジスタは、前記第1入力部と前記第1光電変換部とを接続する前に、前記リセット信号を生成する前記生成部と前記第1入力部とを接続し、
前記第2切替トランジスタは、前記第2入力部と前記第2光電変換部とを接続する前に、前記リセット信号を生成する前記生成部と前記第2入力部とを接続する請求項4に記載の撮像素子。 The generation unit generates a reset signal for resetting at least one of the charges generated by the first photoelectric conversion unit and the second photoelectric conversion unit,
The first SWITCHING transistor, before connecting to the first input portion and said first photoelectric conversion unit, and connecting said generator and said first input unit which generates the reset signal,
Said second SWITCHING transistor, before connecting to the second input unit and said second photoelectric conversion portion, claim connecting the generator and the second input unit which generates the reset signal 4 The imaging device as described in.
前記第1蓄積部と前記第1入力部との電気的な接続を切り替え可能な第5転送トランジスタと、
前記第2転送トランジスタと前記第2入力部との間に設けられ、前記第2光電変換部で生成された電荷を蓄積する第2蓄積部と、
前記第2蓄積部と前記第2入力部との電気的な接続を切り替え可能な第6転送トランジスタと、
をさらに備える請求項4または5に記載の撮像素子。 And wherein the first rolling feed transistor provided between the first input unit, a first storage section for storing said first generated charges in the photoelectric conversion unit,
A fifth rolling feed transistor capable of switching electrical connection between said first input portion and said first storage unit,
And wherein the second rolling feed transistor provided between the second input section, a second storage section for storing the second generated electric charges in the photoelectric conversion unit,
The a 6 rolling feed transistor capable of switching electrical connection between the second input unit and the second storage section,
The imaging device according to claim 4, further comprising:
前記第1入力部は、前記第3光電変換部で生成された電荷に基づく第3信号が入力され、
前記第2入力部は、前記第4光電変換部で生成された電荷に基づく第4信号が入力され、
前記第3光電変換部と前記第1入力部との電気的な接続を切り替え可能な第3転送トランジスタと、
前記第4光電変換部と前記第2入力部との電気的な接続を切り替え可能な第4転送トランジスタと、
をさらに備える請求項1から6のいずれか一項に記載の撮像素子。 A third photoelectric conversion unit and a fourth photoelectric conversion unit that generate light by photoelectrically converting light ;
The first input unit receives a third signal based on the charge generated by the third photoelectric conversion unit .
The second input unit receives a fourth signal based on the charge generated by the fourth photoelectric conversion unit,
A third rolling feed transistor capable of switching electrical connection between said third photoelectric conversion unit wherein the first input unit,
A fourth rolling feed transistor capable of switching electrical connection between the second input and the fourth photoelectric conversion unit,
The imaging device according to any one of claims 1 to 6, further comprising:
前記第1光電変換部と前記第2光電変換部とは前記マイクロレンズを透過した光を光電変換する請求項1から7のいずれか一項に記載の撮像素子。 Further equipped with a microlens ,
Wherein the first photoelectric conversion unit and the second photoelectric conversion unit image sensor according to any one of claims 1 7 for photoelectrically converting light transmitted through the microlens.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014200460A JP6547265B2 (en) | 2014-09-30 | 2014-09-30 | Imaging device and imaging device |
JP2019120287A JP6930556B2 (en) | 2014-09-30 | 2019-06-27 | Image sensor and image sensor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014200460A JP6547265B2 (en) | 2014-09-30 | 2014-09-30 | Imaging device and imaging device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019120287A Division JP6930556B2 (en) | 2014-09-30 | 2019-06-27 | Image sensor and image sensor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016072815A JP2016072815A (en) | 2016-05-09 |
JP6547265B2 true JP6547265B2 (en) | 2019-07-24 |
Family
ID=55867439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014200460A Active JP6547265B2 (en) | 2014-09-30 | 2014-09-30 | Imaging device and imaging device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6547265B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271785B1 (en) * | 1998-04-29 | 2001-08-07 | Texas Instruments Incorporated | CMOS imager with an A/D per pixel convertor |
JP5956755B2 (en) * | 2012-01-06 | 2016-07-27 | キヤノン株式会社 | Solid-state imaging device and imaging system |
-
2014
- 2014-09-30 JP JP2014200460A patent/JP6547265B2/en active Active
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Publication number | Publication date |
---|---|
JP2016072815A (en) | 2016-05-09 |
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