JP6544667B2 - マルチプレクサ及びこれを用いた集積回路 - Google Patents

マルチプレクサ及びこれを用いた集積回路 Download PDF

Info

Publication number
JP6544667B2
JP6544667B2 JP2017543172A JP2017543172A JP6544667B2 JP 6544667 B2 JP6544667 B2 JP 6544667B2 JP 2017543172 A JP2017543172 A JP 2017543172A JP 2017543172 A JP2017543172 A JP 2017543172A JP 6544667 B2 JP6544667 B2 JP 6544667B2
Authority
JP
Japan
Prior art keywords
threshold voltage
voltage control
resistor
node
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017543172A
Other languages
English (en)
Other versions
JPWO2017057112A1 (ja
Inventor
敏弘 関川
敏弘 関川
雅和 日置
雅和 日置
帆平 小池
帆平 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Publication of JPWO2017057112A1 publication Critical patent/JPWO2017057112A1/ja
Application granted granted Critical
Publication of JP6544667B2 publication Critical patent/JP6544667B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electronic Switches (AREA)

Description

本発明は、四端子二重絶縁ゲート型の電界効果トランジスタを用いたマルチプレクサ及びこれを用いた集積回路に関し、特に、リーク電流の減少と転送速度の増加を両立させるマルチプレクサ及びこれを用いた集積回路に関する。
例えば、特許文献１では、チャネルを挟んで対向して設けられ、互いに電気的に絶縁された２つの絶縁ゲート（第１ゲート及び第２ゲート）を有する四端子二重絶縁ゲート型の電界効果トランジスタ（ＦＴＭＯＳＴ）が開示されている。また、非特許文献１では、半導体基板に設けられた薄い埋め込み酸化膜上の半導体層、いわゆるＳＯＩ（Silicon On Insulator）に構成されたＭＯＳトランジスタであって、表面のゲートを第１ゲートとして用い、これとは電気的に絶縁された、薄い埋め込み酸化膜下の半導体領域のバックゲートを第２ゲートとして用いるＳＯＴＢ（Silicon On Thin Buried Oxide）ＭＯＳトランジスタ（ＳＯＴＢＭＯＳＴ）が開示されている。
なお、ＳＯＴＢＭＯＳＴは構造的にはＦＴＭＯＳＴとみなしてもよく、それぞれ第２ゲートに与えられた電位により第１ゲートから見た閾（しきい）値電圧を制御できる。そこで、以後、特に断りのない限り、ＳＯＴＢＭＯＳＴも含め、四端子二重絶縁ゲート型の電界効果トランジスタ（ＦＴＭＯＳＴ）と称することとする。
ところで、上記したようなＭＯＳトランジスタをパストランジスタとして用いて構成されたマルチプレクサがある。このようなマルチプレクサでは、入力論理信号が印加される時点ですでに制御信号を印加している。すなわち、どの入力ノードが選択されたかはあらかじめ決定されているのである。そのため、選択された入力ノードに入力論理信号が印加されてから選択された信号経路を通過して出力ノードＱＭに出力されまでの伝搬遅延時間の短縮、あるいは伝搬遅延時間の逆数で表す転送速度（周波数で表示される）を増大させることが求められる。
ここで、伝搬遅延時間はその信号経路を構成している各パストランジスタのドレインとソースと接地（ＧＮＤ）間の容量で定まる。つまり、これが小さいほど伝搬遅延時間を小さくできるのであるが、この容量はトランジスタ寸法でほぼ決定されてしまうため、これを制御することは難しい。
特許文献１では、ＦＴＭＯＳＴによるパストランジスタについて、回路構成によって伝搬遅延時間を短縮する方法について述べられている。すなわち、第２ゲートに抵抗Ｒの一端を接続し、その抵抗の他端をそのＦＴＭＯＳＴの閾値電圧制御ノードＶＴＣＮに接続するのである（図２７参照）。また、２つのパストランジスタＰＦＴ１とＰＦＴ２を直列接続した場合において、各パストランジスタの第２ゲートを共通接続して抵抗Ｒの一端に接続し、その抵抗の他端をその２つのＦＴＭＯＳＴの閾値電圧制御ノードＶＴＣＮに接続する（図２８参照）。しかしながら、いずれもマルチプレクサにおけるパストランジスタに対するものではない。また、それぞれのゲートに印加された制御信号によって伝搬遅延時間を短縮できるとしているが、マルチプレクサではゲートに既に定電位が与えられているからかかる動作を行い得ない。
なお、特許文献２では、ＦＴＭＯＳＴを用いたゲート回路やメモリ回路において、ＦＴＭＯＳＴの第２ゲートとその閾値電圧制御のための電圧源との間に抵抗を接続して、第１ゲートに印加される入力信号によって回路の動作速度の向上を図ることについて述べられている。
特開２００８−２８９１６号公報 特開２００６−１６６３８４号公報
T.Tsuchiya,M.Horiuchi,S.Kimura,M.Yamaoka,T.Kawahara,S.Maegawa, T.Ipposhi,Y.Ohji, and H.Matsuoka,"Silicon on Thin BOX: A New Paradigm of The CMOSFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control"," IEDM Tech.Dig.,2004, pp.475-478.
一般にマルチプレクサではパストランジスタの数が多くなるので、単純に上記したような方法では、抵抗の数がパストランジスタの数と同数必要となって、回路素子の増加、したがって集積回路でマルチプレクサを構成する場合に素子面積の増加、配線数の増加などの問題が生じる。
また、マルチプレクサは単純にパストランジスタを直列接続した構成ではなく、ある選択された１つの入力から出力までオン状態のパストランジスタで接続されるが、接続されるパストランジスタは回路としてあらかじめ決定されてはおらず、選択される入力によって変わる。
そこで、マルチプレクサにおいて、どの入力を選択しても、入力から出力までの伝搬遅延時間を短くすることが求められている。なお、オン状態のパストランジスタのドレイン−ソース間抵抗（Ｒon）は低抵抗であり、ドレイン−ソース間に電位差があれば、ドレイン−ソース間に電流が容易に流れる。逆に、オフ状態のドレイン−ソース間抵抗（Ｒoff）は高抵抗であり、ドレイン−ソース間に電位差があっても電流は流れ難く、例え流れたとしても極めて少ない。これは「リーク電流」と称され、これを減少させるには共通第２ゲートの電位によってパストランジスタの閾値電圧の絶対値を大きくすることで達成できる。しかしながら、Ｒonが大きくなって転送速度の低下を招いてしまう。
本発明は、以上のような状況に鑑みてなされたものであって、その目的とするところはＦＴＭＯＳＴを用いたマルチプレクサにおいて、転送速度の向上と、リーク電流の削減を両立しうるマルチプレクサの提供にある。
本発明によるマルチプレクサは、四端子二重絶縁ゲート型の電界効果トランジスタによるパストランジスタの複数で構成されたマルチプレクサであって、前記電界効果トランジスタのゲートの一方を閾値電圧制御ノードに接続し、前記閾値電圧制御ノード及び閾値電圧制御電圧源の間に抵抗器を接続したことを特徴とする。
上記した発明において、前記電界効果トランジスタはＮ型であり、且つ、前記抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、前記閾値電圧制御ノードの電位が前記閾値電圧制御電源の電位を基準とした基準電位より上で高抵抗値であることを特徴としてもよい。
また、上記した発明において、前記電界効果トランジスタはＰ型であり、且つ、前記抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、前記閾値電圧制御ノードの電位が前記閾値電圧制御電源の電位を基準とした基準電位より上で低抵抗値であることを特徴としてもよい。
また、上記した発明において、前記非線形抵抗器は四端子二重絶縁ゲート型のＮ型電界効果トランジスタであって、ゲートの一方を前記閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記閾値電圧制御ノードにソース又はドレインのそれぞれを接続したことを特徴としてもよい。
また、上記した発明において、前記非線形抵抗器は四端子二重絶縁ゲート型のＰ型電界効果トランジスタであって、ゲートの一方を前記閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記閾値電圧制御ノードにソース又はドレインのそれぞれを接続したことを特徴としてもよい。
更に、本発明によるマルチプレクサは、四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタを並列接続したトランスミッションゲートの複数で構成されたマルチプレクサであって、前記Ｎ形ゲート電界効果トランジスタのゲートの一方を第１閾値電圧制御ノードに接続し、前記第１閾値電圧制御ノード及び第１閾値電圧制御電圧源の間に第１抵抗器を接続し、前記Ｐ形ゲート電界効果トランジスタのゲートの一方を第２閾値電圧制御ノードに接続し、前記第２閾値電圧制御ノード及び第２閾値電圧制御電圧源の間に第２抵抗器を接続したことを特徴とする。
上記した発明において、前記第１及び前記第２抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、前記第１抵抗器は前記第１閾値電圧制御ノードの電位が前記第１閾値電圧制御電圧源の電位を基準とした基準電位より上で高抵抗値であり、前記第２抵抗器は前記第２閾値電圧制御ノードの電位が前記第２閾値電圧制御電圧源の電位を基準とした基準電位を越えると高抵抗値から低抵抗値であることを特徴としてもよい。
上記した発明において、前記第１抵抗器及び前記第２抵抗器はそれぞれ四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタであって、前記第１抵抗器はそのゲートの一方を前記第１閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記第１の閾値電圧制御ノードにソース又はドレインのそれぞれを接続し、前記第２抵抗器はそのゲートの一方を前記第２閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記第２閾値電圧制御ノードに接続したことを特徴としてもよい。
更に、本発明による集積回路は、上記したマルチプレクサを含むことを特徴とする。
第１の実施例によるＮ形パストランジスタを用いたマルチプレクサを示す図である。閾値電圧制御ノードに抵抗ＲＮの一端を接続し、ＲＮの他端は閾値電圧制御電源を接続するところの電源接続ノードに接続している。 第１の実施例を簡単化した等価回路図である。 第１の実施例の動作原理を説明する図である。 第１の実施例のＲＮ値が大きい場合の動作原理を説明する図である。 第２の実施例によるＰ形パストランジスタを用いたマルチプレクサを示す図である。閾値電圧制御ノードに抵抗ＲＰの一端を接続し、ＲＰの他端は閾値電圧制御電源を接続するところの電源ノードに接続している。 第３の実施例によるトランスミッションゲートを用いたマルチプレクサを示す図である。Ｎ形パストランジスタの閾値電圧制御ノードに抵抗ＲＮの一端を接続し、ＲＮの他端はＮ形パストランジスタの閾値電圧制御電源が接続されるところの電源接続ノードに接続している。また、Ｐ形パストランジスタの閾値電圧制御ノードに抵抗ＲＰの一端を接続し、その他端はＰ形パストランジスタの閾値電圧制御電源が接続されるところの電源接続ノードに接続している。 第４の実施例によるＮ形パストランジスタを用いたマルチプレクサを示す図である。閾値電圧制御ノードに非線形抵抗ＲＶＮの一端を接続し、ＲＶＮの他端は閾値電圧制御電源を接続するところの電源接続ノードに接続している。 第４の実施例の動作原理を説明する図である。 第５の実施例のＰ形パストランジスタを用いたマルチプレクサを示す図である。閾値電圧制御ノードに非線形抵抗ＲＶＰの一端を接続し、ＲＶＰの他端は閾値電圧制御電源を接続するところの電源接続ノードに接続している。 第５の実施例の動作原理を説明する図である。 第６の実施例のトランスミッションゲートを用いたマルチプレクサを示す図である。Ｎ形パストランジスタの閾値電圧制御ノードに非線形抵抗ＲＶＮ１の一端を接続し、ＲＶＮ１の他端はＮ形パストランジスタの閾値電圧制御電源が接続されるところの電源接続ノードに接続している。また、Ｐ形パストランジスタの閾値電圧制御ノードに非線形抵抗ＲＶＰ１の一端を接続し、その他端はＰ形パストランジスタの閾値電圧制御電源が接続されるところの電源接続ノードに接続している。 非線形抵抗ＲＶＮ（又は、ＲＶＮ１）を示す図である。 非線形抵抗ＲＶＰ（又は、ＲＶＰ１）を示す図である。 ＳＯＴＢＭＯＳトランジスタの構造を示す断面図である。 （ａ）Ｎ形、及び（ｂ）Ｐ形のＦＴＭＯＳトランジスタを用いた従来のパストランジスタの回路構成、それぞれのトランジスタの回路記号と寄生容量を説明する図である。 Ｎ形のＦＴＭＯＳトランジスタをパストランジスタとして用いた従来のセレクターの回路構成を示す図である。 Ｐ形のＦＴＭＯＳトランジスタをパストランジスタとして用いた従来のセレクターの回路構成を示す図である。 Ｎ形及びＰ形のＦＴＭＯＳトランジスタによるトランスミッションゲートを用いた従来のセレクターの回路構成を示す図である。 図１６乃至１８に対応したセレクターの回路記号を示す図である。 Ｎ形のパストランジスタによるセレクターを用いた従来の４入力１出力のマルチプレクサを示す図である。 図２０に示すマルチプレクサに対してセレクター数を減じた従来の４入力１出力のマルチプレクサを示す図である。 Ｎ形のパストランジスタを用いたセレクターによる従来の２ｎ入力１出力のマルチプレクサを示す図である。 図２２に示すマルチプレクサに対してセレクター数を減じたマルチプレクサを示す図である。 Ｎ形のパストランジスタによる２ｎ入力１出力のマルチプレクサを示す図である。 Ｐ形のパストランジスタによる２ｎ入力１出力のマルチプレクサを示す図である。 トランスミッションゲートを用いた２ｎ入力１出力のマルチプレクサを示す図である。 ＦＴＭＯＳトランジスタを用いたパストランジスタの接続図である。ここでは、第２ゲートとその閾値電圧制御電源の間に抵抗Ｒを設け、第１ゲートのパルスによる動作速度の向上を図り得ることを示す。 ＦＴＭＯＳトランジスタを用いたパストランジスタを二個直列接続した接続図である。ここでは、それぞれの第２ゲートを共通接続し、閾値電圧制御電源との間に抵抗Ｒを設け、双方のパストランジスタの第１ゲートのパルスによっても動作速度の向上を図り得ることを示す。
まず、図１４にＳＯＴＢ（Silicon On Thin Buried Oxide）構造を有する四端子二重絶縁ゲート型の電界効果トランジスタ（ＦＴＭＯＳＴ）１０の断面構造を示す。基板１１上には、互いに電気的に絶縁された２つの絶縁ゲートである第１ゲート１２及び第２ゲート（バックゲート）１３が酸化膜１４、チャネル１５及びゲート絶縁膜１６を挟んで対向して与えられる。チャネル１５の両側にはソース１７及びドレイン１８が設けられ、それぞれの上にはソース電極１７ａ及びドレイン電極１８ａが与えられる。
次に、マルチプレクサについて説明する。なお、ここでは、電子回路における配線中の結節点において、他と区別して名前を付して参照する結節点をノードと称し、回路図中で白丸で表示する。単に配線の結節点を示す場合には黒丸で表示する。また、電子回路が論理回路として用いられる場合、論理値に対応した電圧や電流などの電気信号を論理信号と称する。
マルチプレクサは電圧パルス信号を扱う電子回路の一種である。複数の入力ノードと、通常は１つの場合が多いが、複数の出力ノードと、複数の制御ノードとを有し、各制御ノードに印加される電気信号の組み合わせによって、各出力ノードに、各入力ノードに印加されている電気信号の１つを選択し、これと論理的に等価な、または反転した電気信号を出力する。制御ノードの数は入力ノードの数及び具体的な電子回路構成に依存する。
図１５（ａ）及び（ｂ）には、それぞれＮ形及びＰ形のＦＴＭＯＳＴをパストランジスタとして用いた場合の基本論理回路を示した。破線で囲まれた部分はＦＴＭＯＳＴの電子回路記号を示す。この論理回路ではドレインは論理信号の入力ノードＩＮに接続され、ソースは論理信号の出力ノードＯＵＴに接続され、さらにその第１ゲートは制御信号入力のノードＣＮに接続される。ＣＮに印加される電気信号でオン状態とオフ状態を制御する。オン状態では、パストランジスタを導通、つまり、ソース−ドレイン間の抵抗が小さく、出力ノードには入力ノードに印加されている論理信号と等価な論理信号が現れる。オフ状態では、パストランジスタを非導通、つまり、ソース−ドレイン間の抵抗が大きく、出力ノードには入力ノードに印加されている論理信号は実質的に現れない。その第２ゲートはパストランジスタの閾値電圧制御ノード（Ｎ形のＦＴＭＯＳＴの場合はＶＴＣＮ、Ｐ形のＦＴＭＯＳＴの場合はＶＴＣＰとする）に接続される。
ＶＴＣＮあるいはＶＴＣＰにはパストランジスタの閾値電圧を定めるために定常状態では一定電圧を有する電圧源が接続される。ＣＤＢＧ及びＣＳＢＧはそれぞれドレインと第２ゲート間及びソースと第２ゲート間の寄生容量を示す。また、ＣＤＧ及びＣＳＧはそれぞれドレインと第１ゲート間及びソースと第１ゲート間の寄生容量を示す。異なるパストランジスタの上記各容量を示すときは該当する記号の後に数字を付けて区別して示す。なお、この回路ではドレインとソースは入れ替えてもよい。
図１６及び図１７には、パストランジスタを用いたセレクターの論理回路を示した。この回路は、例えば、図１５（ａ）に示すＮ形のＦＴＭＯＳＴによるパストランジスタ（以後、Ｎ形パストランジスタと称する。）を２個、すなわちＰＦＴＮ１とＰＦＴＮ２を用いている。または、図１５（ｂ）に示すＰ形のＦＴＭＯＳＴによるパストランジスタ（以後、Ｐ形パストランジスタと称する。）を２個、すなわちＰＦＴＰ１とＰＦＴＰ２を用いて構成される。なお、図１５で示した各トランジスタの寄生容量は便宜的に図示しなかったが、常に存在し得る。
図１６では、ＰＦＴＮ１の入力ノードをセレクターの入力ノードＩ１とし、ＰＦＴＮ２の入力ノードをセレクターの入力ノードＩ２とし、図示しない各出力ノードは共通接続して新たにセレクターの出力ノードＱとする。さらにＰＦＴＮ１の制御ゲートを新たにセレクターの制御信号入力ノードＡとし、またＰＦＴＮ２の制御ゲートを新たにセレクターの制御信号入力ノードＢとする。ノードＡにはＰＦＴＮ１を構成するＦＴＭＯＳＴの第１ゲートＧＮ１１が接続されており、ノードＡに印加される制御信号によってＰＦＴＮ１が導通か非導通になるかが制御される。同様にノードＢにはＰＦＴＮ２を構成するＦＴＭＯＳＴの第１ゲートＧＮ２１が接続されており、ノードＢに印加される制御信号によってＰＦＴＮ２が導通か非導通になるかが制御される。制御信号入力ノードＡ及びＢを総称してセレクターの制御ノードと称する。またＰＦＴＮ１、ＰＦＴＮ２を構成するＦＴＭＯＳＴの第２ゲートＧＮ１２、ＧＮ２２は共通接続されセレクターの閾値電圧制御ノードＧＮ２Ｃに接続される。
図１７では、同様に、Ｐ形パストランジスタＰＦＴＰ１及びＰＦＴＰ２を用いた回路を示した。回路構成は図１６（ａ）と同じである。ただし、ＰＦＴＰ１、ＰＦＴＰ２を構成するＦＴＭＯＳＴの第１ゲートをそれぞれＧＰ１１及びＧＰ２１とし、その第２ゲートをそれぞれＧＰ１２、ＧＰ２２とする。各第２ゲートは共通接続され、セレクターの閾値電圧制御ノードＧＰ２Ｃに接続される。以下に、セレクターの論理回路としての機能を説明する。
制御信号入力ノードＡとＢには互いに位相の反転した、すなわち論理信号とみなせば互いに論理値が反転した（論理回路として用いる際の論理機能に影響のない程度の時間差は許容するものとする）制御信号が印加され、その組み合わせによって入力ノードＩ１とＩ２に印加されている論理信号のどちらか一方と等価な論理信号が出力ノードＱに出力される。この論理回路機能で、前者の場合を「入力ノードＩ１が選択される」と、後者の場合を「入力ノードＩ２が選択される」と略記する。上記したセレクターの制御信号にも論理信号を用いることがある。以後、ノードに印加される論理信号の論理値や電圧値もそのノードの記号を用いる。
図１８に示すように、上記したセレクターは、Ｎ形のパストランジスタＰＦＴＮ３とＰ形のパストランジスタＰＦＴＰ３を並列接続、すなわち互いの入力ノードと出力ノードをそれぞれ接続したトランスミッションゲートＴＧ１と、Ｎ形のパストランジスタＰＦＴＮ４とＰ形のパストランジスタＰＦＴＰ４を並列接続したＴＧ２を用いて構成することも出来る。この場合、ＰＦＴＮ３とＰＦＴＰ３の図示しない入力ノードがセレクターとしての入力ノードＩ１に接続され、ＰＦＴＮ４とＰＦＴＰ４の図示しない入力ノードがセレクターとしての入力ノードＩ２に接続される。また、ＰＦＴＮ３の制御ノードとＰＦＴＰ４の図示しない制御ノードがセレクターとしての制御信号入力ノードＡに接続され、ＰＦＴＮ４の制御ノードとＰＦＴＰ３の図示しない制御ノードがセレクターとしての制御信号入力ノードＢに接続される。
さらに、各パストランジスタの図示しない出力ノードはセレクターとしての出力ノードＱに接続される。また、Ｎ形とＰ形のパストランジスタそれぞれの閾値電圧制御ノードは異なる閾値電圧制御電圧源で電位が与えられるので、ＰＦＴＮ３及びＰＦＴＮ４のそれぞれの閾値電圧制御ノード（図示せず）はセレクターの第１の閾値電圧制御ノードＧＮ２Ｃに接続され、またＰＦＴＰ３及びＰＦＴＰ４のそれぞれの閾値電圧制御ノード（図示せず）はセレクターの第２の閾値電圧制御ノードＧＰ２Ｃに接続される。なお、セレクターは２入力のマルチプレクサ（ＭＵＸ２）とみなすことが出来る。
また、制御信号の組み合わせによって機能を拡大することが出来る。すなわち、制御信号ＡとＢにパストランジスタを導通状態にする信号を印加すれば、２つの入力Ｉ１及びＩ２を選択することが出来る。逆に非導通状態とする信号を印加すれば、Ｉ１及びＩ２を非選択とすることが出来る。制御信号として論理信号を用いることもある。
図１９には、図１６乃至図１８のセレクター（又は、ＭＵＸ２）を電子回路若しくは論理回路で用いる場合の回路記号を示す。各記号の台形の中に書かれた「ＳＸ」は回路中で用いられたセレクターを区別する。Ｘは任意の長さの文字列を表す。ここでは、各セレクターにおいて、制御信号Ａが論理値１のときは、入力ノードＩ１が選択され、論理値０のときは非選択となる。また、制御信号Ｂが論理値１のときは、入力ノードＩ２が選択され、論理値０のときは非選択となるとする。
図２０には、上記した図１９（ａ）の回路記号を用いて、セレクターを用いた４入力、１出力のマルチプレクサ（ＭＵＸ４）の構成例を示した。４入力マルチプレクサの入力ＩＮ１とＩＮ２のいずれかを選択するためのセレクターＳ１１と、入力ＩＮ３とＩＮ４のいずれかを選択するためのセレクターＳ１２と、それぞれの出力Ｑ１１とＱ１２のどちらかを選択するセレクターＳ２１とからなり、Ｓ２１の出力がＭＵＸ４の出力ＱＭ４に接続される。セレクターＳ１１及びＳ１２の各制御信号ノードＡとＢにはそれぞれ制御信号ＣＮ１とその反転の制御信号ＣＮＢ１が印加され、セレクターＳ２１の制御信号ノードＡとＢにはそれぞれ制御信号ＣＮ２とその反転の制御信号ＣＮＢ２が印加される。各セレクターの閾値電圧制御ノードＧＮ２ＣはＭＵＸ４としての閾値電圧制御ノードＧＮ２ＣＮに接続される。
ここまでマルチプレクサは１出力であるとして述べてきたが、必ずしも１出力でなく、２以上の出力ノードを有するマルチプレクサであってもよい。例えば、図２０で、Ｓ１１とＳ１２で構成され、Ｑ１１及びＱ１２をその出力とみなせば、４入力２出力のマルチプレクサとなる。そこで、以後、単にマルチプレクサとしたときは１出力であるとし、複数出力の場合はその都度４入力２出力のマルチプレクサなどとする。
図２１には、セレクター数を３個とした図２０よりもセレクター数を少なくした例を示した。セレクターＳ１１とＳ１２の出力をＭＵＸ４の出力ノードＱＭ４に接続し、各セレクターの入力ノードをそれぞれＭＵＸ４の入力ノードＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４に接続する。この場合はセレクターの制御信号ノードに印加する制御信号ＣＮ１、ＣＮ２、ＣＮ３、ＣＮ４は論理的に独立に制御された信号でなければならない。例えば、ＩＮ１を選択する場合は、ＣＮ１を論理値１とし、ＩＮ２、ＩＮ３、ＩＮ４を非選択にするために他のＣＮ２、ＣＮ３、ＣＮ４はすべて論理値０としなければならない。
図２２には、図１９（ａ）の回路記号を用いて、図２０の構成を一般化した、２ｎ入力マルチプレクサの部分回路を示す。但し、ｎは整数である。マルチプレクサの基本機能としては図２２で十分であるが、負荷駆動能力を高めたり、外部雑音を軽減したりする等の目的で、同じくＦＴＭＯＳＴで構成されたＣＭＯＳインバータなどで構成されたバッファ回路を通して出力されることがある。さらに、制御信号入力ノードＣＮ１、ＣＮＢ１、ＣＮ２、ＣＮＢ２、…．、ＣＮｎ、ＣＮＢｎに印加する制御信号も同様にインバータなどによるバッファ回路を通して供給される。上記バッファ回路の集積回路における物理的配置はマルチプレクサの極近傍に配置される。従って各バッファ回路におけるＦＴＭＯＳＴの第２ゲートもそのＦＴＭＯＳＴの極性毎に共通接続され、且つマルチプレクサを構成する同じ極性のＦＴＭＯＳＴの第２ゲート同士とも共通接続される。図２２ではこれらバッファ回路を省略しており、部分回路と称した。同様に、図１６乃至図１８、図２０乃至図２２のＭＵＸ２及びＭＵＸ４も部分回路である。
さて、各入力ノードＩＮ１、ＩＮ２、…．、ＩＮ２ｎに接続されている２（ｎ−１）個のセレクタ群（Ｓ１１、Ｓ１２、…．、Ｓ１２（ｎ−１））を第１段セレクタ群，その各出力ノードに接続される２（ｎ−２）個のセレクタ群（Ｓ２１、…、Ｓ２２（ｎ−２））を第２段セレクタ群等、マルチプレクサの出力ノードＱＭに接続される最終段のセレクターはＳｎ１の１個ではあるが便宜上２（ｎ−１）段セレクタ群と呼ぶことにする。また第１段セレクタ群から最終段セレクタ群までのセレクタ群数をセレクタ群の段数と呼ぶ。
第１段セレクタ群の各制御信号入力ノード、すなわちセレクターＳ１１、Ｓ１２、…．、Ｓ１２（ｎ−１）の各制御信号入力ノードＡと各制御信号入力ノードＢに印加される制御信号は、それぞれＣＮ１とその反転の制御信号ＣＮＢ１である。これによって奇数番目の入力ノードすべてか、偶数番目の入力ノードすべてかのどちらかが選択され、次段のセレクタ群の入力ノードと接続される。
同様に第２段セレクタ群には制御信号ＣＮ２とその反転の制御信号ＣＮＢ２、が印加され、第１段セレクタ群のうち奇数番目セレクターの出力か偶数番目セレクターの出力かのどちらかが選択される。以下同様に制御信号によって選択が行われ、最終段ではそれぞれＣＮｎとその反転の制御信号ＣＮＢｎが印加され、前段の二個のセレクターからなるセレクタ群の二つの出力のうち一番目か二番目のセレクターの出力どちらかが選択されマルチプレクサの出力ＱＭに出力される構成である。
各段のセレクタ群に必要な制御信号対は、（ＣＮ１、ＣＮＢ１）、（ＣＮ２、ＣＮＢ２）など、（ＣＮｎ、ＣＮＢｎ）まで合計ｎ対が必要である。それぞれの制御信号対間は独立であるが、各制御信号対の一方の制御信号は他方の制御信号の反転となっていて、制御信号対内の信号同士は独立ではない。したがって、独立な制御信号数はｎ個である。このマルチプレクサの動作は、これらの制御信号の値によって２ｎ個の入力のうちの１つ、例えばＩＮ１のみが選択され、ＩＮ１から出力ノードＱＭまで、オン状態のパストランジスタで従続接続された信号経路が選択され、これによって選択された入力ノードＩＮ１の入力信号と論理的に等価な論理信号が出力ノードＱＭに出力される。なお、マルチプレクサにおいては各パストランジスタの閾値電圧はマルチプレクサ全体で共通に制御し、各入力ノードからみた信号経路を電気的に同等にすること、及び回路接続の簡素化において有効である。そこで各セレクターの閾値電圧制御ノードＧＮ２Ｃは共通接続され、マルチプレクサとしての閾値電圧制御ノードＧＮ２ＣＮに接続される。
図２３には、上記同様、独立な制御信号数は増えるがセレクタ群の段数を削減して構成した例を示す。なお、図２１と同様な構成でセレクタ群を１段のみとして示すような構成も出来得る。制御信号対は、（ＣＮＤ１、ＣＮＥ１）、（ＣＮＤ２、ＣＮＥ２）など、（ＣＮＤ２ｎ−１、ＣＮＥ２ｎ−１）まで合計２（ｎ−１）対が必要で、ＣＮＤ１乃至ＣＮＤ２ｎ−１及びＣＮＥ１乃至ＣＮＥ２ｎ−１はすべて互いに独立に論理値が与えられる。すなわち、例えば入力ノードＩＮ１を選択する場合はＣＮＤ１を論理値１としてＩＮ１が選択されるようにし、ＣＮＥ１は論理値０（ＩＮ２は選択されない）とし、その他の制御信号はすべて論理値０として、ＩＮ３以下が選択されないようにする。
なお、図２０及び図２１を混在させたマルチプレクサも可能である。例えば、８入力のマルチプレクサを構成する場合、図２１の構成を２組用意し、それぞれ対応する制御信号入力ノードは共通として、８入力２出力のマルチプレクサを構成する。さらにこの２出力を２入力のマルチプレクサの入力とするのである。
図２４には、上記した図２２や図２３で示した２ｎ入力マルチプレクサ（ＭＵＸ２ｎ）の部分回路の回路記号を示す。但し、制御信号対を（ＣＮＤ１、ＣＮＥ１）、（ＣＮＤ２、ＣＮＥ２）、・・・・、（ＣＮＤｍ、ＣＮＥｍ）で表し、その数は上記したように回路構成によって異なる。故に、その個数を自然数ｍで表した。この場合、制御信号対間は独立であるが、制御信号対内の２つの制御信号は独立である場合と独立ではなく一方が他方の反転信号となっている場合がある。
図２５には、図２２及び図２３の各セレクターを図１９（ｂ）の回路記号に置き換えたＰ形のパストランンジスタによる２ｎ入力のマルチプレクサの部分回路を示した。ここでマルチプレクサの閾値電圧制御ノードをＧＰ２ＣＮとする。
図２６に示すように、トランスミッションゲートによる２ｎ入力のマルチプレクサの部分回路も図１９（ｃ）の回路記号を用いて同様に構成できる。つまり、図２２及び図２３の各セレクターを図１９（ｃ）の回路記号に置き換える。但し、閾値電圧制御ノードはＮ形パストランジスタ用のＧＮ２ＣＮと、Ｐ形パストランジスタ用のＧＰ２ＣＮが必要となる。
［実施例１］
図１は本発明の第１の実施例を示す。図２４のＮ形パストランジスタを用いて、マルチプレクサの閾値電圧制御ノードＧＮ２ＣＮと、Ｎ形パストランジスタ用の閾値電圧制御電圧源ＶＴＳＮが接続される電源接続ノードＶＴＭＮとを抵抗ＲＮで接続する。パストランジスタにＮ形のＳＯＴＢＭＯＳＴ用いた場合、その第２ゲートをトランジスタ構造として共通な１つの領域（共通第２ゲート領域）で構成することが出来る。ここでは、該領域の電気抵抗を第２ゲートしての働きを良好にするために十分に小さく設定する。この共通第２ゲート領域の外部接続のための電気的接続点も上記ＧＮ２ＣＮとみなすことができる。なお、マルチプレクサを構成している各Ｎ形パストランジスタの第２ゲートの電位はＧＮ２ＣＮの電位に等しいとみなせる。以下に動作原理を説明する。
図２には、論理信号入力ノードＩＮ１が選択されたとしてＩＮ１から見た等価回路を簡略化して示す。出力ノードＱＭには接地（ＧＮＤ）との間に負荷容量ＣＬが等価的に接続されている。Ｒｔｒ１、Ｒｔｒ２、…、ＲｔｒｍはＩＮ１と出力ノードＱＭ間の信号経路を形成する全ての各パストランジスタのオン状態の等価抵抗を表す。Ｃ１は初段のパストランジスタのドレインとＧＮ２ＣＮ間容量ＣＤＢＧ１に等しく、Ｃ２は初段のパストランジスタのソースとＧＮ２ＣＮ間容量ＣＳＢＧ１と次段のパストランジスタのドレインとＧＮ２ＣＮ容量ＣＤＢＧ２の和に等しい。Ｃ３は次段のパストランジスタのソースとＧＮ２ＣＮ容量ＣＳＢＧ２と３段目のパストランジスタのドレインとＧＮ２ＣＮ容量ＣＤＢＧ３の和に等しい。以下Ｃ（ｍ−１）まで同様であり、Ｃｍは最終段のパストランジスタのソースとＧＮ２ＣＮ容量ＣＳＢＧｍに等しい。
更に、ＧＮ２ＣＮと接地間にある寄生容量と、選択されていない入力が交流的に接地状態であるとそれら入力と直接またはオン状態のパストランジスタを通して接続されているパストランジスタのドレインまたはソースとＧＮ２ＣＮ間の容量も加えた値の寄生容量の合計ＣｓｔｒがＧＮ２ＣＮと接地間に接続される。
図示されてはいないが出力ノードＱＭにはＦＴＭＯＳＴで構成されたＣＭＯＳインバータ等からなるバッファが接続され、これは通常、物理的にマルチプレクサの直近に配置され、ＣＭＯＳインバータを構成しているトランジスタのうちＮ形ＦＴＭＯＳＴの第２ゲートはマルチプレクサの共通第２ゲートＧＮ２ＣＮに接続される。そのため、インバータの出力は交流的には接地状態とみなせ、インバータのＮ形ＦＴＭＯＳＴのソース及びドレインとその第２ゲート間の寄生容量が上記Ｃｓｔｒに更に追加される。また、制御信号ノードに印加される制御信号は長配線による信号の劣化を避けるために物理的にマルチプレクサの直近に配置されたＣＭＯＳインバータを通して各制御ノードに印加される。これら、各ＣＭＯＳインバータについてもバッファＣＭＯＳインバータと同様であり、それらを構成するＮ形ＦＴＭＯＳＴのソース及びドレインとその第２ゲート間の寄生容量が上記Ｃｓｔｒにさらに追加される。この合計されたＣｓｔｒをＣＢＧＧとして図２に示した。かかる等価回路では、ＩＮ１とＧＮ２ＣＮの間のＣ１乃至Ｃｍの合計容量ＣＰＧ２とＧＮ２ＣＮと電源接続ノードＶＴＭＮ間の抵抗ＲＮとで単純ではないが微分回路が構成される。
図３（ａ）に示すように、ＩＮ１に論理信号レベル（電位の値）が低いレベル（ローレベル、Ｌ）から高いレベル（ハイレベル，Ｈ）に時間的にステップ状に変化する論理信号を入力する。このとき、共通第２ゲートノード、すなわちＧＮ２ＣＮの電位変化は、図３（ｂ）に示すように瞬時に変化する。そして、時間的減衰特性が時定数ＴＮＢ＝ＲＮ＊ＣＢＧＧでほぼ定まる微分波形状の電位変化Ｄup及びＤdnとなる。ただし、ＴＮＢは入力波形のハイレベルのパルス幅よりは小さい場合を示している。従って、次に入力波形がローレベルに変化するときはＧＮ２ＣＮの電位はほぼＶＴＳＮに等しくなっている。
Ｐup及びＰdnはそれぞれＧＮ２ＣＮの電位のピーク値のＶＴＳＮとの差の絶対値を示す。この値は理想的にはハイレベルとローレベルの電位差に等しいが、寄生容量ＣＢＧＧがあるとハイレベルとローレベルの電位差がＣＰＧ２の逆数とＣＢＧＧの逆数の比で比例配分されるのでＣＢＧＧが大きいほどＰupとＰdnは小さくなる。
ここで、図３（ｂ）に示したＧＮ２ＣＮの微分波形状電位変化の減衰時間は、ＲＮの値を十分に大きくすると、伝搬遅延時間よりも遅くすることが出来る。このとき伝搬遅延時間内ではほぼ一定、すなわち選択された論理信号入力ノードＩＮ１の論理信号レベルがＬからＨに変化するとき（立ち上がり時）は、ＧＮ２ＣＮの電位はほぼＶＴＳＮ＋Ｐupに近い値にとどまるとみなし得る。このことは、伝搬遅延時間内ではＣ１、Ｃ２、Ｃ３…Ｃｍに充電しなければならない電荷量変化ＤＱＲにおいて、初期値ＱＱ０は、（ＣＰＧ２＋ＣＬ）＊（Ｌ−ＶＴＳＮ）である。また、信号レベル変化後の値ＱＱ１は、ＣＰＧ２＊（Ｈ−ＶＴＳＮ−Ｐup）＋ＣＬ（Ｈ−ＶＴＳＮ）で表され、ＤＱＲ＝ＱＱ１−ＱＱ０＝ＣＰＧ２＊（Ｈ−Ｌ−Ｐup）＋ＣＬ＊（Ｈ−Ｌ）となる。
Ｐupがゼロ、すなわちＲＮがない場合、ＣＰＧ２の電荷量変化はＣＰＧ２＊（Ｈ−Ｌ）であるから、ＣＰＧ２＊Ｐupだけの電荷量変化が少なくてもよい。つまり、ＣＰＧ２が小さくなり、信号経路の負荷容量の軽減効果が生じる。したがって、伝搬遅延時間の減少を図り得る。Ｐupも大きいことが望ましい。なお、信号経路上のパストランジスタ接続点Ｎ２，Ｎ３…Ｎｍの電位もＧＮ２ＣＮがパルス状に電位が上がるため、やはりパルス状に電位上昇があるが、負荷容量ＣＬがあるためＰupよりさらに小さくなる。しかし、伝搬遅延時間を減少させる方向に変化する。Ｐupが大きいと第２ゲートによるパストランジスタの閾値電圧が過渡的に小さくなり、さらに伝搬遅延時間を減少させ得る。
逆に、選択された論理信号入力ノードＩＮ１の論理信号レベルがＨからＬに変化するとき（立ち下がり時）も、同様にほぼＶＴＳＮ−Ｐdnに近い値にとどまっているとみなし得る。このことは、伝搬遅延時間内ではＣＰＧ２から放電すべき電荷量変化ＤＱＦにおいて、初期値ＱＱ２は（ＣＰＧ２＋ＣＬ）＊（Ｈ−ＶＴＳＮ）となり、レベル変化後の値ＱＱ３はＣＰＧ２＊（Ｌ−（ＶＴＳＮ−Ｐdn））＋ＣＬ＊Ｈとなるので、ＤＱＦ＝ＱＱ２−ＱＱ３＝ＣＰＧ２＊（Ｈ−Ｌ−Ｐdn）＋ＣＬ＊（Ｈ−Ｌ）となり、やはりＣＰＧ２が小さくなり、同様に信号経路の負荷容量を軽減効果が生じる。したがって、この場合も伝搬遅延時間の減少を図ることが出来る。Ｐdnも大きいことが望ましい。
なお、信号経路上のパストランジスタ接続点Ｎ２，Ｎ３…Ｎｍの電位はＧＮ２ＣＮがパルス状に電位が下がるため、やはりパルス状に電位下降があるが、負荷容量ＣＬがあるためＰdnよりさらに小さくなる。この場合も伝搬遅延時間を減少させる方向の変化ではある。Ｐdnが大きいと第２ゲートによるパストランジスタの閾値電圧が過渡的に大きくなり、この場合は伝搬遅延時間を増加させる方向に働くが、Ｐdnが大きいことによる負荷容量の軽減効果が大きければやはり伝搬遅延時間を減少させることが出来る。前述した負荷容量の減少効果はＶＴＳＮ、すなわち共通第２ゲートノードＧＮ２ＣＮの定常状態の電位には依存しない。
図４に示したように、ＲＮを大きくしてＣＢＧＧとＲＮとの積で定まる減衰時定数ＴＮＢを入力信号のハイレベルのパルス幅程度に増加すると、入力信号がハイレベルの間ＧＮ２ＣＮの電位はＶＴＳＮ＋Ｐupより大きく低下しないように出来る。このとき、入力信号の立ち下がりにおいてＰdnはほぼＰupに等しいはずだから立ち下がり時におけるＧＮ２ＣＮの電位はＶＳＴＮより大きく低くならない。つまり、閾値電圧の増加を抑制することができる。負荷容量の軽減効果は入力信号が変化する直前のＧＮ２ＣＮの電位には依存しないのでＲＮが小さい場合より伝搬遅延時間をさせることが出来る。
但し、図４は１回限りとみなせる入力信号が印加された場合か、ハイレベルのパルス幅がローレベルの期間よりも十分に短い場合である。ハイレベルとローレベルの期間が同程度の入力信号が繰り返し印加された場合には、ＧＮ２ＣＮの電位変化はＶＴＳＮを中心として高低に変化する。この場合でも入力信号変化の直前でのＧＮ２ＣＮの電位には前述した負荷容量の減少効果は依存しないので伝搬遅延時間を減少させることが出来る。さらに、入力信号の立ち上がり変化時の閾値電圧減少効果は、約Ｐup／２だけの効果を期待でき、立ち下がり変化の時の閾値電圧増加効果は約Ｐdn／２だけでありこれによる伝搬遅延時間増加は抑制できる。
一方、定常状態ではマルチプレクサの入力ノードにはハイレベルまたはローレベルの一定電位が与えられた状態である。全ての入力ノードがハイレベルまたはローレベルであればよいが一般的ではない。故に、入力ノード間はオフ状態のパストランジスタを少なくとも１つ含む複数個（但し、ＭＵＸ２の場合は１個）のパストランジスタで構成されたハイレベルからローレベルへの電流通路（リークパスと称する。）で接続され得る。また、所定の入力ノード間には複数個のリークパスもあり得る。このとき、各論理信号入力ノードに与えられるハイレベルまたはローレベルの割当によってはリークパスを通して流れるリーク電流が増大する。したがって、マルチプレクサにおいてはリーク電流の減少が重要であるが、定常状態の共通第２ゲートの電位ＶＴＳＮの値をパストランジスタの閾値電圧が大きくなるように設定すればリーク電流の減少を図ることが出来る。
一方、動作状態でのパストランジスタのオン抵抗Ｒonが大きくなって、転送速度は低下する。かかる場合も、図１に示した構成によって転送速度の低下を軽減でき、リーク電流の減少と転送速度の増加を両立させ得る。上記した効果はマルチプレクサを構成する各パストランジスタの第２ゲートがＧＮ２ＣＮに共通接続されているため、信号経路上のパストランジスタに同等に作用するので選択された入力に依存しない。
［実施例２］
図５は本発明の第２の実施例を示す。Ｐ形パストランジスタ用いた図２５のマルチプレクサの閾値電圧制御ノードＧＰ２ＣＮと、閾値電圧制御電圧源ＶＴＳＰが接続される電源接続ノードＶＴＭＰとを抵抗ＲＰで接続する。パストランジスタにＳＯＴＢＭＯＳＴ用いた場合では第２ゲートを共通した１つの領域（共通第２ゲート領域）で構成できる。このとき当該領域の電気抵抗は第２ゲートしての働きを良好にするように十分に小さく設定する。この共通第２ゲート領域の外部接続のための電気的接続点もＧＰ２ＣＮとすれば、ＧＰ２ＣＮと電源接続ノードＶＴＭＰも抵抗ＲＰで接続される。なお、ＧＰ２ＣＮの電位は、マルチプレクサを構成している各パストランジスタの第２ゲートの電位に等しいとみなせる。動作原理はＰ形パストランジスタで形成される信号経路について第１の実施例のＮ形パストランジスタと本実施例のＰ形パストランジスタの極性の違いを考慮すれば第１の実施例と同様である。
［実施例３］
図６は本発明の第３の実施例を示す。トランスミッションゲートを用いた図２６のマルチプレクサのＮ形パストランジスタための第１の閾値電圧制御ノードＧＮ２ＣＮと、Ｎ形パストランジスタの閾値電圧制御電圧源ＶＴＳＮが接続される電源接続ノードＶＴＭＮとを抵抗ＲＮで接続する。また、Ｐ形パストランジスタのための第２の閾値電圧制御ノードＧＰ２ＣＮと、Ｐ形パストランジスタの閾値電圧制御電圧源ＶＴＳＰが接続される電源接続ノードＶＴＭＰとを抵抗ＲＰで接続する。動作原理はトランスミッションゲートのＮ形パストランジスタで構成される信号経路とＰ形パストランジスタで構成される信号経路それぞれについて第１及び第２の実施例と同様の動作原理である。
上記実施例１乃至３で用いた抵抗ＲＮやＲＰはその両端の電位で抵抗値がほとんど変化しない線形抵抗を用いた。これにより、図２で示したように共通第２ゲートノードに生じる微分波形状の電位変化のピーク値ＰupやＰdnはほぼ同じ値となる。この値自体の効果をＮ形パストランジスタの場合で述べる。
マルチプレクサの論理信号入力ノードから出力ノードＱＭまでの論理信号の伝搬遅延時間程度の過渡状態では、Ｐupが大きいほどその閾値電圧は小さくなり、したがってＲonが過渡的に小さくなるのでＣＰＧ２が小さく見えることとの相乗効果で転送速度がより増大する。一方、Ｐdnが大きいほどその閾値電圧は大きくなり、特に減衰時定数ＴＢＮがハイレベルのパルス幅よりは十分小さい時にはＲonがＶＴＳＮで設定される値よりも過渡的に大きくなり、ＣＰＧ２が小さく見えることによる転送速度の増加を抑制し得る。したがって、論理信号の立ち下がりでの転送速度の増加にはＰdnを抑制することが効果的である。
上記はＰ形パストランジスタを用いた場合でも同様である。但し、ＰupとＰdnの役割は逆になる。すなわち、論理信号の立ち上がりでの転送速度の増加にはＰupを抑制できることが効果的である。
さらにトランスミッションゲートを用いた場合にはそのＮ形パストランジスタに対しては論理信号の立ち下がりでの転送速度の増加にはＰdnを抑制することが効果的であり、Ｐ形パストランジスタに対しては論理信号の立ち上がりでの転送速度の増加にはＰupを抑制できることが効果的である。
［実施例４］
図７はＮ形パストランジスタを用いた場合に２ｎ入力マルチプレクサＭＵＸ２ｎで上記効果を得る第４の実施例を示す。各パストランジスタ共通の閾値電圧制御ノードＧＮ２ＣＮの電位ＶＧＮ２ＣＮは、ハイレベルのパルス幅が減衰時定数ＴＢＮより十分小さいので定常状態ではＶＴＳＮとなる。そこで、ＧＮ２ＣＮと電源接続ノードＶＴＭＮ間に接続される線形抵抗ＲＮを非線形抵抗ＲＶＮに置き換える。このＲＶＮの特性を、理想的には電位ＶＧＮ２ＣＮが定常的なときだけでなく、過渡的なときにおいてもＶＴＳＮよりも高くなるときは高抵抗状態、またＶＴＳＮより設定された値（ＤＮdn）以下に低くなる時は低抵抗状態となるような非線形抵抗ＲＶＮとする。
図８（ａ）に示すように、Ｎ形パストランジスタの場合は、選択された論理信号入力ノード（ＩＮ１とする）から閾値電圧制御電源ＶＴＳＮまでの等価回路は導通状態のパストランジスタの抵抗は十分小さいとして簡単化して表される。ただし、前述したように減衰時定数ＴＢＮはハイレベルのパルス幅より十分小さいとした。図中ＣＰＧ２はＩＮ１が接続されている選択された信号経路と共通第２ゲート間の容量である。またＣＢＧＧは共通第２ゲートと接地（ＧＮＤ）間の寄生容量である。
図８（ｂ）のように、この時ＩＮ１の論理信号レベルがローレベル（Ｌ）からハイレベル（Ｈ）に変化するとき、図８（ｃ）に示すようにＧＮ２ＣＮには正方向の微分波形状の電位変化ＤＮupが生じ、かつＲＶＮは高抵抗状態となるのでそのピーク値と定常状態のＧＮ２ＣＮの電位ＶＴＳＮとの差の絶対値（ＰＮup）は大きく、選択された経路上の各Ｎ形パストランジスタに流れる電流を増強するように働き、かつＣＰＧ２は小さく見えるから転送速度の増速効果が生じる。逆に選択された論理信号入力ノードＩＮ１がハイレベル（Ｈ）からローレベル（Ｌ）に変化するときはＧＮ２ＣＮには負方向の微分波形状のＤＮdnが生じるが、その電位がＶＴＳＮより設定された値であるＰＮdn以上に低くなる時、すなわちＶＴＳＮ−ＰＮdn以下になる時はＲＶＮが低抵抗状態となって、ピーク値はＰＮdnに制限される。ＰＮdnはＰＮupより小さく設定される。このようにして立ち下がり時の閾値電圧が大きくなることによる転送速度の過剰な低下を抑制できる。
［実施例５］
図９はＰ形パストランジスタを用いた場合に２ｎ入力マルチプレクサＭＵＸ２ｎで上記効果を得る第５の実施例を示す。各パストランジスタ共通の閾値電圧制御ノードＧＰ２ＣＮの電位ＶＧＰ２ＣＮはハイレベルのパルス幅が減衰時定数ＴＢＮより十分小さいので定常状態ではＶＴＳＰとなっている。そこで、ＧＰ２ＣＮと電源接続ノードＶＴＭＰ間に接続される線形抵抗ＲＰを非線形抵抗ＲＶＰに置き換え、このＲＶＰの特性を、理想的には電位ＶＧＰ２ＣＮが定常的なときだけでなく、過渡的なときにおいてもＶＴＳＰより低くなるときは高抵抗状態、またＶＴＳＰより設定された値（ＤＰup）以上に高くなる時、すなわちＶＴＳＰ＋ＰＰup以上になる時は低抵抗状態となるような非線形抵抗ＲＶＰとする。
図１０（ａ）に示すように、Ｐ形パストランジスタの場合は、選択された論理信号入力ノード（ＩＮ１とする）から閾値電圧制御電源ＶＴＳＰまでの等価回路は導通状態のパストランジスタの抵抗は十分小さいとして簡単化して表される。図中ＣＰＧ２はＩＮ１が接続されている選択された信号経路と共通第２ゲート間の容量である。またＣＧ２Ｂは共通第２ゲートと接地（ＧＮＤ）間の寄生容量である。
図１０（ｂ）のように、ＩＮ１の論理信号レベルがローレベル（Ｌ）からハイレベル（Ｈ）に変化するとき、図１０（ｃ）に模式的に示すように、ＧＰ２ＣＮには正方向の微分波形状の電位変化ＤＰupが生じるが、その電位がＶＴＳＰ＋ＰＰup以上に高くなるときはＲＶＰが低抵抗状態となって、ピーク値はＰＰupに制限される。逆に選択された論理信号入力ノードＩＮ１がハイレベル（Ｈ）からローレベル（Ｌ）に変化するときは、ＧＰ２ＣＮには負方向の微分波形状のＤＰdnが生じ、かつＲＶＰは高抵抗状態となるのでそのピーク値の絶対値（ＰＰdn）は大きく、選択された経路上の各Ｐ形パストランジスタに流れる電流を増強するように働き、かつＣＰＧ２は小さく見えるから転送速度の増速効果が生じる。ＰＰupはＰＰdnより小さく設定される。このようにして立ち上がり時の閾値電圧の絶対値が大きくなることによる転送速度の過剰な低下を抑制できる。
図１１には、さらにトランスミッションゲート（ＴＧと略称する）を用いた場合に２ｎ入力マルチプレクサＭＵＸ２ｎで上記効果を得る第６の実施例を示す。Ｎ形パストランジスタのための第１の閾値電圧制御ノードＧＮ２ＣＮと、電圧源ＶＴＳＮが接続される電源ノードＶＴＭＮ間を第４の実施例のＲＶＮと同様な特性を有する非線形抵抗ＲＶＮ１で接続する。またＰ形パストランジスタのための第２の閾値電圧制御ノードＧＰ２ＣＮと、電圧源ＶＴＳＰが接続される電源ノードＶＴＭＰ間を第５の実施例のＲＶＰと同様な特性を有する非線形抵抗ＲＶＰ１で接続する。選択された入力ノード、例えばＩＮ１に印加される論理信号の立ち上がり時には、ＴＧのＮ形パストランジスタの転送速度は加速されると同時にそのＴＧのＰ形パストランジスタの転送速度の過剰な低下は抑制され、また立ち下がり時にはＴＧのＮ形パストランジスタの転送速度の過剰な低下は抑制される。これと同時にそのＴＧのＰ形パストランジスタの転送速度は加速されるように作用し、入力論理信号の過渡状態でのＴＧによる転送速度を加速することができる。
上記した非線形抵抗ＲＶＮ、ＲＶＮ１、ＲＶＰ、ＲＶＰ１の抵抗値変化は時間的に速いことが好ましく、ＭＯＳトランジスタなどの高速動作の可能な回路素子が望ましい。
図１２には、Ｎ形のＦＴＭＯＳＴを用いた非線形抵抗ＲＶＮまたはＲＶＮ１の具体的構成例を示した。図１２（ａ）のように、Ｎ形のＦＴＭＯＳＴであるＭＮＲＶの第１ゲートＧ１ＲＶＮとドレインＤを接続し、マルチプレクサのＮ形パストランジスタの閾値電圧制御用電源ＶＴＳＮが接続されるところの電源接続ノードＶＴＭＮに接続する。ソースＳはマルチプレクサのＮ形パストランジスタの閾値電圧制御ノードＧＮ２ＣＮに接続する。第２ゲートＧ２ＲＶＮはＭＮＲＶの閾値電圧制御電圧源ＶＴＲＶＮが接続されるところの電源接続ノードＶＴＭＮＲＶに接続する。
図１２（ｂ）には、ノードＶＴＭＮの電位がＶＴＳＮに設定されており、ノードＧＮ２ＣＮとＶＴＭＮ間を流れる電流をＩＳとしてノードＧＮ２ＣＮの電位ＶＧＮ２ＣＮとの関係を示した。すなわち、ＭＮＲＶの閾値電圧をＶＴＨＲＶＮとすると、ＶＧＮ２ＣＮの値がＶＴＳＮ−ＶＴＨＲＶＮより小さくなると大きな電流が流れ始め、ノードＧＮ２ＣＮとＶＴＭＮ間の抵抗は小さくなり、逆にＶＴＳＮ−ＶＴＨＲＶＮより大きくなると電流は極めて小さくなりノードＧＮ２ＣＮとＶＴＭＮ間の抵抗は大きくなる。高抵抗値と低抵抗値を示す切り替わりのＶＧＮ２ＣＮの値がＶＴＳＮよりＶＴＨＲＶＮだけずれることからＶＴＨＲＶＮの値がほぼ図８のＰＮdnの値を決めていると言え、図８のＲＶＮの特性をほぼ実現できている。ＶＴＨＲＶＮはＶＴＭＮＲＶに接続される電源ＶＴＲＶＮの電圧値で制御でき、ＲＶＮまたは図１１のＲＶＮ１に求められる特性を実現できる。
図１３には、非線形抵抗ＲＶＰまたはＲＶＰ１の具体的構成例を示す。
図１３（ａ）のようにＰ形ＦＴＭＯＳＴであるＭＰＲＶの第１ゲートＧ１ＲＶＰとソースＳを接続し、マルチプレクサのＰ形パストランジスタの閾値電圧制御用電源ＶＴＳＰが接続されるところの閾値電圧制御ノードＶＴＭＰに接続する。ドレインＤはマルチプレクサのＰ形パストランジスタの閾値電圧制御ノードＧＰ２ＣＮに接続する。第２ゲートＧ２ＲＶＰはＭＰＲＶの閾値電圧制御電圧源ＶＴＲＶＰが接続されるところの電源接続ノードＶＴＭＰＲＶに接続する。
図１３（ｂ）には、ノードＶＴＭＰの電位がＶＳＴＰに設定されており、ノードＧＰ２ＣＮとＶＴＭＰ間を流れる電流をＩＤとしてノードＧＰ２ＣＮの電位ＶＧＰ２ＣＮとの関係を模式的に示した。すなわち、ＭＰＲＶの閾値電圧の絶対値をＶＴＨＲＶＰとすると、ＶＧＰ２ＣＮの値がＶＴＳＰ＋ＶＴＨＲＶＰより大きくなると大きな電流が流れ始め、ノードＧＰ２ＣＮとＶＴＭＰ間の抵抗は小さくなり、逆にＶＴＳＰ＋ＶＴＨＲＶＰより小さくなると電流は極めて小さくなりノードＧＰ２ＣＮとＶＴＭＰ間の抵抗は大きくなる。高抵抗値と低抵抗値の切り替わりのＶＧＰ２ＣＮの値がＶＴＨＲＶＰだけずれることからＶＴＨＲＶＰの値が図１０のＰＰupの値を決めており、図９のＲＶＰの特性をほぼ実現できている。ＶＴＨＲＶＰはＶＴＭＰＲＶに接続される電源ＶＴＲＶＰの電圧値で制御でき、ＲＶＰまたは図１１のＲＶＰ１に求められる特性を実現できる。
以上、本発明による実施例及びこれに基づく変形例を説明したが、本発明は必ずしもこれに限定されるものではなく、当業者であれば、本発明の主旨又は添付した特許請求の範囲を逸脱することなく、様々な代替実施例及び改変例を見出すことができるであろう。
１０ ＭＯＳトランジスタ
１１ 基板
１２ 第１ゲート
１３ 第２ゲート（バックゲート）
１４ 酸化膜
１５ チャネル
１６ ゲート絶縁膜
１７ ソース
１８ ドレイン
ＩＣ、ＩＣ１…、ＣＮ 制御信号入力ノード
ＶＴＣＮ、ＶＴＣＰ 閾値電圧制御ノード
Ｒ、ＲＮ、ＲＰ 抵抗
ＰＦＴＮ１… Ｎ型パストランジスタ
ＰＦＴＰ１… Ｐ型パストランジスタ
ＴＧ１、ＴＧ２ トランスミッションゲート
ＧＮ１１、ＧＮ２１、ＧＰ１１、ＧＰ２１ 第１ゲート
ＧＮ１２、ＧＮ２２、ＧＰ１２、ＧＰ２２ 第２ゲート
ＣＤＧ、ＣＳＧ、ＣＤＢＧ、ＣＳＢＧ パストランジスタの寄生容量
Ｒon、Ｒｔｒ１、Ｒｔｒ２、…Ｒｔｒｍ パストランジスタのオン抵抗
Ｃ１…、Ｃｓｔｒ、ＣＢＧＧ、ＣＰＧ２ 寄生容量
ＧＮ２Ｃ、ＧＰ２Ｃ セレクターの閾値電圧制御ノード
ＱＱ０… 電荷量
ＤＱＲ、ＤＱＦ 電荷の変化量
ＧＮ２ＣＮ、ＧＰ２ＣＮ 閾値電圧制御ノード
ＶＴＭＮ、ＶＴＭＰ 電源接続ノード
ＶＴＳＮ、ＶＴＳＰ 閾値電圧制御電源（電圧値）
ＲＶＮ、ＲＮＶ１、ＲＶＰ、ＲＶＰ１ 非線形抵抗
Ｄup、Ｄdn、ＤＮup、ＤＰup、ＤＮdn、ＤＰdn 微分波形
Ｐup、Ｐdn、ＰＮup、ＰＮdn、ＰＰup、ＰＰdn 微分波形のピーク値の絶対値

Claims (12)

  1. 四端子二重絶縁ゲート型の電界効果トランジスタによるパストランジスタの複数で構成されたマルチプレクサであって、
    前記電界効果トランジスタのゲートの一方を閾値電圧制御ノードに接続し、前記閾値電圧制御ノード及び閾値電圧制御電圧源の間に抵抗器を接続し、
    前記電界効果トランジスタはＮ型であり、且つ、
    前記抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、前記閾値電圧制御ノードの電位が前記閾値電圧制御電源の電位を基準とした基準電位より上で高抵抗値であることを特徴とするマルチプレクサ。
  2. 四端子二重絶縁ゲート型の電界効果トランジスタによるパストランジスタの複数で構成されたマルチプレクサであって、
    前記電界効果トランジスタのゲートの一方を閾値電圧制御ノードに接続し、前記閾値電圧制御ノード及び閾値電圧制御電圧源の間に抵抗器を接続し、
    前記電界効果トランジスタはＰ型であり、且つ、
    前記抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、前記閾値電圧制御ノードの電位が前記閾値電圧制御電源の電位を基準とした基準電位より上で低抵抗値であることを特徴とするマルチプレクサ。
  3. 前記非線形抵抗器は四端子二重絶縁ゲート型のＮ型電界効果トランジスタであって、ゲートの一方を前記閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記閾値電圧制御ノードにソース又はドレインのそれぞれを接続したことを特徴とする請求項１記載のマルチプレクサ。
  4. 前記非線形抵抗器は四端子二重絶縁ゲート型のＰ型電界効果トランジスタであって、ゲートの一方を前記閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記閾値電圧制御ノードにソース又はドレインのそれぞれを接続したことを特徴とする請求項２記載のマルチプレクサ。
  5. 四端子二重絶縁ゲート型の電界効果トランジスタによるパストランジスタの複数で構成されたマルチプレクサを含む集積回路であって、
    前記マルチプレクサは、前記電界効果トランジスタのゲートの一方を閾値電圧制御ノードに接続し、前記閾値電圧制御ノード及び閾値電圧制御電圧源の間に抵抗器を接続し、
    前記電界効果トランジスタはＮ型であり、且つ、
    前記抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、前記閾値電圧制御ノードの電位が前記閾値電圧制御電源の電位を基準とした基準電位より上で高抵抗値であることを特徴とする集積回路。
  6. 四端子二重絶縁ゲート型の電界効果トランジスタによるパストランジスタの複数で構成されたマルチプレクサを含む集積回路であって、
    前記マルチプレクサは、前記電界効果トランジスタのゲートの一方を閾値電圧制御ノードに接続し、前記閾値電圧制御ノード及び閾値電圧制御電圧源の間に抵抗器を接続し、
    前記電界効果トランジスタはＰ型であり、且つ、
    前記抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、前記閾値電圧制御ノードの電位が前記閾値電圧制御電源の電位を基準とした基準電位より上で低抵抗値であることを特徴とするマルチプレクサ。
  7. 前記非線形抵抗器は四端子二重絶縁ゲート型のＮ型電界効果トランジスタであって、ゲートの一方を前記閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記閾値電圧制御ノードにソース又はドレインのそれぞれを接続したことを特徴とする請求項５記載のマルチプレクサ。
  8. 前記非線形抵抗器は四端子二重絶縁ゲート型のＰ型電界効果トランジスタであって、ゲートの一方を前記閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記閾値電圧制御ノードにソース又はドレインのそれぞれを接続したことを特徴とする請求項６記載のマルチプレクサ。
  9. 四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタを並列接続したトランスミッションゲートの複数で構成されたマルチプレクサであって、
    前記Ｎ形ゲート電界効果トランジスタのゲートの一方を第１閾値電圧制御ノードに接続し、前記第１閾値電圧制御ノード及び第１閾値電圧制御電圧源の間に第１抵抗器を接続し、
    前記Ｐ形ゲート電界効果トランジスタのゲートの一方を第２閾値電圧制御ノードに接続し、前記第２閾値電圧制御ノード及び第２閾値電圧制御電圧源の間に第２抵抗器を接続し、
    前記第１及び前記第２抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、
    前記第１抵抗器は前記第１閾値電圧制御ノードの電位が前記第１閾値電圧制御電圧源の電位を基準とした基準電位より上で高抵抗値であり、
    前記第２抵抗器は前記第２閾値電圧制御ノードの電位が前記第２閾値電圧制御電圧源の電位を基準とした基準電位を越えると高抵抗値から低抵抗値であることを特徴とするマルチプレクサ。
  10. 四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタを並列接続したトランスミッションゲートの複数で構成されたマルチプレクサであって、
    前記Ｎ形ゲート電界効果トランジスタのゲートの一方を第１閾値電圧制御ノードに接続し、前記第１閾値電圧制御ノード及び第１閾値電圧制御電圧源の間に第１抵抗器を接続し、
    前記Ｐ形ゲート電界効果トランジスタのゲートの一方を第２閾値電圧制御ノードに接続し、前記第２閾値電圧制御ノード及び第２閾値電圧制御電圧源の間に第２抵抗器を接続し、
    前記第１抵抗器及び前記第２抵抗器はそれぞれ四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタであって、
    前記第１抵抗器はそのゲートの一方を前記第１閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記第１の閾値電圧制御ノードにソース又はドレインのそれぞれを接続し、
    前記第２抵抗器はそのゲートの一方を前記第２閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記第２閾値電圧制御ノードに接続したことを特徴とするマルチプレクサ。
  11. 四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタを並列接続したトランスミッションゲートの複数で構成されたマルチプレクサを含む集積回路であって、
    前記マルチプレクサは、前記Ｎ形ゲート電界効果トランジスタのゲートの一方を第１閾値電圧制御ノードに接続し、前記第１閾値電圧制御ノード及び第１閾値電圧制御電圧源の間に第１抵抗器を接続し、
    前記Ｐ形ゲート電界効果トランジスタのゲートの一方を第２閾値電圧制御ノードに接続し、前記第２閾値電圧制御ノード及び第２閾値電圧制御電圧源の間に第２抵抗器を接続し、
    前記第１及び前記第２抵抗器は非線形抵抗器であって高低２値の抵抗値を呈し、
    前記第１抵抗器は前記第１閾値電圧制御ノードの電位が前記第１閾値電圧制御電圧源の電位を基準とした基準電位より上で高抵抗値であり、
    前記第２抵抗器は前記第２閾値電圧制御ノードの電位が前記第２閾値電圧制御電圧源の電位を基準とした基準電位を越えると高抵抗値から低抵抗値であることを特徴とする集積回路。
  12. 四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタを並列接続したトランスミッションゲートの複数で構成されたマルチプレクサを含む集積回路であって、
    前記マルチプレクサは、前記Ｎ形ゲート電界効果トランジスタのゲートの一方を第１閾値電圧制御ノードに接続し、前記第１閾値電圧制御ノード及び第１閾値電圧制御電圧源の間に第１抵抗器を接続し、
    前記Ｐ形ゲート電界効果トランジスタのゲートの一方を第２閾値電圧制御ノードに接続し、前記第２閾値電圧制御ノード及び第２閾値電圧制御電圧源の間に第２抵抗器を接続し、
    前記第１抵抗器及び前記第２抵抗器はそれぞれ四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタであって、
    前記第１抵抗器はそのゲートの一方を前記第１閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記第１の閾値電圧制御ノードにソース又はドレインのそれぞれを接続し、
    前記第２抵抗器はそのゲートの一方を前記第２閾値電圧制御電圧源の接続された電源接続ノードに接続し、前記電源接続ノード及び前記第２閾値電圧制御ノードに接続したことを特徴とする集積回路。
JP2017543172A 2015-10-02 2016-09-21 マルチプレクサ及びこれを用いた集積回路 Active JP6544667B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015196520 2015-10-02
JP2015196520 2015-10-02
PCT/JP2016/077764 WO2017057112A1 (ja) 2015-10-02 2016-09-21 マルチプレクサ及びこれを用いた集積回路

Publications (2)

Publication Number Publication Date
JPWO2017057112A1 JPWO2017057112A1 (ja) 2018-05-17
JP6544667B2 true JP6544667B2 (ja) 2019-07-17

Family

ID=58423709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017543172A Active JP6544667B2 (ja) 2015-10-02 2016-09-21 マルチプレクサ及びこれを用いた集積回路

Country Status (3)

Country Link
US (1) US10262902B2 (ja)
JP (1) JP6544667B2 (ja)
WO (1) WO2017057112A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11240079B1 (en) * 2021-02-24 2022-02-01 Mellanox Technologies Tlv Ltd. Systems, methods, and devices for high-speed data modulation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1548877A (en) * 1975-06-26 1979-07-18 Mullard Ltd Semiconductor devices
JP4423392B2 (ja) * 2004-12-10 2010-03-03 独立行政法人産業技術総合研究所 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JP4452806B2 (ja) * 2005-04-12 2010-04-21 独立行政法人産業技術総合研究所 二重絶縁ゲート型電界効果トランジスタを用いたゲート回路、ｓｒａｍセル回路、多入力ｃｍｏｓゲート回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JP4635188B2 (ja) * 2006-07-25 2011-02-16 独立行政法人産業技術総合研究所 四端子二重絶縁ゲート電界トランジスタによるｍｏｓ回路
US20080191788A1 (en) * 2007-02-08 2008-08-14 International Business Machines Corporation Soi mosfet device with adjustable threshold voltage
JP5181893B2 (ja) * 2008-07-17 2013-04-10 株式会社リコー インバータ回路
US8605516B2 (en) * 2009-01-07 2013-12-10 California Institute Of Technology Ultra-low-power variation-tolerant radiation-hardened cache design
JP5618275B2 (ja) * 2011-06-12 2014-11-05 独立行政法人産業技術総合研究所 Ｃｍｏｓインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路

Also Published As

Publication number Publication date
US10262902B2 (en) 2019-04-16
US20180350690A1 (en) 2018-12-06
JPWO2017057112A1 (ja) 2018-05-17
WO2017057112A1 (ja) 2017-04-06

Similar Documents

Publication Publication Date Title
JP5101610B2 (ja) ４端子ｊｆｅｔデバイスを有する回路構成
US7042255B1 (en) Programmable differential capacitance for equalization circuits
CN109585441B (zh) 静电放电电路及其控制方法、电源开关电路
JP5183737B2 (ja) デュアルゲートｍｏｓ型電界効果トランジスタによる再構成可能論理セル
JP2018511998A (ja) ゲート誘導ドレインリークを減少させたアナログスイッチ
TWI237947B (en) Level transducing circuit
JP6544667B2 (ja) マルチプレクサ及びこれを用いた集積回路
US7570079B2 (en) Level-restoring buffers for programmable interconnect circuits and method for building the same
JP5618275B2 (ja) Ｃｍｏｓインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路
Rafati et al. Low-power data-driven dynamic logic (D/sup 3/L)[CMOS devices]
JPH09205359A (ja) 出力回路
JP5375422B2 (ja) 半導体電子回路、発振回路およびフリップフロップ回路
JP2557147B2 (ja) 多重入力ｍｏｓ論理回路及びｃｍｏｓ論理回路
Tang et al. Physical design considerations of one-level RRAM-based routing multiplexers
JP2013187678A (ja) 出力回路、出力回路の制御方法及び半導体装置
JP5598462B2 (ja) 信号送信回路
JP2001217701A (ja) 高周波ｍｏｓスイッチ
JP5487616B2 (ja) Ｉ／ｏセルの出力回路
JP4625932B2 (ja) 四端子二重絶縁ゲート電界効果トランジスタを用いたｃｍｏｓ−ｎａｎｄゲート回路
JPH05110396A (ja) 信号遅延回路
JP4911406B2 (ja) 論理回路
TW201737671A (zh) 線路驅動器以及驅動傳輸線的方法
JP4486431B2 (ja) 差動型論理回路
JPH03159315A (ja) 多入力論理回路
JPH05206830A (ja) 出力バッファ回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190606

R150 Certificate of patent or registration of utility model

Ref document number: 6544667

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250