JP6543392B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP6543392B2
JP6543392B2 JP2018123960A JP2018123960A JP6543392B2 JP 6543392 B2 JP6543392 B2 JP 6543392B2 JP 2018123960 A JP2018123960 A JP 2018123960A JP 2018123960 A JP2018123960 A JP 2018123960A JP 6543392 B2 JP6543392 B2 JP 6543392B2
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor device
gate electrode
film
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018123960A
Other languages
Japanese (ja)
Other versions
JP2018148244A (en
Inventor
山本 芳樹
芳樹 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018123960A priority Critical patent/JP6543392B2/en
Publication of JP2018148244A publication Critical patent/JP2018148244A/en
Application granted granted Critical
Publication of JP6543392B2 publication Critical patent/JP6543392B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体装置に関し、特に、SOI(Silicon On Insulator)基板を有する半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device, and more particularly to a technology effectively applied to a semiconductor device having an SOI (Silicon On Insulator) substrate.

短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、SOI基板を用いた半導体装置が使用されている。SOI基板は、高抵抗なSi(シリコン)などからなる支持基板上にBOX(Buried Oxide)膜(埋め込み酸化膜)が形成され、BOX膜上にSi(シリコン)を主に含む薄い層(シリコン層、SOI層)が形成された基板である。SOI基板上にMOSFET(Metal Oxide Semiconductor Field Effect Transistor:MOS型電界効果トランジスタ)を形成した場合、チャネル層に不純物を導入することなく短チャネル特性の抑制が可能である。結果、移動度を向上し、また、不純物ゆらぎによる素子バラツキを改善することが可能になる。このため、SOI基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ばらつき低減による動作マージンの向上が期待できる。   At present, a semiconductor device using an SOI substrate is used as a semiconductor device capable of suppressing the short channel characteristics and suppressing the element variation. In the SOI substrate, a BOX (Buried Oxide) film (buried oxide film) is formed on a supporting substrate made of high-resistance Si (silicon) or the like, and a thin layer (silicon layer) mainly containing Si (silicon) on the BOX film. , SOI layer) is formed on the substrate. When a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed on an SOI substrate, short channel characteristics can be suppressed without introducing impurities into the channel layer. As a result, it is possible to improve the mobility and to improve the device variation due to the impurity fluctuation. Therefore, by manufacturing a semiconductor device using an SOI substrate, improvement in integration density and operation speed of the semiconductor device, and improvement in operation margin due to variation reduction can be expected.

特許文献1(特開2004−146550号公報)には、SOI基板上のNチャネル型MOSFETのゲート電極を、P型の半導体膜により構成することが記載されている。ここでは、Pチャネル型MOSFETについての記載はなく、また、ゲート電極の膜厚は200nm程度であることが記載されている。   Patent Document 1 (Japanese Patent Laid-Open No. 2004-146550) describes that the gate electrode of an N-channel MOSFET on an SOI substrate is formed of a P-type semiconductor film. Here, there is no description about the P-channel type MOSFET, and it is described that the film thickness of the gate electrode is about 200 nm.

特開2004−146550号公報JP 2004-146550 A

Nチャネル型MOSFETにおいては、オフ状態でのリーク電流の発生を防ぐために、特許文献1に記載されているように、ゲート電極の導電型をP型とすることで、ゲートの仕事関数を上げ、しきい値電圧を上昇させることが考えられる。しかし、この場合、Nチャネル型MOSFETのしきい値電圧が過度に上昇するため、MOSFETを動作させるために高い電源電圧が必要となる問題がある。   In the N-channel MOSFET, the work function of the gate is raised by making the conductivity type of the gate electrode P-type, as described in Patent Document 1, in order to prevent the generation of the leakage current in the off state. It is conceivable to raise the threshold voltage. However, in this case, since the threshold voltage of the N-channel MOSFET rises excessively, there is a problem that a high power supply voltage is required to operate the MOSFET.

その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other objects and novel features will be apparent from the description of the present specification and the accompanying drawings.

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   The outline of typical ones of the embodiments disclosed in the present application will be briefly described as follows.

一実施の形態である半導体装置は、P型のゲート電極を有するNMOSのゲート絶縁膜内に高誘電率膜を設け、チャネル領域のSOI層を真性半導体層により構成するものである。   In the semiconductor device according to one embodiment, a high dielectric constant film is provided in a gate insulating film of an NMOS having a P-type gate electrode, and an SOI layer in a channel region is formed of an intrinsic semiconductor layer.

また、一実施の形態である半導体装置の製造方法は、ゲート絶縁膜内に高誘電率膜を設け、NMOSのゲート電極をP型の半導体膜により形成した後、NMOSのソース・ドレイン領域の形成工程においてゲート電極にN型不純物が導入されることを防ぐことで、当該ゲート電極の導電型をP型に保つものである。   In the method of manufacturing a semiconductor device according to one embodiment, a high dielectric constant film is provided in the gate insulating film, the gate electrode of the NMOS is formed of a P-type semiconductor film, and then the source / drain region of the NMOS is formed. By preventing the introduction of an n-type impurity into the gate electrode in the process, the conductivity type of the gate electrode is kept to be p-type.

本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、MOSFETのオフ状態でのリーク電流を低減し、かつMOSFETの省電力化を実現することができる。   According to one embodiment disclosed in the present application, the performance of the semiconductor device can be improved. In particular, leakage current in the off state of the MOSFET can be reduced, and power saving of the MOSFET can be realized.

本発明の一実施の形態である半導体装置を示す断面図である。FIG. 1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention. 本発明の一実施の形態である半導体装置の製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device of the embodiment of the present invention; 図2に続く半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 2; 図3に続く半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 3; 図4に続く半導体装置の製造方法を示す断面図である。FIG. 5 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 4; 図5に続く半導体装置の製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 5; 図6に続く半導体装置の製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 6; 図7に続く半導体装置の製造方法を示す断面図である。FIG. 8 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 7; 図8に続く半導体装置の製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 8; 図9に続く半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 9; 図10に続く半導体装置の製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 10; 図11に続く半導体装置の製造方法を示す断面図である。FIG. 12 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 11; 図12に続く半導体装置の製造方法を示す断面図である。FIG. 13 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 12; 図13に続く半導体装置の製造方法を示す断面図である。FIG. 14 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 13; 図14に続く半導体装置の製造方法を示す断面図である。FIG. 15 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 14; 比較例である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is a comparative example.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail based on the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repetitive description thereof will be omitted. Further, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless otherwise particularly required.

また、本願では、半導体基板と、その上に順に積層したBOX膜および半導体層を含む基板をSOI基板と呼ぶ。また、BOX膜上の当該半導体層を、SOI層と呼ぶ場合がある。また、Nチャネル型MOSFET、およびPチャネル型MOSFETを、それぞれ単にNMOS、およびPMOSと呼ぶ場合がある。   Further, in the present application, a substrate including a semiconductor substrate and a BOX film and a semiconductor layer sequentially stacked thereon is referred to as an SOI substrate. In addition, the semiconductor layer on the BOX film may be referred to as an SOI layer. In addition, an N-channel MOSFET and a P-channel MOSFET may be referred to simply as an NMOS and a PMOS, respectively.

本実施の形態では、SOI基板上にCMOS(Complementary Metal Oxide Semiconductor)を形成する場合において、NMOSのゲート電極をP型の半導体膜により構成し、かつ、高誘電率膜を含むゲート絶縁膜を形成することで、MOSFET(MOS型電界効果トランジスタ)の性能を向上させることについて説明する。   In this embodiment, in the case where a complementary metal oxide semiconductor (CMOS) is formed on an SOI substrate, the gate electrode of the NMOS is formed of a P-type semiconductor film, and a gate insulating film including a high dielectric constant film is formed. By doing this, it will be described to improve the performance of the MOSFET (MOS type field effect transistor).

以下では、本実施の形態におけるSOI基板上のCMOSの構造を、図1を用いて説明する。図1は、本実施の形態の半導体装置を構成するCMOSの断面図である。図1では、図の左側にNMOS領域(第1領域)1Aを示し、図の右側にPMOS領域(第2領域)1Bを示している。NMOS領域1AおよびPMOS領域1BはSOI基板の主面に沿って並ぶ2つの領域である。   The structure of the CMOS on the SOI substrate in this embodiment will be described below with reference to FIG. FIG. 1 is a cross-sectional view of a CMOS constituting the semiconductor device of the present embodiment. In FIG. 1, the NMOS region (first region) 1A is shown on the left side of the diagram, and the PMOS region (second region) 1B is shown on the right side of the diagram. The NMOS region 1A and the PMOS region 1B are two regions aligned along the main surface of the SOI substrate.

図1に示すように、本実施の形態の半導体装置は、支持基板である半導体基板SB、半導体基板SB上のBOX膜BX、およびBOX膜BX上の半導体層であるSOI層SLからなるSOI基板を有している。半導体基板SBは、例えば500μm〜700μm程度の厚さを有し、例えば750Ωcm以上の高い抵抗を有する単結晶シリコン基板である。   As shown in FIG. 1, the semiconductor device of this embodiment is an SOI substrate including a semiconductor substrate SB as a support substrate, a BOX film BX on the semiconductor substrate SB, and an SOI layer SL as a semiconductor layer on the BOX film BX. have. The semiconductor substrate SB is a single crystal silicon substrate having a thickness of, for example, about 500 μm to 700 μm, and having a high resistance of, for example, 750 Ωcm or more.

BOX膜BXは、例えば酸化シリコン膜からなり、その膜厚は5〜100nmである。ここでは、BOX膜BXの膜厚は50nmである。SOI層SLは、単結晶シリコンからなる半導体層であり、その膜厚は3〜15nmである。ここでは、SOI層SLの膜厚は15nmである。半導体基板SBは、グランド電位に接続されていてもよい。なお、半導体基板SBには、NMOSQ1のソース電極またはPMOSQ2のソース電極とは別の電位が供給される。   The BOX film BX is made of, for example, a silicon oxide film, and its film thickness is 5 to 100 nm. Here, the film thickness of the BOX film BX is 50 nm. The SOI layer SL is a semiconductor layer made of single crystal silicon and has a film thickness of 3 to 15 nm. Here, the film thickness of the SOI layer SL is 15 nm. The semiconductor substrate SB may be connected to the ground potential. A potential different from that of the source electrode of the NMOS Q1 or the source electrode of the PMOS Q2 is supplied to the semiconductor substrate SB.

SOI基板上のNMOS領域1AにはNMOSQ1が形成されており、PMOS領域1BにはPMOSQ2が形成されている。NMOS領域1AとPMOS領域1Bとの境界のSOI基板の上面には溝が形成され、当該溝内には、NMOSQ1とPMOSQ2とを電気的に分離する素子分離領域STIが形成されている。NMOSQ1は、SOI層SL上にゲート絶縁膜GFを介して形成されたゲート電極G1を有している。ゲート絶縁膜GFは、SOI層SL上に順に積層された絶縁膜IFおよび高誘電率膜HKからなる。ゲート電極G1の両側の側壁のそれぞれは、オフセットスペーサOFを介して形成されたサイドウォールSWにより覆われている。   An NMOS Q1 is formed in the NMOS region 1A on the SOI substrate, and a PMOS Q2 is formed in the PMOS region 1B. A groove is formed on the upper surface of the SOI substrate at the boundary between the NMOS region 1A and the PMOS region 1B, and an element isolation region STI for electrically separating the NMOS Q1 and the PMOS Q2 is formed in the groove. The NMOS Q1 has a gate electrode G1 formed on the SOI layer SL via the gate insulating film GF. The gate insulating film GF is formed of an insulating film IF and a high dielectric constant film HK sequentially stacked on the SOI layer SL. Each of the side walls on both sides of the gate electrode G1 is covered with a sidewall SW formed via an offset spacer OF.

絶縁膜IFは、例えば酸窒化シリコン(SiON)膜からなる。高誘電率膜HKは、酸化シリコン(SiO)膜および酸窒化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えばHfO、HfONまたはHFSiONなどの誘電率の高い材料を含むhigh−k膜である。高誘電率膜HKの表面の単位面積当たりのHf(ハフニウム)の濃度は、例えば1×1013〜5×1014/cmである。ただし、高誘電率膜HKを構成する材料は、Hf(ハフニウム)およびAl(アルミニウム)の化合物ではない。 The insulating film IF is made of, for example, a silicon oxynitride (SiON) film. The high dielectric constant film HK is an insulating film having a dielectric constant higher than that of a silicon oxide (SiO 2 ) film and a silicon oxynitride film, and for example, a high-k material including a high dielectric constant material such as HfO 2 , HfON or HFSiON. It is a membrane. The concentration of Hf (hafnium) per unit area of the surface of the high dielectric constant film HK is, for example, 1 × 10 13 to 5 × 10 14 / cm 2 . However, the material constituting the high dielectric constant film HK is not a compound of Hf (hafnium) and Al (aluminum).

ゲート電極G1は例えばポリシリコン(Si)膜からなるP型の半導体膜により構成されている。つまり、ゲート電極G1には、P型の不純物(例えばB(ホウ素))が導入されている。SOI基板の主面に対して垂直な方向におけるゲート電極G1の高さ、つまり、ゲート電極G1の膜厚は150nm以下である。ここでは、ゲート電極G1の高さは例えば100nmである。   The gate electrode G1 is formed of, for example, a P-type semiconductor film made of a polysilicon (Si) film. That is, P-type impurities (for example, B (boron)) are introduced into the gate electrode G1. The height of the gate electrode G1 in the direction perpendicular to the main surface of the SOI substrate, that is, the film thickness of the gate electrode G1 is 150 nm or less. Here, the height of the gate electrode G1 is, for example, 100 nm.

オフセットスペーサOFはゲート絶縁膜GFおよびゲート電極G1の側壁に接しており、例えば窒化シリコン(Si)膜からなる。素子分離領域STIは、例えばSTI(Shallow Trench Isolation)構造を有し、例えば主に酸化シリコン膜により構成されている。素子分離領域STIはSOI層SLの上面から半導体基板SBの途中深さまで達している。なお、素子分離領域STIのSOI層SLの上面からの形成深さは、BOX膜BXの上面までであってもよい。 The offset spacer OF is in contact with the side walls of the gate insulating film GF and the gate electrode G1, and is made of, for example, a silicon nitride (Si 3 N 4 ) film. The element isolation region STI has, for example, an STI (Shallow Trench Isolation) structure, and is mainly composed of, for example, a silicon oxide film. The element isolation region STI extends from the upper surface of the SOI layer SL to the middle of the semiconductor substrate SB. The formation depth of the element isolation region STI from the upper surface of the SOI layer SL may be up to the upper surface of the BOX film BX.

サイドウォールSWはゲート電極G1の横に自己整合的に形成された絶縁膜であり、例えば酸化シリコン膜O1と、その上の窒化シリコン膜N2との積層膜により構成されている。つまり、サイドウォールSWを構成する酸化シリコン膜O1は、オフセットスペーサOFの側壁とSOI層SLの上面とのそれぞれに接して延在している。つまり、酸化シリコン膜O1は、オフセットスペーサOFの側壁に沿う部分と、SOI層SLの上面に沿う部分とが一体となった膜であり、L字型の断面を有する膜である。酸化シリコン膜O1の膜厚は例えば5nmであり、SOI基板の上面に沿う方向、つまり横方向における窒化シリコン膜N2の膜厚は例えば40nmである。つまり、横方向におけるサイドウォールSWの厚さは例えば45nmである。   The sidewall SW is an insulating film formed in a self-aligned manner beside the gate electrode G1, and is formed of, for example, a laminated film of a silicon oxide film O1 and a silicon nitride film N2 thereon. That is, the silicon oxide film O1 forming the sidewall SW extends in contact with the sidewall of the offset spacer OF and the upper surface of the SOI layer SL. That is, the silicon oxide film O1 is a film in which a portion along the sidewall of the offset spacer OF and a portion along the upper surface of the SOI layer SL are integrated, and is a film having an L-shaped cross section. The film thickness of the silicon oxide film O1 is, for example, 5 nm, and the film thickness of the silicon nitride film N2 in the direction along the upper surface of the SOI substrate, that is, in the lateral direction is, for example, 40 nm. That is, the thickness of the sidewall SW in the lateral direction is 45 nm, for example.

ゲート電極G1の直下のSOI層SL、つまりシリコン層は、NMOSQ1の駆動時に電流が流れるチャネル領域を含むチャネル層である。当該チャネル領域を挟むように、ゲート電極G1の横のSOI層SL内には一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、N型の半導体領域であり比較的不純物濃度が低いエクステンション領域EX1と、N型の半導体領域でありエクステンション領域EX1よりも不純物濃度が高い拡散領域D1とを有している。このようにソース・ドレイン領域は、高濃度および低濃度の不純物拡散領域を含むLDD(Lightly Doped Drain)構造を有している。   The SOI layer SL immediately below the gate electrode G1, that is, the silicon layer is a channel layer including a channel region through which a current flows when the NMOS Q1 is driven. A pair of source / drain regions is formed in the lateral SOI layer SL of the gate electrode G1 so as to sandwich the channel region. Each of the pair of source / drain regions is an N-type semiconductor region and has an extension region EX1 relatively low in impurity concentration, and a diffusion region D1 being an N-type semiconductor region and higher in impurity concentration than extension region EX1. doing. Thus, the source / drain regions have a lightly doped drain (LDD) structure including high concentration and low concentration impurity diffusion regions.

エクステンション領域EX1および拡散領域D1にはN型、つまり第2導電型の不純物(例えばP(リン)またはAs(ヒ素))が打ち込まれている。エクステンション領域EX1は拡散領域D1よりも上記チャネル領域に近い位置に形成されている。つまり、エクステンション領域EX1の形成位置は、拡散領域D1の形成位置よりもゲート電極G1に近い。ゲート電極G1の下において、対向するエクステンション領域EX1の相互間に挟まれた領域のSOI層SL内には、N型またはP型の不純物は殆ど導入されてない。すなわち、SOI層SLは真性半導体層である。SOI層SL内にP型の不純物が導入されていたとしても、その不純物濃度は、1×1017/cm以下である。 An impurity (for example, P (phosphorus) or As (arsenic)) of the N type, that is, the second conductivity type is implanted into the extension region EX1 and the diffusion region D1. The extension region EX1 is formed at a position closer to the channel region than the diffusion region D1. That is, the formation position of the extension region EX1 is closer to the gate electrode G1 than the formation position of the diffusion region D1. Under the gate electrode G1, almost no N-type or P-type impurity is introduced into the SOI layer SL in a region sandwiched between the opposing extension regions EX1. That is, the SOI layer SL is an intrinsic semiconductor layer. Even if a P-type impurity is introduced into the SOI layer SL, the impurity concentration is 1 × 10 17 / cm 3 or less.

なお、図1ではエクステンション領域EX1がSOI層SLの上面から下面まで達して形成されている。つまり、図1に示すNMOSQ1およびPMOSQ2のそれぞれは、完全空乏型のMOSFETである。これに対し、エクステンション領域EX1の形成深さは、SOI層SLの途中深さまでであってもよい。同様に、図1では拡散領域D1がSOI層SLの下面まで達して形成されているが、拡散領域D1の形成深さは、SOI層SLの途中深さまでであってもよい。   In FIG. 1, the extension region EX1 is formed to reach from the upper surface to the lower surface of the SOI layer SL. That is, each of the NMOS Q1 and the PMOS Q2 shown in FIG. 1 is a fully depleted MOSFET. On the other hand, the formation depth of the extension region EX1 may be up to the depth in the middle of the SOI layer SL. Similarly, although the diffusion region D1 is formed to reach the lower surface of the SOI layer SL in FIG. 1, the formation depth of the diffusion region D1 may be up to the middle depth of the SOI layer SL.

ゲート絶縁膜GF、ゲート電極G1、オフセットスペーサOF、サイドウォールSWおよび素子分離領域STIから露出するSOI層SL上には、エピタキシャル成長法により積上げられたエピタキシャル層EPが、ゲート電極G1を挟んで一対形成されている。エピタキシャル層EP内にも、高濃度のN型不純物が打ち込まれて拡散領域D1が形成されている。また、エピタキシャル層EPの上面およびゲート電極G1の上面にはシリサイド層S1が形成されている。シリサイド層S1は例えばCoSi(コバルトシリサイド)からなる。   Over the gate insulating film GF, the gate electrode G1, the offset spacer OF, the sidewall SW, and the SOI layer SL exposed from the element isolation region STI, an epitaxial layer EP stacked by an epitaxial growth method is formed in pairs with the gate electrode G1 interposed therebetween. It is done. Also in the epitaxial layer EP, a high concentration N-type impurity is implanted to form a diffusion region D1. In addition, a silicide layer S1 is formed on the upper surface of the epitaxial layer EP and the upper surface of the gate electrode G1. The silicide layer S1 is made of, for example, CoSi (cobalt silicide).

つまり、エピタキシャル層EPはNMOSQ1のソース・ドレイン領域を構成している。エピタキシャル層EPを形成している目的は、例えばソース・ドレイン領域の上面にシリサイド層S1を形成する際に、薄いSOI層SLの全膜厚がシリサイド化されることを防ぐことにある。SOI基板の上面に対して垂直な方向における、SOI層SLの上面からエピタキシャル層EPの上面までの距離、つまりエピタキシャル層EPの高さは、例えば20〜40nmである。   That is, the epitaxial layer EP constitutes the source / drain region of the NMOS Q1. The purpose of forming the epitaxial layer EP is to prevent the entire film thickness of the thin SOI layer SL from being silicided, for example, when forming the silicide layer S1 on the upper surface of the source / drain region. The distance from the top surface of the SOI layer SL to the top surface of the epitaxial layer EP in the direction perpendicular to the top surface of the SOI substrate, that is, the height of the epitaxial layer EP is, for example, 20 to 40 nm.

NMOS領域1Aにおいて、高誘電率膜HKを含むゲート絶縁膜GFと、ゲート電極と、上記ソース・ドレイン領域と、チャンネル領域となるSOI層SLとは、Nチャネル型のMOSFET、つまりNMOSQ1を構成している。   In the NMOS region 1A, the gate insulating film GF including the high dielectric constant film HK, the gate electrode, the source / drain regions, and the SOI layer SL to be a channel region constitute an N channel type MOSFET, that is, an NMOS Q1. ing.

また、PMOS領域1Bに形成されたPチャネル型のMOSFET、つまりPMOSQ2も、上記NMOSQ1とほぼ同様の構造を有している。ただし、PMOSQ2はN型とは異なるP型のMOSFETであるから、そのソース・ドレイン領域はP型、つまり第1導電型の半導体領域により構成されている。   The P-channel MOSFET formed in the PMOS region 1B, that is, the PMOS Q2 also has substantially the same structure as that of the NMOS Q1. However, since the PMOS Q2 is a P-type MOSFET different from the N-type, its source / drain region is formed of a P-type, that is, a semiconductor region of the first conductivity type.

つまり、PMOS領域1Bにおいては、真性半導体層であるSOI層SL上に、高誘電率膜HKを含むゲート絶縁膜GFが形成されており、ゲート絶縁膜GF上には、P型の不純物(例えばB(ホウ素))が導入された半導体膜であるゲート電極G2が形成されている。ゲート電極G2の膜厚は150nm以下であり、ゲート電極G2は、例えば100nmの膜厚を有している。   That is, in the PMOS region 1B, the gate insulating film GF including the high dielectric constant film HK is formed on the SOI layer SL which is an intrinsic semiconductor layer, and a P-type impurity (for example, A gate electrode G2 which is a semiconductor film into which B (boron) is introduced is formed. The film thickness of the gate electrode G2 is 150 nm or less, and the gate electrode G2 has a film thickness of, for example, 100 nm.

ゲート電極G2の両側のそれぞれには、順にオフセットスペーサOFおよびサイドウォールSWが形成されている。また、ゲート電極G2の下のSOI層SL内には、ゲート電極G2の直下のSOI層SL内の領域、つまりチャネル領域を挟むように、一対のP型の半導体領域であるエクステンション領域EX2が形成されている。また、PMOS領域1Bにおいて、ゲート絶縁膜GF、オフセットスペーサOF、サイドウォールSWおよび素子分離領域STIから露出するSOI層SL上にはエピタキシャル層EPが、ゲート電極G2を挟んで一対形成されている。エピタキシャル層EP内およびその直下のSOI層SL内には、P型の半導体領域である拡散領域D2が形成されている。   Offset spacers OF and sidewalls SW are formed in order on each side of the gate electrode G2. Further, in the SOI layer SL under the gate electrode G2, extension regions EX2 which are a pair of P-type semiconductor regions are formed so as to sandwich the region in the SOI layer SL immediately below the gate electrode G2, ie, the channel region. It is done. Further, in the PMOS region 1B, a pair of epitaxial layers EP is formed on the SOI layer SL exposed from the gate insulating film GF, the offset spacer OF, the sidewall SW, and the element isolation region STI with the gate electrode G2 interposed therebetween. In the epitaxial layer EP and in the SOI layer SL immediately below it, a diffusion region D2 which is a P-type semiconductor region is formed.

つまり、PMOSQ2は一対のエクステンション領域EX2と、P型の不純物濃度がエクステンション領域EX2より大きい一対の拡散領域D2とを含むLDD構造を有している。なお、拡散領域D1、D2は、エピタキシャル層EP内のみに形成され、その直下のSOI層SL内に形成されていなくてもよい。また、エピタキシャル層EPの上面およびゲート電極G2の上面には、シリサイド層S1が形成されている。   That is, the PMOS Q2 has an LDD structure including a pair of extension regions EX2 and a pair of diffusion regions D2 whose P-type impurity concentration is larger than the extension regions EX2. The diffusion regions D1 and D2 may be formed only in the epitaxial layer EP, and may not be formed in the SOI layer SL immediately below. In addition, a silicide layer S1 is formed on the upper surface of the epitaxial layer EP and the upper surface of the gate electrode G2.

上記のように、NMOSQ1とPMOSQ2とは、ゲート絶縁膜GF内に高誘電率膜HKを含んでいる点を含めて、同じ形状を有している。また、ゲート電極G1、G2のそれぞれは、同じくP型の半導体膜からなる。つまり、エピタキシャル層EPおよび拡散領域D1にN型不純物が導入され、エピタキシャル層EPおよび拡散領域D2にP型不純物が導入されている点で、PMOSQ2はNMOSQ1と相違する。   As described above, the NMOS Q1 and the PMOS Q2 have the same shape, including the point that the high dielectric constant film HK is included in the gate insulating film GF. Each of the gate electrodes G1 and G2 is also made of a P-type semiconductor film. That is, the PMOS Q2 is different from the NMOS Q1 in that N-type impurities are introduced into the epitaxial layer EP and the diffusion region D1 and P-type impurities are introduced into the epitaxial layer EP and the diffusion region D2.

NMOSQ1およびPMOSQ2を覆うように、SOI基板上には、層間絶縁膜CLが形成されている。また、層間絶縁膜CLを貫通するように、複数のコンタクトホールが形成され、当該複数のコンタクトホールのそれぞれの内側には、コンタクトプラグCPが埋め込まれている。層間絶縁膜CLは例えば酸化シリコン膜からなり、その上面はコンタクトプラグCPの上面と同じ高さにおいて平坦化されている。   An interlayer insulating film CL is formed on the SOI substrate so as to cover the NMOS Q1 and the PMOS Q2. Further, a plurality of contact holes are formed to penetrate the interlayer insulating film CL, and a contact plug CP is embedded inside each of the plurality of contact holes. The interlayer insulating film CL is made of, for example, a silicon oxide film, and the upper surface thereof is planarized at the same height as the upper surface of the contact plug CP.

コンタクトプラグCPは柱状の導体膜であり、例えば、コンタクトホール内の側壁および底面を覆うバリア導体膜と、コンタクトホール内に当該バリア導体膜を介して形成され、コンタクトホールを完全に埋め込む主導体膜とからなる。バリア導体膜は例えばTi(チタン)またはTiN(窒化チタン)を含み、主導体膜は例えばW(タングステン)からなる。図1では、コンタクトプラグCPを構成するバリア導体膜と主導体膜とを区別して示していない。図1に示すように、コンタクトプラグCPはいずれもシリサイド層S1を介して各MOSFETのソース・ドレイン領域に接続されている。なお、図示していない領域において、ゲート電極G1、G2のそれぞれの上面にも、シリサイド層S1を介して他のコンタクトプラグが接続されている。   The contact plug CP is a columnar conductor film, and for example, a barrier conductor film covering the side wall and the bottom in the contact hole, and a main conductor film formed in the contact hole via the barrier conductor film and completely embedding the contact hole It consists of The barrier conductive film comprises, for example, Ti (titanium) or TiN (titanium nitride), and the main conductive film comprises, for example, W (tungsten). In FIG. 1, the barrier conductive film and the main conductive film that constitute the contact plug CP are not shown separately. As shown in FIG. 1, each contact plug CP is connected to the source / drain region of each MOSFET via the silicide layer S1. In the region not shown, another contact plug is also connected to the upper surface of each of the gate electrodes G1 and G2 through the silicide layer S1.

層間絶縁膜CLおよびコンタクトプラグCPの上には、例えばSiOCからなる層間絶縁膜ILが形成されている。層間絶縁膜ILには、複数のコンタクトプラグCPのそれぞれの上面を露出する複数の配線溝が形成されており、各配線溝内には配線M1が形成されている。配線M1は例えば配線溝内の側壁および底面を覆うバリア導体膜と、配線溝内に当該バリア導体膜を介して形成され、配線溝を完全に埋め込む主導体膜とからなる。このバリア導体膜は例えばTa(タンタル)またはTaN(窒化タンタル)を含み、主導体膜は例えばCu(銅)からなる。配線M1はコンタクトプラグCPに接続されている。図1では、配線M1を構成するバリア導体膜と主導体膜とを区別して示していない。配線M1の上面と層間絶縁膜ILの上面とは同じ高さで平坦化されている。   Over the interlayer insulating film CL and the contact plug CP, an interlayer insulating film IL made of, for example, SiOC is formed. In the interlayer insulating film IL, a plurality of wiring trenches exposing the upper surfaces of the plurality of contact plugs CP are formed, and the wirings M1 are formed in the respective wiring trenches. The wiring M1 includes, for example, a barrier conductive film covering the side wall and the bottom in the wiring groove, and a main conductive film formed in the wiring groove via the barrier conductive film and completely embedding the wiring groove. The barrier conductive film contains, for example, Ta (tantalum) or TaN (tantalum nitride), and the main conductive film is made of, for example, Cu (copper). The wiring M1 is connected to the contact plug CP. In FIG. 1, the barrier conductive film and the main conductive film that constitute the wiring M1 are not shown separately. The upper surface of the wiring M1 and the upper surface of the interlayer insulating film IL are planarized at the same height.

ここで、本実施の形態の半導体装置の特徴は、主に、NMOSQ1およびPMOSQ2のそれぞれのゲート電極G1、G2がともにP型の半導体膜からなること、NMOSQ1およびPMOSQ2のそれぞれのゲート絶縁膜GFが高誘電率膜HKを含むこと、および、NMOSQ1およびPMOSQ2のそれぞれのチャネル領域を構成するSOI層SLが真性半導体層であることにある。   Here, the semiconductor device of the present embodiment is mainly characterized in that the gate electrodes G1 and G2 of the NMOS Q1 and the PMOS Q2 are both P-type semiconductor films, and the gate insulating film GF of the NMOS Q1 and the PMOS Q2 is The high-dielectric-constant film HK is included, and the SOI layer SL constituting the channel regions of the NMOS Q1 and the PMOS Q2 is an intrinsic semiconductor layer.

以下では、図16に示す比較例の半導体装置と比較して、本実施の形態の半導体装置の効果について説明する。図16は、比較例として示す半導体装置であるCMOSの断面図である。   The effects of the semiconductor device of the present embodiment will be described below in comparison to the semiconductor device of the comparative example shown in FIG. FIG. 16 is a cross-sectional view of a CMOS which is a semiconductor device shown as a comparative example.

図16に示すように、比較例の半導体装置であるCMOSは、図1に示す本実施の形態の半導体装置と似た構造を有する。つまり、当該CMOSはSOI基板上のNMOS領域1Aに形成されたNMOSQ3と、PMOS領域1Bに形成されたPMOSQ4とからなる。ただし、比較例の半導体装置は、NMOSQ3のゲート電極GNが、N型の不純物(例えばP(リン)またはAs(ヒ素))を含むN型の半導体膜により構成されている点と、NMOSQ3およびPMOSQ4のそれぞれのゲート絶縁膜GFSとが高誘電率膜HKを含んでいない点とにおいて、本実施の形態の半導体装置と差異がある。   As shown in FIG. 16, the CMOS which is the semiconductor device of the comparative example has a structure similar to that of the semiconductor device of this embodiment shown in FIG. That is, the CMOS comprises an NMOS Q3 formed in the NMOS region 1A on the SOI substrate and a PMOS Q4 formed in the PMOS region 1B. However, in the semiconductor device of the comparative example, the gate electrode GN of the NMOS Q3 is formed of an N-type semiconductor film containing an N-type impurity (for example, P (phosphorus) or As (arsenic)), NMOS Q3 and PMOS Q4 There is a difference from the semiconductor device of the present embodiment in that each of the gate insulating films GFS does not include the high dielectric constant film HK.

つまり、比較例のNMOSQ3のゲート電極GNは、NMOSQ3のソース・ドレイン領域と同じ導電型を有するN型のポリシリコン膜からなる。また、ゲート絶縁膜GFSは、酸窒化シリコン(SiON)膜により構成されている。なお、比較例のPMOSQ4のゲート電極GPは、P型のポリシリコン膜からなる。ここでNMOSQ3のゲート電極GNがNMOSQ3のソース・ドレイン領域と同じ導電型を有しているのは、NMOSQ3の製造中の当該ソース・ドレイン領域の形成工程においてイオン注入を行う際に、ゲート電極GNにもN型不純物が導入されたためである。   That is, the gate electrode GN of the NMOS Q3 of the comparative example is formed of an N-type polysilicon film having the same conductivity type as the source / drain region of the NMOS Q3. The gate insulating film GFS is formed of a silicon oxynitride (SiON) film. The gate electrode GP of the PMOS Q4 of the comparative example is made of a P-type polysilicon film. Here, the gate electrode GN of the NMOS Q3 has the same conductivity type as the source / drain region of the NMOS Q3 because the gate electrode GN is used when performing ion implantation in the process of forming the source / drain region during the manufacture of the NMOS Q3. Also because N-type impurities were introduced.

ここで、BOX膜を含まないシリコン基板、つまりバルクシリコン基板上にMOSFETを形成する場合において、MOSFETの微細化を進めると、短チャネル特性が悪化し、パンチスルーが起こる問題がある。この場合、ソース領域とドレイン領域との間の空乏層が繋がることで、ソース領域とドレイン領域との間は導通状態となり、NMOSはスイッチング素子としての機能を果たさなくなる。これに対し、上記比較例の半導体装置は、SOI基板上にMOSFETを形成することで、MOSFETの微細化を実現し、かつ、パンチスルーを防ぎ、短チャネル特性を改善することを可能としている。   Here, in the case where the MOSFET is formed on a silicon substrate which does not include a BOX film, that is, a bulk silicon substrate, if the MOSFET is miniaturized, the short channel characteristic is deteriorated and there is a problem that punch through occurs. In this case, since the depletion layer between the source region and the drain region is connected, the source region and the drain region are in a conductive state, and the NMOS does not function as a switching element. On the other hand, in the semiconductor device of the comparative example, by forming the MOSFET on the SOI substrate, miniaturization of the MOSFET can be realized, punch through can be prevented, and short channel characteristics can be improved.

ただし、比較例のSOI基板上に形成したCMOSを構成するNMOSQ3には、MOSFETのオフ状態において、ソース領域とドレイン領域との間のリーク電流、つまりオフリーク電流が流れやすい問題がある。これに対しては、NMOSのゲート電極を、P型の半導体膜により構成することで、ゲート電極の仕事関数を増大させることが考えられる。これにより、NMOSのしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことが考えられる。これは、NMOSにおいてゲート電極の仕事関数が大きくなると、NMOSのしきい値電圧が大きくなり、オフ状態においてNMOSのソース領域とドレイン領域との間で電流が流れにくくなるためである。   However, the NMOS Q3 forming the CMOS formed on the SOI substrate of the comparative example has a problem that a leak current between the source region and the drain region, that is, an off leak current tends to flow in the off state of the MOSFET. To address this, it is conceivable to increase the work function of the gate electrode by configuring the gate electrode of the NMOS with a P-type semiconductor film. As a result, since the threshold voltage of the NMOS rises, it is conceivable to prevent the occurrence of the off leak current. This is because when the work function of the gate electrode in the NMOS is increased, the threshold voltage of the NMOS is increased, and it becomes difficult for current to flow between the source region and the drain region of the NMOS in the off state.

しかし、上記のようにNMOSのゲート電極がP型半導体膜からなる場合は、NMOSのゲート電極がN型半導体膜からなる場合に比べて、NMOSのしきい値電圧が約1V程度上昇する。このように過度にしきい値電圧が上がると、NMOSを駆動するために高い電源電圧が必要になるため、半導体装置の消費電力が増大する。これを解決するために、NMOSのチャネル領域にN型不純物を導入してしきい値電圧を適正な値に調整することも考えられるが、このようにチャネル領域に不純物を導入すると、複数の素子同士の間において、素子の性能のばらつきが増大する。このため、MOSFETが正常に動作しなくなる問題が生じる。   However, when the gate electrode of the NMOS is formed of a P-type semiconductor film as described above, the threshold voltage of the NMOS is increased by about 1 V as compared with the case where the gate electrode of the NMOS is formed of an N-type semiconductor film. When the threshold voltage rises excessively as described above, a high power supply voltage is required to drive the NMOS, which increases the power consumption of the semiconductor device. In order to solve this problem, it is conceivable to introduce an N-type impurity into the channel region of the NMOS to adjust the threshold voltage to an appropriate value. However, when the impurity is introduced into the channel region in this manner, a plurality of elements are obtained. Between the two, the variation in device performance is increased. This causes a problem that the MOSFET does not operate properly.

また、CMOSにおいては、ソース領域とドレイン領域との間のオフリーク電流の発生を防ぐため、NMOSのみならずPMOSについても、高いしきい値電圧を得ることが必要となる。   In addition, in the CMOS, in order to prevent the occurrence of off leak current between the source region and the drain region, it is necessary to obtain a high threshold voltage not only for the NMOS but also for the PMOS.

そこで、本実施の形態の半導体装置では、図1に示すように、SOI基板上のNMOSQ1のゲート電極G1をP型の半導体膜により構成し、かつ、ゲート絶縁膜GFの一部として高誘電率膜HKを設けており、また、チャネル領域を真性半導体により構成している。したがって、SOI基板上のNMOSQ1のゲート電極G1をP型の半導体膜により構成することで、ゲート電極G1の仕事関数を増大し、ゲート電極G1、G2のそれぞれの仕事関数は同じになる。このようにして、ゲート電極G1の仕事関数を大きくすることで、NMOSQ1のしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことが可能となる。   Therefore, in the semiconductor device of the present embodiment, as shown in FIG. 1, the gate electrode G1 of the NMOS Q1 on the SOI substrate is formed of a P-type semiconductor film and has a high dielectric constant as a part of the gate insulating film GF. A film HK is provided, and the channel region is made of an intrinsic semiconductor. Therefore, by forming the gate electrode G1 of the NMOS Q1 on the SOI substrate with a P-type semiconductor film, the work function of the gate electrode G1 is increased, and the work functions of the gate electrodes G1 and G2 become the same. In this manner, by increasing the work function of the gate electrode G1, the threshold voltage of the NMOS Q1 is increased, so that it is possible to prevent the generation of the off leak current.

また、NMOSQ1およびPMOSQ2のそれぞれのゲート絶縁膜GF内に高誘電率膜HKを設けている。これにより、P型のゲート電極であるNMOSQ1のゲート電極G1およびPMOSQ2のゲート電極G2のそれぞれの仕事関数は小さくなる。NMOSのしきい値電圧は、NMOSのゲート電極の仕事関数が低下することで小さくなる特性を有し、PMOSのしきい値電圧は、PMOSのゲート電極の仕事関数が低下することで大きくなる特性を有している。したがって、各MOSFETに高誘電率膜HKを設けることにより、NMOSQ1のしきい値電圧を小さくし、PMOSQ2のしきい値電圧を大きくすることができる。   Further, the high dielectric constant film HK is provided in the gate insulating film GF of each of the NMOS Q1 and the PMOS Q2. As a result, the work functions of the gate electrode G1 of the NMOS Q1 and the gate electrode G2 of the PMOS Q2, which are P-type gate electrodes, become smaller. The threshold voltage of the NMOS has a characteristic that decreases as the work function of the gate electrode of the NMOS decreases, and the threshold voltage of the PMOS increases as the work function of the gate electrode of the PMOS decreases. have. Therefore, by providing the high dielectric constant film HK in each MOSFET, the threshold voltage of the NMOS Q1 can be reduced and the threshold voltage of the PMOS Q2 can be increased.

具体的には、高誘電率膜HKを設けることで、P型のゲート電極G1、G2のそれぞれの仕事関数は0.3V程度小さくなる。上記比較例のように、P型のゲート電極を有し、高誘電率膜を備えないPMOSQ4では、しきい値電圧が0.2V程度であり、オフリーク電流の発生を防ぐことが困難であるが、図1に示す本実施の形態の半導体装置のように、高誘電率膜HKを設けることで、チャネル領域に不純物を導入することなく、PMOSQ2のしきい値電圧を0.5V程度に大きくすることができる。これにより、NMOSQ1およびPMOSQ2について、適正なしきい値電圧を得ることができる。   Specifically, by providing the high dielectric constant film HK, the work function of each of the P-type gate electrodes G1 and G2 decreases by about 0.3V. As in the comparative example, in the PMOS Q4 having a P-type gate electrode and not having a high dielectric constant film, the threshold voltage is about 0.2 V and it is difficult to prevent the generation of the off leak current. As in the semiconductor device of the present embodiment shown in FIG. 1, by providing the high dielectric constant film HK, the threshold voltage of the PMOS Q2 is increased to about 0.5 V without introducing impurities into the channel region. be able to. Thereby, appropriate threshold voltages can be obtained for the NMOS Q1 and the PMOS Q2.

すなわち、PMOSQ2においては、高誘電率膜HKを形成することでPMOSQ2のしきい値電圧を大きくし、これによりオフリーク電流の発生を防ぐことができる。また、NMOSQ1においては高誘電率膜HKを形成することで、NMOSQ1のしきい値電圧を適切な値に下げることができる。したがって、NMOSQ1のしきい値電圧の過度な増大に起因して、半導体装置の消費電力が増大することを防ぐことができる。   That is, in the PMOS Q2, by forming the high dielectric constant film HK, the threshold voltage of the PMOS Q2 can be increased, thereby preventing the occurrence of the off leak current. Further, by forming the high dielectric constant film HK in the NMOS Q1, the threshold voltage of the NMOS Q1 can be lowered to an appropriate value. Therefore, it is possible to prevent an increase in power consumption of the semiconductor device due to an excessive increase in the threshold voltage of the NMOS Q1.

つまり、NMOSQ1のゲート電極G1をP型半導体膜により形成すると、ゲート電極G1の仕事関数が大きくなる結果、NMOSQ1のしきい値電圧が過度に大きくなる虞があるが、上記のように高誘電率膜HKを設けることで、NMOSQ1のしきい値電圧を適度に低減することができる。   That is, when the gate electrode G1 of the NMOS Q1 is formed of a P-type semiconductor film, the work function of the gate electrode G1 becomes large, and as a result, the threshold voltage of the NMOS Q1 may become excessively large. By providing the film HK, the threshold voltage of the NMOS Q1 can be appropriately reduced.

よって、NMOSQ1の仕事関数が過度に大きくなることに起因してNMOSQ1のしきい値電圧が増大することを抑制する目的で、SOI基板上のNMOSQ1のチャネル領域に、例えばP型の不純物(例えばB(ホウ素))を導入する必要がない。このため、NMOSQ1のチャネル領域が形成されるSOI層SL内に不純物を導入することに起因して、複数の素子同士の間で性能のばらつきが生じることを防ぐことができる。また、ここではSOI基板上にCMOSを設けているため、チャネル領域に不純物を導入することなく短チャネル特性の抑制が可能である。   Therefore, for the purpose of suppressing an increase in the threshold voltage of NMOS Q1 due to the work function of NMOS Q1 becoming excessively large, for example, P-type impurities (for example, B-type impurities) are formed in the channel region of NMOS Q1 on the SOI substrate. There is no need to introduce (boron)). For this reason, it is possible to prevent the occurrence of variations in performance among a plurality of elements due to the introduction of an impurity into the SOI layer SL in which the channel region of the NMOS Q1 is formed. Further, since the CMOS is provided on the SOI substrate here, short channel characteristics can be suppressed without introducing impurities into the channel region.

ここで、本発明者は、PMOSQ2のゲート絶縁膜GFの一部として形成する高誘電率膜HKの材料にHf(ハフニウム)およびAl(アルミニウム)の化合物を用いた場合、P型のゲート電極G2の仕事関数が大きくなることを見出した。ゲート電極G2の仕事関数が大きくなる場合、PMOSQ2のしきい値電圧は低下する。したがって、PMOSQ2の高誘電率膜HKの材料にHf(ハフニウム)およびAl(アルミニウム)の化合物を用いることは、PMOSQ2のしきい値電圧を高める観点から好ましくない。   Here, the inventor has found that when a compound of Hf (hafnium) and Al (aluminum) is used as the material of the high dielectric constant film HK formed as a part of the gate insulating film GF of the PMOS Q2, the P-type gate electrode G2 is used. Found that the work function of When the work function of the gate electrode G2 increases, the threshold voltage of the PMOS Q2 decreases. Therefore, using a compound of Hf (hafnium) and Al (aluminum) as the material of the high dielectric constant film HK of the PMOS Q2 is not preferable from the viewpoint of increasing the threshold voltage of the PMOS Q2.

また、ゲート電極G1の仕事関数を大きくし、かつ、ゲート電極G2の仕事関数を小さくする観点から、各ゲート電極の下の高誘電率膜HKを構成するHf(ハフニウム)の濃度は高い方が好ましい。本発明者は、実験により、高誘電率膜HKの表面の単位面積当たりのHf(ハフニウム)の濃度が1×1013以上であれば、P型半導体膜からなるゲート電極の仕事関数を小さくできることを見出した。 Further, from the viewpoint of increasing the work function of the gate electrode G1 and decreasing the work function of the gate electrode G2, the concentration of Hf (hafnium) constituting the high dielectric constant film HK under each gate electrode is higher preferable. According to an experiment, the inventor can reduce the work function of the gate electrode made of a P-type semiconductor film if the concentration of Hf (hafnium) per unit area on the surface of the high dielectric constant film HK is 1 × 10 13 or more. Found out.

次に、本実施の形態の半導体装置の製造方法について、図2〜図15を用いて説明する。図2〜図15は本実施の形態の半導体装置の製造方法を示す断面図であり、図1と同じ位置の断面を示すものである。図2〜図15では、図の左側にNMOS領域(第1領域)1Aを示し、図の右側にPMOS領域(第2領域)1Bを示している。NMOS領域1AおよびPMOS領域1BはSOI基板の主面に沿って並ぶ2つの領域である。NMOS領域1AはNチャネル型のMOSFETを形成する領域であり、PMOS領域1BはPチャネル型のMOSFETを形成する領域である。   Next, a method of manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. 2 to 15 are cross-sectional views showing a method of manufacturing a semiconductor device of the present embodiment, and show a cross-section at the same position as that of FIG. In FIG. 2 to FIG. 15, the NMOS region (first region) 1A is shown on the left side of the diagram, and the PMOS region (second region) 1B is shown on the right side of the diagram. The NMOS region 1A and the PMOS region 1B are two regions aligned along the main surface of the SOI substrate. The NMOS region 1A is a region for forming an N-channel MOSFET, and the PMOS region 1B is a region for forming a P-channel MOSFET.

まず、図2に示すように、上方にBOX膜BXおよびSOI層SLが順に積層された半導体基板SBを準備する。半導体基板SBはSi(シリコン)からなる支持基板であり、半導体基板SB上のBOX膜BXは酸化シリコン膜であり、BOX膜BX上のSOI層SLは単結晶シリコンからなる層である。BOX膜BXの膜厚は5〜100nmである。ここでは、BOX膜BXの膜厚は例えば50nmである。SOI層SLは、P型またはN型の不純物が殆ど導入されていない真性半導体層である。SOI層SL内にP型の不純物が導入されていたとしても、その不純物濃度は、1×1017/cm以下である。SOI層SLの膜厚は、3〜15nmである。ここでは、SOI層SLの膜厚は15nmである。 First, as shown in FIG. 2, a semiconductor substrate SB in which a BOX film BX and an SOI layer SL are sequentially stacked above is prepared. The semiconductor substrate SB is a support substrate made of Si (silicon), the BOX film BX on the semiconductor substrate SB is a silicon oxide film, and the SOI layer SL on the BOX film BX is a layer made of single crystal silicon. The film thickness of the BOX film BX is 5 to 100 nm. Here, the film thickness of the BOX film BX is, for example, 50 nm. The SOI layer SL is an intrinsic semiconductor layer to which almost no P-type or N-type impurity is introduced. Even if a P-type impurity is introduced into the SOI layer SL, the impurity concentration is 1 × 10 17 / cm 3 or less. The film thickness of the SOI layer SL is 3 to 15 nm. Here, the film thickness of the SOI layer SL is 15 nm.

半導体基板SB、BOX膜BXおよびSOI層SLからなるSOI基板はSIMOX(Silicon Implanted Oxide)法で形成することができる。つまり、Si(シリコン)からなる半導体基板SBの主面に高いエネルギーでO(酸素)をイオン注入し、その後の熱処理でSi(シリコン)と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜(BOX膜)を形成することで、SOI基板を形成することができる。また、SOI基板は、表面に酸化膜を形成した半導体基板SBと、もう1枚のSi(シリコン)からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。 The SOI substrate including the semiconductor substrate SB, the BOX film BX, and the SOI layer SL can be formed by SIMOX (Silicon Implanted Oxide) method. That is, O 2 (oxygen) is ion-implanted with high energy into the main surface of the semiconductor substrate SB made of Si (silicon), and in the subsequent heat treatment, Si (silicon) and oxygen are combined, and slightly more than the surface of the semiconductor substrate. An SOI substrate can be formed by forming a buried oxide film (BOX film) at a deep position. Also, the SOI substrate is made by bonding a semiconductor substrate SB having an oxide film formed on the surface and another semiconductor substrate made of Si (silicon) by applying high heat and pressure and bonding them, and then silicon on one side It can also be formed by polishing and thinning the layer.

次に、図3に示すように、周知の方法を用いて素子分離領域STIを形成する。素子分離領域STIは、SOI基板の上面を開口する溝であって、BOX膜BXの上面または半導体基板SBの途中深さまで達する溝内に埋め込まれた絶縁膜からなる。素子分離領域STIは、例えばSTI構造を有し、主に酸化シリコン(SiO)膜により構成される。素子分離領域STIは、NMOS領域1AおよびPMOS領域1Bの境界においてSOI基板の上面に形成されている。 Next, as shown in FIG. 3, an element isolation region STI is formed using a known method. The element isolation region STI is a groove that opens the upper surface of the SOI substrate, and is formed of an insulating film embedded in the upper surface of the BOX film BX or the groove reaching a depth halfway of the semiconductor substrate SB. The element isolation region STI has, for example, an STI structure, and is mainly formed of a silicon oxide (SiO 2 ) film. The element isolation region STI is formed on the upper surface of the SOI substrate at the boundary between the NMOS region 1A and the PMOS region 1B.

続いて、フォトリソグラフィ技術を用い、NMOS領域1Aの半導体基板SBにP型の不純物(例えばB(ホウ素))をイオン注入法により比較的低い濃度で打ち込むことで、半導体基板SBの上面から半導体基板SBの比較的深い領域に亘ってPウエル(図示しない)を形成する。ここでは、PMOS領域1Bの半導体基板SB内にはPウエルを形成しない。続いて、フォトリソグラフィ技術を用い、PMOS領域1Bの半導体基板SB内にN型の不純物(例えばP(リン)またはAs(ヒ素))を低濃度で打ち込むことで、Nウエル(図示しない)を形成する。上記のPウエルおよびNウエルの形成工程では、SOI層SLに極力不純物が導入されないようにイオン注入を行う。   Subsequently, a P-type impurity (for example, B (boron)) is implanted at relatively low concentration into the semiconductor substrate SB in the NMOS region 1A by ion implantation using photolithography technology, whereby the semiconductor substrate is viewed from the top surface of the semiconductor substrate SB. A P-well (not shown) is formed over a relatively deep region of SB. Here, no P well is formed in the semiconductor substrate SB of the PMOS region 1B. Subsequently, an N well (not shown) is formed by implanting a low concentration of an N type impurity (for example, P (phosphorus) or As (arsenic)) into the semiconductor substrate SB of the PMOS region 1B using photolithography technology. Do. In the above-described P well and N well formation steps, ion implantation is performed so as to introduce impurities into the SOI layer SL as little as possible.

続いて、SOI層SL上に例えばCVD(Chemical Vapor Deposition)法などを用いて、酸窒化シリコン(SiON)膜からなる絶縁膜IFを形成する。その後、前記絶縁膜IF上に、CVD法などを用いて、高誘電率膜HKおよびポリシリコン膜PSを順次形成する。高誘電率膜HKは、酸化シリコン(SiO)膜および酸窒化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えばHfO、HfONまたはHFSiONなどの誘電率の高い材料を含むhigh−k膜である。高誘電率膜HKの表面の単位面積当たりのHf(ハフニウム)の濃度は、例えば1×1013〜5×1014/cmである。ただし、高誘電率膜HKを構成する材料は、Hf(ハフニウム)およびAl(アルミニウム)の化合物ではない。これは、上述したように、PMOSのゲート電極の仕事関数を小さくするためである。 Subsequently, the insulating film IF made of a silicon oxynitride (SiON) film is formed on the SOI layer SL by using, for example, a CVD (Chemical Vapor Deposition) method. Thereafter, a high dielectric constant film HK and a polysilicon film PS are sequentially formed on the insulating film IF by CVD or the like. The high dielectric constant film HK is an insulating film having a dielectric constant higher than that of a silicon oxide (SiO 2 ) film and a silicon oxynitride film, and for example, a high-k material including a high dielectric constant material such as HfO 2 , HfON or HFSiON. It is a membrane. The concentration of Hf (hafnium) per unit area of the surface of the high dielectric constant film HK is, for example, 1 × 10 13 to 5 × 10 14 / cm 2 . However, the material constituting the high dielectric constant film HK is not a compound of Hf (hafnium) and Al (aluminum). This is to reduce the work function of the gate electrode of the PMOS as described above.

ポリシリコン膜PSの膜厚は150nm以下である。ここでは、ポリシリコン膜PSの膜厚は例えば100nmである。ポリシリコン膜PSは、成膜時に既に結晶質を有していてもよく、または、成膜時にはアモルファスシリコン膜であったものを、成膜後(イオン注入後)の熱処理により結晶化して形成してもよい。   The film thickness of the polysilicon film PS is 150 nm or less. Here, the film thickness of the polysilicon film PS is, for example, 100 nm. The polysilicon film PS may be already crystalline at the time of film formation, or may be formed by crystallization of an amorphous silicon film at the time of film formation by heat treatment after film formation (after ion implantation). May be

次に、図4に示すように、例えばイオン注入法を用いて、NMOS領域1AおよびPMOS領域1Bの両方のポリシリコン膜PSに対しP型の不純物(例えばB(ホウ素))を比較的高い濃度で打ち込む。これにより、ポリシリコン膜PSをP型の半導体膜にする。また、上記イオン注入工程を行わず、図3を用いて説明した成膜工程において、ポリシリコン膜PSの成膜時にポリシリコン膜PS内にP型の不純物(例えばB(ホウ素))を導入してもよい。   Next, as shown in FIG. 4, P type impurities (for example, B (boron)) are relatively high concentration to the polysilicon film PS in both of the NMOS region 1A and the PMOS region 1B by using, for example, ion implantation. Type in Thereby, the polysilicon film PS is converted to a P-type semiconductor film. Further, in the film forming process described with reference to FIG. 3 without performing the ion implantation process, a P-type impurity (for example, B (boron)) is introduced into the polysilicon film PS at the time of forming the polysilicon film PS. May be

次に、図5に示すように、ポリシリコン膜PS上に例えばCVD法を用いて絶縁膜HMを形成する。絶縁膜HMは例えば窒化シリコン(Si)膜からなる。絶縁膜HMの膜厚は例えば40nmである。 Next, as shown in FIG. 5, an insulating film HM is formed on the polysilicon film PS by using, for example, the CVD method. The insulating film HM is made of, for example, a silicon nitride (Si 3 N 4 ) film. The film thickness of the insulating film HM is, for example, 40 nm.

次に、図6に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて絶縁膜HMをパターニングする。続いて、絶縁膜HMをハードマスクとして用い、ドライエッチング法によりポリシリコン膜PS、高誘電率膜HKおよび絶縁膜IFをパターニングする。これにより、NMOS領域1AのSOI層SL上に、高誘電率膜HKおよび絶縁膜IFからなるゲート絶縁膜GFを形成し、当該ゲート絶縁膜GF上にポリシリコン膜PSからなるゲート電極G1を形成する。また、絶縁膜HMをハードマスクとして用いた上記パターニング工程により、PMOS領域1BのSOI層SL上に、高誘電率膜HKおよび絶縁膜IFからなるゲート絶縁膜GFを形成し、当該ゲート絶縁膜GF上にポリシリコン膜PSからなるゲート電極G2を形成する。   Next, as shown in FIG. 6, the insulating film HM is patterned using a photolithography technique and a dry etching method. Subsequently, using the insulating film HM as a hard mask, the polysilicon film PS, the high dielectric constant film HK and the insulating film IF are patterned by dry etching. Thus, the gate insulating film GF made of the high dielectric constant film HK and the insulating film IF is formed on the SOI layer SL in the NMOS region 1A, and the gate electrode G1 made of the polysilicon film PS is formed on the gate insulating film GF. Do. Further, the gate insulating film GF made of the high dielectric constant film HK and the insulating film IF is formed on the SOI layer SL in the PMOS region 1B by the above patterning step using the insulating film HM as a hard mask, and the gate insulating film GF A gate electrode G2 made of a polysilicon film PS is formed thereon.

次に、図7に示すように、ゲート電極G1、G2のそれぞれの側壁を覆う薄い絶縁膜からなるオフセットスペーサOFを形成する。オフセットスペーサOFは、例えば窒化シリコン(Si)膜からなる。ここでは、例えばCVD法を用いてSOI基板上に窒化シリコン膜を堆積した後、ドライエッチング法を用いて当該窒化シリコン膜の一部を除去し、SOI層SLの上面を露出させることで、ゲート電極G1、G2のそれぞれの両側の側壁に接する当該窒化シリコン膜からなるオフセットスペーサOFを形成する。 Next, as shown in FIG. 7, offset spacers OF made of a thin insulating film covering the side walls of the gate electrodes G1 and G2 are formed. The offset spacer OF is made of, for example, a silicon nitride (Si 3 N 4 ) film. Here, for example, after a silicon nitride film is deposited on an SOI substrate using a CVD method, part of the silicon nitride film is removed using a dry etching method to expose the upper surface of the SOI layer SL, whereby the gate is formed. An offset spacer OF formed of the silicon nitride film in contact with the side walls on both sides of each of the electrodes G1 and G2 is formed.

続いて、フォトリソグラフィ技術を用いて、NMOS領域1Aを露出し、PMOS領域1Bを覆うフォトレジスト膜PR1を形成する。つまりフォトレジスト膜PR1はPMOS領域1BのSOI層SLの上面を覆っている。   Subsequently, a photoresist film PR1 is formed to expose the NMOS region 1A and to cover the PMOS region 1B by photolithography. That is, the photoresist film PR1 covers the upper surface of the SOI layer SL in the PMOS region 1B.

その後、フォトレジスト膜PR1と、NMOS領域1AのオフセットスペーサOFおよび絶縁膜HMとをマスクとして用い、イオン注入法を用いてN型の不純物(例えばP(リン)またはAs(ヒ素))を比較的低い濃度でSOI層SLに打ち込む。これにより、ゲート電極G1およびゲート絶縁膜GFの横に露出しているSOI層SLの上面にエクステンション領域EX1を形成する。エクステンション領域EX1はゲート電極G1の直下のSOI層SLの上面の一部には形成されない。エクステンション領域EX1は、SOI層SLの下面に達していても達していなくてもよい。   After that, using the photoresist film PR1 and the offset spacer OF and the insulating film HM of the NMOS region 1A as a mask, an N-type impurity (for example, P (phosphorus) or As (arsenic)) is relatively compared using ion implantation. The SOI layer SL is implanted at a low concentration. Thus, the extension region EX1 is formed on the upper surface of the SOI layer SL exposed to the side of the gate electrode G1 and the gate insulating film GF. The extension region EX1 is not formed on part of the upper surface of the SOI layer SL immediately below the gate electrode G1. The extension region EX1 may or may not reach the lower surface of the SOI layer SL.

次に、図8に示すように、フォトレジスト膜PR1を除去した後、SOI層SLの上面、絶縁膜HM、オフセットスペーサOF、ゲート電極G1、G2を覆うように、例えばCVD法を用いて、酸化シリコン膜O1および窒化シリコン膜N1を順に堆積して積層膜を形成する。その後、RIE(Reactive Ion Etching)法などにより異方性エッチングを行うことで酸化シリコン膜O1および窒化シリコン膜N1からなる当該積層膜を一部除去し、SOI層SLの上面および絶縁膜HMの上面を露出させる。これにより、ゲート電極G1、G2のそれぞれの側壁には、オフセットスペーサOFを介して、酸化シリコン膜O1および窒化シリコン膜N1からなるサイドウォールDSWが自己整合的に形成される。   Next, as shown in FIG. 8, after removing the photoresist film PR1, the CVD method is used to cover the upper surface of the SOI layer SL, the insulating film HM, the offset spacer OF, and the gate electrodes G1 and G2, for example. A silicon oxide film O1 and a silicon nitride film N1 are sequentially deposited to form a laminated film. Thereafter, anisotropic etching is performed by RIE (Reactive Ion Etching) method or the like to partially remove the laminated film consisting of the silicon oxide film O1 and the silicon nitride film N1, and the upper surface of the SOI layer SL and the upper surface of the insulating film HM. Expose the As a result, sidewalls DSW formed of the silicon oxide film O1 and the silicon nitride film N1 are formed in a self-aligned manner on the sidewalls of the gate electrodes G1 and G2 via the offset spacers OF.

ここで、窒化シリコン膜N1は、後の工程でゲート電極から離間した位置にエピタキシャル層、つまり選択成長層を形成するために用いられるダミーのサイドウォールを構成する絶縁膜である。酸化シリコン膜O1は、後の工程で窒化シリコン膜N1を除去する際のエッチングストッパ膜としての役割を有する。なお、酸化シリコン膜O1の膜厚は5nmであり、窒化シリコン膜N1の膜厚は40nmである。   Here, the silicon nitride film N1 is an insulating film constituting a dummy sidewall used to form an epitaxial layer, that is, a selective growth layer at a position separated from the gate electrode in a later step. The silicon oxide film O1 has a role as an etching stopper film when removing the silicon nitride film N1 in a later step. The thickness of the silicon oxide film O1 is 5 nm, and the thickness of the silicon nitride film N1 is 40 nm.

次に、図9に示すように、ゲート絶縁膜GF、オフセットスペーサOFおよびサイドウォールDSWから露出しているSOI層SLの上面に、エピタキシャル成長法を用いて、主にSi(シリコン)からなるエピタキシャル層EPを形成する。これにより、ゲート電極G1、G2のそれぞれの横の領域には、SOI層SLよりも上面の高さが高いシリコン層であるエピタキシャル層EPが形成される。エピタキシャル層EPは、不純物を含まない半導体層である。   Next, as shown in FIG. 9, an epitaxial layer mainly made of Si (silicon) is formed on the upper surface of the gate insulating film GF, the offset spacer OF, and the SOI layer SL exposed from the side wall DSW using an epitaxial growth method. Form an EP. Thus, the epitaxial layer EP, which is a silicon layer having a top surface higher than the SOI layer SL, is formed in the lateral regions of the gate electrodes G1 and G2. The epitaxial layer EP is a semiconductor layer containing no impurity.

この工程において、NMOS領域1Aでは、ゲート電極G1を挟むように、ゲート電極G1の両側の側壁から離間した位置において、SOI層SL上に20〜40nmの膜厚で一対のエピタキシャル層EPが形成される。また、PMOS領域1Bでは、ゲート電極G2を挟むように、ゲート電極G2の両側の側壁から離間した位置において、SOI層SL上に20〜40nmの膜厚で一対のエピタキシャル層EPが形成される。   In this step, in the NMOS region 1A, a pair of epitaxial layers EP is formed with a thickness of 20 to 40 nm on the SOI layer SL at positions separated from the sidewalls on both sides of the gate electrode G1 to sandwich the gate electrode G1. Ru. In the PMOS region 1B, a pair of epitaxial layers EP is formed with a thickness of 20 to 40 nm on the SOI layer SL at positions separated from the sidewalls on both sides of the gate electrode G2 so as to sandwich the gate electrode G2.

なお、ゲート電極G1の横にエピタキシャル層EPを形成するのは、SOI層SLの膜厚が極端に薄いことに起因している。つまり、エピタキシャル層EPを形成する理由の一つは、シリサイド層を形成する際に、ソース・ドレイン領域を構成するSOI層SLの膜厚を補う必要があることにある。当該エピタキシャル成長工程において、絶縁膜HMは、ゲート電極G1、G2のそれぞれの上部にエピタキシャル層が形成されることを防ぐ役割を有する。   The epitaxial layer EP is formed on the side of the gate electrode G1 because the film thickness of the SOI layer SL is extremely thin. That is, one of the reasons for forming the epitaxial layer EP is that when forming a silicide layer, it is necessary to compensate for the film thickness of the SOI layer SL that constitutes the source / drain region. In the epitaxial growth step, the insulating film HM has a role of preventing an epitaxial layer from being formed on each of the gate electrodes G1 and G2.

次に、図10に示すように、フォトリソグラフィ技術を用いて、NMOS領域1Aを露出し、PMOS領域1Bを覆うフォトレジスト膜PR2を形成する。つまりフォトレジスト膜PR2はPMOS領域1Bのエピタキシャル層EPを覆っている。   Next, as shown in FIG. 10, a photoresist film PR2 that exposes the NMOS region 1A and covers the PMOS region 1B is formed using photolithography. That is, the photoresist film PR2 covers the epitaxial layer EP of the PMOS region 1B.

その後、フォトレジスト膜PR2と、NMOS領域1AのオフセットスペーサOF、絶縁膜HMおよびサイドウォールDSWとをマスクとして用い、イオン注入法を用いてN型の不純物(例えばP(リン)またはAs(ヒ素))を比較的高い濃度で、SOI層SLの上方からSOI層SLに向かって打ち込む。これにより、ゲート電極G1の横に露出しているエピタキシャル層EP内および当該エピタキシャル層EPの直下のSOI層SL内に拡散領域D1を形成する。なお、拡散領域D1はエピタキシャル層EP内のみに形成され、その直下のSOI層SL内に形成されていなくてもよい。   Thereafter, using the photoresist film PR2 and the offset spacer OF, the insulating film HM, and the sidewall DSW of the NMOS region 1A as a mask, an N-type impurity (for example, P (phosphorus) or As (arsenic) using ion implantation. ) At a relatively high concentration from above the SOI layer SL toward the SOI layer SL. Thus, the diffusion region D1 is formed in the epitaxial layer EP exposed to the side of the gate electrode G1 and in the SOI layer SL immediately below the epitaxial layer EP. The diffusion region D1 may be formed only in the epitaxial layer EP, and may not be formed in the SOI layer SL immediately below.

エクステンション領域EX1および拡散領域D1はソース・ドレイン領域を構成する半導体領域である。前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散領域D1とゲート電極G1の直下のチャネル領域となるSOI層SLとの間に、低濃度の不純物を含むエクステンション領域EX1が設けられたLDD構造を有している。つまり、拡散領域D1の不純物濃度は、エクステンション領域EX1の不純物濃度よりも高い。このとき、ゲート電極G1の上面は絶縁膜HMにより覆われているため、上記イオン注入工程によりゲート電極G1にN型不純物は導入されない。よって、ゲート電極G1はP型の半導体膜のままである。   The extension region EX1 and the diffusion region D1 are semiconductor regions constituting a source / drain region. In the source / drain regions, an extension region EX1 containing a low concentration of impurities is provided between the diffusion region D1 into which the impurity is introduced at a high concentration and the SOI layer SL to be a channel region immediately below the gate electrode G1. It has an LDD structure. That is, the impurity concentration of the diffusion region D1 is higher than the impurity concentration of the extension region EX1. At this time, since the upper surface of the gate electrode G1 is covered with the insulating film HM, the N-type impurity is not introduced into the gate electrode G1 in the ion implantation step. Thus, the gate electrode G1 remains as a P-type semiconductor film.

以上により、ゲート電極G1と、エクステンション領域EX1および拡散領域D1からなるソース・ドレイン領域とを含むNチャネル型のMOSFETであるNMOSQ1をNMOS領域1Aに形成する。   Thus, the NMOS Q1 which is an N-channel MOSFET including the gate electrode G1 and the source / drain region including the extension region EX1 and the diffusion region D1 is formed in the NMOS region 1A.

次に、図11に示すようにフォトレジスト膜PR2を除去した後、NMOS領域1AおよびPMOS領域1Bにおいて露出している窒化シリコン膜を除去する。すなわち、サイドウォールDSWを構成する窒化シリコン膜N1と、ゲート電極G1、G2の上面よりも上に形成されたオフセットスペーサOFおよび絶縁膜HMを除去する。これにより、酸化シリコン膜O1が露出し、また、ゲート電極G1、G2のそれぞれの上面が露出する。なお、ここではエクステンション領域EX1を、窒化シリコン膜N1の除去前に形成する製造方法について説明するが、エクステンション領域EX1は窒化シリコン膜N1の除去後に形成しても構わない。   Next, as shown in FIG. 11, after removing the photoresist film PR2, the silicon nitride film exposed in the NMOS region 1A and the PMOS region 1B is removed. That is, the silicon nitride film N1 forming the sidewall DSW and the offset spacer OF and the insulating film HM formed above the upper surfaces of the gate electrodes G1 and G2 are removed. Thereby, the silicon oxide film O1 is exposed, and the upper surfaces of the gate electrodes G1 and G2 are exposed. Although the method of forming the extension region EX1 before the removal of the silicon nitride film N1 will be described here, the extension region EX1 may be formed after the removal of the silicon nitride film N1.

続いて、フォトリソグラフィ技術を用いて、PMOS領域1Bを露出し、NMOS領域1Aを覆うフォトレジスト膜PR3を形成する。   Subsequently, a photoresist film PR3 is formed to expose the PMOS region 1B and cover the NMOS region 1A by photolithography.

その後、フォトレジスト膜PR3と、PMOS領域1BのオフセットスペーサOFおよびゲート電極G2とをマスクとして用い、イオン注入法を用いてP型の不純物(例えばB(ホウ素))を比較的高い濃度でSOI層SLに打ち込む。これにより、ゲート電極G2およびゲート絶縁膜GFの横のSOI層SLの上面にエクステンション領域EX2を形成する。エクステンション領域EX2はゲート電極G2の直下のSOI層SLの上面の一部には形成されない。エクステンション領域EX2は、SOI層SLの下面に達していても達していなくてもよい。   Thereafter, using photoresist film PR3 and offset spacer OF of PMOS region 1B and gate electrode G2 as a mask, an ion implantation method is used to form a P-type impurity (for example, B (boron)) in a relatively high concentration SOI layer Type into SL. Thus, the extension region EX2 is formed on the upper surface of the SOI layer SL next to the gate electrode G2 and the gate insulating film GF. The extension region EX2 is not formed on part of the upper surface of the SOI layer SL immediately below the gate electrode G2. The extension region EX2 may or may not reach the lower surface of the SOI layer SL.

この工程では、打ち込まれたP型不純物イオンは、酸化シリコン膜O1を貫通してSOI層SL内に達する。ここでは、エピタキシャル層EP内にも当該不純物が導入されるが、それによりエピタキシャル層EP内に形成されるP型半導体領域の図示は省略している。   In this step, the implanted P-type impurity ions penetrate through the silicon oxide film O1 and reach the SOI layer SL. Here, the impurity is also introduced into the epitaxial layer EP, but illustration of the P-type semiconductor region formed in the epitaxial layer EP is omitted.

次に、図12に示すように、フォトレジスト膜PR3を除去した後、例えばCVD法を用いて、ゲート電極G1、G2、酸化シリコン膜O1およびエピタキシャル層EPのそれぞれを覆うように、窒化シリコン膜N2を形成する。その後、RIE法などにより異方性エッチングを行うことで窒化シリコン膜N2を一部除去し、ゲート電極G1、G2およびエピタキシャル層EPのそれぞれの上面を露出させる。これにより、ゲート電極G1の両側の側壁およびゲート電極G2の両側の側壁には、オフセットスペーサOFおよび酸化シリコン膜O1を介して、窒化シリコン膜N2が自己整合的に形成される。よって、オフセットスペーサOFの側壁に接して、酸化シリコン膜O1および窒化シリコン膜N2からなるサイドウォールSWが形成される。   Next, as shown in FIG. 12, after the photoresist film PR3 is removed, a silicon nitride film is formed to cover each of the gate electrodes G1 and G2, the silicon oxide film O1 and the epitaxial layer EP by using, for example, the CVD method. Form N2. Thereafter, anisotropic etching is performed by the RIE method or the like to partially remove the silicon nitride film N2, thereby exposing the upper surfaces of the gate electrodes G1 and G2 and the epitaxial layer EP. Thus, the silicon nitride film N2 is formed in a self-aligned manner on the side walls on both sides of the gate electrode G1 and the side walls on both sides of the gate electrode G2 via the offset spacer OF and the silicon oxide film O1. Thus, the sidewall SW formed of the silicon oxide film O1 and the silicon nitride film N2 is formed in contact with the sidewall of the offset spacer OF.

続いて、フォトリソグラフィ技術を用いて、PMOS領域1Bを露出し、NMOS領域1Aを覆うフォトレジスト膜PR4を形成する。   Subsequently, a photoresist film PR4 is formed to expose the PMOS region 1B and cover the NMOS region 1A by photolithography.

その後、フォトレジスト膜PR4と、PMOS領域1BのオフセットスペーサOF、ゲート電極G2およびサイドウォールSWとをマスクとして用い、イオン注入法を用いてP型の不純物(例えばB(ホウ素))を比較的高い濃度で、SOI層SLの上方からSOI層SLに向かって打ち込む。これにより、ゲート電極G2の横に露出しているエピタキシャル層EP内および当該エピタキシャル層EPの直下のSOI層SL内に拡散領域D2を形成する。なお、拡散領域D2はエピタキシャル層EP内のみに形成され、その直下のSOI層SL内に形成されていなくてもよい。   After that, using the photoresist film PR4, the offset spacer OF in the PMOS region 1B, the gate electrode G2 and the sidewalls SW as a mask, a P-type impurity (for example, B (boron)) is relatively high using ion implantation. A concentration is implanted toward the SOI layer SL from above the SOI layer SL. Thus, the diffusion region D2 is formed in the epitaxial layer EP exposed to the side of the gate electrode G2 and in the SOI layer SL immediately below the epitaxial layer EP. The diffusion region D2 may be formed only in the epitaxial layer EP, and may not be formed in the SOI layer SL immediately below it.

拡散領域D2の形成工程は、上記のように絶縁膜HMの除去工程(図11参照)の後であって、窒化シリコン膜N2を形成する工程、つまりサイドウォールSWのつけ直し工程(図12参照)の後に行ってもよい。これに対し、拡散領域D2の形成工程は、エピタキシャル層EPの形成工程(図9参照)の後であって、ハードマスクである絶縁膜HMの除去工程(図11参照)の前に行ってもよい。PMOSのソース・ドレイン領域を形成するイオン注入工程において、ハードマスクに覆われていないゲート電極G2にP型不純物が導入されても問題ないためである。   The step of forming diffusion region D2 is, as described above, after the step of removing insulating film HM (see FIG. 11), the step of forming silicon nitride film N2, that is, the step of replacing sidewall SW (see FIG. 12). You may go after). On the other hand, the step of forming diffusion region D2 may be performed after the step of forming epitaxial layer EP (see FIG. 9) and before the step of removing insulating film HM as a hard mask (see FIG. 11). Good. This is because there is no problem if a P-type impurity is introduced into the gate electrode G2 not covered by the hard mask in the ion implantation step of forming the source / drain regions of the PMOS.

エクステンション領域EX2および拡散領域D2はソース・ドレイン領域を構成する半導体領域である。前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散領域D2とゲート電極G2の直下のチャネル領域となるSOI層SLとの間に、低濃度の不純物を含むエクステンション領域EX2が設けられたLDD構造を有している。つまり、拡散領域D2の不純物濃度は、エクステンション領域EX2の不純物濃度よりも高い。このとき、ゲート電極G2の上面は露出しているため、上記イオン注入工程によりゲート電極G2にP型不純物が導入される。よって、ゲート電極G2はP型の半導体膜のままである。   The extension region EX2 and the diffusion region D2 are semiconductor regions constituting a source / drain region. In the source / drain regions, an extension region EX2 containing a low concentration of impurity is provided between the diffusion region D2 into which the impurity is introduced at a high concentration and the SOI layer SL to be a channel region immediately below the gate electrode G2. It has an LDD structure. That is, the impurity concentration of the diffusion region D2 is higher than the impurity concentration of the extension region EX2. At this time, since the upper surface of the gate electrode G2 is exposed, a P-type impurity is introduced into the gate electrode G2 by the ion implantation step. Thus, the gate electrode G2 remains as a P-type semiconductor film.

以上により、ゲート電極G2と、エクステンション領域EX2および拡散領域D2からなるソース・ドレイン領域とを含むPチャネル型のMOSFETであるPMOSQ2をPMOS領域1Bに形成する。   Thus, the PMOS Q2 which is a P-channel MOSFET including the gate electrode G2 and the source / drain region including the extension region EX2 and the diffusion region D2 is formed in the PMOS region 1B.

次に、図13に示すように、フォトレジスト膜PR4を除去した後、ゲート電極G1、G2およびエピタキシャル層EP上に、周知のサリサイド技術を用いてシリサイド層S1を形成する。シリサイド層S1は例えばCoSi(コバルトシリサイド)からなる。   Next, as shown in FIG. 13, after removing the photoresist film PR4, a silicide layer S1 is formed on the gate electrodes G1 and G2 and the epitaxial layer EP using a well-known salicide technique. The silicide layer S1 is made of, for example, CoSi (cobalt silicide).

次に、図14に示すように、ゲート電極G1、G2およびエピタキシャル層EP上に、例えばCVD法などを用いて層間絶縁膜CLを形成する。層間絶縁膜CLは、例えば酸化シリコン膜からなる。その後、層間絶縁膜CLの上面を例えばCMP(Chemical Mechanical Polishing)法などにより研磨して平坦化する。これにより、NMOSQ1およびPMOSQ2のそれぞれを層間絶縁膜CLにより覆う。   Next, as shown in FIG. 14, over the gate electrodes G1 and G2 and the epitaxial layer EP, the interlayer insulating film CL is formed using, for example, the CVD method. The interlayer insulating film CL is made of, for example, a silicon oxide film. Thereafter, the upper surface of the interlayer insulating film CL is polished and planarized by, for example, a CMP (Chemical Mechanical Polishing) method or the like. Thereby, each of the NMOS Q1 and the PMOS Q2 is covered with the interlayer insulating film CL.

続いて、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜CLを開口することで、シリサイド層S1の上面を露出する複数のコンタクトホールを形成する。その後、例えばTi(チタン)またはTiN(窒化チタン)を含むバリア導体膜と、例えばW(タングステン)からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各コンタクトホールを完全に埋め込む。続いて、例えばCMP法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜CLの上面を露出させることで、複数のコンタクトホールのそれぞれの内側に埋め込まれたバリア導体膜および主導体膜からなるコンタクトプラグCPを形成する。   Subsequently, the interlayer insulating film CL is opened using a photolithography technique and a dry etching method to form a plurality of contact holes which expose the upper surface of the silicide layer S1. Thereafter, a barrier conductor film containing, for example, Ti (titanium) or TiN (titanium nitride) and a main conductor film made of, for example, W (tungsten) are sequentially formed using, for example, a sputtering method to complete each contact hole. Embed in Subsequently, the barrier conductor film and the main conductor film are polished by CMP, for example, to expose the upper surface of the interlayer insulating film CL, whereby the barrier conductor film and the main conductor film embedded inside the plurality of contact holes To form a contact plug CP.

NMOSQ1の一対のソース・ドレイン領域を構成する拡散領域D1には、シリサイド層S1を介してコンタクトプラグCPが接続され、PMOSQ2の一対のソース・ドレイン領域を構成する拡散領域D2には、シリサイド層S1を介してコンタクトプラグCPが接続される。また、図示していない領域において、ゲート電極G1、G2のそれぞれの上面にも、シリサイド層S1を介して他のコンタクトプラグが接続される。   A contact plug CP is connected to diffusion regions D1 forming a pair of source / drain regions of NMOS Q1 via a silicide layer S1, and silicide layers S1 are connected to diffusion regions D2 forming a pair of source / drain regions of PMOS Q2. The contact plug CP is connected via. In the region not shown, other contact plugs are also connected to the upper surfaces of the gate electrodes G1 and G2 through the silicide layer S1.

次に、図15に示すように、層間絶縁膜CL上に層間絶縁膜ILおよび配線M1を形成する。層間絶縁膜ILは例えばSiOCからなり、例えばCVD法により形成される。配線M1を形成する際には、まず層間絶縁膜ILをフォトリソグラフィ技術およびドライエッチング法を用いて開口することで、複数のコンタクトプラグCPの上面を露出する複数の配線溝を形成する。その後、例えばTa(タンタル)またはTaN(窒化タンタル)を含むバリア導体膜と、例えばCu(銅)からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各配線溝を完全に埋め込む。   Next, as shown in FIG. 15, the interlayer insulating film IL and the wiring M1 are formed over the interlayer insulating film CL. The interlayer insulating film IL is made of, for example, SiOC, and is formed by, for example, a CVD method. When forming the wiring M1, first, the interlayer insulating film IL is opened using a photolithography technique and a dry etching method to form a plurality of wiring trenches that expose the upper surfaces of the plurality of contact plugs CP. Thereafter, each wiring trench is completely formed by sequentially forming a barrier conductor film containing, for example, Ta (tantalum) or TaN (tantalum nitride) and a main conductor film made of, for example, Cu (copper) using, for example, a sputtering method. Embed in

その後、例えばCMP法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜ILの上面を露出させることで、複数の配線溝内に埋め込まれたバリア導体膜および主導体膜からなる配線M1を形成する。以上の工程により、NMOSQ1およびPMOSQ2を含むCMOSを有する本実施の形態の半導体装置が完成する。   Thereafter, the barrier conductor film and the main conductor film are polished by CMP, for example, to expose the upper surface of the interlayer insulating film IL, thereby forming the wiring M1 including the barrier conductor film and the main conductor film embedded in the plurality of wiring trenches. Form By the steps described above, the semiconductor device of the present embodiment having a CMOS including NMOS Q1 and PMOS Q2 is completed.

本実施の形態の半導体装置は、図1および図16を用いて説明したように、P型のゲート電極G1を有するNMOSQ1のゲート絶縁膜GF内に高誘電率膜HKを設けることで、SOI層SL内のチャネル領域に不純物を導入することなく、NMOSQ1のしきい値電圧の過度な増大を抑制し、適正なしきい値電圧を得ることを可能とするものである。   In the semiconductor device according to the present embodiment, as described with reference to FIGS. 1 and 16, the high dielectric constant film HK is provided in the gate insulating film GF of the NMOS Q1 having the P-type gate electrode G1. It is possible to suppress an excessive increase of the threshold voltage of the NMOS Q1 and to obtain an appropriate threshold voltage without introducing an impurity into the channel region in the SL.

ここで、図16を用いて説明した比較例の半導体装置の製造工程においては、ゲート電極GN、GPを形成する加工工程で、図6に示すように、ハードマスクとして絶縁膜HMを用いることが考えられる。しかし、このハードマスクはゲート電極G1、G2およびゲート絶縁膜GFSを加工すること、およびエピタキシャル層EPの形成工程において、ゲート電極GN、GPのそれぞれの上部にエピタキシャル層が形成されることを防ぐ目的で形成されているものである。このため、比較例の製造工程においては、当該ハードマスクはエピタキシャル層EPの形成工程、つまり図9に対応する工程の直後に除去される。   Here, in the process of manufacturing the semiconductor device of the comparative example described with reference to FIG. 16, in the process of forming the gate electrodes GN and GP, as shown in FIG. 6, the insulating film HM may be used as a hard mask. Conceivable. However, the purpose of this hard mask is to process gate electrodes G1 and G2 and gate insulating film GFS, and to prevent an epitaxial layer from being formed on each of gate electrodes GN and GP in the step of forming epitaxial layer EP. It is formed of Therefore, in the manufacturing process of the comparative example, the hard mask is removed immediately after the process of forming the epitaxial layer EP, that is, the process corresponding to FIG.

比較例ではその後、NMOSQ3のソース・ドレイン領域を構成する拡散領域D1を形成するためのイオン注入工程を行う。このとき、ゲート電極GNの上面は上記ハードマスクにより覆われていないため、ゲート電極GNにも当該イオン注入工程によりN型不純物が打ち込まれる。したがって、比較例のゲート電極GNはN型の半導体膜となる。   Thereafter, in the comparative example, an ion implantation step is performed to form the diffusion region D1 that constitutes the source / drain region of the NMOS Q3. At this time, since the upper surface of the gate electrode GN is not covered by the hard mask, an N-type impurity is also implanted into the gate electrode GN in the ion implantation step. Therefore, the gate electrode GN of the comparative example is an N-type semiconductor film.

MOSFETの微細化を進めた場合、ゲート電極GNの高さは低くなることが考えられる。特に、ゲート電極GNの高さが200nmよりも低くなると、ソース・ドレイン領域を形成するための上記イオン注入工程により、ゲート電極GN内の下部までN型不純物イオンが達しやすくなるため、上記比較例の製造方法では、ゲート電極GNの導電型をP型に保つことは困難となる。   It is conceivable that the height of the gate electrode GN is lowered when the miniaturization of the MOSFET is advanced. In particular, when the height of the gate electrode GN is smaller than 200 nm, N-type impurity ions easily reach the lower portion in the gate electrode GN by the above-described ion implantation step for forming the source / drain region. In the manufacturing method of the above, it is difficult to keep the conductivity type of the gate electrode GN in P type.

上記のような理由により、比較例のようにNMOSQ3のゲート電極GNがN型半導体膜により構成されている場合、NMOSQ3のしきい値電圧が低いため、オフリーク電流が流れやすい問題がある。これに対し、本実施の形態の半導体装置の製造方法では、図9を用いて説明したエピタキシャル層EPの形成工程の後も、ハードマスクである絶縁膜HMを残し、その状態でNMOS領域1Aにおけるエクステンション領域EX1の形成工程(図7参照)および拡散領域D1の形成工程(図10参照)を行っている。これにより、絶縁膜HMに覆われたゲート電極G1の導電型をP型に保つことができるため、ゲート電極G1の仕事関数を増大させることができる。したがって、NMOSQ1のしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことができる。   For the above reasons, when the gate electrode GN of the NMOS Q3 is formed of an N-type semiconductor film as in the comparative example, the threshold voltage of the NMOS Q3 is low. On the other hand, in the method of manufacturing the semiconductor device of the present embodiment, the insulating film HM which is a hard mask is left even after the step of forming the epitaxial layer EP described with reference to FIG. The process of forming the extension region EX1 (see FIG. 7) and the process of forming the diffusion region D1 (see FIG. 10) are performed. Thus, the conductivity type of the gate electrode G1 covered with the insulating film HM can be maintained to be P-type, and the work function of the gate electrode G1 can be increased. Therefore, the threshold voltage of the NMOS Q1 is increased, so that the occurrence of the off leak current can be prevented.

また、ゲート絶縁膜GFの一部として高誘電率膜HKを設けているため、P型のゲート電極G1の仕事関数は、高誘電率膜HKを形成しない場合に比べて低下し、これによりNMOSQ1のしきい値電圧は低下する。これにより、NMOSのチャネル領域にN型不純物を導入することなく、NMOSQ1のしきい値電圧の過度な増大を防ぎ、NMOSQ1のしきい値電圧を適正な値に調整することができる。よって、NMOSのチャネル領域にN型不純物を導入することに起因して、複数の素子同士の間での素子の性能にばらつきが生じることを防ぎつつ、NMOSQ1のしきい値電圧を抑えてNMOSQ1の省電力化を可能としている。また、ここではSOI基板上にCMOSを設けているため、チャネル領域に不純物を導入することなく短チャネル特性の抑制が可能である。   In addition, since the high dielectric constant film HK is provided as a part of the gate insulating film GF, the work function of the P-type gate electrode G1 is lowered as compared with the case where the high dielectric constant film HK is not formed. Threshold voltage decreases. As a result, it is possible to prevent an excessive increase of the threshold voltage of the NMOS Q1 and adjust the threshold voltage of the NMOS Q1 to an appropriate value without introducing an N-type impurity into the channel region of the NMOS. Therefore, the threshold voltage of the NMOS Q1 is suppressed to prevent variations in the performance of the elements among the plurality of elements due to the introduction of the N-type impurity into the channel region of the NMOS, thereby suppressing the threshold voltage of the NMOS Q1. Power saving is possible. Further, since the CMOS is provided on the SOI substrate here, short channel characteristics can be suppressed without introducing impurities into the channel region.

また、PMOSQ2においても、ゲート絶縁膜GF内に高誘電率膜HKを設けることで、ゲート電極G2の仕事関数を小さくしている。これにより、PMOSQ2はより高いしきい値電圧を得ることができるため、PMOSQ2におけるオフリーク電流の発生を防ぐことができる。   Further, also in the PMOS Q2, the work function of the gate electrode G2 is reduced by providing the high dielectric constant film HK in the gate insulating film GF. As a result, the PMOS Q2 can obtain a higher threshold voltage, thereby preventing the occurrence of the off leak current in the PMOS Q2.

また、本実施の形態の半導体装置の製造方法では、エクステンション領域EX1の形成工程(図7参照)および拡散領域D1の形成工程(図10参照)において、ゲート電極G1の上面を絶縁膜HMにより覆っている。このため、MOSFETの微細化が進み、ゲート電極G1の高さが200nmよりも低くなった場合であっても、ソース・ドレイン領域を形成するための上記イオン注入工程によりゲート電極G1にN型不純物が導入されることを防ぐことができる。したがって、ゲート電極G1の導電型をP型に保つことが容易となるため、NMOSQ1のしきい値電圧を高め、かつ、半導体装置を微細化することが可能となる。   Further, in the method of manufacturing the semiconductor device of the present embodiment, the upper surface of gate electrode G1 is covered with insulating film HM in the step of forming extension region EX1 (see FIG. 7) and the step of forming diffusion region D1 (see FIG. 10). ing. Therefore, even if the miniaturization of the MOSFET progresses and the height of the gate electrode G1 becomes smaller than 200 nm, the N-type impurity in the gate electrode G1 is formed by the above-described ion implantation process for forming the source / drain region. Can be prevented from being introduced. Therefore, the conductivity type of the gate electrode G1 can be easily maintained to be P-type, so that the threshold voltage of the NMOS Q1 can be increased, and the semiconductor device can be miniaturized.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, although the invention made by the present inventor was concretely explained based on an embodiment, the present invention is not limited to the above-mentioned embodiment, and can be variously changed in the range which does not deviate from the gist. Needless to say.

1A NMOS領域
1B PMOS領域
BX BOX膜
CL 層間絶縁膜
CP コンタクトプラグ
D1、D2 拡散領域
EP エピタキシャル層
EX1、EX2 エクステンション領域
G1、G2、GN、GP ゲート電極
GF ゲート絶縁膜
HK 高誘電率膜
HM 絶縁膜
IF 絶縁膜
IL 層間絶縁膜
M1 配線
N1、N2 窒化シリコン膜
O1 酸化シリコン膜
OF オフセットスペーサ
PR1〜PR4 フォトレジスト膜
PS ポリシリコン膜
Q1 NMOS
Q2 PMOS
S1 シリサイド層
SB 半導体基板
SL SOI層
STI 素子分離領域
SW サイドウォール
1A NMOS region 1B PMOS region BX BOX film CL interlayer insulating film CP contact plug D1, D2 diffusion region EP epitaxial layer EX1, EX2 extension region G1, G2, GN, GP gate electrode GF gate insulating film HK high dielectric constant film HM insulating film IF insulating film IL interlayer insulating film M1 wiring N1, N2 silicon nitride film O1 silicon oxide film OF offset spacer PR1 to PR4 photoresist film PS polysilicon film Q1 NMOS
Q2 PMOS
S1 Silicide Layer SB Semiconductor Substrate SL SOI Layer STI Element Isolation Region SW Sidewall

Claims (20)

基板と、
前記基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
第1ゲート絶縁膜を介して前記半導体層上に形成された第1ゲート電極と、
前記半導体層のうち、断面視において前記第1ゲート電極の直下に位置する第1チャネル領域と、
断面視において、前記第1チャネル領域を挟むように前記半導体層に形成された一対の第1ソース領域および第1ドレイン領域と、
を含み、
前記第1チャネル領域におけるP型の不純物の濃度は、1×1017/cm以下であり、
前記一対の第1ソース領域および第1ドレイン領域は、P型の半導体領域であり、
前記第1ゲート絶縁膜は、ハフニウムから成る材料を有しており、
前記第1ゲート絶縁膜の表面の単位面積当たりの前記ハフニウムの濃度は、1×1013/cm〜5×1014/cmである、半導体装置。
A substrate,
An insulating layer formed on the substrate;
A semiconductor layer formed on the insulating layer;
A first gate electrode formed on the semiconductor layer via a first gate insulating film;
A first channel region of the semiconductor layer located immediately below the first gate electrode in a cross sectional view;
A pair of a first source region and a first drain region formed in the semiconductor layer so as to sandwich the first channel region in a cross sectional view;
Including
The concentration of P-type impurities in the first channel region is 1 × 10 17 / cm 3 or less,
The pair of first source regions and first drain regions are P-type semiconductor regions,
The first gate insulating film comprises a material made of hafnium,
The semiconductor device according to claim 1, wherein a concentration of the hafnium per unit area of a surface of the first gate insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 .
請求項1記載の半導体装置において、
前記第1ゲート絶縁膜は、第1絶縁膜と、前記ハフニウムを含み、かつ、前記第1絶縁膜上に積層された第2絶縁膜と、
を有しており、
前記第2絶縁膜の表面の単位面積当たりの前記ハフニウムの濃度は、1×1013/cm〜5×1014/cmである、半導体装置。
In the semiconductor device according to claim 1,
The first gate insulating film includes a first insulating film, a second insulating film including the hafnium, and stacked on the first insulating film.
And have
The semiconductor device according to claim 1, wherein a concentration of the hafnium per unit area of a surface of the second insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 .
請求項2記載の半導体装置において、
前記第2絶縁膜は、前記ハフニウムおよびアルミニウムの化合物ではない、半導体装置。
In the semiconductor device according to claim 2,
The semiconductor device according to claim 1, wherein the second insulating film is not a compound of the hafnium and aluminum.
請求項1記載の半導体装置において、
前記第1ゲート絶縁膜は、前記ハフニウムを含む第2絶縁膜を有しており、
前記第2絶縁膜の表面の単位面積当たりの前記ハフニウムの濃度は、1×1013/cm〜5×1014/cmである、半導体装置。
In the semiconductor device according to claim 1,
The first gate insulating film has a second insulating film containing the hafnium,
The semiconductor device according to claim 1, wherein a concentration of the hafnium per unit area of a surface of the second insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 .
請求項4記載の半導体装置において、
前記第2絶縁膜は、前記ハフニウムおよびアルミニウムの化合物ではない、半導体装置。
In the semiconductor device according to claim 4,
The semiconductor device according to claim 1, wherein the second insulating film is not a compound of the hafnium and aluminum.
請求項1記載の半導体装置において、
前記半導体層の膜厚は、3nm〜15nmであり、
前記絶縁層の膜厚は、5nm〜100nmである、半導体装置。
In the semiconductor device according to claim 1,
The film thickness of the semiconductor layer is 3 nm to 15 nm,
The semiconductor device, wherein the film thickness of the insulating layer is 5 nm to 100 nm.
請求項6記載の半導体装置において、
断面視において、前記第1ゲート電極の両側壁には、第1オフセットスペーサを介して第1サイドウォールがそれぞれ形成されており、
前記半導体層のうち、前記第1ゲート電極、前記第1オフセットスペーサおよび前記第1サイドウォールから露出する部分には、一対の第1エピタキシャル層が形成されており、
前記第1ゲート電極を備えたP型電界効果トランジスタの一対のソースおよびドレインは、前記一対の第1ソース領域および第1ドレイン領域と、断面視において前記第1ゲート電極の両側に形成された前記一対の第1エピタキシャル層と、から成る、半導体装置。
In the semiconductor device according to claim 6,
When viewed in cross section, first sidewalls are formed on both side walls of the first gate electrode via first offset spacers,
A pair of first epitaxial layers are formed in portions of the semiconductor layer exposed from the first gate electrode, the first offset spacer, and the first sidewall.
The pair of sources and drains of the P-type field effect transistor provided with the first gate electrode are formed on both sides of the pair of first source region and first drain region and both sides of the first gate electrode in a cross sectional view. A semiconductor device comprising a pair of first epitaxial layers.
請求項7記載の半導体装置において、
前記第1チャネル領域は、真性半導体層である、半導体装置。
In the semiconductor device according to claim 7,
The semiconductor device according to claim 1, wherein the first channel region is an intrinsic semiconductor layer.
請求項1記載の半導体装置において、
前記第1ゲート電極は、P型の不純物が導入された半導体膜である、半導体装置。
In the semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the first gate electrode is a semiconductor film into which a P-type impurity is introduced.
請求項9記載の半導体装置において、
前記第1ゲート電極の上面には、第1シリサイド層が形成されている、半導体装置。
In the semiconductor device according to claim 9,
A semiconductor device, wherein a first silicide layer is formed on the top surface of the first gate electrode.
基板と、
前記基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
第1ゲート絶縁膜を介して前記半導体層上に形成された第1ゲート電極と、
第2ゲート絶縁膜を介して前記半導体層上に形成された第2ゲート電極と、
前記半導体層のうち、断面視において前記第1ゲート電極の直下に位置する第1チャネル領域と、
前記半導体層のうち、断面視において前記第2ゲート電極の直下に位置する第2チャネル領域と、
断面視において、前記第1チャネル領域を挟むように前記半導体層に形成された一対の第1ソース領域および第1ドレイン領域と、
断面視において、前記第2チャネル領域を挟むように前記半導体層に形成された一対の第2ソース領域および第2ドレイン領域と、
を含み、
前記第1チャネル領域および前記第2チャネル領域のそれぞれにおけるP型の不純物の濃度は、1×1017/cm以下であり、
前記一対の第1ソース領域および第1ドレイン領域は、P型の半導体領域であり、
前記一対の第2ソース領域および第2ドレイン領域は、N型の半導体領域であり、
前記第1ゲート絶縁膜は、酸化シリコン膜および酸窒化シリコン膜よりも高い誘電率を有する第1材料を有しており、
前記第1材料は、ハフニウムから成り、
前記第1ゲート絶縁膜の表面の単位面積当たりの前記第1材料の濃度は、1×1013/cm〜5×1014/cmであり、
前記第2ゲート絶縁膜は、酸化シリコン膜および酸窒化シリコン膜よりも高い誘電率を有する第2材料を有しており、
前記第2材料は、ハフニウムから成り、
前記第2ゲート絶縁膜の表面の単位面積当たりの前記第2材料の濃度は、1×1013/cm〜5×1014/cmである、半導体装置。
A substrate,
An insulating layer formed on the substrate;
A semiconductor layer formed on the insulating layer;
A first gate electrode formed on the semiconductor layer via a first gate insulating film;
A second gate electrode formed on the semiconductor layer via a second gate insulating film;
A first channel region of the semiconductor layer located immediately below the first gate electrode in a cross sectional view;
A second channel region of the semiconductor layer located immediately below the second gate electrode in a cross sectional view;
A pair of a first source region and a first drain region formed in the semiconductor layer so as to sandwich the first channel region in a cross sectional view;
A pair of second source region and second drain region formed in the semiconductor layer so as to sandwich the second channel region in a cross sectional view;
Including
The concentration of P-type impurities in each of the first channel region and the second channel region is 1 × 10 17 / cm 3 or less,
The pair of first source regions and first drain regions are P-type semiconductor regions,
The pair of second source regions and second drain regions are N-type semiconductor regions,
The first gate insulating film includes a first material having a dielectric constant higher than that of a silicon oxide film and a silicon oxynitride film.
The first material is made of hafnium,
The concentration of the first material per unit area of the surface of the first gate insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 ,
The second gate insulating film includes a second material having a dielectric constant higher than that of a silicon oxide film and a silicon oxynitride film.
The second material comprises hafnium
The semiconductor device according to claim 1, wherein a concentration of the second material per unit area of a surface of the second gate insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 .
請求項11記載の半導体装置において、
前記第1ゲート絶縁膜は、第1絶縁膜と、前記第1材料を含み、かつ、前記第1絶縁膜上に積層された第2絶縁膜と、を有しており、
前記第2絶縁膜の表面の単位面積当たりの前記第1材料の濃度は、1×1013/cm〜5×1014/cmであり、
前記第2ゲート絶縁膜は、第3絶縁膜と、前記第2材料を含み、かつ、前記第3絶縁膜上に積層された第4絶縁膜と、を有しており、
前記第4絶縁膜の表面の単位面積当たりの前記第2材料の濃度は、1×1013/cm〜5×1014/cmである、半導体装置。
In the semiconductor device according to claim 11,
The first gate insulating film includes a first insulating film, and a second insulating film that includes the first material and is stacked on the first insulating film.
The concentration of the first material per unit area of the surface of the second insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 ,
The second gate insulating film has a third insulating film, and a fourth insulating film containing the second material and stacked on the third insulating film.
The semiconductor device according to claim 1, wherein a concentration of the second material per unit area of a surface of the fourth insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 .
請求項12記載の半導体装置において、
前記第2絶縁膜および前記第4絶縁膜のそれぞれは、前記ハフニウムおよびアルミニウムの化合物ではない、半導体装置。
In the semiconductor device according to claim 12,
A semiconductor device, wherein each of the second insulating film and the fourth insulating film is not a compound of the hafnium and aluminum.
請求項11記載の半導体装置において、
前記第1ゲート絶縁膜は、前記第1材料を含む第2絶縁膜を有しており、
前記第2絶縁膜の表面の単位面積当たりの前記第1材料の濃度は、1×1013/cm〜5×1014/cmであり、
前記第2ゲート絶縁膜は、前記第2材料を含む第4絶縁膜を有しており、
前記第4絶縁膜の表面の単位面積当たりの前記第2材料の濃度は、1×1013/cm〜5×1014/cmである、半導体装置。
In the semiconductor device according to claim 11,
The first gate insulating film has a second insulating film containing the first material,
The concentration of the first material per unit area of the surface of the second insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 ,
The second gate insulating film has a fourth insulating film containing the second material,
The semiconductor device according to claim 1, wherein a concentration of the second material per unit area of a surface of the fourth insulating film is 1 × 10 13 / cm 2 to 5 × 10 14 / cm 2 .
請求項14記載の半導体装置において、
前記第2絶縁膜および前記第4絶縁膜のそれぞれは、前記ハフニウムおよびアルミニウムの化合物ではない、半導体装置。
In the semiconductor device according to claim 14,
A semiconductor device, wherein each of the second insulating film and the fourth insulating film is not a compound of the hafnium and aluminum.
請求項11記載の半導体装置において、
前記半導体層の膜厚は、3nm〜15nmであり、
前記絶縁層の膜厚は、5nm〜100nmである、半導体装置。
In the semiconductor device according to claim 11,
The film thickness of the semiconductor layer is 3 nm to 15 nm,
The semiconductor device, wherein the film thickness of the insulating layer is 5 nm to 100 nm.
請求項16記載の半導体装置において、
断面視において、前記第1ゲート電極の両側壁には、第1オフセットスペーサを介して第1サイドウォールがそれぞれ形成されており、
前記半導体層のうち、前記第1ゲート電極、前記第1オフセットスペーサおよび前記第1サイドウォールから露出する部分には、一対の第1エピタキシャル層が形成されており、
断面視において、前記第2ゲート電極の両側壁には、第2オフセットスペーサを介して第2サイドウォールがそれぞれ形成されており、
前記半導体層のうち、前記第2ゲート電極、前記第2オフセットスペーサおよび前記第2サイドウォールから露出する部分には、一対の第2エピタキシャル層が形成されており、
前記第1ゲート電極を備えたP型電界効果トランジスタの一対のソースおよびドレインは、前記一対の第1ソース領域および第1ドレイン領域と、断面視において前記第1ゲート電極の両側に形成された前記一対の第1エピタキシャル層と、から成り、
前記第2ゲート電極を備えたN型電界効果トランジスタの一対のソースおよびドレインは、前記一対の第2ソース領域および第2ドレイン領域と、断面視において前記第2ゲート電極の両側に形成された前記一対の第2エピタキシャル層と、から成る、半導体装置。
In the semiconductor device according to claim 16,
When viewed in cross section, first sidewalls are formed on both side walls of the first gate electrode via first offset spacers,
A pair of first epitaxial layers are formed in portions of the semiconductor layer exposed from the first gate electrode, the first offset spacer, and the first sidewall.
When viewed in cross section, second sidewalls are formed on both side walls of the second gate electrode via second offset spacers,
A pair of second epitaxial layers are formed in portions of the semiconductor layer exposed from the second gate electrode, the second offset spacer, and the second sidewall,
The pair of sources and drains of the P-type field effect transistor provided with the first gate electrode are formed on both sides of the pair of first source region and first drain region and both sides of the first gate electrode in a cross sectional view. And a pair of first epitaxial layers,
The pair of sources and drains of the N-type field effect transistor provided with the second gate electrode and the pair of second source region and second drain region are formed on both sides of the second gate electrode in a cross sectional view. A semiconductor device comprising a pair of second epitaxial layers.
請求項17記載の半導体装置において、
前記第1チャネル領域および前記第2チャネル領域のそれぞれは、真性半導体層である、半導体装置。
In the semiconductor device according to claim 17,
A semiconductor device, wherein each of the first channel region and the second channel region is an intrinsic semiconductor layer.
請求項11記載の半導体装置において、
前記第1ゲート電極および前記第2ゲート電極のそれぞれは、P型の不純物が導入された半導体膜である、半導体装置。
In the semiconductor device according to claim 11,
A semiconductor device, wherein each of the first gate electrode and the second gate electrode is a semiconductor film into which a P-type impurity is introduced.
請求項19記載の半導体装置において、
前記第1ゲート電極の上面には、第1シリサイド層が形成されており、
前記第2ゲート電極の上面には、第2シリサイド層が形成されている、半導体装置。
In the semiconductor device according to claim 19,
A first silicide layer is formed on the top surface of the first gate electrode,
A semiconductor device, wherein a second silicide layer is formed on the top surface of the second gate electrode.
JP2018123960A 2018-06-29 2018-06-29 Semiconductor device Active JP6543392B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018123960A JP6543392B2 (en) 2018-06-29 2018-06-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018123960A JP6543392B2 (en) 2018-06-29 2018-06-29 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014141814A Division JP6363895B2 (en) 2014-07-09 2014-07-09 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2018148244A JP2018148244A (en) 2018-09-20
JP6543392B2 true JP6543392B2 (en) 2019-07-10

Family

ID=63592312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018123960A Active JP6543392B2 (en) 2018-06-29 2018-06-29 Semiconductor device

Country Status (1)

Country Link
JP (1) JP6543392B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7489872B2 (en) 2019-10-31 2024-05-24 エイブリック株式会社 Semiconductor Device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4005055B2 (en) * 2004-05-25 2007-11-07 Necエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
JP5128064B2 (en) * 2005-06-17 2013-01-23 国立大学法人東北大学 Semiconductor device
JP5816539B2 (en) * 2011-12-05 2015-11-18 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
JP2013191760A (en) * 2012-03-14 2013-09-26 Renesas Electronics Corp Semiconductor device

Also Published As

Publication number Publication date
JP2018148244A (en) 2018-09-20

Similar Documents

Publication Publication Date Title
US20220029018A1 (en) Method for manufacturing semiconductor device with recess, epitaxial growth and diffusion
US11289482B2 (en) Field effect transistor contact with reduced contact resistance
JP5754881B2 (en) New layout structure to improve performance
US8890260B2 (en) Polysilicon design for replacement gate technology
JP6363895B2 (en) Manufacturing method of semiconductor device
US9793382B2 (en) Manufacturing method of semiconductor device
CN103165674B (en) There is the FinFET of multi-Vt
US8058125B1 (en) Poly resistor on a semiconductor device
KR101634748B1 (en) method for manufacturing MOS transistor and forming method of integrated circuit using the sime
JP2004241755A (en) Semiconductor device
US8710549B2 (en) MOS device for eliminating floating body effects and self-heating effects
JP5968708B2 (en) Semiconductor device
TW201530772A (en) Semiconductor structure and manufacturing method thereof
US20190051565A1 (en) Cmos devices and manufacturing method thereof
JP6543392B2 (en) Semiconductor device
JP6840199B2 (en) Semiconductor device
JP6220416B2 (en) Manufacturing method of semiconductor device
US20230042167A1 (en) Transistor structure with multiple halo implants having epitaxial layer, high-k dielectric and metal gate
JP6383832B2 (en) Semiconductor device
JP2007150238A (en) Semiconductor device and its manufacturing method
JP2007180354A (en) Semiconductor device and method of manufacturing same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180629

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190516

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190614

R150 Certificate of patent or registration of utility model

Ref document number: 6543392

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150