JP6525547B2 - Electrophoretic display device and electronic device - Google Patents

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Description

本発明は、電気泳動表示装置、及び電子機器に関する。   The present invention relates to an electrophoretic display device and an electronic device.

液体中に微粒子を分散させた分散系に電界を作用させると、微粒子は、クーロン力により液体中で移動（泳動）することが知られている。この現象は電気泳動と称され、近年、この電気泳動を利用して所望の情報（画像）を表示させるようにした電気泳動表示装置が一般に普及し始めている。
例えば特許文献１には、画素電極と、対向電極と、画素電極と対向電極との間に配置されたマイクロカプセルとを含むマイクロカプセル型の電気泳動素子を備えた電気泳動表示装置が開示されている。マイクロカプセルには、電気泳動粒子をマイクロカプセル内に分散させるための分散媒と、複数の白色粒子と、複数の黒色粒子とが封入されている。画素電極にはデータ信号を供給するデータ線が接続され、このデータ線を介して画素電極にデータ信号が書き込まれる。 When an electric field is applied to a dispersion system in which fine particles are dispersed in a liquid, it is known that the fine particles move (migrate) in the liquid by Coulomb force. This phenomenon is referred to as electrophoresis, and in recent years, electrophoretic display devices that display desired information (image) using this electrophoresis have generally begun to spread.
For example, Patent Document 1 discloses an electrophoretic display device including a microcapsule-type electrophoretic element including a pixel electrode, a counter electrode, and a microcapsule disposed between the pixel electrode and the counter electrode. There is. In the microcapsule, a dispersion medium for dispersing the electrophoretic particles in the microcapsule, a plurality of white particles, and a plurality of black particles are enclosed. A data line for supplying a data signal is connected to the pixel electrode, and the data signal is written to the pixel electrode through the data line.

特開２００８−２６８８５３号公報JP 2008-268853 A

ところで、データ線には配線容量が存在する。従って、データ線を介して画素電極にデータ信号を書き込む際には、当該配線容量の充電も行われる。また、データ線には配線抵抗も存在する。従って、データ線を介して画素電極にデータ信号を書き込む際には、配線抵抗に起因して電圧降下が生じる。
そして、配線容量の充電や配線抵抗に起因する電圧降下は、画素電極へのデータ信号の書き込みに要する時間を長くしてしまう。また、データ線が長いほど、その配線容量や配線抵抗は大きくなるため、データ信号の供給源であるデータ線駆動回路に対して遠い位置の画素電極ほど、データ信号の書き込みに要する時間が長くなり、結果としてデータ線駆動回路の消費電力も増大してしまう。
本発明は、前記の事情を鑑みて成されたものであり、画素電極へのデータ信号の書き込みに要する時間の短縮と、データ線駆動回路の消費電力の低減とを実現することを解決課題の一つとする。 By the way, wiring capacitance exists in the data line. Therefore, when writing the data signal to the pixel electrode through the data line, the wiring capacitance is also charged. Moreover, wiring resistance also exists in the data line. Therefore, when writing the data signal to the pixel electrode through the data line, a voltage drop occurs due to the wiring resistance.
The voltage drop due to the charging of the wiring capacitance and the wiring resistance lengthens the time required to write the data signal to the pixel electrode. Further, the longer the data line, the larger the wiring capacitance and wiring resistance, and hence the longer the time required for writing the data signal to the pixel electrode at a position farther from the data line driving circuit which is the data signal supply source. As a result, the power consumption of the data line drive circuit also increases.
The present invention has been made in view of the above-described circumstances, and it is an object of the present invention to realize shortening of the time required for writing a data signal to a pixel electrode and reduction of power consumption of a data line drive circuit. One.

以上の課題を解決するため、本発明の一態様に係る電気泳動表示装置は、走査線と、前記走査線に対して交差するデータ線と、前記走査線と前記データ線との交差に応じて設けられ、第１電極と第２電極との間に電気泳動粒子を挟持した画素と、データ信号を出力するデータ線駆動回路と、前記データ線の電位をプリチャージ電位に設定するプリチャージ回路と、前記プリチャージ電位の値を調整するプリチャージ電位調整部と、前記データ線の一方端部と、前記データ線駆動回路又は前記プリチャージ電位調整部とを接続する第１切替部と、前記データ線の他方端部と、前記プリチャージ回路とを接続又は非接続とする第２切替部と、前記第１切替部を制御して前記一方端部と前記プリチャージ電位調整部とを接続させた後、前記第２切替部を制御して前記他方端部と前記プリチャージ回路とを接続させてプリチャージを開始させる制御部と、を備えることを特徴とする。   In order to solve the above problems, in the electrophoretic display device according to one aspect of the present invention, a scanning line, a data line intersecting the scanning line, and an intersection of the scanning line and the data line are provided. A pixel provided with electrophoretic particles sandwiched between the first electrode and the second electrode, a data line drive circuit for outputting a data signal, and a precharge circuit for setting the potential of the data line to a precharge potential A precharge potential adjustment unit that adjusts the value of the precharge potential; a first switching unit that connects one end of the data line to the data line drive circuit or the precharge potential adjustment unit; A second switching unit for connecting or disconnecting the other end of the line and the precharge circuit, and controlling the first switching unit to connect the one end and the precharge potential adjusting unit After the second switching Controlled by connecting the precharge circuit and the other end portion, characterized in that it comprises a control unit to start precharging.

この態様によれば、データ線にデータ信号が供給される期間に先行するプリチャージ期間に、データ線の一方端部がプリチャージ電位調整部に接続され、且つ、データ線の他方端部がプリチャージ回路に接続され、データ線の電位がプリチャージ電位に設定される。これにより、データ線がプリチャージ電位に充電された状態で、データ線にデータ信号が供給されるため、画素へのデータ信号の書き込みに要する時間が短縮され、結果としてデータ線駆動回路の消費電力が低減する。また、プリチャージ期間中にデータ線の一方端部が開放される態様と比較して、プリチャージ電位の値が安定する。さらには、データ線が、プリチャージ回路に接続される前に、第１切替部によってデータ線駆動回路から電気的に切り離されるため、プリチャージ期間中にデータ線駆動回路にいわゆる貫通電流が流れることが防止される。   According to this aspect, one end of the data line is connected to the precharge potential adjustment unit and the other end of the data line is precharged in the precharge period preceding the period in which the data signal is supplied to the data line. It is connected to the charge circuit, and the potential of the data line is set to the precharge potential. Thus, the data signal is supplied to the data line in a state where the data line is charged to the precharge potential, so that the time required for writing the data signal to the pixel is shortened, and as a result, the power consumption of the data line drive circuit Is reduced. Further, the value of the precharge potential is stabilized as compared with the aspect in which one end of the data line is opened during the precharge period. Furthermore, since the data line is electrically disconnected from the data line drive circuit by the first switching unit before being connected to the precharge circuit, a so-called through current flows in the data line drive circuit during the precharge period. Is prevented.

本発明の他の態様に係る電気泳動表示装置は、前記一態様に係る電気泳動表示装置であって、前記プリチャージ電位調整部は抵抗を含み、前記抵抗の一端は前記第１切替部に接続され、且つ、前記抵抗の他端は固定電位に保持される、ことを特徴とする。
この態様によれば、プリチャージ期間において、データ線の一方端部は、第１切替部を介して抵抗に接続される。この抵抗の他端は固定電位に保持されている。これにより、プリチャージ期間中にデータ線の一方端部が開放される態様と比較して、プリチャージ電位の値が安定する。 The electrophoretic display device according to another aspect of the present invention is the electrophoretic display device according to the one aspect, wherein the precharge potential adjusting unit includes a resistor, and one end of the resistor is connected to the first switching unit And the other end of the resistor is held at a fixed potential.
According to this aspect, in the precharge period, one end of the data line is connected to the resistor through the first switching unit. The other end of this resistor is held at a fixed potential. Thereby, the value of the precharge potential is stabilized as compared with the aspect in which one end of the data line is opened during the precharge period.

本発明の他の態様に係る電気泳動表示装置は、前記態様に係る電気泳動表示装置であって、前記抵抗は、直列に接続されたＫ個のＰ型トランジスターからなるＰ型トランジスター群と、直列に接続されたＫ個のＮ型トランジスターからなるＮ型トランジスター群とを並列に接続した受動素子群を含む、ことを特徴とする。
この態様によれば、能動素子であるトランジスターを用いて抵抗を構成することで、当該抵抗に係る領域（パターニングする領域）を小さくすることができる。また、個々のトランジスターのオン／オフを切替えることで、当該抵抗の値を変更できる。 An electrophoretic display device according to another aspect of the present invention is the electrophoretic display device according to the above aspect, wherein the resistor is connected in series with a P-type transistor group including K P-type transistors connected in series. And a passive element group in which an N-type transistor group consisting of K N-type transistors connected in parallel is connected.
According to this aspect, the region (patterning region) related to the resistor can be reduced by configuring the resistor using the transistor which is the active element. Moreover, the value of the said resistance can be changed by switching each transistor on / off.

本発明の他の態様に係る電気泳動表示装置は、前記態様に係る電気泳動表示装置であって、前記抵抗の電気抵抗値を変更する抵抗値変更部を含む、ことを特徴とする。
この態様によれば、抵抗値変更部によって抵抗の電気抵抗値を変更することが可能となる。
本発明の他の態様に係る電子機器は、前記態様に係る電気泳動表示装置を備えることを特徴とする。
この態様によれば、前記態様に係る電気泳動表示装置と同様の効果を奏する電子機器が提供される。 An electrophoretic display device according to another aspect of the present invention is the electrophoretic display device according to the above aspect, including a resistance value changing unit that changes the electrical resistance value of the resistor.
According to this aspect, it is possible to change the electric resistance value of the resistance by the resistance value changing unit.
An electronic device according to another aspect of the present invention includes the electrophoretic display device according to the above aspect.
According to this aspect, there is provided an electronic device having the same effect as the electrophoretic display device according to the above aspect.

本発明の一実施形態に係る電気泳動表示装置の主要構成を示すブロック図。FIG. 1 is a block diagram showing the main configuration of an electrophoretic display device according to an embodiment of the present invention. 画素回路の構成例を示す図。FIG. 2 is a diagram showing an example of the configuration of a pixel circuit. データ線駆動回路の一構成例を示す図。FIG. 2 is a diagram showing an example of configuration of a data line drive circuit. 充電切替部の一構成例を示す図（第１状態）。The figure which shows one structural example of a charge switching part (1st state). 充電切替部の一構成例を示す図（第２状態）。The figure which shows one structural example of a charge switching part (2nd state). 充電切替部の一構成例を示す図（第３状態）。The figure which shows one structural example of a charge switching part (3rd state). 充電切替部の動作タイミングのタイミングチャートを示す図。The figure which shows the timing chart of the operation timing of a charge switching part. データ線駆動回路からデータ線へ出力されるデータ信号の電位の時間変化と、このときの画素電極の電位の時間変化との関係を示す図。FIG. 7 is a diagram showing a relationship between a temporal change in potential of a data signal output from a data line drive circuit to a data line and a temporal change in potential of a pixel electrode at this time. 調整抵抗の一構成例を示す図。The figure which shows one structural example of adjustment resistance. 電子機器（情報端末）の斜視図。FIG. 2 is a perspective view of an electronic device (information terminal). 電子機器（電子ペーパー）の斜視図。FIG. 2 is a perspective view of an electronic device (electronic paper).

以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態に係る電気泳動表示装置１００の主要構成を示すブロック図である。同図に示すように、電気泳動表示装置１００は、電気泳動パネル１０と、制御回路２０と、を備える。 Hereinafter, embodiments of the present invention will be described.
FIG. 1 is a block diagram showing the main configuration of an electrophoretic display device 100 according to an embodiment of the present invention. As shown in the figure, the electrophoretic display device 100 includes an electrophoretic panel 10 and a control circuit 20.

電気泳動パネル１０は、複数の画素回路Ｐが配列された表示領域３０と、各画素回路Ｐを駆動する駆動部４０と、充電切替部８０と、を備える。駆動部４０は、走査線駆動回路４２と、データ線駆動回路４４とを備える。
制御回路２０は、上位装置から供給される映像信号や同期信号などに基づいて、電気泳動パネル１０の各部を統括的に制御する。 The electrophoresis panel 10 includes a display area 30 in which a plurality of pixel circuits P are arranged, a drive unit 40 that drives each pixel circuit P, and a charge switching unit 80. The driving unit 40 includes a scanning line driving circuit 42 and a data line driving circuit 44.
The control circuit 20 generally controls each part of the electrophoresis panel 10 based on a video signal and a synchronization signal supplied from a host device.

表示領域３０には、Ｘ方向に延在するｍ本の走査線３２と、Ｙ方向に延在して走査線３２に交差するｎ本のデータ線３４とが形成される（ｍ，ｎは自然数）。複数の画素回路Ｐは、走査線３２とデータ線３４との交差に配置されて縦ｍ行×横ｎ列の行列状に配列される。
図２は、画素回路Ｐの構成例を示す図である。図２においては、第ｉ行（１≦ｉ≦ｍ）の第ｊ列目（１≦ｊ≦ｎ）に位置する１個の画素回路Ｐのみを図示している。同図に示すように、画素回路Ｐは、電気泳動素子５０と選択スイッチＴsと保持容量Ｃｈとを含む。電気泳動素子５０は、向かい合う画素電極５１及び対向電極５２と、画素電極５１と対向電極５２との間に配置された複数のマイクロカプセル５３とを含む。本実施形態では、対向電極５２側が観察側の電極である。 In the display area 30, m scanning lines 32 extending in the X direction and n data lines 34 extending in the Y direction and intersecting the scanning lines 32 are formed (m and n are natural numbers) ). The plurality of pixel circuits P are disposed at the intersections of the scanning lines 32 and the data lines 34, and are arranged in a matrix of m rows × n columns.
FIG. 2 is a diagram showing a configuration example of the pixel circuit P. As shown in FIG. In FIG. 2, only one pixel circuit P located in the j-th column (1 ≦ j ≦ n) of the i-th row (1 ≦ i ≦ m) is illustrated. As shown in the figure, the pixel circuit P includes an electrophoretic element 50, a selection switch Ts, and a storage capacitor Ch. The electrophoretic element 50 includes the pixel electrode 51 and the counter electrode 52 facing each other, and a plurality of microcapsules 53 disposed between the pixel electrode 51 and the counter electrode 52. In the present embodiment, the counter electrode 52 side is an electrode on the observation side.

マイクロカプセル５３は、その内部に、電気泳動粒子を分散させるための溶媒（分散媒）と、複数の白色粒子（電気泳動粒子）と、複数の黒色粒子（電気泳動粒子）とが封入された球状体である。本実施形態では、白色粒子はマイナスに帯電しており、黒色粒子はプラスに帯電している。   The microcapsule 53 has a spherical shape in which a solvent for dispersing electrophoretic particles (dispersion medium), a plurality of white particles (electrophoretic particles), and a plurality of black particles (electrophoretic particles) are enclosed. It is a body. In the present embodiment, the white particles are negatively charged, and the black particles are positively charged.

画素電極５１と対向電極５２との関係において、画素電極５１が低電位、対向電極５２が高電位の場合は、プラスに帯電した黒色粒子が画素電極５１に引き寄せられ、マイナスに帯電した白色粒子は対向電極５２に引き寄せられる。これにより、観察側である対向電極５２側からこの画素回路Ｐを見ると、「白色」が認識される。
他方、画素電極５１と対向電極５２との関係において、画素電極５１が高電位、対向電極５２が低電位の場合は、マイナスに帯電した白色粒子が画素電極５１に引き寄せられ、プラスに帯電した黒色子は対向電極５２に引き寄せられる。これにより、観察側である対向電極５２側からこの画素回路Ｐを見ると、「黒色」が認識される。
このように、画素電極５１と対向電極５２との間の電圧を、表示したい階調（明るさ）に応じた値に設定して、電気泳動粒子を移動させることで、所望の階調表示を得ることができる。 In the relationship between the pixel electrode 51 and the counter electrode 52, when the pixel electrode 51 has a low potential and the counter electrode 52 has a high potential, positively charged black particles are attracted to the pixel electrode 51, and negatively charged white particles are It is drawn to the counter electrode 52. As a result, when the pixel circuit P is viewed from the side of the counter electrode 52 which is the observation side, “white” is recognized.
On the other hand, in the relationship between the pixel electrode 51 and the counter electrode 52, when the pixel electrode 51 is at a high potential and the counter electrode 52 is at a low potential, negatively charged white particles are attracted to the pixel electrode 51 and positively charged black The child is drawn to the counter electrode 52. Thereby, when the pixel circuit P is viewed from the side of the counter electrode 52 which is the observation side, “black” is recognized.
As described above, by setting the voltage between the pixel electrode 51 and the counter electrode 52 to a value corresponding to the gradation (brightness) to be displayed and moving the electrophoretic particles, desired gradation display can be achieved. You can get it.

なお、画素電極５１と対向電極５２との間への電圧の印加を停止すると、クーロン力が作用しなくなるので、電気泳動粒子は溶媒の粘性抵抗によって停止する。電気泳動粒子は、溶媒の粘性抵抗により所定の位置に長時間停留することができるので、所定の電圧が印加されたときの表示状態を、当該所定の電圧の印加が停止された後でも維持し得る性質（記憶性）を有する。   When the application of the voltage between the pixel electrode 51 and the counter electrode 52 is stopped, the coulomb force does not act, and the electrophoretic particles are stopped due to the viscosity resistance of the solvent. The electrophoretic particles can stay at a predetermined position for a long time due to the viscosity resistance of the solvent, so the display state when a predetermined voltage is applied is maintained even after the application of the predetermined voltage is stopped. It has the property to obtain (memory).

図２に示すように、画素電極５１は、選択スイッチＴsの一方の電極に接続される。また、対向電極５２は、接地電位ＧＮＤ（０Ｖ）が供給される給電線６０に接続され、接地電位ＧＮＤに維持される。
選択スイッチＴsは、画素電極５１と第ｊ列目のデータ線３４との間に介在して両者の電気的な接続（導通／非導通）を制御する。図２に示す例では、選択スイッチＴsは、Ｎチャネル型のトランジスタ（例えば薄膜トランジスタ）である。第ｉ行に属するｎ個の画素回路Ｐの各々の選択スイッチＴsのゲートは、第ｉ行の走査線３２に対して共通に接続される。
保持容量Ｃhは、図２に示すように電極Ｌ1と電極Ｌ2とを有する。電極Ｌ1には、画素電極５１及び選択スイッチＴsに接続される一方、電極Ｌ2は給電線６０に接続される。 As shown in FIG. 2, the pixel electrode 51 is connected to one electrode of the selection switch Ts. Further, the counter electrode 52 is connected to the feed line 60 to which the ground potential GND (0 V) is supplied, and is maintained at the ground potential GND.
The selection switch Ts is interposed between the pixel electrode 51 and the j-th column data line 34 to control the electrical connection (conduction / non-conduction) of the two. In the example shown in FIG. 2, the selection switch Ts is an N-channel transistor (for example, a thin film transistor). The gates of the selection switches Ts of the n pixel circuits P belonging to the i-th row are commonly connected to the scanning line 32 of the i-th row.
The storage capacitor Ch has an electrode L1 and an electrode L2 as shown in FIG. The electrode L1 is connected to the pixel electrode 51 and the selection switch Ts, while the electrode L2 is connected to the feed line 60.

説明を図１に戻す。走査線駆動回路４２は、走査信号ＧW[１]〜ＧW[ｍ]を各走査線３２に出力する。ここでは、第ｉ行の走査線３２に出力される走査信号をＧW[ｉ]と表記する。走査線駆動回路４２が、走査信号ＧW[ｉ]を所定期間だけアクティブレベル（Ｈレベル）に設定することにより、第ｉ行に属するｎ個の画素回路Ｐの選択スイッチＴが一斉にオン状態に変化する。走査信号ＧW[ｉ]のＨレベルへの移行は第ｉ行の走査線３２の選択を意味する。   The explanation is returned to FIG. The scanning line drive circuit 42 outputs the scanning signals GW [1] to GW [m] to the respective scanning lines 32. Here, the scanning signal output to the scanning line 32 of the i-th row is denoted as GW [i]. The scanning line drive circuit 42 sets the scanning signal GW [i] to the active level (H level) only for a predetermined period, so that the selection switches T of the n pixel circuits P belonging to the i-th row are simultaneously turned on. Change. The transition of the scanning signal GW [i] to the H level means the selection of the scanning line 32 in the i-th row.

データ線駆動回路４４は、走査線駆動回路４２が選択した１行分（ｎ個）の画素回路Ｐに対応するデータ信号Ｖｘ[１]〜Ｖｘ[ｎ]を生成して各データ線３４に出力する。ここでは、第ｊ列目のデータ線３４に出力されるデータ信号をＶｘ[ｊ]と表記する。
ここで、第ｉ行の第ｊ列目に位置する画素回路Ｐに対してデータ信号Ｖｘが供給される場合を想定する。この場合、データ線駆動回路４４は、走査線駆動回路４２が第ｉ行の走査線３２を選択するタイミングに同期して、当該画素回路Ｐに対して指定された階調（「指定階調」）に応じた大きさの電圧信号をデータ信号Ｖｘ[ｊ]として第ｊ列目のデータ線３４に出力する。 Data line drive circuit 44 generates data signals Vx [1] to Vx [n] corresponding to one row (n pieces) of pixel circuits P selected by scanning line drive circuit 42 and outputs the data signals to each data line 34. Do. Here, the data signal output to the j-th column data line 34 is denoted as Vx [j].
Here, it is assumed that the data signal Vx is supplied to the pixel circuit P located in the j-th column of the i-th row. In this case, the data line drive circuit 44 synchronizes with the timing when the scanning line drive circuit 42 selects the scanning line 32 in the i-th row, the gradation designated for the pixel circuit P (“designated gradation” ) Is output to the data line 34 of the j-th column as the data signal Vx [j].

当該データ信号Ｖｘ[ｊ]は、オン状態の選択スイッチＴs（図２参照）を介して、当該画素回路Ｐの画素電極５１及び保持容量Ｃhに供給される（書き込まれる）。これにより、当該画素回路Ｐの電気泳動素子５０の両端間の電圧（画素電極５１と対向電極５２との間の電圧）が、当該画素回路Ｐの指定階調に応じた値に設定される。
このように、駆動部４０は、第ｉ行の走査線３２を選択すると共に、第ｉ行の第ｊ列目に位置する画素回路Ｐの指定階調に応じた大きさのデータ信号Ｖｘ[ｊ]を第ｊ列目のデータ線３４に出力する。この動作を、当該画素回路Ｐに対するデータ信号Ｖｘ[ｊ]の書込動作と称する。 The data signal Vx [j] is supplied (written) to the pixel electrode 51 and the storage capacitor Ch of the pixel circuit P via the selection switch Ts (see FIG. 2) in the on state. Thereby, the voltage (voltage between the pixel electrode 51 and the counter electrode 52) between both ends of the electrophoretic element 50 of the pixel circuit P is set to a value according to the designated gradation of the pixel circuit P.
As described above, the drive unit 40 selects the scanning line 32 in the i-th row, and the data signal Vx [j of a size corresponding to the designated gradation of the pixel circuit P located in the j-th column of the i-th row. ] Is output to the data line 34 in the j-th column. This operation is referred to as a write operation of the data signal Vx [j] to the pixel circuit P.

図３は、データ線駆動回路４４の一構成例を示す図である。同図に示すように、データ線駆動回路４４は、シフトレジスター４４−１と第１ラッチ回路４４−２と第２ラッチ回路４４−３とを備える。
シフトレジスター４４−１は、制御回路２０から供給されたクロック信号ＣＫに従って、スタートパルスＳＰをシフトして、第１列のデータ線３４に対応する１段目から、第ｎ列のデータ線３４に対応するｎ段目まで、順次、サンプリング信号ｓ１〜ｓｎを出力する。
第１ラッチ回路４４−２は、サンプリング信号ｓ１〜ｓｎが入力された段から順次、当該サンプリング信号ｓ１〜ｓｎに対応する期間、映像信号ＶＩＤＥＯを取り込み、第２ラッチ回路４４−３へ出力する。なお、映像信号ＶＩＤＥＯは、制御回路２０から第１ラッチ回路４４−２へ供給される。 FIG. 3 is a diagram showing one configuration example of the data line drive circuit 44. As shown in FIG. As shown in the figure, the data line drive circuit 44 includes a shift register 44-1, a first latch circuit 44-2, and a second latch circuit 44-3.
The shift register 44-1 shifts the start pulse SP in accordance with the clock signal CK supplied from the control circuit 20, and shifts from the first stage corresponding to the data line 34 in the first column to the data line 34 in the n-th column. The sampling signals s1 to sn are sequentially output up to the corresponding nth stage.
The first latch circuit 44-2 sequentially takes in the video signal VIDEO for a period corresponding to the sampling signals s1 to sn from the stage to which the sampling signals s1 to sn are input, and outputs the video signal VIDEO to the second latch circuit 44-3. The video signal VIDEO is supplied from the control circuit 20 to the first latch circuit 44-2.

第２ラッチ回路４４−３は、ラッチパルスＬＡＴがアクティブになるタイミングで、第１ラッチ回路４４−２の各段から供給された映像信号ＶＩＤＥＯ（データ信号Ｖｘ［１］〜Ｖｘ［ｎ］）を保持し、線順次のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、第１列から第ｎ列のデータ線３４に供給する。
詳細には、制御回路２０による制御で、第２ラッチ回路４４−３の１段目からｎ段目（１行分）の映像信号ＶＩＤＥＯの取り込みが完了すると、帰線期間中にラッチパルスＬＡＴが第２ラッチ回路４４−３に入力され、第１列から第ｎ列のデータ線３４に、データ信号Ｖｘ［１］〜Ｖｘ［ｎ］が線順次で出力される。 The second latch circuit 44-3 receives the video signal VIDEO (data signals Vx [1] to Vx [n]) supplied from each stage of the first latch circuit 44-2 at the timing when the latch pulse LAT becomes active. It holds and supplies line-sequential data signals Vx [1] to Vx [n] to the data lines 34 of the first to n-th columns.
Specifically, when the capture of the video signal VIDEO of the first stage to the n-th stage (for one row) of the second latch circuit 44-3 is completed under the control of the control circuit 20, the latch pulse LAT is output during the blanking period. The data signals Vx [1] to Vx [n] are line-sequentially output to the second latch circuit 44-3 and to the data lines 34 in the first to n-th columns.

以下、充電切替部８０の構成及び動作について説明する。
図４乃至図６は、充電切替部８０が備えるデータ線切替回路８１及びデータ線充電回路（プリチャージ回路）８３の一構成例を示す図である。なお、説明の便宜上、ｎ本のデータ線３４のうち第ｊ列目のデータ線３４に着目してデータ線切替回路８１及びデータ線充電回路８３を説明するが、データ線切替回路８１及びデータ線充電回路８３は、各列のデータ線３４についても同様に構成されている。
図７は、充電切替部８０の動作タイミングのタイミングチャートを示す図である。なお、充電切替部８０の動作タイミングは制御回路２０によって制御される。 Hereinafter, the configuration and operation of the charge switching unit 80 will be described.
FIGS. 4 to 6 are diagrams showing one configuration example of the data line switching circuit 81 and the data line charging circuit (precharge circuit) 83 included in the charge switching unit 80. FIG. Although the data line switching circuit 81 and the data line charging circuit 83 are described focusing on the data line 34 of the j-th column among the n data lines 34 for convenience of explanation, the data line switching circuit 81 and the data lines are described. The charging circuit 83 is similarly configured for the data lines 34 of each column.
FIG. 7 is a timing chart of the operation timing of the charge switching unit 80. As shown in FIG. The operation timing of the charge switching unit 80 is controlled by the control circuit 20.

データ線切替回路８１は、データ線３４の一端の接続先を切り替える第１スイッチＳＷ１と、調整回路８１ｇとを備える。データ線３４の電位は、後述する書込期間Ｔ３の開始時点でプリチャージ電位に設定（充電）されるところ、調整回路８１ｇは、プリチャージ電位の値を調整するプリチャージ電位調整部として機能する。
第１スイッチＳＷ１は、制御回路２０から供給される制御信号Ｃ＿ＳＷ１がＬレベルのとき、データ線３４の一端をデータ線駆動回路４４と接続させる。また、第１スイッチＳＷ１は、制御信号Ｃ＿ＳＷ１がＨレベルのとき、データ線３４の一端を調整回路８１ｇと接続させる。
換言すれば、第１スイッチＳＷ１は、データ線３４の一方端部と、データ線駆動回路４４又は調整回路８１ｇとを接続する第１切替部として機能する。
調整回路８１ｇは、一端が固定電位（例えば接地電位）に保持された調整抵抗Ｒｓwを備える。この調整抵抗Ｒｓwの他端は、第１スイッチＳＷ１と接続されている。調整抵抗Ｒswの電気抵抗値については、後に詳述する。なお、調整抵抗Ｒswは、例えば調整回路８１ｇに係る配線抵抗を利用して構成してもよい。 The data line switching circuit 81 includes a first switch SW1 that switches the connection destination of one end of the data line 34, and an adjustment circuit 81g. The potential of the data line 34 is set (charged) to the precharge potential at the start of a write period T3 described later, and the adjustment circuit 81g functions as a precharge potential adjustment portion that adjusts the value of the precharge potential. .
The first switch SW1 connects one end of the data line 34 to the data line drive circuit 44 when the control signal C_SW1 supplied from the control circuit 20 is at L level. When the control signal C_SW1 is at H level, the first switch SW1 connects one end of the data line 34 to the adjustment circuit 81g.
In other words, the first switch SW1 functions as a first switching unit that connects one end of the data line 34 to the data line drive circuit 44 or the adjustment circuit 81g.
The adjustment circuit 81g includes an adjustment resistor Rsw whose one end is held at a fixed potential (for example, the ground potential). The other end of the adjustment resistor Rsw is connected to the first switch SW1. The electric resistance value of the adjustment resistor Rsw will be described in detail later. The adjustment resistance Rsw may be configured using, for example, a wiring resistance related to the adjustment circuit 81g.

データ線充電回路８３は、データ線３４の他端の接続先を切り替える第２スイッチＳＷ２と、電源電位Ｖddを出力する電圧発生回路８３ｇとを備える。電圧発生回路８３ｇは、データ線３４にデータ信号が供給される書込期間Ｔ３に先行する充電期間Ｔ２において、データ線３４の電位をプリチャージ電位に設定するプリチャージ回路として機能する。
第２スイッチＳＷ２は、制御回路２０から供給される制御信号Ｃ＿ＳＷ２がＬレベルのとき、データ線３４の他端を開放させる。また、第２スイッチＳＷ２は、制御信号Ｃ＿ＳＷ２がＨレベルのとき、データ線３４の他端を電圧発生回路８３ｇの出力端に接続させる。
換言すれば、第２スイッチＳＷ２は、データ線３４の他方端部と、電圧発生回路８３ｇとを接続又は非接続とする第２切替部として機能する。
なお、必ずしもデータ線充電回路８３内に電圧発生回路８３ｇを設ける必要はなく、同図に示すノードＮ１の電位が電源電位Ｖddであればよい。 Data line charging circuit 83 includes a second switch SW2 that switches the connection of the other end of data line 34, and a voltage generation circuit 83g that outputs power supply potential Vdd. The voltage generation circuit 83g functions as a precharge circuit which sets the potential of the data line 34 to a precharge potential in a charge period T2 preceding the write period T3 in which the data signal is supplied to the data line 34.
The second switch SW2 opens the other end of the data line 34 when the control signal C_SW2 supplied from the control circuit 20 is at L level. Further, when the control signal C_SW2 is at the H level, the second switch SW2 connects the other end of the data line 34 to the output end of the voltage generation circuit 83g.
In other words, the second switch SW2 functions as a second switching unit that connects or disconnects the other end of the data line 34 and the voltage generation circuit 83g.
It is not necessary to provide voltage generation circuit 83g in data line charging circuit 83, and the potential of node N1 shown in the figure may be power supply potential Vdd.

図４に示す抵抗Ｒｊは、第ｊ列のデータ線３４の両端間の電気抵抗を示す。抵抗Ｒｊは、主として、第ｊ列のデータ線３４自体の配線抵抗と、第ｊ列のデータ線３４に接続された画素回路Ｐの配線抵抗とから成る。
図４に示す容量Ｃｊは、第ｊ列のデータ線３４の両端間の容量を示す。容量Ｃｊは、主として、第ｊ列のデータ線３４自体の配線容量と、第ｊ列のデータ線３４に接続された画素回路Ｐに含まれる選択スイッチＴsの拡散容量とから成る。 The resistance R j shown in FIG. 4 indicates the electric resistance between both ends of the data line 34 in the j-th column. The resistor R j mainly includes the wiring resistance of the data line 34 itself of the j-th column and the wiring resistance of the pixel circuit P connected to the data line 34 of the j-th column.
The capacitance C j shown in FIG. 4 indicates the capacitance between both ends of the data line 34 in the j-th column. The capacitance C j mainly includes the wiring capacitance of the data line 34 itself of the j-th column and the diffusion capacitance of the selection switch Ts included in the pixel circuit P connected to the data line 34 of the j-th column.

図４に示す状態では、制御信号Ｃ＿ＳＷ１及び制御信号Ｃ＿ＳＷ２が共にＬレベルである。従って、データ線３４の一端はデータ線駆動回路４４に接続されると共に、データ線３４の他端は開放されている。この接続状態を第１状態と称する。
第１状態は、図７に示す期間Ｔ１〜Ｔ３のうち、書込期間Ｔ３に設定される状態である。なお、図７において期間Ｔ１の開始から期間Ｔ３の終了までの期間は、１水平走査期間（１Ｈ）を示している。水平走査期間１Ｈは、充電準備期間Ｔ１と、充電期間（プリチャージ期間）Ｔ２と、書込期間Ｔ３とを含む。 In the state shown in FIG. 4, both control signal C_SW1 and control signal C_SW2 are at L level. Therefore, one end of the data line 34 is connected to the data line drive circuit 44, and the other end of the data line 34 is open. This connection state is referred to as a first state.
The first state is a state in which the writing period T3 is set among the periods T1 to T3 shown in FIG. A period from the start of the period T1 to the end of the period T3 in FIG. 7 indicates one horizontal scanning period (1H). The horizontal scanning period 1H includes a charging preparation period T1, a charging period (precharging period) T2, and a writing period T3.

図５に示す状態では、制御信号Ｃ＿ＳＷ１がＨレベルであり、且つ、制御信号Ｃ＿ＳＷ２がＬレベルである。従って、データ線３４の一端は調整回路８１ｇに接続されると共に、データ線３４の他端は開放されている。この接続状態を第２状態と称する。
第２状態は、図７に示す期間Ｔ１〜Ｔ３のうち、充電準備期間Ｔ１に設定される状態である。第２状態では、データ線駆動回路４４とデータ線３４とが電気的に切り離されているため、仮にデータ線３４の他端に電源電位Ｖddが供給されるなどしても、それによっていわゆる貫通電流がデータ線駆動回路４４に流れてしまうことを確実に防止できる。 In the state shown in FIG. 5, the control signal C_SW1 is at the H level, and the control signal C_SW2 is at the L level. Therefore, one end of the data line 34 is connected to the adjustment circuit 81g, and the other end of the data line 34 is open. This connection state is referred to as a second state.
The second state is a state in which the charging preparation period T1 is set among the periods T1 to T3 shown in FIG. In the second state, since data line drive circuit 44 and data line 34 are electrically disconnected, even if power supply potential Vdd is supplied to the other end of data line 34, so-called through current is caused thereby. Can be reliably prevented from flowing to the data line drive circuit 44.

図６に示す状態では、制御信号Ｃ＿ＳＷ１及び制御信号Ｃ＿ＳＷ２が共にＨレベルである。従って、データ線３４の一端は調整回路８１ｇに接続されると共に、データ線３４の他端は電源電位Ｖddの供給線に接続される。この接続状態を第３状態と称する。第３状態は、図７に示す期間Ｔ１〜Ｔ３のうち、充電期間Ｔ２に設定される状態である。
すなわち、制御回路２０は、充電準備期間Ｔ１を経た後（換言すれば、第１スイッチＳＷ１を制御してデータ線３４の一方端部と調整回路８１ｇとを接続させた後）、第２スイッチＳＷ２を制御して当該データ線３４の他方端部と電圧発生回路８３ｇとを接続させ、プリチャージを開始させる。
充電準備期間Ｔ１を経た後に充電期間Ｔ２に至ることで、データ線駆動回路４４とデータ線３４とが電気的に切り離された上で、データ線３４の他端に電源電位Ｖddが供給される。これにより、いわゆる貫通電流がデータ線駆動回路４４に流れてしまうことを確実に防止した上で、書込期間Ｔ３の開始時点でのデータ線３４の電位をプリチャージ電位に設定（充電）することができる。また、データ線３４の一端が調整回路８１ｇに接続された状態で充電が行われるため、当該一端が開放された状態で充電が行われる場合と比較して、プリチャージ電位が安定する。 In the state shown in FIG. 6, both the control signal C_SW1 and the control signal C_SW2 are at the H level. Therefore, one end of the data line 34 is connected to the adjustment circuit 81g, and the other end of the data line 34 is connected to the supply line of the power supply potential Vdd. This connection state is referred to as a third state. The third state is a state in which the charging period T2 is set among the periods T1 to T3 shown in FIG.
That is, after passing through the charging preparation period T1 (in other words, after connecting one end of the data line 34 and the adjustment circuit 81g) after passing through the charging preparation period T1, the second switch SW2 To control the other end portion of the data line 34 and the voltage generation circuit 83g to start precharging.
By reaching the charging period T2 after passing the charging preparation period T1, the data line driving circuit 44 and the data line 34 are electrically disconnected, and the other end of the data line 34 is supplied with the power supply potential Vdd. Thus, after the so-called through current is reliably prevented from flowing to data line drive circuit 44, the potential of data line 34 at the start of write period T3 is set (charged) to the precharge potential. Can. In addition, since charging is performed in a state where one end of the data line 34 is connected to the adjustment circuit 81g, the precharge potential is stabilized as compared with the case where charging is performed in a state where the one end is open.

具体的には、例えばノードＮ2の電位をＶＮ２とすると、オームの法則より、第３状態においてＶＮ２は下記（式３）で表される。
ＶＮ２＝Ｖdd・Ｒsw／（Ｒj＋Ｒsw） …（式１）
ここで調整抵抗Ｒswは、第３状態の開始時点における電位ＶＮ２の値（プリチャージ電位）が、例えば（Ｖdd／２）となるように設定されている。これは、電源電圧をＶddとしたとき、画素を駆動するときの一般的な駆動電圧の閾値が（Ｖdd／２）であることを鑑みての設定である。なお、調整抵抗Ｒswの値は（Ｖdd／２）に限られず、適宜、装置の仕様に基づいて最適化すればよい。 Specifically, for example, when the potential of the node N2 is V N2 , V N2 is represented by the following (Equation 3) in the third state according to Ohm's law.
V N2 = Vdd · Rsw / (R j + Rsw) (Equation 1)
Here, the adjustment resistance Rsw is set such that the value of the potential V N2 (precharge potential) at the start of the third state is, for example, (Vdd / 2). This is a setting in view of the fact that the threshold value of a general drive voltage when driving a pixel is (Vdd / 2) when the power supply voltage is Vdd. The value of the adjustment resistance Rsw is not limited to (Vdd / 2), and may be appropriately optimized based on the specifications of the device.

以下、書込期間Ｔ３の開始時点でのデータ線３４の電位をプリチャージ電位（例えばＶdd／２）に設定することで得られる有利な効果を説明する。
図８は、データ線駆動回路４４からデータ線３４へ供給されるデータ信号Ｖｘ［1］〜Ｖｘ［ｎ］の電位（入力電位ＶＩＮという）の時間変化と、このときの画素電極５１の電位（出力電位ＶＯＵＴという）の時間変化とを示す図である。なお、同図における出力電位ＶＯＵＴ´は、従来の電気泳動表示装置の出力電位を示している。 Hereinafter, advantageous effects obtained by setting the potential of the data line 34 at the start of the write period T3 to the precharge potential (for example, Vdd / 2) will be described.
FIG. 8 shows temporal changes in potentials of the data signals Vx [1] to Vx [n] supplied from the data line drive circuit 44 to the data lines 34 (referred to as input potential VIN ) and the potential of the pixel electrode 51 at this time It is a figure which shows the time change (it is called output electric potential VOUT ). The output potential V OUT 'in the same figure indicates the output potential of the conventional electrophoretic display device.

同図に示すように、従来の電気泳動表示装置では、画素電極が０［Ｖ］から漸次充電されていくため、入力電位ＶＩＮの供給開始時点ｔ１から、画素電極の電位（出力電位ＶＯＵＴ´）が電源電位Ｖddに漸近する時点ｔ２´までに、時間ｔＶdd´を要する。
他方、本実施形態に係る電気泳動表示装置１００では、入力電位ＶＩＮの供給開始時点ｔ１で、画素電極５１の電位はＶdd／２［Ｖ］であるため、画素電極５１の電位（出力電位ＶＯＵＴ）が電源電位Ｖddに漸近する時点ｔ２までに要する時間ｔＶddは、図８に示すように時間ｔＶdd´よりも短い。 As shown in the figure, in the conventional electrophoretic display device, since the pixel electrode is gradually charged from 0 [V], the potential of the pixel electrode (output potential V OUT from the supply start time t1 of the input potential V IN ). ') so far point t2' be asymptotic to a power supply potential Vdd, and the time t Vdd' requires.
On the other hand, in the electrophoretic display device 100 according to the present embodiment, since the potential of the pixel electrode 51 is Vdd / 2 [V] at the supply start time t1 of the input potential V IN , the potential of the pixel electrode 51 (output potential V The time t Vdd required for time t2 when OUT ) gradually approaches the power supply potential Vdd is shorter than the time t Vdd 'as shown in FIG.

なお、このようにデータ線駆動回路４４からデータ線３４へのデータ信号Ｖｘ［1］〜Ｖｘ［ｎ］の供給が開始された時点ｔ１と、実際に画素電極５１の電位が電源電位Ｖddに漸近する時点ｔ２との間にずれが生じる原因のひとつは、データ線３４の配線抵抗Ｒｊ及び寄生容量Ｃｊである。
すなわち、データ線３４の配線抵抗Ｒｊ及び寄生容量Ｃｊは、画素電極５１へのデータ信号Ｖｘ［1］〜Ｖｘ［ｎ］の書き込みに要する時間の遅延を生じさせる原因のひとつである。また、書き込みに要する時間が長くなることで、データ線駆動回路４４の消費電力の増大も招いてしまう。 Note that the potential of the pixel electrode 51 asymptotically approaches the power supply potential Vdd at time t1 when supply of the data signals Vx [1] to Vx [n] from the data line drive circuit 44 to the data line 34 is started in this manner. One of the causes of deviation from the time t2 is the wiring resistance R j and the parasitic capacitance C j of the data line 34.
That is, the wiring resistance R j and the parasitic capacitance C j of the data line 34 are one of the causes that cause a delay in the time required to write the data signals Vx [1] to Vx [n] to the pixel electrode 51. In addition, an increase in the power consumption of the data line drive circuit 44 is also caused by the increase in the time required for the writing.

そこで、本実施形態に係る電気泳動表示装置１００では、各書込期間Ｔ３の直前に、上述したように充電準備期間Ｔ１と充電期間Ｔ２とを設けることで、データ線駆動回路４４へ貫通電流が流れてしまうことを確実に防止しつつ、書込期間Ｔ３の開始時点でのデータ線３４の電位をプリチャージ電位（例えばＶdd／２）に安定且つ迅速に設定することができ、画素電極５１へのデータ信号の書き込みに要する時間の短縮が実現し、結果としてデータ線駆動回路４４の消費電力の低減も実現する。   Therefore, in the electrophoretic display device 100 according to the present embodiment, the through current is supplied to the data line drive circuit 44 by providing the charging preparation period T1 and the charging period T2 immediately before each writing period T3 as described above. The potential of the data line 34 at the start of the writing period T3 can be stably and quickly set to the precharge potential (for example, Vdd / 2) while reliably preventing the flow, and the pixel electrode 51 The time required to write the data signal can be shortened, and as a result, the power consumption of the data line drive circuit 44 can also be reduced.

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また電気泳動表示装置１００の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。   Although the present embodiment has been described in detail as above, it will be readily understood by those skilled in the art that many modifications can be made without departing substantially from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included within the scope of the present invention. For example, in the specification or the drawings, the terms described together with the broader or synonymous different terms at least once can be replaced with the different terms anywhere in the specification or the drawings. Further, the configuration and operation of the electrophoretic display device 100 are not limited to those described in the present embodiment, and various modifications can be made.

以下、上述した一実施形態の変形例について説明する。説明の重複を避けるため、上述した一実施形態との相違点を説明し、共通の構成などに係る説明は省略する。
［第１変形例］
上述した一実施形態においては、調整回路８１ｇが備える調整抵抗Ｒswは、配線抵抗ではなく、能動素子を利用して構成してもよい。例えば、Ｎ型トランジスター及びＰ型トランジスターの、いわゆるオン抵抗を利用して調整抵抗Ｒswを構成してもよい。
図９は、調整抵抗Ｒswを、複数のＮ型トランジスター８０１−１乃至８０１−Ｋ（Ｋは２以上の自然数）を直列接続して成るＮ型トランジスター群ＮＴＧと、複数のＰ型トランジスター８０３−１乃至８０３−Ｋを直列接続して成るＰ型トランジスター群ＰＴＧと、信号の正負を反転させる否定回路８０５と、を備える。ここで、Ｎ型トランジスター群ＮＴＧとＰ型トランジスター群ＰＴＧとは並列接続されている。 Hereinafter, modifications of the above-described embodiment will be described. In order to avoid duplication of explanation, the difference with one embodiment mentioned above is explained, and explanation concerning common composition etc. is omitted.
First Modification
In the embodiment described above, the adjustment resistance Rsw included in the adjustment circuit 81g may be configured using an active element instead of the wiring resistance. For example, the adjustment resistance Rsw may be configured using so-called on resistance of an N-type transistor and a P-type transistor.
FIG. 9 shows an N-type transistor group NTG in which a plurality of N-type transistors 801-1 to 801-K (K is a natural number of 2 or more) are connected in series with a plurality of P-type transistors 803-1. To 803-K in series, and an negation circuit 805 for inverting the positive and negative of the signal. Here, the N-type transistor group NTG and the P-type transistor group PTG are connected in parallel.

また、複数のＮ型トランジスター８０１−１乃至８０１−Ｋの各ゲート同士は接続され、且つ、複数のＰ型トランジスター８０３−１乃至８０３−Ｋの各ゲート同士も接続されている。さらに、複数のＮ型トランジスター８０１−１乃至８０１−Ｋの各ゲートと、複数のＰ型トランジスター８０３−１乃至８０３−Ｋの各ゲートとが、否定回路８０５を介して接続されている。   The gates of the plurality of N-type transistors 801-1 to 801 -K are connected to each other, and the gates of the plurality of P-type transistors 803-1 to 803 -K are also connected to each other. Further, the gates of the plurality of N-type transistors 801-1 to 801 -K and the gates of the plurality of P-type transistors 803-1 to 803 -K are connected via the negation circuit 805.

上述の構成により、複数のＮ型トランジスター８０１−１乃至８０１−Ｋの各ゲートにゲート電位Ｖｇが供給されると、同時に、複数のＰ型トランジスター８０３−１乃至８０３−Ｋの各ゲートには、ゲート電位（−Ｖｇ）が供給される。
本変形例のように、調整抵抗Ｒswを能動素子を用いて構成することで、当該調整抵抗Ｒswに係る領域（パターニングする領域）を小さくすることができる。また、個々の能動素子（図９に示す例ではＮ型トランジスター８０１−１乃至８０１−Ｋ及びＰ型トランジスター８０３−１乃至８０３−Ｋ）のオン／オフを設定することで、当該調整抵抗Ｒswの値を可変とすることができる。 With the above configuration, when the gate potential Vg is supplied to the gates of the plurality of N-type transistors 801-1 to 801 -K, the gates of the plurality of P-type transistors 803-1 to 803 -K are simultaneously A gate potential (-Vg) is supplied.
As in the present modification, by configuring the adjustment resistance Rsw using an active element, it is possible to reduce the area (area to be patterned) related to the adjustment resistance Rsw. Further, by setting on / off of each active element (in the example shown in FIG. 9, N-type transistors 801-1 to 801-K and P-type transistors 803-1 to 803-K), the adjustment resistance Rsw is set. The value can be variable.

［第２変形例］
調整回路８１ｇが備える調整抵抗Ｒswを、電気抵抗値を切替可能なラダー抵抗として構成してもよい。これにより、第３状態におけるノードＮ2の電位ＶＮ２（プリチャージ電位）を適宜切替えることが可能となる。
［第３変形例］
上述した第１変形例及び第２変形例において、制御回路２０を、調整抵抗Ｒswの電気抵抗値を変更する抵抗値変更部として用いてもよい。例えば、第１変形例では、制御回路２０の制御で調整抵抗Ｒswにゲート電位Ｖｇを供給するように構成してもよい。また、第２変形例では、ラダー抵抗である調整抵抗Ｒswの電気抵抗値を切替えるスイッチを、制御回路２０が制御するように構成してもよい。なお、抵抗値変更部を、制御回路２０とは別途設けてもよい。 Second Modified Example
The adjustment resistance Rsw included in the adjustment circuit 81g may be configured as a ladder resistance capable of switching the electric resistance value. Thus, the potential V N2 (precharge potential) of the node N2 in the third state can be appropriately switched.
Third Modification
In the first and second modifications described above, the control circuit 20 may be used as a resistance value changing unit that changes the electric resistance value of the adjustment resistor Rsw. For example, in the first modification, the control circuit 20 may be configured to supply the gate potential Vg to the adjustment resistor Rsw. Further, in the second modified example, the control circuit 20 may be configured to control a switch that switches the electric resistance value of the adjustment resistance Rsw, which is a ladder resistance. The resistance value changing unit may be provided separately from the control circuit 20.

［応用例］
本発明を応用した電子機器を以下に例示する。図１０及び図１１には、以上に例示した電気泳動表示装置１００を採用した電子機器の外観が図示されている。
図１０は、電気泳動表示装置１００を利用した携帯型の情報端末（電子書籍）３１０の斜視図である。図１０に示すように、情報端末３１０は、利用者が操作する操作子３１２と、表示部３１４に画像を表示する電気泳動表示装置１００とを含んで構成される。操作子３１２が操作されると表示部３１４の表示画像が変更される。
図１１は、電気泳動表示装置１００を利用した電子ペーパー３２０の斜視図である。図１１に示すように、電子ペーパー３２０は、可撓性の基板（シート）３２２の表面に形成された電気泳動表示装置１００を含んで構成される。
本発明が適用される電子機器は以上の例示に限定されない。例えば、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置など、各種の電子機器に本発明の電気泳動表示装置を採用することが可能である。 [Application example]
An electronic device to which the present invention is applied is exemplified below. FIGS. 10 and 11 illustrate the appearance of an electronic device adopting the electrophoretic display device 100 exemplified above.
FIG. 10 is a perspective view of a portable information terminal (electronic book) 310 using the electrophoretic display device 100. As shown in FIG. 10, the information terminal 310 is configured to include an operator 312 operated by the user and the electrophoretic display device 100 for displaying an image on the display unit 314. When the operator 312 is operated, the display image on the display unit 314 is changed.
FIG. 11 is a perspective view of electronic paper 320 using the electrophoretic display device 100. As shown in FIG. As shown in FIG. 11, the electronic paper 320 is configured to include the electrophoretic display device 100 formed on the surface of a flexible substrate (sheet) 322.
The electronic device to which the present invention is applied is not limited to the above examples. For example, the electrophoretic display device of the present invention can be adopted in various electronic devices such as a mobile phone, a watch (watch), a portable sound reproducing device, an electronic notebook, a display device with a touch panel, and the like.

１０…電気泳動パネル、２０…制御回路、３０…表示領域、３２…走査線、３４…データ線、４０…駆動部、４２…走査線駆動回路、４４…データ線駆動回路、４４−１…シフトレジスター、４４−２…第１ラッチ回路、４４−３…第２ラッチ回路、５０…電気泳動素子、５１…画素電極、５２…対向電極、５３…マイクロカプセル、６０…給電線、８０…充電切替部、８１…データ線切替回路、８１ｇ…調整回路、８３…データ線充電回路、１００…電気泳動表示装置、３１０…情報端末、３１２…操作子、３１４…表示部、３２０…電子ペーパー、８０１−１〜ｎ…Ｎ型トランジスター、８０３−１〜ｎ…Ｐ型トランジスター、８０５…否定回路、ＮＴＧ…Ｎ型トランジスター群、ＰＴＧ…Ｐ型トランジスター群、Ｐ…画素回路、Ｒsw…調整抵抗、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、Ｔs…選択スイッチ。
DESCRIPTION OF SYMBOLS 10 ... Electrophoretic panel, 20 ... Control circuit, 30 ... Display area, 32 ... Scanning line, 34 ... Data line, 40 ... Drive part, 42 ... Scanning line drive circuit, 44 ... Data line drive circuit, 44-1 ... Shift Register, 44-2: first latch circuit, 44-3: second latch circuit, 50: electrophoretic element, 51: pixel electrode, 52: counter electrode, 53: microcapsule, 60: feeder, 80: charge switching , 81: data line switching circuit, 81g: adjustment circuit, 83: data line charging circuit, 100: electrophoretic display device, 310: information terminal, 312: operator, 314: display portion, 320: electronic paper, 801- 1 to n: N-type transistor, 803-1 to n: P-type transistor: 805: negative circuit, NTG: N-type transistor group, PTG: P-type transistor group, P: pixel circuit, Rsw: Settling resistance, SW1 ... first switch, SW2 ... second switch, Ts ... selection switch.

Claims (5)

走査線と、
前記走査線に対して交差するデータ線と、
前記走査線と前記データ線との交差に応じて設けられ、第１電極と第２電極との間に電気泳動粒子を挟持した画素と、
データ信号を出力するデータ線駆動回路と、
前記データ線の電位をプリチャージ電位に設定するプリチャージ回路と、
前記プリチャージ電位の値を調整するプリチャージ電位調整部と、
前記データ線の一方端部と、前記データ線駆動回路又は前記プリチャージ電位調整部とを電気的に接続する第１切替部と、
前記データ線の他方端部と、前記プリチャージ回路とを電気的に接続又は電気的に非接続とする第２切替部と、
前記第１切替部を制御して前記一方端部と前記プリチャージ電位調整部とを電気的に接続させた後、前記第２切替部を制御して前記他方端部と前記プリチャージ回路とを電気的に接続させてプリチャージを開始させる制御部と、
を備え、
前記プリチャージ電位調整部は抵抗を含み、
前記抵抗の一端は前記第１切替部に電気的に接続され、且つ、前記抵抗の他端は固定電位に保持される、
ことを特徴とする電気泳動表示装置。 With the scan line
Data lines intersecting the scan lines;
A pixel provided according to the intersection of the scanning line and the data line, and holding electrophoretic particles between the first electrode and the second electrode;
A data line drive circuit that outputs a data signal,
A precharge circuit that sets the potential of the data line to a precharge potential;
A precharge potential adjusting unit that adjusts the value of the precharge potential;
A first switching unit that electrically connects one end of the data line to the data line drive circuit or the precharge potential adjustment unit;
A second switching unit electrically connecting or not electrically connecting the other end of the data line to the precharge circuit;
After the first switching unit is controlled to electrically connect the one end to the precharge potential adjusting unit, the second switching unit is controlled to control the other end and the precharge circuit. A control unit electrically connected to start precharging;
Equipped with
The precharge potential adjustment unit includes a resistor,
One end of the resistor is electrically connected to the first switching unit, and the other end of the resistor is held at a fixed potential.
An electrophoretic display device characterized by 前記抵抗は、直列で電気的に接続されたＫ個のＰ型トランジスターからなるＰ型トランジスター群と、直列で電気的に接続されたＫ個のＮ型トランジスターからなるＮ型トランジスター群とを並列で電気的に接続した受動素子群を含む、
ことを特徴とする請求項１に記載の電気泳動表示装置。 The resistor includes a P-type transistor group consisting of K P-type transistors electrically connected in series and an N-type transistor group consisting of K N-type transistors electrically connected in series in parallel. Including electrically connected passive elements,
The electrophoretic display device according to claim 1 , 前記抵抗は、ラダー抵抗である、
ことを特徴とする請求項１に記載の電気泳動表示装置。 The resistance is a ladder resistance,
The electrophoretic display device according to claim 1 , 前記抵抗の電気抵抗値を変更する抵抗値変更部を含む、
ことを特徴とする請求項１乃至３のうちいずれか一項に記載の電気泳動表示装置。 A resistance value changing unit that changes the electric resistance value of the resistor,
The electrophoretic display device according to any one of claims 1 to 3 , characterized in that: 請求項１乃至４のうちいずれか一項に記載の電気泳動表示装置を備える電子機器。 An electronic device comprising the electrophoretic display device according to any one of claims 1 to 4 .
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