JP6512669B2 - 半導体積層構造およびこれを用いた半導体素子 - Google Patents
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Description
本実施例において、まず4インチ径の厚み525μmの(111)面Si単結晶基板を用い、これを所定のMOCVD装置の反応菅内に設置した。MOCVD装置は、キャリアガスあるいは反応ガスとして、少なくともH2、N2、TMG(トリメチルガリウム)、TMA(トリメチルアルミニウム)、およびNH3が、反応管内に供給可能とされている。キャリアガスとして水素を流量20SLM及び窒素を流量10SLMで流しながら、反応管内の圧力を100Torrに保ちつつ、基板を1210℃まで昇温した後、10分間保持し、基板のサーマルクリーニングを実施した。
を3900として膜厚30nmのAl0.30Ga0.70Nを形成した。以上により、AlN層およびAl0.3Ga0.7N層からなるバッファ層を形成した。
実施例1同様に、まず4インチ径の厚み525μmの(111)面Si単結晶基板を用い、これを所定のMOCVD装置の反応菅内に設置し、キャリアガスとして水素を流量20SLM及び窒素を流量10SLMで流しながら、反応管内の圧力を100Torrに保ちつつ、基板を1210℃まで昇温した後、10分間保持し、基板のサーマルクリーニングを実施した。
歪緩和層の構成は、実施例1および実施例2とは異なり、比較例1は超格子層のみ、比較例2は組成傾斜層上に超格子層、比較例3は超格子層上に組成傾斜層を形成した。歪緩和層の総厚は、実施例1および実施例2と同様に、総厚を2.9μmとした。
実施例1および実施例2、さらに比較例1〜3の半導体エピウェーハの反り量を測定した。反り量の測定は図6のように行い、基板のオリフラ方向とこれに直角方向の平均とした。測定結果を図7に示す。ウェーハの反り量は実施例2(構造5)が最も小さくなった。
実施例1、実施例2、および比較例1〜3の半導体エピウェーハの(0004)面、および(20−24)面のX線回折によるロッキングカーブ半値幅の測定結果をそれぞれ図8および図9に示す。両面ともに実施例2が最も半値幅が小さく、実施例1も比較的小さな半値幅が得られた。
実施例1、実施例2、および比較例1〜3の半導体エピウェーハのらせん転位密度、および刃状転位密度を測定した結果を表1に示す。実施例2が、らせん転位密度および刃状転位密度ともに小さく、実施例1も比較的小さな転位密度であった。
シート抵抗については、実施例1(構造4)が最も小さくなった。シートキャリア密度については、実施例1および実施例2、比較例1〜3について大きな差異は見られなかった。キャリア移動度は、比較例2を除いてデータの幅が大きいが、実施例1および実施例2は比較的大きなキャリア移動度が得られた。
Claims (10)
- 基板上にバッファ層、歪緩和層、デバイス層からなるAlGaN系半導体層あるいはInAlN系半導体層を順次設け、前記歪緩和層が組成傾斜層と超格子層からなり、前記組成傾斜層が前記超格子層からなる2層である第1の超格子層と第2の超格子層の中間に存在する半導体積層構造であって、前記超格子層はその平均組成がともに同じ組成で、その膜厚がともに同じであり、当該2つの超格子層に挟まれた組成傾斜層AlXGa1−XNのXが、前記超格子層の平均組成のAl含有率から膜成長方向に連続的に、あるいは膜成長方向に膜厚10nm〜100nm毎に階段状に0に減少し、シート抵抗が360〜370Ω/□である半導体積層構造。
- 前記第1の超格子層と前記第2の超格子層を構成する一方の組成がともにAlNであり、他方の組成がともにAlX3Ga1−X3Nであり、X3がともに0〜0.2である請求項1に記載の半導体積層構造。
- 前記第1の超格子層と前記第2の超格子層を構成する一方の組成がともにAlNであり、他方の組成がともにAlX3Ga1−X3Nであり、X3がともに0〜0.2の場合、その膜厚比がともに1:2〜1:4である請求項2に記載の半導体積層構造。
- 前記組成傾斜層の厚みが0.1〜1.0μm、前記超格子層の厚みが1.0〜5.0μmである請求項1〜3のいずれかに記載の半導体積層構造。
- 前記デバイス層がチャネル層およびバリア層を含む、請求項1〜4のいずれかに記載の半導体積層構造。
- 前記チャネル層がi‐GaN、前記バリア層がi‐AlXGa1−XN(0.1≦X≦0.3)あるいはi‐InXAl1−XN(0.1≦X≦0.3)である、請求項5に記載の半導体積層構造。
- 前記デバイス層が、第1の導電型半導体層、活性層、および第1の導電型と反対の第2の導電型半導体層を順次積層してなる受発光層である請求項1〜4のいずれかに記載の半導体積層構造。
- 前記基板がSi単結晶である請求項1〜7のいずれかに記載の半導体積層構造。
- 請求項5または6の半導体積層構造にソース電極、ゲート電極、およびドレイン電極を形成したHEMT素子。
- 請求項7の半導体積層構造にカソード電極およびアノード電極を形成した受発光素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2017202448A JP6512669B2 (ja) | 2017-10-19 | 2017-10-19 | 半導体積層構造およびこれを用いた半導体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013156638A Division JP6265328B2 (ja) | 2013-07-29 | 2013-07-29 | 半導体積層構造およびこれを用いた半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018067712A JP2018067712A (ja) | 2018-04-26 |
JP6512669B2 true JP6512669B2 (ja) | 2019-05-15 |
Family
ID=62087339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2017202448A Active JP6512669B2 (ja) | 2017-10-19 | 2017-10-19 | 半導体積層構造およびこれを用いた半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6512669B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020111789A2 (ko) * | 2018-11-30 | 2020-06-04 | 한국산업기술대학교산학협력단 | 질화알루미늄 기반 트랜지스터의 제조 방법 |
KR102211209B1 (ko) * | 2018-11-30 | 2021-02-03 | 한국산업기술대학교산학협력단 | 질화알루미늄 기반 트랜지스터의 제조 방법 |
JP7422271B1 (ja) | 2022-03-15 | 2024-01-25 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置および半導体装置の製造方法 |
CN116978997B (zh) * | 2023-09-25 | 2023-12-15 | 江西兆驰半导体有限公司 | 发光二极管外延片及其制备方法、发光二极管 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6649287B2 (en) * | 2000-12-14 | 2003-11-18 | Nitronex Corporation | Gallium nitride materials and methods |
US7115896B2 (en) * | 2002-12-04 | 2006-10-03 | Emcore Corporation | Semiconductor structures for gallium nitride-based devices |
JP4592742B2 (ja) * | 2007-12-27 | 2010-12-08 | Dowaエレクトロニクス株式会社 | 半導体材料、半導体材料の製造方法及び半導体素子 |
JP5477685B2 (ja) * | 2009-03-19 | 2014-04-23 | サンケン電気株式会社 | 半導体ウェーハ及び半導体素子及びその製造方法 |
EP2565928A4 (en) * | 2010-04-28 | 2013-12-04 | Ngk Insulators Ltd | EPITACTIC SUBSTRATE AND METHOD FOR PRODUCING THE EPITACTIC SUBSTRATE |
JP5708187B2 (ja) * | 2011-04-15 | 2015-04-30 | サンケン電気株式会社 | 半導体装置 |
JP6265328B2 (ja) * | 2013-07-29 | 2018-01-24 | 国立大学法人 名古屋工業大学 | 半導体積層構造およびこれを用いた半導体素子 |
-
2017
- 2017-10-19 JP JP2017202448A patent/JP6512669B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018067712A (ja) | 2018-04-26 |
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