JP6505815B2 - Level shifter - Google Patents
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Description
本発明はレベルシフタに関し、例えば高速動作に適したレベルシフタに関する。 The present invention relates to a level shifter, for example, a level shifter suitable for high speed operation.
半導体装置の内部電圧は、低省電力化に伴って低くなっている。それにより、半導体装置の内部電圧と外部電圧との電位差は大きくなっている。半導体装置の内部と外部とをインターフェイスするレベルシフタは、入力電圧と出力電圧との電位差が大きい場合でも、信頼性を低下させることなく高速動作することが求められている。 The internal voltage of the semiconductor device is lowered with the reduction of power consumption. As a result, the potential difference between the internal voltage and the external voltage of the semiconductor device is large. A level shifter that interfaces the inside and the outside of a semiconductor device is required to operate at high speed without lowering the reliability even when the potential difference between the input voltage and the output voltage is large.
関連する技術が非特許文献1には、高速動作を実現することが可能なレベルシフタが開示されている。
Non-Patent
しかし、非特許文献1に開示されたレベルシフタでは、当該レベルシフタに用いられている低耐圧のMOSトランジスタに耐圧を超える電圧が印加される可能性がある。それにより、当該低耐圧のMOSトランジスタが破壊したり劣化したりしてしまうため、レベルシフタの信頼性が低下してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
However, in the level shifter disclosed in
一実施の形態によれば、レベルシフタは、高耐圧の第1及び第2PMOSトランジスタと、それぞれのゲートに第1及び第2制御信号が供給された高耐圧の第1及び第2デプレション型NMOSトランジスタと、それぞれのゲートに第3及び第4制御信号が供給された低耐圧の第1及び第2NMOSトランジスタと、入力信号の反転信号に対応する前記第1制御信号及び当該第1制御信号とは異なる前記第3制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第2制御信号及び当該第2制御信号とは異なる前記第4制御信号を生成する、タイミング制御部と、を備える。 According to one embodiment, the level shifter includes high voltage first and second PMOS transistors, and high voltage first and second depletion type NMOS transistors having first and second control signals supplied to their gates. And the first and second low-breakdown-voltage NMOS transistors whose third and fourth control signals are supplied to the respective gates, and the first control signal corresponding to the inverted signal of the input signal and the first control signal. And a timing control unit that generates the third control signal and generates the fourth control signal different from the second control signal corresponding to the non-inverted signal of the input signal and the second control signal. .
前記一実施の形態によれば、信頼性を低下させることなく高速動作を実現することが可能なレベルシフタを提供することができる。 According to the one embodiment, it is possible to provide a level shifter capable of realizing high-speed operation without lowering the reliability.
<発明者による検討>
本実施の形態にかかるレベルシフタについて説明する前に、関連する技術について本発明者が検討した内容について説明する。
<Review by inventor>
Before describing the level shifter according to the present embodiment, the contents examined by the inventor of the related art will be described.
図11は、非特許文献1に開示された関連する技術のレベルシフタの構成を示す図である。図11に示すレベルシフタは、高耐圧のPMOSトランジスタP1,P2と、高耐圧のデプレション型NMOSトランジスタNA1,NA2と、低耐圧のNMOSトランジスタN1,N2と、を備える。
FIG. 11 is a diagram showing the configuration of the related art level shifter disclosed in Non-Patent
なお、高耐圧のMOSトランジスタとは、ソース、ドレイン及びゲートのうち2端子間の電圧が高電圧の電源電圧VDDQに達するまで破壊しないMOSトランジスタのことである。低耐圧のMOSトランジスタとは、ソース、ドレイン及びゲートのうち2端子間の電圧が低電圧の電源電圧VDDに達するまで破壊しないMOSトランジスタのことである。高耐圧のMOSトランジスタは、例えば低耐圧のMOSトランジスタに対して、ゲート絶縁膜が厚いなどの特徴を持つ。また、デプレション型MOSトランジスタは、ネイティブMOSトランジスタや0−Vth型MOSトランジスタと呼ばれることもある。なお、デプレション型MOSトランジスタの閾値電圧Vthは、0V〜−0.数V程度である。 The high withstand voltage MOS transistor is a MOS transistor which does not break down until the voltage between two terminals of the source, drain and gate reaches the high voltage power supply voltage VDDQ. The low withstand voltage MOS transistor is a MOS transistor which does not break down until the voltage between two terminals of the source, drain and gate reaches the low voltage power supply voltage VDD. The high-breakdown-voltage MOS transistor has, for example, a thicker gate insulating film than a low-breakdown-voltage MOS transistor. Also, the depletion type MOS transistor may be called a native MOS transistor or a 0-Vth type MOS transistor. The threshold voltage Vth of the depletion type MOS transistor is 0V to -0. It is about several volts.
図11に示すレベルシフタは、低電圧の入力信号INL,INRを受けるトランジスタとして低耐圧のNMOSトランジスタN1,N2を備えている。それにより、電源電圧VDDの電圧レベルが低い場合や電源電圧VDD,VDDQの電位差が大きい場合でも、高速なレベルシフト動作が可能である。また、図11に示すレベルシフタは、低耐圧のNMOSトランジスタN1,N2と、高電圧の電源電圧VDDQが供給される電源電圧端子と、の間に、それぞれ高耐圧のデプレション型NMOSトランジスタNA1,NA2を備えている。それにより、ノードINT1,INT2の電圧が低く保たれるため、低耐圧のNMOSトランジスタN1,N2に耐圧を超える電圧が印加されなくなる。それにより、低耐圧のNMOSトランジスタN1,N2の劣化が抑制される。 The level shifter shown in FIG. 11 is provided with low breakdown voltage NMOS transistors N1 and N2 as transistors receiving the low voltage input signals INL and INR. Thus, even when the voltage level of the power supply voltage VDD is low or the potential difference between the power supply voltages VDD and VDDQ is large, high-speed level shift operation is possible. Further, the level shifter shown in FIG. 11 includes high-voltage depletion type NMOS transistors NA1 and NA2 between low-voltage NMOS transistors N1 and N2 and a power supply voltage terminal to which high voltage power supply voltage VDDQ is supplied. Is equipped. As a result, the voltages of the nodes INT1 and INT2 are kept low, so that a voltage exceeding the withstand voltage is not applied to the low withstand voltage NMOS transistors N1 and N2. Thereby, the deterioration of the low breakdown voltage NMOS transistors N1 and N2 is suppressed.
しかしながら、発明者は、図11に示すレベルシフタの低耐圧NMOSトランジスタN1,N2に耐圧を超える電圧が印加される場合があることを発見した。 However, the inventor has found that a voltage exceeding the withstand voltage may be applied to the low breakdown voltage NMOS transistors N1 and N2 of the level shifter shown in FIG.
図12は、関連する技術のレベルシフタの課題を説明するためのタイミングチャートである。例えば、入力信号INがLレベル(基準電圧VSS)からHレベル(電源電圧VDD)に立ち上がると、それに応じて、入力信号の反転信号INRはHレベルからLレベルに立ち下がる。それにより、高耐圧デプレション型NMOSトランジスタNA2のゲート電圧及び低耐圧NMOSトランジスタN2のゲート電圧は、同時にHレベルからLレベルに立ち下がる。 FIG. 12 is a timing chart for explaining the problem of the related art level shifter. For example, when the input signal IN rises from L level (reference voltage VSS) to H level (power supply voltage VDD), the inverted signal INR of the input signal falls from H level to L level. Thereby, the gate voltage of the high breakdown voltage depletion type NMOS transistor NA2 and the gate voltage of the low breakdown voltage NMOS transistor N2 simultaneously fall from the H level to the L level.
ここで、一般的に、低耐圧のMOSトランジスタの応答速度は、高耐圧のMOSトランジスタの応答速度よりも速い。つまり、低耐圧NMOSトランジスタN2の応答速度は、高耐圧デプレション型NMOSトランジスタNA2の応答速度よりも速い。そのため、低耐圧NMOSトランジスタN2がオフした時点で高耐圧デプレション型NMOSトランジスタNA1のオン抵抗がまだ十分に大きくなっていない可能性がある。その場合、ノードINT2の電圧が高くなるため、低耐圧NMOSトランジスタN2に耐圧を超える電圧が印加されてしまう。例えば、高耐圧デプレション型NMOSトランジスタNA2の閾値電圧Vthが−0.5V、電源電圧VDDが1.0Vの場合、ノードINT2の電圧はVDD−Vt=1.5Vと高くなるため、低耐圧NMOSトランジスタN2に耐圧を超える電圧が印加されてしまう。それにより、低耐圧NMOSトランジスタN2が劣化してしまう。その結果、レベルシフタの信頼性が低下してしまう。 Here, in general, the response speed of the low breakdown voltage MOS transistor is faster than the response speed of the high breakdown voltage MOS transistor. That is, the response speed of the low breakdown voltage NMOS transistor N2 is faster than the response speed of the high breakdown voltage depletion type NMOS transistor NA2. Therefore, when the low breakdown voltage NMOS transistor N2 is turned off, the on resistance of the high breakdown voltage depletion type NMOS transistor NA1 may not be sufficiently large. In that case, since the voltage of the node INT2 becomes high, a voltage exceeding the withstand voltage is applied to the low breakdown voltage NMOS transistor N2. For example, when the threshold voltage Vth of the high breakdown voltage depletion type NMOS transistor NA2 is -0.5 V and the power supply voltage VDD is 1.0 V, the voltage of the node INT2 becomes high as VDD-Vt = 1.5 V. A voltage exceeding the withstand voltage is applied to the transistor N2. As a result, the low breakdown voltage NMOS transistor N2 is degraded. As a result, the reliability of the level shifter is reduced.
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。 Hereinafter, embodiments will be described with reference to the drawings. Since the drawings are simplified, the technical scope of the embodiment should not be narrowly interpreted based on the description of the drawings. In addition, the same reference numerals are given to the same elements, and duplicate explanations are omitted.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 In the following embodiments, when it is necessary for the sake of convenience, it will be described by dividing into a plurality of sections or embodiments, but they are not unrelated to each other unless specifically stated otherwise, one is the other And some of all the modifications, applications, detailed explanation, supplementary explanation, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), it is particularly pronounced and clearly limited to a specific number in principle. It is not limited to the specific number except for the number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素(動作ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。 Further, in the following embodiments, the constituent elements (including the operation steps and the like) are not necessarily essential unless specifically stated and when it is considered to be obviously essential in principle. Similarly, in the following embodiments, when referring to the shapes, positional relationships and the like of components etc., the shapes thereof are substantially the same unless particularly clearly stated and where it is apparently clearly not so in principle. It is assumed that it includes things that are similar or similar to etc. The same applies to the above-described numbers and the like (including the number, the numerical value, the amount, the range and the like).
<実施の形態1>
図1は、実施の形態1にかかるレベルシフタ1の構成例を示す図である。本実施の形態にかかるレベルシフタ1は、低耐圧のNMOSトランジスタ及び高耐圧のデプレション型NMOSトランジスタの導通状態をそれぞれ異なる制御信号により制御することで、低耐圧のNMOSトランジスタに耐圧を超える電圧が印加されないようにしている。それにより、低耐圧のNMOSトランジスタの劣化が抑制される。つまり、本実施の形態にかかるレベルシフタ1は、信頼性を低下させることなく、高速動作を実現することができる。以下、具体的に説明する。
FIG. 1 is a view showing a configuration example of the
図1に示すレベルシフタ1は、レベルシフト部11と、タイミング制御回路(第1タイミング制御回路)12と、タイミング制御回路(第2タイミング制御回路)13と、インバータINV1と、を備える。なお、タイミング制御回路12,13と、インバータINV1と、によりタイミング制御部が構成される。
The
レベルシフト部11は、高耐圧のPMOSトランジスタ(第1PMOSトランジスタ)P1と、高耐圧のPMOSトランジスタ(第2PMOSトランジスタ)P2と、高耐圧のデプレション型NMOSトランジスタ(第1デプレション型NMOSトランジスタ)NA1と、高耐圧のデプレション型NMOSトランジスタ(第2デプレション型NMOSトランジスタ)NA2と、低耐圧のNMOSトランジスタ(第1NMOSトランジスタ)N1と、低耐圧のNMOSトランジスタ(第2NMOSトランジスタ)N2と、を備える。
The
高耐圧PMOSトランジスタP1,P2は、高電圧の電源電圧VDDQが供給される電源電圧端子(第1電源電圧端子;以下、電源電圧端子VDDQと称す)と、基準電圧端子VSSと、の間に並列に設けられ、それぞれのゲートが互いのドレインに接続されている。 The high breakdown voltage PMOS transistors P1 and P2 are connected in parallel between a power supply voltage terminal (first power supply voltage terminal; hereinafter referred to as a power supply voltage terminal VDDQ) to which the high power supply voltage VDDQ is supplied and a reference voltage terminal VSS. , And their gates are connected to each other's drain.
より具体的には、高耐圧PMOSトランジスタP1では、ソースが電源電圧端子VDDQに接続され、ドレインがノードLSDLに接続され、ゲートがノードLSDRに接続されている。高耐圧PMOSトランジスタP2では、ソースが電源電圧端子VDDQに接続され、ドレインがノードLSDRに接続され、ゲートがノードLSDLに接続されている。 More specifically, in the high breakdown voltage PMOS transistor P1, the source is connected to the power supply voltage terminal VDDQ, the drain is connected to the node LSDL, and the gate is connected to the node LSDR. In the high breakdown voltage PMOS transistor P2, the source is connected to the power supply voltage terminal VDDQ, the drain is connected to the node LSDR, and the gate is connected to the node LSDL.
高耐圧デプレション型NMOSトランジスタNA1,NA2は、高耐圧PMOSトランジスタP1,P2と、基準電圧端子VSSと、の間に、それぞれ当該高耐圧PMOSトランジスタP1,P2に直列に設けられている。 The high breakdown voltage depletion type NMOS transistors NA1 and NA2 are respectively provided in series with the high breakdown voltage PMOS transistors P1 and P2 between the high breakdown voltage PMOS transistors P1 and P2 and the reference voltage terminal VSS.
より具体的には、高耐圧デプレション型NMOSトランジスタNA1では、ソースがノードINT1に接続され、ドレインがノードLSDLに接続され、ゲートに制御信号(第1制御信号)IN1が供給されている。高耐圧デプレション型NMOSトランジスタNA2では、ソースがノードINT2に接続され、ドレインがノードLSDRに接続され、ゲートに制御信号(第2制御信号)IN2が供給されている。 More specifically, in the high breakdown voltage depletion type NMOS transistor NA1, the source is connected to the node INT1, the drain is connected to the node LSDL, and the control signal (first control signal) IN1 is supplied to the gate. In the high breakdown voltage depletion type NMOS transistor NA2, the source is connected to the node INT2, the drain is connected to the node LSDR, and the control signal (second control signal) IN2 is supplied to the gate.
低耐圧NMOSトランジスタN1,N2は、高耐圧デプレション型NMOSトランジスタNA1,NA2と、基準電圧端子VSSと、の間に、それぞれ当該高耐圧デプレション型NMOSトランジスタNA1,NA2に直列に設けられている。 The low withstand voltage NMOS transistors N1 and N2 are provided in series with the high withstand voltage depletion type NMOS transistors NA1 and NA2 respectively between the high withstand voltage depletion type NMOS transistors NA1 and NA2 and the reference voltage terminal VSS. .
より具体的には、低耐圧NMOSトランジスタN1では、ソースが基準電圧端子VSSに接続され、ドレインがノードINT1に接続され、ゲートに制御信号(第3制御信号)IN3が供給されている。低耐圧NMOSトランジスタN2では、ソースが基準電圧端子VSSに接続され、ドレインがノードINT2に接続され、ゲートに制御信号(第4制御信号)IN4が供給されている。 More specifically, in the low breakdown voltage NMOS transistor N1, the source is connected to the reference voltage terminal VSS, the drain is connected to the node INT1, and the control signal (third control signal) IN3 is supplied to the gate. In the low withstand voltage NMOS transistor N2, the source is connected to the reference voltage terminal VSS, the drain is connected to the node INT2, and the control signal (fourth control signal) IN4 is supplied to the gate.
タイミング制御回路12は、電源電圧VDDQより低い低電圧の電源電圧VDDが供給される電源電圧端子(第2電源電圧端子;以下、電源電圧端子VDDと称す)と、基準電圧端子VSSと、の間に設けられ、外部から入力端子INに供給される入力信号(以下、入力信号INと称す)を反転して制御信号IN1,IN3を生成する。つまり、タイミング制御回路12は、入力信号INの反転信号に対応する制御信号IN1,IN3を生成する。ただし、制御信号IN1,IN3は異なる信号である。なお、入力信号INは、電源電圧VDDと基準電圧端子VSSとの間の範囲内の電位を示す。
The
タイミング制御回路13は、電源電圧端子VDDと基準電圧端子VSSとの間に設けられ、入力信号INの反転信号を反転して制御信号IN2,IN4を生成する。つまり、タイミング制御回路13は、入力信号INの正転信号に対応する制御信号IN2,IN4を生成する。ただし、制御信号IN2,IN4は異なる信号である。
The
即ち、タイミング制御回路12,13及びインバータINV1からなるタイミング制御部は、電源電圧端子VDDと基準電圧端子VSSとの間に設けられ、入力信号INの反転信号に対応する制御信号IN1及び当該制御信号IN1とは異なる制御信号IN3を生成するとともに、入力信号INの正転信号に対応する制御信号IN2及び当該制御信号IN2とは異なる制御信号IN4を生成する。
That is, the timing control unit including the
例えば、タイミング制御部は、制御信号IN3,IN4よりも立ち上がり時のスルーレートが小さい制御信号IN1,IN2を生成し、かつ、制御信号IN1,IN2よりも立ち下がり時のスルーレートが小さい制御信号IN3,IN4を生成する。それにより、高耐圧デプレション型NMOSトランジスタNA1,NA2のオン抵抗を所定値以上に大きくした後に、低耐圧NMOSトランジスタN1,N2をオフすることができる。また、高耐圧デプレション型NMOSトランジスタNA1,NA2のオン抵抗を所定値以下に小さくする前に、低耐圧NMOSトランジスタN1,N2をオンすることができる。その結果、低耐圧NMOSトランジスタN1,N2に耐圧を超える電圧が印加されるのを防ぐことができる。 For example, the timing control unit generates control signals IN1 and IN2 having a smaller slew rate at the rising edge than control signals IN3 and IN4, and a control signal IN3 having a smaller slew rate at the falling edge than control signals IN1 and IN2. , IN4 are generated. Thus, after the ON resistances of the high breakdown voltage depletion type NMOS transistors NA1 and NA2 are increased to a predetermined value or more, the low breakdown voltage NMOS transistors N1 and N2 can be turned off. Also, the low breakdown voltage NMOS transistors N1 and N2 can be turned on before the ON resistances of the high breakdown voltage depletion type NMOS transistors NA1 and NA2 are reduced to a predetermined value or less. As a result, it is possible to prevent the application of a voltage exceeding the withstand voltage to the low withstand voltage NMOS transistors N1 and N2.
(レベルシフタ1の動作)
続いて、図2を用いて、本実施の形態にかかるレベルシフタ1の動作について説明する。図2は、レベルシフタ1の動作を示すタイミングチャートである。なお、図2において、Vgs(NA2)は、高耐圧デプレション型NMOSトランジスタNA2のゲート−ソース間電圧を表し、Vgs(N2)は、低耐圧NMOSトランジスタN2のゲート−ソース間電圧を表している。
(Operation of level shifter 1)
Subsequently, the operation of the
まず、入力信号INがHレベル(電源電圧VDD)からLレベル(基準電圧VSS)に立ち下がる。それにより、入力信号INの反転信号INRは、LレベルからHレベルに立ち上がる(時刻t0〜t1)。このとき、タイミング制御回路13は、制御信号IN2をHレベルからLレベルに立ち下げるとともに(時刻t0〜t1)、制御信号IN4を制御信号IN2よりも小さなスルーレートで(緩やかに)HレベルからLレベルに立ち下げる(時刻t0〜t2)。それにより、高耐圧デプレション型NMOSトランジスタNA2のオン抵抗が十分に大きくなった後に、低耐圧NMOSトランジスタN2はオフする。それにより、ノードINT2の電圧が小さく保たれるため、当該低耐圧NMOSトランジスタN2には耐圧を超える電圧は印加されない。それにより、低耐圧NMOSトランジスタN2の劣化が抑制される。
First, the input signal IN falls from H level (power supply voltage VDD) to L level (reference voltage VSS). Thereby, the inversion signal INR of the input signal IN rises from the L level to the H level (time t0 to t1). At this time, the
なお、ノードINT2の電位は、高耐圧デプレション型NMOSトランジスタNA2のゲート−ソース間電圧Vgs(NA2)からその閾値電圧Vth(NA2)を引いた値で求められる。したがって、低耐圧NMOSトランジスタN2がオフしたときのノードINT2の電位は、0−Vth=|Vth|程度となる。ここで、閾値電圧Vth(NA2)が0V〜−0.数V程度であるため、低耐圧NMOSトランジスタN2には耐圧を超える電圧は印加されない。 The potential of the node INT2 can be obtained by subtracting the threshold voltage Vth (NA2) from the gate-source voltage Vgs (NA2) of the high breakdown voltage depletion type NMOS transistor NA2. Therefore, the potential of the node INT2 when the low breakdown voltage NMOS transistor N2 is turned off is approximately 0-Vth = | Vth |. Here, the threshold voltage Vth (NA2) is 0V to -0. Since the voltage is about several volts, no voltage exceeding the withstand voltage is applied to the low withstand voltage NMOS transistor N2.
それに対し、タイミング制御回路12は、図示していないが、制御信号IN3をLレベルからHレベルに立ち上げるとともに(時刻t0〜t1)、制御信号IN1を制御信号IN3よりも小さなスルーレートで(緩やかに)LレベルからHレベルに立ち上げる(時刻t0〜t2)。それにより、高耐圧デプレション型NMOSトランジスタNA1のオン抵抗が大きな状態のうちに、低耐圧NMOSトランジスタN1はオンする。それにより、ノードINT1の電圧が小さく保たれるため、当該低耐圧NMOSトランジスタN1には耐圧を超える電圧は印加されない。それにより、低耐圧NMOSトランジスタN1の劣化が抑制される。
On the other hand, although not shown, the
低耐圧NMOSトランジスタN2がオフし、低耐圧NMOSトランジスタN1がオンするため、ノードLSDRの電位は電源電圧VDDQ程度にまで上昇し、ノードLSDLの電位は基準電圧VSS程度にまで低下する。ノードLSDRの電圧が出力端子OUTから外部に出力される。 Since the low breakdown voltage NMOS transistor N2 is turned off and the low breakdown voltage NMOS transistor N1 is turned on, the potential of the node LSDR rises to about the power supply voltage VDDQ, and the potential of the node LSDL falls to about the reference voltage VSS. The voltage of the node LSDR is output from the output terminal OUT to the outside.
次に、入力信号INがLレベルからHレベルに立ち上がる。それにより、入力信号INの反転信号INRは、HレベルからLレベルに立ち下がる(時刻t3〜t5)。このとき、タイミング制御回路13は、制御信号IN4をLレベルからHレベルに立ち上げるとともに(時刻t3〜t5)、制御信号IN2を制御信号IN4よりも小さなスルーレートで(緩やかに)LレベルからHレベルに立ち上げる(時刻t3〜t6)。それにより、高耐圧デプレション型NMOSトランジスタNA2のオン抵抗が大きな状態のうちに、低耐圧NMOSトランジスタN2はオンする。それにより、ノードINT2の電圧が小さく保たれるため、当該低耐圧NMOSトランジスタN2には耐圧を超える電圧は印加されない。それにより、低耐圧NMOSトランジスタN2の劣化が抑制される。
Next, the input signal IN rises from the L level to the H level. As a result, the inverted signal INR of the input signal IN falls from H level to L level (time t3 to t5). At this time, the
なお、ノードINT2の電位は、上記したように、高耐圧デプレション型NMOSトランジスタNA2のゲート−ソース間電圧Vgs(NA2)からその閾値電圧Vth(NA2)を引いた値で求められる。ここで、低耐圧NMOSトランジスタN2がオフからオンに切り替わった時点での制御信号IN2の電圧レベルはまだHレベル(電源電圧VDD)に達していないため、Vgs(NA2)は電源電圧VDDよりも低い。したがって、ノードINT2の電位もVDDよりも低い。そのため、低耐圧NMOSトランジスタN2には耐圧を超える電圧は印加されない。 As described above, the potential of the node INT2 can be obtained by subtracting the threshold voltage Vth (NA2) from the gate-source voltage Vgs (NA2) of the high breakdown voltage depletion type NMOS transistor NA2. Here, Vgs (NA2) is lower than the power supply voltage VDD because the voltage level of the control signal IN2 when the low breakdown voltage NMOS transistor N2 is switched from off to on has not yet reached the H level (power supply voltage VDD). . Therefore, the potential of the node INT2 is also lower than VDD. Therefore, no voltage exceeding the withstand voltage is applied to the low withstand voltage NMOS transistor N2.
それに対し、タイミング制御回路12は、図示していないが、制御信号IN1をHレベルからLレベルに立ち下げるとともに(時刻t3〜t5)、制御信号IN3を制御信号IN1よりも小さなスルーレートで(緩やかに)HレベルからLレベルに立ち下げる(時刻t3〜t6)。それにより、高耐圧デプレション型NMOSトランジスタNA1のオン抵抗が十分に大きくなった後に、低耐圧NMOSトランジスタN1はオフする。それにより、ノードINT1の電圧が小さく保たれるため、当該低耐圧NMOSトランジスタN1には耐圧を超える電圧は印加されない。それにより、低耐圧NMOSトランジスタN1の劣化が抑制される。
On the other hand, although not shown, the
低耐圧NMOSトランジスタN1がオフし、低耐圧NMOSトランジスタN2がオンするため、ノードLSDLの電位は電源電圧VDDQ程度にまで上昇し、ノードLSDRの電位は基準電圧VSS程度にまで低下する。ノードLSDRの電圧が出力端子OUTから外部に出力される。 Since the low breakdown voltage NMOS transistor N1 is turned off and the low breakdown voltage NMOS transistor N2 is turned on, the potential of the node LSDL rises to about the power supply voltage VDDQ, and the potential of the node LSDR falls to about the reference voltage VSS. The voltage of the node LSDR is output from the output terminal OUT to the outside.
より詳細には、タイミング制御回路13は、低耐圧NMOSトランジスタN2のゲート−ソース間電圧が低下して当該低耐圧NMOSトランジスタN2の閾値電圧より低くなった時点(図2の時刻t1)における高耐圧デプレション型NMOSトランジスタNA2のゲート−ソース間電圧が、当該高耐圧デプレション型NMOSトランジスタNA2の閾値電圧と電源電圧VDDとの和より低くなるように、制御信号IN2,IN4を生成する。さらに、タイミング制御回路13は、低耐圧NMOSトランジスタN2のゲート−ソース間電圧が上昇して当該低耐圧NMOSトランジスタN2の閾値電圧以上になった時点(図2の時刻t4)における高耐圧デプレション型NMOSトランジスタNA2のゲート−ソース間電圧が、当該高耐圧デプレション型NMOSトランジスタNA2の閾値電圧と電源電圧VDDとの和より低くなるように、制御信号IN2,IN4を生成する。
More specifically, in the
同じく、タイミング制御回路12は、低耐圧NMOSトランジスタN1のゲート−ソース間電圧が低下して当該低耐圧NMOSトランジスタN1の閾値電圧より低くなった時点における高耐圧デプレション型NMOSトランジスタNA1のゲート−ソース間電圧が、当該高耐圧デプレション型NMOSトランジスタNA1の閾値電圧と電源電圧VDDとの和より低くなるように、制御信号IN1,IN3を生成する。さらに、タイミング制御回路12は、低耐圧NMOSトランジスタN1のゲート−ソース間電圧が上昇して当該低耐圧NMOSトランジスタN1の閾値電圧以上になった時点における高耐圧デプレション型NMOSトランジスタNA1のゲート−ソース間電圧が、当該高耐圧デプレション型NMOSトランジスタNA1の閾値電圧と電源電圧VDDとの和より低くなるように、制御信号IN1,IN3を生成する。
Similarly, in the
このように、本実施の形態にかかるレベルシフタ1は、低耐圧NMOSトランジスタN1,N2及び高耐圧デプレション型NMOSトランジスタNA1,NA2の導通状態をそれぞれ異なる制御信号により制御することで、低耐圧NMOSトランジスタN1,N2に耐圧を超える電圧が印加されないようにしている。それにより、当該低耐圧NMOSトランジスタN1,N2の劣化が抑制される。つまり、本実施の形態にかかるレベルシフタ1は、信頼性を低下させることなく、高速動作を実現することができる。
As described above, the
(レベルシフタ1の第1具体的構成例)
図3は、レベルシフタ1の第1具体的構成例をレベルシフタ1aとして示す図である。図3において、タイミング制御回路12は、低耐圧PMOSトランジスタ(第3PMOSトランジスタ)P11と、低耐圧NMOSトランジスタ(第3NMOSトランジスタ)N11と、抵抗素子(第1抵抗素子)R1と、を有する。タイミング制御回路13は、低耐圧PMOSトランジスタ(第4PMOSトランジスタ)P13と、低耐圧NMOSトランジスタ(第4NMOSトランジスタ)N13と、抵抗素子(第2抵抗素子)R2と、を有する。
(First Specific Configuration Example of the Level Shifter 1)
FIG. 3 is a view showing a first specific configuration example of the
タイミング制御回路12において、低耐圧PMOSトランジスタP11と低耐圧NMOSトランジスタN11とは、電源電圧端子VDDと基準電圧端子VSSとの間に直列に設けられ、それぞれのゲートには入力信号INが供給されている。抵抗素子R1は、低耐圧PMOSトランジスタP11と低耐圧NMOSトランジスタN11との間に設けられている。そして、タイミング制御回路12は、低耐圧PMOSトランジスタP11と抵抗素子R1との間のノードの電圧を制御信号IN3として生成し、低耐圧NMOSトランジスタN11と抵抗素子R1との間のノードの電圧を制御信号IN1として生成する。それにより、タイミング制御回路12は、制御信号IN3よりも立ち上がり時のスルーレートが小さい制御信号IN1を生成するとともに、制御信号IN1よりも立ち下がり時のスルーレートが小さい制御信号IN3を生成することができる。なお、制御信号IN1,IN3のスルーレートは、低耐圧PMOSトランジスタP11のサイズ、低耐圧NMOSトランジスタN11のサイズ、及び、抵抗素子R1の抵抗値を調整することで、調整可能である。
In the
タイミング制御回路13において、低耐圧PMOSトランジスタP13と低耐圧NMOSトランジスタN13とは、電源電圧端子VDDと基準電圧端子VSSとの間に直列に設けられ、それぞれのゲートには入力信号INの反転信号が供給されている。抵抗素子R2は、低耐圧PMOSトランジスタP13と低耐圧NMOSトランジスタN13との間に設けられている。そして、タイミング制御回路13は、低耐圧PMOSトランジスタP13と抵抗素子R2との間のノードの電圧を制御信号IN4として生成し、低耐圧NMOSトランジスタN13と抵抗素子R2との間のノードの電圧を制御信号IN2として生成する。それにより、タイミング制御回路13は、制御信号IN4よりも立ち上がり時のスルーレートが小さい制御信号IN2を生成するとともに、制御信号IN2よりも立ち下がり時のスルーレートが小さい制御信号IN4を生成することができる。なお、制御信号IN2,IN4のスルーレートは、低耐圧PMOSトランジスタP13のサイズ、低耐圧NMOSトランジスタN13のサイズ、及び、抵抗素子R2の抵抗値、を調整することで調整可能である。
In the
インバータINV1は、低耐圧PMOSトランジスタP15及び低耐圧NMOSトランジスタN15からなる。低耐圧PMOSトランジスタP15及び低耐圧NMOSトランジスタN15は、電源電圧端子VDDと基準電圧端子VSSとの間に直列に設けられている。そして、インバータINV1は、入力信号INを低耐圧PMOSトランジスタP15及び低耐圧NMOSトランジスタN15のそれぞれのゲートで受けて、低耐圧PMOSトランジスタP15と低耐圧NMOSトランジスタN15との間のノードの電圧を入力信号INの反転信号として出力する。 The inverter INV1 includes a low breakdown voltage PMOS transistor P15 and a low breakdown voltage NMOS transistor N15. The low breakdown voltage PMOS transistor P15 and the low breakdown voltage NMOS transistor N15 are provided in series between the power supply voltage terminal VDD and the reference voltage terminal VSS. The inverter INV1 receives the input signal IN at the gates of the low breakdown voltage PMOS transistor P15 and the low breakdown voltage NMOS transistor N15, and inputs the voltage of the node between the low breakdown voltage PMOS transistor P15 and the low breakdown voltage NMOS transistor N15. Output as an inverted signal of IN.
図3に示すレベルシフタ1aのその他の構成については、図1に示すレベルシフタ1と同様であるため、その説明を省略する。
The other configuration of the level shifter 1a shown in FIG. 3 is the same as that of the
(レベルシフタ1aの第1変形例)
図4は、図3に示すレベルシフタ1aの第1変形例をレベルシフタ1bとして示す図である。図4に示すタイミング制御回路12,13は、図3に示すタイミング制御回路12,13と比較して、抵抗素子R1,R2としてトランスファーゲートT1,T2を備える。
(First Modified Example of Level Shifter 1a)
FIG. 4 is a view showing a first modification of the level shifter 1a shown in FIG. 3 as the
トランスファーゲートT1は、低耐圧PMOSトランジスタP12と低耐圧NMOSトランジスタN12とからなる。トランスファーゲートT2は、低耐圧PMOSトランジスタP14と低耐圧NMOSトランジスタN14とからなる。図4に示すレベルシフタ1bのその他の構成については、図3に示すレベルシフタ1aと同様であるため、その説明を省略する。
The transfer gate T1 includes a low breakdown voltage PMOS transistor P12 and a low breakdown voltage NMOS transistor N12. The transfer gate T2 includes a low breakdown voltage PMOS transistor P14 and a low breakdown voltage NMOS transistor N14. The other configuration of the
(レベルシフタ1aの第2変形例)
図5は、図3に示すレベルシフタ1aの第2変形例をレベルシフタ1cとして示す図である。図5に示すレベルシフト部11は、図3に示すレベルシフト部11と比較して、高耐圧PMOSトランジスタP3,P4をさらに備える。
(Second Modified Example of Level Shifter 1a)
FIG. 5 is a view showing a second modification of the level shifter 1a shown in FIG. 3 as the level shifter 1c. The
高耐圧PMOSトランジスタP3は、高耐圧PMOSトランジスタP1のドレインとノードLSDLとの間に設けられ、そのゲートには制御信号IN3が供給される。高耐圧PMOSトランジスタP4は、高耐圧PMOSトランジスタP2のドレインとノードLSDRとの間に設けられ、そのゲートには制御信号IN4が供給される。図5に示すレベルシフタ1cのその他の構成については、図3に示すレベルシフタ1aと同様であるため、その説明を省略する。 The high breakdown voltage PMOS transistor P3 is provided between the drain of the high breakdown voltage PMOS transistor P1 and the node LSDL, and the control signal IN3 is supplied to its gate. The high breakdown voltage PMOS transistor P4 is provided between the drain of the high breakdown voltage PMOS transistor P2 and the node LSDR, and the control signal IN4 is supplied to its gate. The other configuration of the level shifter 1c shown in FIG. 5 is the same as that of the level shifter 1a shown in FIG.
図5に示すレベルシフタ1cは、図3に示すレベルシフタ1aと同等の効果を奏することができる。 The level shifter 1c shown in FIG. 5 can exhibit the same effect as the level shifter 1a shown in FIG.
(レベルシフタ1の第2具体的構成例)
図6は、レベルシフタ1の第2具体的構成例をレベルシフタ1dとして示す図である。図6において、タイミング制御回路12は、低耐圧PMOSトランジスタ(第3PMOSトランジスタ)P21と、低耐圧PMOSトランジスタ(第4PMOSトランジスタ)P22と、低耐圧NMOSトランジスタ(第3NMOSトランジスタ)N21と、低耐圧NMOSトランジスタ(第4NMOSトランジスタ)N22と、を有する。タイミング制御回路13は、低耐圧PMOSトランジスタ(第5PMOSトランジスタ)P23と、低耐圧PMOSトランジスタ(第6PMOSトランジスタ)P24と、低耐圧NMOSトランジスタ(第5NMOSトランジスタ)N23と、低耐圧NMOSトランジスタ(第6NMOSトランジスタ)N24と、を有する。
(Second Specific Configuration Example of the Level Shifter 1)
FIG. 6 is a view showing a second specific configuration example of the
タイミング制御回路12において、低耐圧PMOSトランジスタP21と低耐圧NMOSトランジスタN21とは、電源電圧端子VDDと基準電圧端子VSSとの間に直列に設けられ、それぞれのゲートには入力信号INが供給されている。低耐圧PMOSトランジスタP22と低耐圧NMOSトランジスタN22とは、電源電圧端子VDDと基準電圧端子VSSとの間に直列に設けられ、それぞれのゲートには入力信号INの反転信号が供給されている。そして、タイミング制御回路12は、低耐圧PMOSトランジスタP21と低耐圧NMOSトランジスタN21との間のノードの電圧を制御信号IN1として生成し、低耐圧PMOSトランジスタP22と低耐圧NMOSトランジスタN22との間のノードの電圧を制御信号IN3として生成する。ここで、低耐圧PMOSトランジスタP21の駆動能力は、低耐圧PMOSトランジスタP22の駆動能力より小さい。他方、低耐圧NMOSトランジスタN21の駆動能力は、低耐圧NMOSトランジスタN22の駆動能力より大きい。それにより、タイミング制御回路12は、制御信号IN3よりも立ち上がり時のスルーレートが小さい制御信号IN1を生成するとともに、制御信号IN1よりも立ち下がり時のスルーレートが小さい制御信号IN3を生成することができる。なお、制御信号IN1,IN3のスルーレートは、トランジスタP21,P22,N21,N22の駆動能力を調整することで、調整可能である。
In the
タイミング制御回路13において、低耐圧PMOSトランジスタP23と低耐圧NMOSトランジスタN23とは、電源電圧端子VDDと基準電圧端子VSSとの間に直列に設けられ、それぞれのゲートには入力信号INが供給されている。低耐圧PMOSトランジスタP24と低耐圧NMOSトランジスタN24とは、電源電圧端子VDDと基準電圧端子VSSとの間に直列に設けられ、それぞれのゲートには入力信号INの反転信号が供給されている。そして、タイミング制御回路13は、低耐圧PMOSトランジスタP23と低耐圧NMOSトランジスタN23との間のノードの電圧を制御信号IN2として生成し、低耐圧PMOSトランジスタP24と低耐圧NMOSトランジスタN24との間のノードの電圧を制御信号IN4として生成する。ここで、低耐圧PMOSトランジスタP23の駆動能力は、低耐圧PMOSトランジスタP24の駆動能力より小さい。他方、低耐圧NMOSトランジスタN23の駆動能力は、低耐圧NMOSトランジスタN24の駆動能力より大きい。それにより、タイミング制御回路13は、制御信号IN4よりも立ち上がり時のスルーレートが小さい制御信号IN2を生成するとともに、制御信号IN2よりも立ち下がり時のスルーレートが小さい制御信号IN4を生成することができる。なお、制御信号IN2,IN4のスルーレートは、トランジスタP23,P24,N23,N24の駆動能力を調整することで、調整可能である。
In the
図6に示すレベルシフタ1dのその他の構成については、図3に示すレベルシフタ1aと同様であるため、その説明を省略する。 The other configuration of the level shifter 1d shown in FIG. 6 is the same as that of the level shifter 1a shown in FIG.
図6に示すレベルシフタ1dでは、各タイミング制御回路が2つのインバータからそれぞれ異なる2つの制御信号を生成している。それにより、図6に示すレベルシフタ1dは、制御信号IN1,IN3間のタイミング及び制御信号IN2,IN4間のタイミングを容易に調整することができる。 In the level shifter 1 d shown in FIG. 6, each timing control circuit generates two different control signals from two inverters. Thus, the level shifter 1d shown in FIG. 6 can easily adjust the timing between the control signals IN1 and IN3 and the timing between the control signals IN2 and IN4.
(レベルシフタ1dの変形例)
図7は、図6に示すレベルシフタ1dの変形例をレベルシフタ1eとして示す図である。図7に示すレベルシフト部11は、図6に示すレベルシフト部11と比較して、高耐圧PMOSトランジスタP3,P4をさらに備える。
(Modified example of the level shifter 1d)
FIG. 7 is a view showing a modification of the level shifter 1 d shown in FIG. 6 as the
高耐圧PMOSトランジスタP3は、高耐圧PMOSトランジスタP1のドレインとノードLSDLとの間に設けられ、そのゲートには制御信号IN3が供給される。高耐圧PMOSトランジスタP4は、高耐圧PMOSトランジスタP2のドレインとノードLSDRとの間に設けられ、そのゲートには制御信号IN4が供給される。図7に示すレベルシフタ1eのその他の構成については、図6に示すレベルシフタ1dと同様であるため、その説明を省略する。
The high breakdown voltage PMOS transistor P3 is provided between the drain of the high breakdown voltage PMOS transistor P1 and the node LSDL, and the control signal IN3 is supplied to its gate. The high breakdown voltage PMOS transistor P4 is provided between the drain of the high breakdown voltage PMOS transistor P2 and the node LSDR, and the control signal IN4 is supplied to its gate. The other configuration of the
図7に示すレベルシフタ1eは、図6に示すレベルシフタ1dと同等の効果を奏することができる。
The
<実施の形態2>
図8は、実施の形態2にかかるレベルシフタ1fの構成例を示す図である。図8に示すレベルシフタ1fは、図1に示すレベルシフタ1と比較して、タイミング制御回路12,13のうちタイミング制御回路12のみを有し、インバータINV1に代えてインバータINV2,INV3を有する。なお、タイミング制御回路12及びインバータINV2,INV3によりタイミング制御部が構成される。
Second Embodiment
FIG. 8 is a view showing a configuration example of the level shifter 1 f according to the second embodiment. Compared to the
タイミング制御回路12は、電源電圧端子VDDと基準電圧端子VSSとの間に設けられ、入力信号INの反転信号に対応する制御信号IN1,IN3を生成する。ただし、制御信号IN1,IN3は異なる信号である。
The
インバータINV2,INV3は、インバータINV1と同一の回路構成であって、それぞれ、制御信号IN1,IN3の反転信号を制御信号IN4,IN2として出力する。なお、制御信号IN1,IN3が異なる信号であるため、制御信号IN2,IN4も異なる信号であるということができる。 The inverters INV2 and INV3 have the same circuit configuration as the inverter INV1, and respectively output inverted signals of the control signals IN1 and IN3 as control signals IN4 and IN2. Since the control signals IN1 and IN3 are different signals, it can be said that the control signals IN2 and IN4 are also different signals.
即ち、タイミング制御回路12及びインバータINV2,INV3からなるタイミング制御部は、電源電圧端子VDDと基準電圧端子VSSとの間に設けられ、入力信号INの反転信号に対応する制御信号IN1及び当該制御信号IN1とは異なる制御信号IN3を生成するとともに、入力信号INの正転信号に対応する制御信号IN2及び当該制御信号IN2とは異なる制御信号IN4を生成する。
That is, the timing control unit including the
例えば、タイミング制御部は、制御信号IN3,IN4よりも立ち上がり時のスルーレートが小さい制御信号IN1,IN2を生成し、かつ、制御信号IN1,IN2よりも立ち下がり時のスルーレートが小さい制御信号IN3,IN4を生成する。それにより、低耐圧NMOSトランジスタN1,N2がオフする前に高耐圧デプレション型NMOSトランジスタNA1,NA2のオン抵抗を所定値以上にすることができる。また、低耐圧NMOSトランジスタN1,N2がオンした後に高耐圧デプレション型NMOSトランジスタNA1,NA2のオン抵抗を所定値以上にすることができる。その結果、低耐圧NMOSトランジスタN1,N2に耐圧を超える電圧が印加されるのを防ぐことができる。 For example, the timing control unit generates control signals IN1 and IN2 having a smaller slew rate at the rising edge than control signals IN3 and IN4, and a control signal IN3 having a smaller slew rate at the falling edge than control signals IN1 and IN2. , IN4 are generated. As a result, before the low breakdown voltage NMOS transistors N1 and N2 are turned off, the on resistance of the high breakdown voltage depletion type NMOS transistors NA1 and NA2 can be set to a predetermined value or more. Further, after the low breakdown voltage NMOS transistors N1 and N2 are turned on, the on resistance of the high breakdown voltage depletion type NMOS transistors NA1 and NA2 can be set to a predetermined value or more. As a result, it is possible to prevent the application of a voltage exceeding the withstand voltage to the low withstand voltage NMOS transistors N1 and N2.
図8に示すレベルシフタ1fの動作については、図1に示すレベルシフタ1の場合と同様であるため、その説明を省略する。
The operation of the level shifter 1 f shown in FIG. 8 is the same as that of the
本実施の形態にかかるレベルシフタは、実施の形態1にかかるレベルシフタと同等の効果を奏することができる。 The level shifter according to the present embodiment can exhibit the same effects as the level shifter according to the first embodiment.
(レベルシフタ1fの第1具体的構成例)
図9は、レベルシフタ1fの第1具体的構成例をレベルシフタ1gとして示す図である。図9において、タイミング制御回路12は、低耐圧PMOSトランジスタP11と、低耐圧NMOSトランジスタN11と、抵抗素子R1と、を有する。具体的な接続関係については、図3に示すタイミング制御回路12の場合と同様である。なお、抵抗素子R1は、トランスファーゲート等であってもよい。
(First Specific Configuration Example of the Level Shifter 1f)
FIG. 9 is a view showing a first specific configuration example of the level shifter 1 f as the
(レベルシフタ1fの第2具体的構成例)
図10は、レベルシフタ1fの第2具体的構成例をレベルシフタ1hとして示す図である。図10において、タイミング制御回路12は、低耐圧PMOSトランジスタP21と、低耐圧PMOSトランジスタP22と、低耐圧NMOSトランジスタN21と、低耐圧NMOSトランジスタN22と、を有する。具体的な接続関係については、図6に示すタイミング制御回路12の場合と同様である。
(Second Specific Configuration Example of the Level Shifter 1f)
FIG. 10 is a view showing a second specific configuration example of the level shifter 1 f as the level shifter 1 h. In FIG. 10, the
以上のように、上記実施の形態に係るレベルシフタは、低耐圧のNMOSトランジスタ及び高耐圧のデプレション型NMOSトランジスタの導通状態をそれぞれ異なる制御信号により制御することで、低耐圧のNMOSトランジスタに耐圧を超える電圧が印加されなくないようにしている。それにより、当該低耐圧のNMOSトランジスタの劣化が抑制される。それにより、上記実施の形態にかかるレベルシフタは、信頼性を低下させることなく、高速動作を実現することができる。
このように、本実施の形態にかかるレベルシフタ1は、低耐圧NMOSトランジスタN1,N2及び高耐圧デプレション型NMOSトランジスタNA1,NA2の導通状態をそれぞれ異なる制御信号により制御することで、低耐圧NMOSトランジスタN1,N2に耐圧を超える電圧が印加されないようにしている。それにより、当該低耐圧NMOSトランジスタN1,N2の劣化が抑制される。つまり、本実施の形態にかかるレベルシフタ1は、信頼性を低下させることなく、高速動作を実現することができる。
As described above, the level shifter according to the above embodiments controls the low breakdown voltage NMOS transistor by controlling the conduction states of the low breakdown voltage NMOS transistor and the high breakdown voltage NMOS transistor with different control signals. The voltage exceeding the voltage is prevented from being applied. Thereby, the deterioration of the low withstand voltage NMOS transistor is suppressed. As a result, the level shifter according to the above embodiment can realize high-speed operation without reducing the reliability.
As described above, the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。 As mentioned above, although the invention made by the present inventor was concretely explained based on an embodiment, the present invention is not limited to the embodiment mentioned already, A various change in the range which does not deviate from the gist It goes without saying that it is possible.
1 レベルシフタ
1a〜1h レベルシフタ
11 レベルシフト部
12,13 タイミング制御回路
INV1〜INV3 インバータ
P1〜P4 高耐圧PMOSトランジスタ
N1,N2 低耐圧NMOSトランジスタ
NA1,NA2 高耐圧デプレション型NMOSトランジスタ
P11〜P15 低耐圧PMOSトランジスタ
N11〜N15 低耐圧NMOSトランジスタ
P21〜P24 低耐圧PMOSトランジスタ
N21〜N24 低耐圧NMOSトランジスタ
R1,R2 抵抗素子
DESCRIPTION OF
Claims (12)
前記第1及び前記第2MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第1及び第2制御信号が供給された第3及び第4MOSトランジスタと、
前記第3及び前記第4MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第3及び第4制御信号が供給された第5及び第6MOSトランジスタと、
前記第1電源電圧端子に供給される第1電源電圧より低い第2電源電圧が供給される第2電源電圧端子と、前記基準電圧端子と、の間に設けられ、入力信号の反転信号に対応する前記第1制御信号及び前記第3制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第2制御信号及び前記第4制御信号を生成する、タイミング制御部と、
を備え、
前記第1及至第4制御信号は、それぞれ、所定のハイレベルと所定のロウレベルを切り替えることで前記第1MOSトランジスタと前記基準電圧端子間、及び、前記第2MOSトランジスタと前記基準電圧端子間の導通と非導通の切り替えを制御し、
前記第1MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第3制御信号が所定のロウレベルとなるより、前記第1制御信号が所定のロウレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第4制御信号が所定のロウレベルとなるより、前記第2制御信号が所定のロウレベルとなるのが早く、
前記第1MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第1制御信号が所定のハイレベルとなるより、前記第3制御信号が所定のハイレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第2制御信号が所定のハイレベルとなるより、前記第4制御信号が所定のハイレベルとなるのが早く、
前記第5及び前記第6MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜厚より薄く、
前記タイミング制御部は、
前記第5MOSトランジスタのゲート−ソース間電圧が低下して当該第5MOSトランジスタの閾値電圧より低くなった時点における前記第3MOSトランジスタのゲート−ソース間電圧が、当該第3MOSトランジスタの閾値電圧と前記第2電源電圧との和より低くなるように、かつ、前記第5MOSトランジスタのゲート−ソース間電圧が上昇して当該第5MOSトランジスタの閾値電圧以上になった時点における前記第3MOSトランジスタのゲート−ソース間電圧が、当該第3MOSトランジスタの閾値電圧と前記第2電源電圧との和より低くなるように、前記第1及び前記第3制御信号を生成し、
前記第6MOSトランジスタのゲート−ソース間電圧が低下して当該第6MOSトランジスタの閾値電圧より低くなった時点における前記第4MOSトランジスタのゲート−ソース間電圧が、当該第4MOSトランジスタの閾値電圧と前記第2電源電圧との和より低くなるように、かつ、前記第6MOSトランジスタのゲート−ソース間電圧が上昇して当該第6MOSトランジスタの閾値電圧以上になった時点における前記第4MOSトランジスタのゲート−ソース間電圧が、当該第4MOSトランジスタの閾値電圧と前記第2電源電圧との和より低くなるように、前記第2及び前記第4制御信号を生成する、
レベルシフタ。 First and second MOS transistors provided in parallel between the first power supply voltage terminal and the reference voltage terminal, with their gates connected to each other's drain,
Third and fourth MOS transistors provided respectively between the first and second MOS transistors and the reference voltage terminal and having first and second control signals supplied to their respective gates;
Fifth and sixth MOS transistors respectively provided between the third and fourth MOS transistors and the reference voltage terminal, the third and fourth control signals being supplied to respective gates of the third and fourth MOS transistors;
Provided between a second power supply voltage terminal to which a second power supply voltage lower than the first power supply voltage supplied to the first power supply voltage terminal is supplied, and the reference voltage terminal, corresponding to the inverted signal of the input signal A timing control unit that generates the first control signal and the third control signal, and generates the second control signal and the fourth control signal corresponding to a non-inverted signal of the input signal;
Equipped with
The first to fourth control signals are switched between the first MOS transistor and the reference voltage terminal and between the second MOS transistor and the reference voltage terminal by switching the predetermined high level and the predetermined low level, respectively. Control switching of non-conduction
At the transition from conduction to non-conduction between the first MOS transistor and the reference voltage terminal, it is faster for the first control signal to go to the predetermined low level than to the third control signal to go to the predetermined low level.
In the transition from conduction to non-conduction between the second MOS transistor and the reference voltage terminal, it is faster for the second control signal to go to the predetermined low level than to the fourth control signal to go to the predetermined low level.
In the transition from non-conduction to conduction between the first MOS transistor and the reference voltage terminal, the third control signal goes to a predetermined high level earlier than the first control signal goes to a predetermined high level.
In the transition from non-conduction to conduction between the second MOS transistor and the reference voltage terminal, it is faster for the fourth control signal to go to a predetermined high level than to the second control signal to go to a predetermined high level,
The gate oxide thicknesses of the fifth and sixth MOS transistors are smaller than the gate oxide thicknesses of the first to fourth MOS transistors,
The timing control unit
The gate-source voltage of the third MOS transistor at the time when the gate-source voltage of the fifth MOS transistor decreases and becomes lower than the threshold voltage of the fifth MOS transistor is the threshold voltage of the third MOS transistor and the second voltage. The voltage between the gate and the source of the third MOS transistor at a time when the voltage between the gate and the source of the fifth MOS transistor rises and becomes higher than the threshold voltage of the fifth MOS transistor so as to be lower than the sum with the power supply voltage. Generating the first and third control signals such that the sum is lower than the sum of the threshold voltage of the third MOS transistor and the second power supply voltage,
The gate-source voltage of the fourth MOS transistor at the time when the gate-source voltage of the sixth MOS transistor decreases and becomes lower than the threshold voltage of the sixth MOS transistor is the threshold voltage of the fourth MOS transistor and the second voltage. The voltage between the gate and the source of the fourth MOS transistor at a time when the voltage between the gate and the source of the sixth MOS transistor rises and becomes higher than the threshold voltage of the sixth MOS transistor so as to be lower than the sum with the power supply voltage. Generating the second and fourth control signals such that the second control signal is lower than the sum of the threshold voltage of the fourth MOS transistor and the second power supply voltage .
Les Berushifuta.
前記第1及び前記第2MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第1及び第2制御信号が供給された第3及び第4MOSトランジスタと、
前記第3及び前記第4MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第3及び第4制御信号が供給された第5及び第6MOSトランジスタと、
前記第1電源電圧端子に供給される第1電源電圧より低い第2電源電圧が供給される第2電源電圧端子と、前記基準電圧端子と、の間に設けられ、入力信号の反転信号に対応する前記第1制御信号及び前記第3制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第2制御信号及び前記第4制御信号を生成する、タイミング制御部と、
を備え、
前記第1及至第4制御信号は、それぞれ、所定のハイレベルと所定のロウレベルを切り替えることで前記第1MOSトランジスタと前記基準電圧端子間、及び、前記第2MOSトランジスタと前記基準電圧端子間の導通と非導通の切り替えを制御し、
前記第1MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第3制御信号が所定のロウレベルとなるより、前記第1制御信号が所定のロウレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第4制御信号が所定のロウレベルとなるより、前記第2制御信号が所定のロウレベルとなるのが早く、
前記第1MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第1制御信号が所定のハイレベルとなるより、前記第3制御信号が所定のハイレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第2制御信号が所定のハイレベルとなるより、前記第4制御信号が所定のハイレベルとなるのが早く、
前記第5及び前記第6MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜厚より薄く、
前記タイミング制御部は、
前記第1及び前記第3制御信号を生成する第1タイミング制御回路と、
前記第2及び前記第4制御信号を生成する第2タイミング制御回路と、を備え、
前記第1タイミング制御回路は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第7及び第8MOSトランジスタと、
前記第7及び前記第8MOSトランジスタの間に設けられた第1抵抗素子と、を有し、
前記第2タイミング制御回路は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第9及び第10MOSトランジスタと、
前記第9及び前記第10MOSトランジスタの間に設けられた第2抵抗素子と、を有し、
前記第1タイミング制御回路は、前記第7MOSトランジスタと前記第1抵抗素子との間のノードの電圧を前記第3制御信号として生成し、前記第8MOSトランジスタと前記第1抵抗素子との間のノードの電圧を前記第1制御信号として生成し、
前記第2タイミング制御回路は、前記第9MOSトランジスタと前記第2抵抗素子との間のノードの電圧を前記第4制御信号として生成し、かつ、前記第10MOSトランジスタと前記第2抵抗素子との間のノードの電圧を前記第2制御信号として生成し、
前記第7乃至前記第10MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜より薄い、
レベルシフタ。 First and second MOS transistors provided in parallel between the first power supply voltage terminal and the reference voltage terminal, with their gates connected to each other's drain,
Third and fourth MOS transistors provided respectively between the first and second MOS transistors and the reference voltage terminal and having first and second control signals supplied to their respective gates;
Fifth and sixth MOS transistors respectively provided between the third and fourth MOS transistors and the reference voltage terminal, the third and fourth control signals being supplied to respective gates of the third and fourth MOS transistors;
Provided between a second power supply voltage terminal to which a second power supply voltage lower than the first power supply voltage supplied to the first power supply voltage terminal is supplied, and the reference voltage terminal, corresponding to the inverted signal of the input signal A timing control unit that generates the first control signal and the third control signal, and generates the second control signal and the fourth control signal corresponding to a non-inverted signal of the input signal;
Equipped with
The first to fourth control signals are switched between the first MOS transistor and the reference voltage terminal and between the second MOS transistor and the reference voltage terminal by switching the predetermined high level and the predetermined low level, respectively. Control switching of non-conduction
At the transition from conduction to non-conduction between the first MOS transistor and the reference voltage terminal, it is faster for the first control signal to go to the predetermined low level than to the third control signal to go to the predetermined low level.
In the transition from conduction to non-conduction between the second MOS transistor and the reference voltage terminal, it is faster for the second control signal to go to the predetermined low level than to the fourth control signal to go to the predetermined low level.
In the transition from non-conduction to conduction between the first MOS transistor and the reference voltage terminal, the third control signal goes to a predetermined high level earlier than the first control signal goes to a predetermined high level.
In the transition from non-conduction to conduction between the second MOS transistor and the reference voltage terminal, it is faster for the fourth control signal to go to a predetermined high level than to the second control signal to go to a predetermined high level,
The gate oxide thicknesses of the fifth and sixth MOS transistors are smaller than the gate oxide thicknesses of the first to fourth MOS transistors,
The timing control unit
A first timing control circuit that generates the first and third control signals;
A second timing control circuit that generates the second and fourth control signals;
The first timing control circuit is
Seventh and eighth MOS transistors provided in series between the second power supply voltage terminal and the reference voltage terminal, the gates of which are supplied with the input signal;
A first resistance element provided between the seventh and eighth MOS transistors;
The second timing control circuit
Ninth and tenth MOS transistors provided in series between the second power supply voltage terminal and the reference voltage terminal, the gates of which are supplied with inverted signals of the input signal;
A second resistance element provided between the ninth and tenth MOS transistors;
The first timing control circuit generates a voltage of a node between the seventh MOS transistor and the first resistance element as the third control signal, and a node between the eighth MOS transistor and the first resistance element Voltage as the first control signal,
The second timing control circuit generates a voltage of a node between the ninth MOS transistor and the second resistive element as the fourth control signal, and between the tenth MOS transistor and the second resistive element. Generating the voltage of the second node as the second control signal,
The gate oxide film thickness of the seventh to tenth MOS transistors is thinner than the gate oxide film of the first to fourth MOS transistors .
Les Berushifuta.
請求項2に記載のレベルシフタ。 The seventh and ninth MOS transistors are PMOS transistors, and the eighth and tenth MOS transistors are NMOS transistors.
The level shifter according to claim 2 .
請求項2に記載のレベルシフタ。 Each of the first and second resistance elements is a transfer gate formed of a PMOS transistor and an NMOS transistor having a gate oxide thickness thinner than the gate oxide thickness of the first to fourth MOS transistors.
The level shifter according to claim 2 .
前記第1及び前記第2MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第1及び第2制御信号が供給された第3及び第4MOSトランジスタと、
前記第3及び前記第4MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第3及び第4制御信号が供給された第5及び第6MOSトランジスタと、
前記第1電源電圧端子に供給される第1電源電圧より低い第2電源電圧が供給される第2電源電圧端子と、前記基準電圧端子と、の間に設けられ、入力信号の反転信号に対応する前記第1制御信号及び前記第3制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第2制御信号及び前記第4制御信号を生成する、タイミング制御部と、
を備え、
前記第1及至第4制御信号は、それぞれ、所定のハイレベルと所定のロウレベルを切り替えることで前記第1MOSトランジスタと前記基準電圧端子間、及び、前記第2MOSトランジスタと前記基準電圧端子間の導通と非導通の切り替えを制御し、
前記第1MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第3制御信号が所定のロウレベルとなるより、前記第1制御信号が所定のロウレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第4制御信号が所定のロウレベルとなるより、前記第2制御信号が所定のロウレベルとなるのが早く、
前記第1MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第1制御信号が所定のハイレベルとなるより、前記第3制御信号が所定のハイレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第2制御信号が所定のハイレベルとなるより、前記第4制御信号が所定のハイレベルとなるのが早く、
前記第5及び前記第6MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜厚より薄く、
前記タイミング制御部は、
前記第1及び前記第3制御信号を生成する第1タイミング制御回路と、
前記第2及び前記第4制御信号を生成する第2タイミング制御回路と、を備え、
前記第1タイミング制御回路は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第7及び第8MOSトランジスタと、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第9及び第10MOSトランジスタと、を有し、
前記第2タイミング制御回路は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第11及び第12MOSトランジスタと、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第13及び第14MOSトランジスタと、を有し、
前記第7MOSトランジスタの駆動能力は、前記第9MOSトランジスタの駆動能力より小さく、前記第8MOSトランジスタの駆動能力は、前記第10MOSトランジスタの駆動能力より大きく、
前記第11MOSトランジスタの駆動能力は、前記第13MOSトランジスタの駆動能力より小さく、前記第12MOSトランジスタの駆動能力は、前記第14MOSトランジスタの駆動能力より大きく、
前記第1タイミング制御回路は、前記第7MOSトランジスタと前記第8MOSトランジスタとの間のノードの電圧を前記第1制御信号として生成し、かつ、前記第9MOSトランジスタと前記第10MOSトランジスタとの間のノードの電圧を前記第3制御信号として生成し、
前記第2タイミング制御回路は、前記第11MOSトランジスタと前記第12MOSトランジスタとの間のノードの電圧を前記第2制御信号として生成し、かつ、前記第13MOSトランジスタと前記第14MOSトランジスタとの間のノードの電圧を前記第4制御信号として生成し、
前記第7乃至前記第14MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜より薄い、
レベルシフタ。 First and second MOS transistors provided in parallel between the first power supply voltage terminal and the reference voltage terminal, with their gates connected to each other's drain,
Third and fourth MOS transistors provided respectively between the first and second MOS transistors and the reference voltage terminal and having first and second control signals supplied to their respective gates;
Fifth and sixth MOS transistors respectively provided between the third and fourth MOS transistors and the reference voltage terminal, the third and fourth control signals being supplied to respective gates of the third and fourth MOS transistors;
Provided between a second power supply voltage terminal to which a second power supply voltage lower than the first power supply voltage supplied to the first power supply voltage terminal is supplied, and the reference voltage terminal, corresponding to the inverted signal of the input signal A timing control unit that generates the first control signal and the third control signal, and generates the second control signal and the fourth control signal corresponding to a non-inverted signal of the input signal;
Equipped with
The first to fourth control signals are switched between the first MOS transistor and the reference voltage terminal and between the second MOS transistor and the reference voltage terminal by switching the predetermined high level and the predetermined low level, respectively. Control switching of non-conduction
At the transition from conduction to non-conduction between the first MOS transistor and the reference voltage terminal, it is faster for the first control signal to go to the predetermined low level than to the third control signal to go to the predetermined low level.
In the transition from conduction to non-conduction between the second MOS transistor and the reference voltage terminal, it is faster for the second control signal to go to the predetermined low level than to the fourth control signal to go to the predetermined low level.
In the transition from non-conduction to conduction between the first MOS transistor and the reference voltage terminal, the third control signal goes to a predetermined high level earlier than the first control signal goes to a predetermined high level.
In the transition from non-conduction to conduction between the second MOS transistor and the reference voltage terminal, it is faster for the fourth control signal to go to a predetermined high level than to the second control signal to go to a predetermined high level,
The gate oxide thicknesses of the fifth and sixth MOS transistors are smaller than the gate oxide thicknesses of the first to fourth MOS transistors,
The timing control unit
A first timing control circuit that generates the first and third control signals;
A second timing control circuit that generates the second and fourth control signals;
The first timing control circuit is
Seventh and eighth MOS transistors provided in series between the second power supply voltage terminal and the reference voltage terminal, the gates of which are supplied with the input signal;
And a ninth MOS transistor and a tenth MOS transistor provided in series between the second power supply voltage terminal and the reference voltage terminal, the gate being supplied with the input signal.
The second timing control circuit
Eleventh and twelfth MOS transistors, which are provided in series between the second power supply voltage terminal and the reference voltage terminal, and whose gates are supplied with inverted signals of the input signal.
And 13th and 14th MOS transistors provided in series between the second power supply voltage terminal and the reference voltage terminal, the gates of which are supplied with inverted signals of the input signal,
The drivability of the seventh MOS transistor is smaller than the drivability of the ninth MOS transistor, and the drivability of the eighth MOS transistor is larger than the drivability of the tenth MOS transistor.
The drivability of the eleventh MOS transistor is smaller than the drivability of the thirteenth MOS transistor, and the drivability of the twelfth MOS transistor is larger than the drivability of the fourteenth MOS transistor.
The first timing control circuit generates a voltage of a node between the seventh MOS transistor and the eighth MOS transistor as the first control signal, and a node between the ninth MOS transistor and the tenth MOS transistor Voltage as the third control signal,
The second timing control circuit generates a voltage of a node between the eleventh MOS transistor and the twelfth MOS transistor as the second control signal, and a node between the thirteenth MOS transistor and the fourteenth MOS transistor Voltage as the fourth control signal,
The gate oxide film thickness of the seventh to fourteenth MOS transistors is thinner than the gate oxide film of the first to fourth MOS transistors .
Les Berushifuta.
請求項5に記載のレベルシフタ。 The seventh, ninth, eleventh and thirteenth MOS transistors are PMOS transistors, and the eighth, tenth, twelfth and fourteenth MOS transistors are NMOS transistors.
The level shifter according to claim 5 .
前記第1及び前記第2MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第1及び第2制御信号が供給された第3及び第4MOSトランジスタと、
前記第3及び前記第4MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第3及び第4制御信号が供給された第5及び第6MOSトランジスタと、
前記第1電源電圧端子に供給される第1電源電圧より低い第2電源電圧が供給される第2電源電圧端子と、前記基準電圧端子と、の間に設けられ、入力信号の反転信号に対応する前記第1制御信号及び前記第3制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第2制御信号及び前記第4制御信号を生成する、タイミング制御部と、
を備え、
前記第1及至第4制御信号は、それぞれ、所定のハイレベルと所定のロウレベルを切り替えることで前記第1MOSトランジスタと前記基準電圧端子間、及び、前記第2MOSトランジスタと前記基準電圧端子間の導通と非導通の切り替えを制御し、
前記第1MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第3制御信号が所定のロウレベルとなるより、前記第1制御信号が所定のロウレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第4制御信号が所定のロウレベルとなるより、前記第2制御信号が所定のロウレベルとなるのが早く、
前記第1MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第1制御信号が所定のハイレベルとなるより、前記第3制御信号が所定のハイレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第2制御信号が所定のハイレベルとなるより、前記第4制御信号が所定のハイレベルとなるのが早く、
前記第5及び前記第6MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜厚より薄く、
前記タイミング制御部は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第7及び第8MOSトランジスタと、
前記第7及び前記第8MOSトランジスタの間に設けられた第1抵抗素子と、を有し、
前記タイミング制御部は、前記第7MOSトランジスタと前記第1抵抗素子との間のノードの電圧を前記第3制御信号として生成し、前記第8MOSトランジスタと前記第1抵抗素子との間のノードの電圧を前記第1制御信号として生成し、前記第3制御信号の反転信号を前記第2制御信号として生成し、前記第1制御信号の反転信号を前記第4制御信号として生成し、
前記第7及び前記第8MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜より薄い、
レベルシフタ。 First and second MOS transistors provided in parallel between the first power supply voltage terminal and the reference voltage terminal, with their gates connected to each other's drain,
Third and fourth MOS transistors provided respectively between the first and second MOS transistors and the reference voltage terminal and having first and second control signals supplied to their respective gates;
Fifth and sixth MOS transistors respectively provided between the third and fourth MOS transistors and the reference voltage terminal, the third and fourth control signals being supplied to respective gates of the third and fourth MOS transistors;
Provided between a second power supply voltage terminal to which a second power supply voltage lower than the first power supply voltage supplied to the first power supply voltage terminal is supplied, and the reference voltage terminal, corresponding to the inverted signal of the input signal A timing control unit that generates the first control signal and the third control signal, and generates the second control signal and the fourth control signal corresponding to a non-inverted signal of the input signal;
Equipped with
The first to fourth control signals are switched between the first MOS transistor and the reference voltage terminal and between the second MOS transistor and the reference voltage terminal by switching the predetermined high level and the predetermined low level, respectively. Control switching of non-conduction
At the transition from conduction to non-conduction between the first MOS transistor and the reference voltage terminal, it is faster for the first control signal to go to the predetermined low level than to the third control signal to go to the predetermined low level.
In the transition from conduction to non-conduction between the second MOS transistor and the reference voltage terminal, it is faster for the second control signal to go to the predetermined low level than to the fourth control signal to go to the predetermined low level.
In the transition from non-conduction to conduction between the first MOS transistor and the reference voltage terminal, the third control signal goes to a predetermined high level earlier than the first control signal goes to a predetermined high level.
In the transition from non-conduction to conduction between the second MOS transistor and the reference voltage terminal, it is faster for the fourth control signal to go to a predetermined high level than to the second control signal to go to a predetermined high level,
The gate oxide thicknesses of the fifth and sixth MOS transistors are smaller than the gate oxide thicknesses of the first to fourth MOS transistors,
The timing control unit
Seventh and eighth MOS transistors provided in series between the second power supply voltage terminal and the reference voltage terminal, the gates of which are supplied with the input signal;
A first resistance element provided between the seventh and eighth MOS transistors;
The timing control unit generates a voltage of a node between the seventh MOS transistor and the first resistive element as the third control signal, and a voltage of the node between the eighth MOS transistor and the first resistive element Is generated as the first control signal, an inverted signal of the third control signal is generated as the second control signal, and an inverted signal of the first control signal is generated as the fourth control signal,
The gate oxide film thickness of the seventh and eighth MOS transistors is thinner than the gate oxide film of the first to fourth MOS transistors .
Les Berushifuta.
請求項7に記載のレベルシフタ。 The seventh MOS transistor is a PMOS transistor, and the eighth MOS transistor is an NMOS transistor.
The level shifter according to claim 7 .
請求項7に記載のレベルシフタ。 The first resistance element is a transfer gate formed of a PMOS transistor and an NMOS transistor having a gate oxide thickness thinner than the gate oxide thickness of the first to fourth MOS transistors.
The level shifter according to claim 7 .
前記第1及び前記第2MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第1及び第2制御信号が供給された第3及び第4MOSトランジスタと、
前記第3及び前記第4MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第3及び第4制御信号が供給された第5及び第6MOSトランジスタと、
前記第1電源電圧端子に供給される第1電源電圧より低い第2電源電圧が供給される第2電源電圧端子と、前記基準電圧端子と、の間に設けられ、入力信号の反転信号に対応する前記第1制御信号及び前記第3制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第2制御信号及び前記第4制御信号を生成する、タイミング制御部と、
を備え、
前記第1及至第4制御信号は、それぞれ、所定のハイレベルと所定のロウレベルを切り替えることで前記第1MOSトランジスタと前記基準電圧端子間、及び、前記第2MOSトランジスタと前記基準電圧端子間の導通と非導通の切り替えを制御し、
前記第1MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第3制御信号が所定のロウレベルとなるより、前記第1制御信号が所定のロウレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の導通から非導通への遷移では、前記第4制御信号が所定のロウレベルとなるより、前記第2制御信号が所定のロウレベルとなるのが早く、
前記第1MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第1制御信号が所定のハイレベルとなるより、前記第3制御信号が所定のハイレベルとなるのが早く、
前記第2MOSトランジスタと前記基準電圧端子間の非導通から導通への遷移では、前記第2制御信号が所定のハイレベルとなるより、前記第4制御信号が所定のハイレベルとなるのが早く、
前記第5及び前記第6MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜厚より薄く、
前記タイミング制御部は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第7及び第8MOSトランジスタと、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲート
に前記入力信号が供給される第9及び第10MOSトランジスタと、を有し、
前記第7MOSトランジスタの駆動能力は、前記第9MOSトランジスタの駆動能力より小さく、前記第8MOSトランジスタの駆動能力は、前記第10MOSトランジスタの駆動能力より大きく、
前記タイミング制御部は、前記第7MOSトランジスタと前記第8MOSトランジスタとの間のノードの電圧を前記第1制御信号として生成し、前記第9MOSトランジスタと前記第10MOSトランジスタとの間のノードの電圧を前記第3制御信号として生成し、前記第1制御信号の反転信号を前記第4制御信号として生成し、前記第3制御信号の反転信号を前記第2制御信号として生成し、
前記第7乃至前記第10MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜より薄い、
レベルシフタ。 First and second MOS transistors provided in parallel between the first power supply voltage terminal and the reference voltage terminal, with their gates connected to each other's drain,
Third and fourth MOS transistors provided respectively between the first and second MOS transistors and the reference voltage terminal and having first and second control signals supplied to their respective gates;
Fifth and sixth MOS transistors respectively provided between the third and fourth MOS transistors and the reference voltage terminal, the third and fourth control signals being supplied to respective gates of the third and fourth MOS transistors;
Provided between a second power supply voltage terminal to which a second power supply voltage lower than the first power supply voltage supplied to the first power supply voltage terminal is supplied, and the reference voltage terminal, corresponding to the inverted signal of the input signal A timing control unit that generates the first control signal and the third control signal, and generates the second control signal and the fourth control signal corresponding to a non-inverted signal of the input signal;
Equipped with
The first to fourth control signals are switched between the first MOS transistor and the reference voltage terminal and between the second MOS transistor and the reference voltage terminal by switching the predetermined high level and the predetermined low level, respectively. Control switching of non-conduction
At the transition from conduction to non-conduction between the first MOS transistor and the reference voltage terminal, it is faster for the first control signal to go to the predetermined low level than to the third control signal to go to the predetermined low level.
In the transition from conduction to non-conduction between the second MOS transistor and the reference voltage terminal, it is faster for the second control signal to go to the predetermined low level than to the fourth control signal to go to the predetermined low level.
In the transition from non-conduction to conduction between the first MOS transistor and the reference voltage terminal, the third control signal goes to a predetermined high level earlier than the first control signal goes to a predetermined high level.
In the transition from non-conduction to conduction between the second MOS transistor and the reference voltage terminal, it is faster for the fourth control signal to go to a predetermined high level than to the second control signal to go to a predetermined high level,
The gate oxide thicknesses of the fifth and sixth MOS transistors are smaller than the gate oxide thicknesses of the first to fourth MOS transistors,
The timing control unit
Seventh and eighth MOS transistors provided in series between the second power supply voltage terminal and the reference voltage terminal, the gates of which are supplied with the input signal;
And a ninth MOS transistor and a tenth MOS transistor provided in series between the second power supply voltage terminal and the reference voltage terminal, the gate being supplied with the input signal.
The drivability of the seventh MOS transistor is smaller than the drivability of the ninth MOS transistor, and the drivability of the eighth MOS transistor is larger than the drivability of the tenth MOS transistor.
The timing control unit generates a voltage of a node between the seventh MOS transistor and the eighth MOS transistor as the first control signal, and a voltage of the node between the ninth MOS transistor and the tenth MOS transistor is A third control signal is generated, an inverted signal of the first control signal is generated as the fourth control signal, and an inverted signal of the third control signal is generated as the second control signal.
The gate oxide film thickness of the seventh to tenth MOS transistors is thinner than the gate oxide film of the first to fourth MOS transistors .
Les Berushifuta.
請求項10に記載のレベルシフタ。 The seventh and ninth MOS transistors are PMOS transistors, and the eighth and tenth MOS transistors are NMOS transistors.
A level shifter according to claim 10 .
請求項1〜11の何れか一項に記載のレベルシフタ。 The first and second MOS transistors are PMOS transistors, the third and fourth MOS transistors are depletion type NMOS transistors, and the fifth and sixth MOS transistors are NMOS transistors.
The level shifter as described in any one of Claims 1-11 .
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