JP6464902B2 - Information processing device - Google Patents

Description

本発明は、インターレース形式の映像情報をキャプチャし、表示装置に出力する装置に関する。   The present invention relates to an apparatus that captures interlaced video information and outputs it to a display device.

表示装置に表示される画像の劣化やちらつきの発生を防止して画面品位を向上させることが可能な同期信号生成装置が知られている（特許文献１参照）。   2. Description of the Related Art A synchronization signal generation device that can improve the screen quality by preventing the deterioration of an image displayed on a display device and the occurrence of flickering is known (see Patent Document 1).

特開２０１１−２０５２０３号公報JP 2011-205203 A

インターレース形式の映像情報をキャプチャし、表示装置に出力する情報処理装置において、入力周期と出力周期の同期をとっていない場合、２つのフィールドの交互性が崩れる場合がある。   In an information processing apparatus that captures interlaced video information and outputs the video information to a display device, if the input period and the output period are not synchronized, the alternation between the two fields may be lost.

図５（Ａ）は、３つのフレームバッファを用いた、描画面、次回表示面、表示面のタイミングチャートを示している。これは入力映像をそのまま出力映像とする場合の例であって、入力周期の垂直同期信号に応じて新たなフレームバッファに画像が描画され（描画面）、次の垂直同期信号のタイミングで次回の表示面として設定され、そのフレームバッファの映像は次の出力周期となったときに表示装置にて表示される。   FIG. 5A shows a timing chart of the drawing surface, the next display surface, and the display surface using three frame buffers. This is an example of the case where the input video is used as the output video as it is. The image is drawn in a new frame buffer (drawing surface) in accordance with the vertical synchronization signal of the input period, and the next vertical synchronization signal is used for the next time. It is set as a display screen, and the video in the frame buffer is displayed on the display device when the next output cycle is reached.

上記の場合、入力周期よりも出力周期が短いため、それぞれの更新タイミングが徐々に近づいていき、長い入力周期に対して短い出力周期が二回入るタイミングが発生し、図中Ａで示すように、２連続片側の表示更新が続く可能性がある。但し、２連続の片側の表示更新であれば、更新周期が十分に早い場合は、視認者が気づくことも稀である。   In the above case, since the output cycle is shorter than the input cycle, the respective update timings gradually approach each other, and the timing at which the short output cycle enters twice with respect to the long input cycle occurs, as indicated by A in the figure There is a possibility that the display update on one continuous side continues. However, in the case of two continuous display updates, if the update cycle is sufficiently early, the viewer is rarely aware.

一方、入力映像を拡大する等の理由で、ソフトウェアにて何らかの処理を実施している場合を図５（Ｂ）に示す。ソフトウェアの処理は入力周期に同期して実行されることが望まれるため、入力の垂直同期信号に応じて割り込み処理などで実行されることが好ましい。しかしながら、割り込み処理はより上位の割り込み処理に待たされる可能性があるため、狙ったタイミングで実行できず、出力周期をまたいでしまう場合がある（図中Ｂ）。   On the other hand, FIG. 5B shows a case where some processing is performed by software for the purpose of enlarging the input video. Since the software processing is desired to be executed in synchronization with the input cycle, it is preferably executed by interrupt processing or the like in accordance with the input vertical synchronization signal. However, there is a possibility that the interrupt process may be waited for by a higher-order interrupt process, so that the interrupt process cannot be executed at the target timing and may cross the output cycle (B in the figure).

この場合、２つのフィールド（ＯＤＤとＥＶＥＮ）の表示更新の交互性が崩れるが、この現象は前述の入力と出力の更新タイミングが近いほど発生しやすいため、その後、図５（Ａ）と同様に、長い入力周期の間に、短い出力周期が収まる現象が続けて発生する可能性がある（図中Ｃ）。こうなった場合、４回連続片側の更新が続く（図中Ｄ）ため、視認者の目にはちらつきとなって認識されてしまい、映像品質が低下することとなる。   In this case, the alternation of display update of the two fields (ODD and EVEN) is lost, but this phenomenon is more likely to occur as the input and output update timings are closer, and thereafter, as in FIG. There is a possibility that a phenomenon in which a short output period falls during a long input period will continue to occur (C in the figure). In this case, since the update on one side continues four times (D in the figure), it is recognized as flickering to the eyes of the viewer, and the video quality is deteriorated.

本発明は、映像品質の低下を抑制する技術を提供することを目的としている。   An object of the present invention is to provide a technique for suppressing deterioration in video quality.

本発明は、映像発生手段（１１）にて生成される入力映像を入力して、表示装置（１３）に出力される出力映像を生成する情報処理装置（１２）である。この情報処理装置は、画像処理手段（１２ａ）と、同期信号生成手段（２１）と、制御手段（１２ａ）と、を有している。   The present invention is an information processing apparatus (12) that receives an input video generated by the video generation means (11) and generates an output video output to the display device (13). This information processing apparatus has an image processing means (12a), a synchronization signal generating means (21), and a control means (12a).

画像処理手段は、入力映像に係る垂直同期信号をトリガとして、上記入力映像に所定の処理を実行し、上記出力映像を生成する。同期信号生成手段は、出力映像に係る垂直同期信号を生成する。また制御手段は、入力映像に係る垂直同期信号と、出力映像に係る垂直同期信号と、の発生するタイミングの時間差が所定の時間以下である場合に、上記画像処理手段による処理の開始を遅らせる。   The image processing means performs a predetermined process on the input video using a vertical synchronization signal related to the input video as a trigger, and generates the output video. The synchronization signal generation unit generates a vertical synchronization signal related to the output video. The control means delays the start of the processing by the image processing means when the time difference between the timings at which the vertical synchronization signal related to the input video and the vertical synchronization signal related to the output video are generated is equal to or less than a predetermined time.

このような構成によれば、入力映像に係る垂直同期信号と、出力映像に係る垂直同期信号との発生のタイミングが近い場合には、予め、画像処理手段による処理（割り込み処理）のタイミングを遅らせることにより、表示更新の交互性が極端に低くなることを抑制し、それにより映像品質の低下を抑制することができる。   According to such a configuration, when the generation timing of the vertical synchronization signal related to the input video and the vertical synchronization signal related to the output video are close, the timing of the processing (interrupt processing) by the image processing means is delayed in advance. As a result, it is possible to suppress the display update alternation from becoming extremely low, thereby suppressing a reduction in video quality.

なお、この欄及び特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。   In addition, the code | symbol in the parenthesis described in this column and a claim shows the correspondence with the specific means as described in embodiment mentioned later as one aspect, Comprising: The technical scope of this invention is shown. It is not limited.

インターレース映像キャプチャシステムの構成を示すブロック図である。It is a block diagram which shows the structure of an interlace video capture system. メイン処理のフローチャートである。It is a flowchart of a main process. （Ａ）は出力時刻取得処理のフローチャートであり、（Ｂ）は割り込み処理のフローチャートである。(A) is a flowchart of an output time acquisition process, and (B) is a flowchart of an interrupt process. 実施形態の構成でのタイミングチャートである。6 is a timing chart in the configuration of the embodiment. （Ａ），（Ｂ）とも、従来の構成でのタイミングチャートである。(A) and (B) are timing charts in the conventional configuration.

以下、本発明が適用された実施形態について、図面を用いて説明する。
［１．実施形態］
［１−１．構成］
図１に示すインターレース映像キャプチャシステム１は、映像発生器１１と、マイクロコンピュータ（マイコン１２）と、表示器１３と、を備える。 Embodiments to which the present invention is applied will be described below with reference to the drawings.
[1. Embodiment]
[1-1. Constitution]
An interlaced video capture system 1 shown in FIG. 1 includes a video generator 11, a microcomputer (microcomputer 12), and a display 13.

映像発生器１１は、いわゆる撮像装置であり、生成した映像信号である入力映像をマイコン１２に出力する。入力映像には、垂直同期信号が含まれる。この垂直同期信号を、以降、入力垂直同期信号とも記載する。入力映像はインターレース形式であり、その周波数（入力垂直同期信号の周波数）は５９．９４Ｈｚである。   The video generator 11 is a so-called imaging device, and outputs an input video that is a generated video signal to the microcomputer 12. The input video includes a vertical synchronization signal. Hereinafter, this vertical synchronization signal is also referred to as an input vertical synchronization signal. The input video is in an interlace format, and its frequency (frequency of the input vertical synchronization signal) is 59.94 Hz.

マイコン１２は、ＣＰＵ１２ａ、ＲＯＭ１２ｂ、ＲＡＭ１２ｃ、図示しない入出力インターフェース及びこれらの構成を接続するバスライン等からなる周知のコンピュータシステムである。   The microcomputer 12 is a well-known computer system including a CPU 12a, ROM 12b, RAM 12c, an input / output interface (not shown), a bus line connecting these components, and the like.

マイコン１２は、映像発生器１１から出力された入力映像を取り込み、拡大処理を実行した後、表示器１３に出力する。マイコン１２が出力する映像信号を出力映像と記載する。なお、マイコン１２のＣＰＵ１２ａが本発明における画像処理手段の一例である。ただし、マイコン１２がＣＰＵ１２ａ以外の画像処理リソースを備えていてもよい。その場合は、画像処理リソースが本発明における画像処理手段となる。   The microcomputer 12 takes in the input video output from the video generator 11, executes an enlargement process, and outputs it to the display 13. A video signal output from the microcomputer 12 is referred to as an output video. The CPU 12a of the microcomputer 12 is an example of image processing means in the present invention. However, the microcomputer 12 may include image processing resources other than the CPU 12a. In that case, the image processing resource becomes the image processing means in the present invention.

出力映像は、マイコン１２に具備されている内部同期モードで生成される。内部同期モードとは、マイコン１２に内蔵されたクロック生成回路２１にて生成されたＣＰＵクロックを元に、一定周期の垂直同期信号を生成し、その信号に同期して出力映像を出力するモードである。その周波数は６０．０８Ｈｚである。なお、クロック生成回路２１が本発明における同期信号生成手段の一例である。   The output video is generated in the internal synchronization mode provided in the microcomputer 12. The internal synchronization mode is a mode in which a vertical synchronization signal having a fixed period is generated based on the CPU clock generated by the clock generation circuit 21 built in the microcomputer 12, and an output video is output in synchronization with the signal. is there. Its frequency is 60.08 Hz. The clock generation circuit 21 is an example of the synchronization signal generation means in the present invention.

また、マイコン１２は、内部リソースとしてタイマーリソース２３を有しており、このタイマーリソース２３を利用して、時刻のチェックをしたり、時間を設定して任意のタイミングで割り込み処理を発生させたりすることができる。   Further, the microcomputer 12 has a timer resource 23 as an internal resource. The timer resource 23 is used to check the time or set the time to generate an interrupt process at an arbitrary timing. be able to.

［１−２．処理］
本実施形態におけるマイコン１２のＣＰＵ１２ａが実行する本実施形態の特徴的な処理について、その目的を説明する。入力映像に対して拡大・回転などのソフトウェア処理を実行せずに出力する従来の構成では、図５（Ａ）のように、入力周期と出力周期とのずれに起因して同一フィールドの更新が連続する可能性があるが、視認者には大きなちらつきとは判断されにくい。 [1-2. processing]
The purpose of the characteristic processing of this embodiment executed by the CPU 12a of the microcomputer 12 in this embodiment will be described. In the conventional configuration in which the input image is output without executing software processing such as enlargement / rotation, the same field is updated due to the difference between the input period and the output period as shown in FIG. Although it may be continuous, it is difficult for the viewer to determine that the flicker is large.

一方、入力垂直同期信号の発生時にそのタイミングでソフトウェア処理を実行する別の従来の構成の場合、上位割り込み処理次第では、ソフトウェア処理の実行につき実際の入力垂直同期信号発生時からディレイがある可能性がある。このディレイと、上述した周期のずれと、が発生すると、ＯＤＤ、ＥＶＥＮの交互性が大きく崩れ、図５（Ｂ）のように極端に偏った出力（例えばＯＤＤが４回連続するなど）が発生する危険がある。   On the other hand, in the case of another conventional configuration in which software processing is executed at the timing when an input vertical synchronization signal is generated, there may be a delay from the time of actual input vertical synchronization signal generation depending on the higher level interrupt processing. There is. When this delay and the above-described shift in period occur, the alternation between ODD and EVEN is greatly lost, and an extremely biased output (for example, ODD continues four times) is generated as shown in FIG. There is a danger to do.

そこで、入力周期と出力周期のタイミングが一定時間以上近づいた場合には、強制的にソフトウェア処理を遅らせるモードである遅らせモードに入れる。これにより、図５（Ｂ）のように極端に偏った出力が発生することを抑制する。   Therefore, when the timing of the input cycle and the output cycle approaches a certain time or more, the delay mode, which is a mode for forcibly delaying the software processing, is entered. This suppresses the generation of extremely biased output as shown in FIG.

なお本実施形態では、上記一定時間を２ｍｓとする。また遅らせモードによるソフトウェア処理の遅延時間は４ｍｓとする。
ＣＰＵ１２ａによるメイン処理の処理手順を図２のフローチャートを用いて説明する。本処理は、入力の垂直同期信号が発生したときに開始される。 In the present embodiment, the fixed time is 2 ms. The delay time of software processing in the delay mode is 4 ms.
A processing procedure of main processing by the CPU 12a will be described with reference to a flowchart of FIG. This process is started when an input vertical synchronization signal is generated.

Ｓ１では、ＣＰＵ１２ａは、タイマーリソース２３より現在の時刻を取得する。ここで取得される時刻を、時刻Ａとする。その後、処理がＳ２に移行する。
Ｓ２では、ＣＰＵ１２ａは、遅らせモードフラグが成立中か否かを判定する。遅らせモードフラグとは、上述した遅らせモードに入る条件が満たされた場合に成立するフラグであり、後述するＳ４において設定される。遅らせモードフラグが成立中でなければ（Ｓ２：ＮＯ）、処理がＳ３に移行する。一方、遅らせモードフラグが成立中であれば（Ｓ２：ＹＥＳ）、処理がＳ７に移行する。 In S <b> 1, the CPU 12 a acquires the current time from the timer resource 23. The time acquired here is time A. Thereafter, the process proceeds to S2.
In S2, the CPU 12a determines whether or not the delay mode flag is being established. The delay mode flag is a flag that is established when the above-described condition for entering the delay mode is satisfied, and is set in S4 to be described later. If the delay mode flag is not established (S2: NO), the process proceeds to S3. On the other hand, if the delay mode flag is being established (S2: YES), the process proceeds to S7.

Ｓ３では、ＣＰＵ１２ａは、時刻Ａと時刻Ｂとを比較し、２ｍｓよりも近づいたか否かを判定する。これは、遅らせモードに入るか否かの判定である。
時刻Ｂについて説明する。時刻Ｂは、図３（Ａ）に示すフローチャートに従う出力時刻取得処理にて取得される時刻である。当該処理は内部同期モードでの出力の垂直同期発生時に開始される。 In S3, the CPU 12a compares the time A and the time B, and determines whether or not the time is closer than 2 ms. This is a determination as to whether or not to enter the delay mode.
Time B will be described. Time B is the time acquired by the output time acquisition process according to the flowchart shown in FIG. This process is started when vertical synchronization of output occurs in the internal synchronization mode.

Ｓ２１では、ＣＰＵ１２ａは、タイマーリソース２３より時刻を取得し、メモリ（ＲＡＭ１２ｃ）に記憶する。ここで取得される時刻（又は、その時刻に内部同期モードの周期を加算した時刻）を、時刻Ｂとする。その後、この出力時刻取得処理は終了する。   In S21, the CPU 12a acquires the time from the timer resource 23 and stores it in the memory (RAM 12c). The time acquired here (or the time obtained by adding the period of the internal synchronization mode to the time) is defined as time B. Thereafter, the output time acquisition process ends.

説明を図２のＳ３に戻る。上記Ｓ３にて、時刻Ａと時刻Ｂとが２ｍｓより近づいていれば（Ｓ３：ＹＥＳ）、処理がＳ４に移行する。一方、時刻Ａと時刻Ｂとが２ｍｓより近づいていなければ（Ｓ３：ＮＯ）、処理がＳ６に移行する。   The description returns to S3 in FIG. If time A and time B are closer than 2 ms in S3 (S3: YES), the process proceeds to S4. On the other hand, if time A and time B are not closer than 2 ms (S3: NO), the process proceeds to S6.

Ｓ４では、ＣＰＵ１２ａは、遅らせモードフラグを設定する。すなわち、時刻Ａと時刻Ｂとの時間差が２ｍｓより近づいたことを条件として、遅らせモードに入るためのフラグである遅らせモードフラグを設定する。このＳ４の後、処理がＳ５に移行する。   In S4, the CPU 12a sets a delay mode flag. That is, on the condition that the time difference between time A and time B is closer than 2 ms, the delay mode flag that is a flag for entering the delay mode is set. After S4, the process proceeds to S5.

Ｓ５では、ＣＰＵ１２ａは、４ｍｓ後の割り込み処理を設定する。この割り込み処理は、図３（Ｂ）に示すフローチャートに従って実行される。上記フローチャートに示されるように、当該処理は、設定された４ｍｓ後の割り込みが発生したとき、つまりＳ５の設定から４ｍｓ後に開始される。   In S5, the CPU 12a sets an interrupt process after 4 ms. This interrupt process is executed according to the flowchart shown in FIG. As shown in the flowchart, the processing is started when an interrupt occurs after the set 4 ms, that is, 4 ms after the setting of S5.

Ｓ３１では、ＣＰＵ１２ａは、入力映像を拡大するソフトウェア処理を実行する。このＳ３１の後、本処理を終了する。
説明を図２に戻る。上記Ｓ５の後、本処理は終了する。 In S31, the CPU 12a executes software processing for enlarging the input video. After S31, this process is terminated.
Returning to FIG. After S5, this process ends.

Ｓ６は、上記Ｓ３にて、ＣＰＵ１２ａにより時刻Ａと時刻Ｂとが２ｍｓより近づいていないと判断されたときに移行する。このＳ６では、ＣＰＵ１２ａは、入力映像を拡大するソフトウェア処理を実行する。ここでの処理は、Ｓ３１と同様である。つまり、時刻Ａと時刻Ｂとの時間差が２ｍｓ以上であれば、入力垂直同期信号の発生をトリガとして遅延なく拡大処理を実行する。上記Ｓ６の後、本処理は終了する。   S6 is shifted to S3 when it is determined by the CPU 12a that the time A and the time B are not closer than 2 ms. In S6, the CPU 12a executes software processing for enlarging the input video. The process here is the same as S31. That is, if the time difference between time A and time B is 2 ms or more, the enlargement process is executed without delay using the generation of the input vertical synchronization signal as a trigger. After S6, this process ends.

Ｓ７は、上記Ｓ２にて遅らせモードフラグが成立中であると判定されたときに移行する。このＳ７では、ＣＰＵ１２ａは、時刻Ａと時刻Ｂとを比較し、２ｍｓよりも離れたか否かを判定する。時刻Ａと時刻Ｂとが２ｍｓより離れていれば（Ｓ７：ＹＥＳ）、処理が８４に移行する。一方、時刻Ａと時刻Ｂとが２ｍｓより離れていなければ（Ｓ７：ＮＯ）、処理がＳ１０に移行する。   S7 proceeds when it is determined in S2 that the delay mode flag is established. In S7, the CPU 12a compares the time A with the time B and determines whether or not the time is longer than 2 ms. If time A and time B are separated from each other by 2 ms (S7: YES), the process proceeds to 84. On the other hand, if time A and time B are not separated from 2 ms (S7: NO), the process proceeds to S10.

Ｓ８では、ＣＰＵ１２ａは、遅らせモードフラグを解除する。
Ｓ９では、ＣＰＵ１２ａは、入力映像を拡大するソフトウェア処理を実行する。具体的な処理はＳ３１と同様である。つまり、Ｓ６と同様に、４ｍｓ待つことなく拡大処理を実行する。その後、本処理を終了する。 In S8, the CPU 12a cancels the delay mode flag.
In S9, the CPU 12a executes software processing for enlarging the input video. The specific process is the same as S31. That is, similarly to S6, the enlargement process is executed without waiting for 4 ms. Thereafter, this process is terminated.

Ｓ１０では、ＣＰＵ１２ａは、４ｍｓ後の割り込み処理を設定する。つまり、Ｓ５と同様の処理である。その後、本処理を終了する。
［１−３．効果］
以上詳述した実施形態によれば、以下の効果が得られる。 In S10, the CPU 12a sets an interrupt process after 4 ms. That is, the process is the same as S5. Thereafter, this process is terminated.
[1-3. effect]
According to the embodiment detailed above, the following effects can be obtained.

［１Ａ］本実施形態の構成では、図４に示すようなタイムチャートとなる。図４に示されるように、入力周期と出力周期との時間差が２ｍｓより離れていれば、遅らせモードがオフとなり、ソフトウェア処理は入力垂直同期信号（入力のＶｓｙｎｃ）をトリガとして実行される。しかしながら、上記時間差が２ｍｓよりも近づいていれば、遅らせモードがオンとなり、ソフトウェア処理は４ｍｓ経過後の割り込みをトリガとして実行される。   [1A] In the configuration of the present embodiment, a time chart as shown in FIG. 4 is obtained. As shown in FIG. 4, if the time difference between the input period and the output period is more than 2 ms, the delay mode is turned off, and the software processing is executed with the input vertical synchronization signal (input Vsync) as a trigger. However, if the time difference is closer than 2 ms, the delay mode is turned on, and the software processing is executed with an interrupt after the elapse of 4 ms as a trigger.

これにより、より上位の割り込み処理によりディレイが発生した場合に表示更新の交互性が崩れる可能性のある期間中は、ソフトウェア処理が遅延する。そのため、ディレイによる更新の交互性の崩れと、入力周期と出力周期の差に基づく更新の交互性の崩れと、の両方が同時に発生することが抑制され、図５（Ｂ）のＤに示す範囲のように４回続けて一方が更新されるということが抑制される。   As a result, the software processing is delayed during a period in which the alternation of display update may be lost when a delay occurs due to higher-order interrupt processing. Therefore, it is possible to suppress both the disruption of update alternation due to delay and the disruption of update alternation based on the difference between the input period and the output period, and the range indicated by D in FIG. It is suppressed that one side is updated 4 times like this.

なお図４に示すように、本実施形態の構成では、ＯＤＤ，ＥＶＥＮのいずれか一方は２回連続して更新される。しかしながら、交互性が一度崩れるだけでは視認者にはちらつきとして認識されにくい。よって、本実施形態の構成では、映像品質の低下を抑制することができる。   As shown in FIG. 4, in the configuration of the present embodiment, one of ODD and EVEN is updated twice in succession. However, it is difficult for the viewer to recognize flickering once the alternation is broken. Therefore, in the configuration of the present embodiment, it is possible to suppress a decrease in video quality.

［１Ｂ］本実施形態では、周期が長い入力の垂直同期信号の発生タイミング（時刻Ａ）から所定の時間（２ｍｓ）が経過するまでの間に、周期が短い出力の垂直同期信号が発生する（時刻Ｂ）場合に、ソフトウェア処理の実行を遅らせる。そのため、ディレイによる更新の交互性の崩れと、入力周期と出力周期の差に基づく更新の交互性の崩れと、の両方が同時に発生することを高度に抑制できる。   [1B] In this embodiment, an output vertical synchronization signal with a short cycle is generated until a predetermined time (2 ms) elapses from the generation timing (time A) of an input vertical synchronization signal with a long cycle (time A) ( In the case of time B), the execution of software processing is delayed. Therefore, it is possible to highly suppress the occurrence of both the disruption of update alternation due to delay and the disruption of update alternation based on the difference between the input period and the output period.

［１Ｃ］本実施形態では、周期が短い出力の垂直同期信号が発生するタイミングよりも後のタイミングに、ソフトウェア処理の割り込みを設定する。そのため、ディレイによる更新の交互性の崩れと、入力周期と出力周期の差に基づく更新の交互性の崩れと、の両方が同時に発生することを高度に抑制できる。   [1C] In this embodiment, an interrupt for software processing is set at a timing after the timing at which an output vertical synchronization signal with a short cycle is generated. Therefore, it is possible to highly suppress the occurrence of both the disruption of update alternation due to delay and the disruption of update alternation based on the difference between the input period and the output period.

［２．他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく、種々の形態を採り得る。 [2. Other Embodiments]
As mentioned above, although embodiment of this invention was described, this invention can take a various form, without being limited to the said embodiment.

［２Ａ］上記実施形態では、映像発生手段として撮像装置である映像発生器１１を例示したが、これ以外の手段であってもよい。例えば、ＤＶＤ等の録画再生機、ＮＴＳＣ方式のＴＶ信号（チューナー出力）など、インターレース方式の信号を出力する様々な手段を採用することができる。入力周期、出力周期は上記実施形態の値に限定されない。また、出力周期の方が周期の大きい構成であってもよい。   [2A] In the above-described embodiment, the video generator 11 that is an imaging device is illustrated as the video generation unit, but other units may be used. For example, various means for outputting an interlaced signal such as a recording / playback device such as a DVD or an NTSC TV signal (tuner output) can be employed. The input period and output period are not limited to the values in the above embodiment. The output cycle may have a longer cycle.

［２Ｂ］上記実施形態では、ソフトウェア処理として入力映像を拡大する処理を例示したが、それ以外の処理であってもよい。例えば、入力映像の回転や、輝度や色味の変更などの様々な処理を実行可能である。   [2B] In the above embodiment, the process of enlarging the input video is exemplified as the software process, but other processes may be used. For example, it is possible to execute various processes such as rotation of the input video and change of luminance and color.

［２Ｃ］上記実施形態では、時刻Ａと時刻Ｂとの時間差が２ｍｓより近づいたときにソフトウェア処理を４ｍｓの遅延させる構成を例示したが、これらの時間は一例であって、様々な値に設定することができる。なお、上記の時間差（２ｍｓ）は上位割り込みによるディレイの最大時間以上とすることで、ディレイが発生したときのちらつき防止性能を向上させることができる。   [2C] In the above embodiment, the configuration in which the software process is delayed by 4 ms when the time difference between the time A and the time B approaches 2 ms is shown. However, these times are merely examples, and various values are set. can do. Note that the above-described time difference (2 ms) is set to be equal to or longer than the maximum delay time due to a higher-order interrupt, thereby improving the flicker prevention performance when a delay occurs.

また、遅らせモードフラグを解除するための条件であるＳ７の判断に用いる時間差は２ｍｓ以外に設定されていてもよい。またこの時間差は、Ｓ３の判断に用いる時間差と同じ時間差でなくともよい。また、Ｓ７、Ｓ８では、周期の短い出力垂直同期信号の発生タイミングが入力垂直同期信号の発生タイミングよりも早くなった（時間的に前となった）ことを条件として、遅らせモードフラグを解除するように構成されていてもよい。   Further, the time difference used for the determination in S7, which is a condition for canceling the delay mode flag, may be set to other than 2 ms. The time difference may not be the same as the time difference used for the determination in S3. In S7 and S8, the delay mode flag is canceled on condition that the generation timing of the output vertical synchronization signal with a short cycle is earlier (temporarily ahead) than the generation timing of the input vertical synchronization signal. It may be configured as follows.

［２Ｄ］上記実施形態における１つの構成要素が有する機能を複数の構成要素として分散させたり、複数の構成要素が有する機能を１つの構成要素に統合させたりしてもよい。また、上記実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。   [2D] The functions of one component in the above embodiment may be distributed as a plurality of components, or the functions of a plurality of components may be integrated into one component. In addition, at least a part of the configuration of the above embodiment may be replaced with a known configuration having a similar function. Moreover, you may abbreviate | omit a part of structure of the said embodiment. In addition, at least a part of the configuration of the above embodiment may be added to or replaced with the configuration of the other embodiment. In addition, all the aspects included in the technical idea specified only by the wording described in the claim are embodiment of this invention.

［２Ｅ］上述したマイコン１２の他、当該マイコン１２を構成要素とするシステム、当該マイコン１２としてコンピュータを機能させるためのプログラム、このプログラムを記録した媒体、図２、図３で示す各処理を実行する方法など、種々の形態で本発明を実現することもできる。   [2E] In addition to the microcomputer 12 described above, a system including the microcomputer 12 as a constituent element, a program for causing the computer to function as the microcomputer 12, a medium on which the program is recorded, and the processes shown in FIGS. The present invention can also be realized in various forms such as a method for performing the above.

１…インターレース映像キャプチャシステム、１１…映像発生器、１２…マイコン、１２ａ…ＣＰＵ、１３…表示器、２１…クロック生成回路、２３…タイマーリソース DESCRIPTION OF SYMBOLS 1 ... Interlace video capture system, 11 ... Video generator, 12 ... Microcomputer, 12a ... CPU, 13 ... Display, 21 ... Clock generation circuit, 23 ... Timer resource

Claims (3)

映像発生手段（１１）にて生成されるインターレース形式の入力映像を入力して、表示装置（１３）に出力される出力映像を生成する情報処理装置（１２）であって、
前記入力映像に係る垂直同期信号をトリガとして、前記入力映像に所定の処理を実行し、前記出力映像を生成する画像処理手段（１２ａ）と、
前記出力映像に係る垂直同期信号を生成する同期信号生成手段（２１）と、
前記入力映像に係る垂直同期信号と、前記出力映像に係る垂直同期信号と、の発生するタイミングの時間差が所定の時間以下である場合に、前記画像処理手段による処理の開始を遅らせる制御手段（１２ａ）と、を備える
ことを特徴とする情報処理装置。 An information processing device (12) for inputting an interlaced input video generated by the video generation means (11) and generating an output video output to the display device (13),
Image processing means (12a) for executing a predetermined process on the input video and generating the output video using a vertical synchronization signal related to the input video as a trigger;
Synchronization signal generating means (21) for generating a vertical synchronization signal related to the output video;
Control means (12a) for delaying the start of processing by the image processing means when the time difference between the timings at which the vertical synchronizing signal for the input video and the vertical synchronizing signal for the output video are generated is equal to or less than a predetermined time. And an information processing apparatus. 前記制御手段は、前記入力映像に係る垂直同期信号と、前記出力映像に係る垂直同期信号と、のうち、周期が長い方の垂直同期信号の発生タイミングから前記所定の時間が経過するまでの間に周期が短い方の垂直同期信号が発生する場合に、前記画像処理手段による処理の実行を遅らせる
ことを特徴とする請求項１に記載の情報処理装置。 The control means is a period from a generation timing of a vertical synchronization signal having a longer cycle to a predetermined time after the vertical synchronization signal related to the input video and the vertical synchronization signal related to the output video. 2. The information processing apparatus according to claim 1, wherein execution of processing by the image processing unit is delayed when a vertical synchronization signal having a shorter cycle is generated. 前記制御手段は、前記入力映像に係る垂直同期信号と、前記出力映像に係る垂直同期信号と、の発生するタイミングの時間差が所定の時間以下である場合に、周期が短い方の垂直同期信号の発生タイミングよりも後のタイミングで前記画像処理手段による処理の実行を開始させる
ことを特徴とする請求項１又は請求項２に記載の情報処理装置。 Wherein said control means includes a vertical synchronizing signal according to the input image, when the time difference between the vertical synchronizing signal according to the output image generation timing of is equal to or less than the predetermined time, the period is the shorter of the vertical synchronizing signal The information processing apparatus according to claim 1 or 2, wherein execution of processing by the image processing unit is started at a timing later than the generation timing.