JP6456842B2 - パワーグリッド(pg)アライメントのためにパワーネットワーク合成(pns)と一体化されたシェーピング - Google Patents
パワーグリッド(pg)アライメントのためにパワーネットワーク合成(pns)と一体化されたシェーピング Download PDFInfo
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- 238000007493 shaping process Methods 0.000 title claims description 61
- 230000015572 biosynthetic process Effects 0.000 title description 4
- 238000003786 synthesis reaction Methods 0.000 title description 4
- 238000013461 design Methods 0.000 claims description 60
- 238000005192 partition Methods 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 38
- 239000002184 metal Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 108700010388 MIBs Proteins 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000013440 design planning Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000013439 planning Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/39—Circuit design at the physical level
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
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- Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
- Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
- Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
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- Engineering & Computer Science (AREA)
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Description
技術分野
本開示は、電子設計自動化(EDA)に関する。より特定的には、本開示は、パワーグリッドアライメントのためにパワーネットワーク合成と一体化されたシェーピングに関する。
プロセス技術の進歩および消費者電子機器に対する実質的に制限のない需要は、集積回路(IC)設計のサイズおよび複雑性の急速な増大に拍車を掛けている。回路設計フローの性能は、IC設計を販売するまでの時間を短縮することから、非常に重要である。
本明細書に記載される一部の実施形態は、PGの構造に基づいて生成される配置制約に基づいて、回路設計上でシェーピングを行なうためのシステムおよび技術を提供する。これにより、シェーピングエンジンは、物理的パーティションをPGに位置合わせすることができる。
以下の説明は、当業者が本発明を為しかつ使用することが可能となるように提示され、また、特定の用途およびその要件に関連して設けられる。開示される実施形態のさまざまな変更は、当業者に容易に明らかであり、本明細書に規定される一般的な原則は、本発明の要旨および範囲から逸脱することなく他の実施形態および用途に適用されてもよい。したがって、本明細書に開示される1つ以上の発明は、示される実施形態に限定されず、本明細書に開示される原則および特徴と一致した最も広い範囲が付与されるべきである。
回路設計を生成するために、EDAフローが使用可能である。一旦回路設計が完成されると、製造、パッケージング、および組立が行なわれて、集積回路チップを製造することができる。EDAフローは複数のステップを含むことができ、各ステップは、1つ以上のEDAソフトウェアツールの使用を含むことができる。一部のEDAステップおよびソフトウェアツールを以下に説明する。これらのEDAステップおよびソフトウェアツールの例は、例示目的に過ぎず、実施形態を開示される形態に限定することを意図するものではない。
典型的な回路設計フローにおいては、物理的パーティションの形状、サイズ、および位置がシェーピング中に決定される。場合によっては、物理的パーティションは、所定の形状および/またはサイズを既に有していてもよい(たとえば、物理的パーティションが何らかの他の時間または場所に構築され、現在の回路設計内にそのまま挿入されているためなど)。このような状況下では、「シェーピング」操作は、物理的パーティションがPGネットワークに位置合わせされるように、物理的パーティションのための位置を決定すること(すなわち配置を行なう)を指すに過ぎない。次に、マクロセルおよび標準セルが物理的パーティション中に配置される。次に、PNS中、PGネットワークが生成され、ここで、PNSは、電源配線および接地配線が物理的パーティションに適切に位置合わせされることを確実にする必要がある。最後に、PGネットワークは、電源電圧および接地電圧が物理的パーティションにおける回路要素に供給可能となるように、物理的パーティションに提供される。
図6は、本開示に記載される一部の実施形態に従ったコンピュータシステムを示す。コンピュータシステム602は、プロセッサ604、メモリ606、および記憶装置608を含むことができる。コンピュータシステム602は、表示装置614、キーボード610、およびポインティングデバイス612に結合されることができる。記憶装置608は、オペレーティングシステム616、アプリケーション618、およびデータ620を格納することができる。データ620は、アプリケーション618によって必要とされる入力および/またはアプリケーション618によって生成される出力を含むことができる。
上記の説明は、当業者が本実施形態を為しかつ使用することが可能となるように提示される。開示された実施形態のさまざまな改良が当業者に容易に明らかとなり、本明細書に規定された一般的な原則は、本開示の要旨および範囲から逸脱することなく他の実施形態および用途に適用可能である。したがって、本発明は、示された実施形態に限定されず、本明細書に開示された原則および特徴と一致した最も広い範囲が付与されるべきである。
Claims (18)
- 回路設計上でシェーピングを行なうための、コンピュータにより実行される方法であって、前記方法は、
前記回路設計で使用されるべきパワーグリッド(PG)の構造を特定するPGストラテジのセットを受取るステップと、
前記PGストラテジのセットに基づいて配置制約のセットを生成するステップとを備え、前記配置制約のセットは、前記PGの構造に整列されるべき物理的パーティションを要求する配置制約を含み、少なくとも1つのPG配線が前記物理的パーティションを通過し、
前記配置制約のセットを用いて前記回路設計上でシェーピングを行なうステップと、
前記回路設計上で前記シェーピングを行った後に、前記PGストラテジのセットに基づいて、前記回路設計における前記PGを生成するステップとをさらに備え、前記回路設計における前記PGを生成するステップは、前記少なくとも1つのPG配線を、前記物理的パーティションに押込むステップを含む、方法。 - アライメントオプションを受取るステップをさらに備え、前記生成するステップは、前記PGストラテジのセットおよび前記アライメントオプションに基づいて、前記配置制約のセットを生成することを含む、請求項1に記載の方法。
- 前記配置制約のセットは、物理的パーティションの中心線がPG配線の中心線に位置合わせされることを要求する配置制約を含む、請求項1に記載の方法。
- 前記配置制約のセットは、物理的パーティションの所与のエッジがPG配線に対して所与のオフセットを有することを要求する配置制約を含む、請求項1に記載の方法。
- 前記配置制約のセットは、物理的パーティションにおける基準点がグリッドのグリッド点に位置合わせされることを要求する配置制約を含む、請求項1に記載の方法。
- 前記PGストラテジのセットは、前記PGを生成するための開始点、ピッチ、方向、およびリピート回数を特定する、請求項1に記載の方法。
- 非一時的コンピュータ読取可能記憶媒体であって、前記記憶媒体は、指令を格納し、前記指令は、コンピュータによって実行されると、前記コンピュータに、回路設計上でシェーピングを行なうための方法を実施させ、前記方法は、
前記回路設計で使用されるべきパワーグリッド(PG)の構造を特定するPGストラテジのセットを受取るステップと、
前記PGストラテジのセットに基づいて配置制約のセットを生成するステップとを備え、前記配置制約のセットは、前記PGの構造に整列されるべき物理的パーティションを要求する配置制約を含み、少なくとも1つのPG配線が前記物理的パーティションを通過し、
前記配置制約のセットを用いて前記回路設計上でシェーピングを行なうステップと、
前記回路設計上で前記シェーピングを行った後に、前記PGストラテジのセットに基づいて、前記回路設計における前記PGを生成するステップとをさらに備え、前記回路設計における前記PGを生成するステップは、前記少なくとも1つのPG配線を、前記物理的パーティションに押込むステップを含む、非一時的コンピュータ読取可能記憶媒体。 - アライメントオプションを受取るステップをさらに備え、前記生成するステップは、前記PGストラテジのセットおよび前記アライメントオプションに基づいて、前記配置制約のセットを生成することを含む、請求項7に記載の非一時的コンピュータ読取可能記憶媒体。
- 前記配置制約のセットは、物理的パーティションの中心線がPG配線の中心線に位置合わせされることを要求する配置制約を含む、請求項7に記載の非一時的コンピュータ読取可能記憶媒体。
- 前記配置制約のセットは、物理的パーティションの所与のエッジがPG配線に対して所与のオフセットを有することを要求する配置制約を含む、請求項7に記載の非一時的コンピュータ読取可能記憶媒体。
- 前記配置制約のセットは、物理的パーティションにおける基準点がグリッドのグリッド点に位置合わせされることを要求する配置制約を含む、請求項7に記載の非一時的コンピュータ読取可能記憶媒体。
- 前記PGストラテジのセットは、前記PGを生成するための開始点、ピッチ、方向、およびリピート回数を特定する、請求項7に記載の非一時的コンピュータ読取可能記憶媒体。
- 回路設計上で正当化を行なうための、コンピュータにより実行される方法であって、前記方法は、
前記回路設計で使用されるべきパワーグリッド(PG)の構造を特定するPGストラテジのセットを受取るステップと、
前記PGストラテジのセットに基づいて配置制約のセットを生成するステップとを備え、前記配置制約のセットは、前記PGの構造に整列されるべき物理的パーティションを要求する配置制約を含み、少なくとも1つのPG配線が前記物理的パーティションを通過し、
前記配置制約のセットを用いて前記回路設計を正当化するステップをさらに備え、
前記回路設計上で前記正当化を行った後に、前記PGストラテジのセットに基づいて、前記回路設計における前記PGを生成するステップとをさらに備え、前記回路設計における前記PGを生成するステップは、前記少なくとも1つのPG配線を、前記物理的パーティションに押込むステップを含む、方法。 - アライメントオプションを受取るステップをさらに備え、前記生成するステップは、前記PGストラテジのセットおよび前記アライメントオプションに基づいて、前記配置制約のセットを生成することを含む、請求項13に記載の方法。
- 前記配置制約のセットは、物理的パーティションの中心線がPG配線の中心線に位置合わせされることを要求する配置制約を含む、請求項13に記載の方法。
- 前記配置制約のセットは、物理的パーティションの所与のエッジがPG配線に対して所与のオフセットを有することを要求する配置制約を含む、請求項13に記載の方法。
- 前記配置制約のセットは、物理的パーティションにおける基準点がグリッドのグリッド点に位置合わせされることを要求する配置制約を含む、請求項13に記載の方法。
- 前記PGストラテジのセットは、前記PGを生成するための開始点、ピッチ、方向、およびリピート回数を特定する、請求項13に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201261746060P | 2012-12-26 | 2012-12-26 | |
US61/746,060 | 2012-12-26 | ||
PCT/US2013/077779 WO2014105938A1 (en) | 2012-12-26 | 2013-12-26 | Shaping integrated with power network synthesis (pns) for power grid (pg) alignment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016503922A JP2016503922A (ja) | 2016-02-08 |
JP6456842B2 true JP6456842B2 (ja) | 2019-01-23 |
Family
ID=50976275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015550761A Active JP6456842B2 (ja) | 2012-12-26 | 2013-12-26 | パワーグリッド(pg)アライメントのためにパワーネットワーク合成(pns)と一体化されたシェーピング |
Country Status (5)
Country | Link |
---|---|
US (1) | US9460258B2 (ja) |
JP (1) | JP6456842B2 (ja) |
KR (1) | KR102097183B1 (ja) |
DE (1) | DE112013005783T5 (ja) |
WO (2) | WO2014105980A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
US9747403B2 (en) * | 2015-07-13 | 2017-08-29 | Synopsys, Inc. | Power-and-ground (PG) network characterization and distributed PG network creation for hierarchical circuit designs |
US10515175B2 (en) * | 2016-12-15 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Block-level design method for heterogeneous PG-structure cells |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1056162A (ja) * | 1996-05-24 | 1998-02-24 | Toshiba Corp | 半導体集積回路およびその設計方法 |
US7272803B1 (en) | 2003-06-01 | 2007-09-18 | Cadence Design Systems, Inc. | Methods and apparatus for defining manhattan power grid structures having a reduced number of vias |
US7353490B2 (en) * | 2004-10-29 | 2008-04-01 | Synopsys, Inc. | Power network synthesizer for an integrated circuit design |
US20070033562A1 (en) * | 2005-08-05 | 2007-02-08 | International Business Machines Corporation | Integrated circuit power distribution layout with sliding grids |
JP2007328745A (ja) * | 2006-06-09 | 2007-12-20 | Canon Inc | フロアプラン生成装置及びその制御方法、プログラム、記憶媒体 |
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US7937604B2 (en) * | 2007-04-19 | 2011-05-03 | International Business Machines Corporation | Method for generating a skew schedule for a clock distribution network containing gating elements |
US8037441B2 (en) * | 2007-09-25 | 2011-10-11 | International Business Machines Corporation | Gridded-router based wiring on a non-gridded library |
JP2009099588A (ja) * | 2007-10-12 | 2009-05-07 | Seiko Epson Corp | 半導体集積回路装置の電源配線方法、半導体集積回路装置の電源配線プログラム、半導体集積回路装置の設計支援システム、半導体集積回路装置及び電子機器 |
US9310831B2 (en) * | 2008-02-06 | 2016-04-12 | Mentor Graphics Corporation | Multi-mode multi-corner clocktree synthesis |
US7926019B1 (en) * | 2008-02-29 | 2011-04-12 | Altera Corporation | Common clock path pessimism analysis for circuit designs using clock tree networks |
US7934188B2 (en) * | 2008-04-24 | 2011-04-26 | International Business Machines Corporation | Legalization of VLSI circuit placement with blockages using hierarchical row slicing |
US8086985B2 (en) * | 2008-09-23 | 2011-12-27 | Qualcomm Incorporated | Automatic alignment of macro cells |
US8247906B2 (en) * | 2009-07-06 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Supplying power to integrated circuits using a grid matrix formed of through-silicon vias |
US9043741B2 (en) | 2009-10-30 | 2015-05-26 | Synopsys, Inc. | Legalizing a portion of a circuit layout |
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US8572541B2 (en) * | 2010-09-05 | 2013-10-29 | Texas Instruments Incorporated | Method and system for adaptive physical design |
JP2012118913A (ja) * | 2010-12-03 | 2012-06-21 | Ricoh Co Ltd | フロアプラン設計装置およびフロアプラン設計方法 |
CN102567557B (zh) * | 2010-12-20 | 2014-07-09 | 国际商业机器公司 | 用于构建用于集成电路设计的时钟树的方法和装置 |
US8513978B2 (en) * | 2011-03-30 | 2013-08-20 | Synopsys, Inc. | Power routing in standard cell designs |
-
2013
- 2013-12-26 JP JP2015550761A patent/JP6456842B2/ja active Active
- 2013-12-26 US US14/141,207 patent/US9460258B2/en active Active
- 2013-12-26 WO PCT/US2013/077856 patent/WO2014105980A1/en active Application Filing
- 2013-12-26 DE DE112013005783.2T patent/DE112013005783T5/de active Pending
- 2013-12-26 KR KR1020157019909A patent/KR102097183B1/ko active IP Right Grant
- 2013-12-26 WO PCT/US2013/077779 patent/WO2014105938A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2014105938A1 (en) | 2014-07-03 |
KR20150100840A (ko) | 2015-09-02 |
KR102097183B1 (ko) | 2020-05-27 |
JP2016503922A (ja) | 2016-02-08 |
US9460258B2 (en) | 2016-10-04 |
DE112013005783T5 (de) | 2015-08-13 |
US20140181773A1 (en) | 2014-06-26 |
WO2014105980A1 (en) | 2014-07-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160727 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170808 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171027 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180403 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180620 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181219 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |