JP6454819B2 - 容量式センサ - Google Patents

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Description

本発明は、A/D変換器とそれを用いた静電容量式センサに関する。
MEMS静電容量式の加速度センサ、角速度センサ、角度センサ等では、MEMS容量素子に生じた容量値の変化ΔCを電圧信号ΔVに変換するCV変換アンプが用いられている。CV変換アンプは次段以降の回路ブロックの雑音仕様を緩和するために、容量-電圧変換利得ΔV/ΔCをできるだけ大きくする必要がある。
しかし、従来は、容量-電圧変換利得を高めるとCV変換アンプの出力電圧の振幅範囲が著しく縮小してしまうという問題があった。その理由は、シングルエンド出力型オペアンプを２並列に用いた擬似差動型CV変換アンプの場合は、容量-電圧変換利得を高めると、それぞれのシングルエンド出力型オペアンプの出力の中心電圧レベルが所望の値（通常は電源電圧の1/2程度）から著しくずれてしまうからである。
また、完全差動型オペアンプ一つを用いた完全差動型CV変換アンプの場合は、容量-電圧変換利得を高めると、完全差動型オペアンプの入力の同相電位が所望の値から著しくずれてしまうからである。CV変換アンプの出力電圧の振幅範囲が縮小してしまうと、センサの入力信号許容範囲がせまくなってしまう。例えば、加速度センサであれば、正常に検出可能な入力加速度信号の範囲がせまくなってしまう。
そこで従来は、CV変換アンプの差動出力信号の内、高い電圧レベルの信号をオア回路で判定し、ピークホールド回路で保持し、出力の中心電圧レベルを調整する電圧生成をアナログ回路で実施し続ける事でCV変換アンプの出力振幅範囲を確保していた。また事前に調整用電圧の設定をデジタル値として格納しておくことで、容量センサの特性に応じて適合したパラメータを選択可能としている。このような同相電位調整用のアナログ回路を付加した構成は、例えば特許文献１に記載されている。
特開２００７−３３００号公報
前述した同相電位調整用のアナログ回路を付加した構成では、CV変換アンプの容量−電圧変換利得と出力電圧の振幅範囲を確保できるが、出力の中心電圧レベルを調整する電圧生成をアナログ回路で実施し続けるため、消費電力の増大が課題となる。加えて、CV変換アンプの差動出力信号の内、オア回路で高い電圧レベルの信号を検知して調整電圧生成に用いるため、大きな差動信号が存在する時は、精度良く同相信号を検知する事が出来ず、出力電圧の振幅範囲がせまくなる恐れがある。また、事前に調整用電圧の設定をデジタル値として格納しておく場合は、アナログの調整用電圧をデジタルに変換するためのA/D変換器がこのアナログ型センサとは別に必要となるだけでなく、温度変動などにより調整対象のMEMSの容量変化または調整電圧が変動し、調整精度が劣化した結果、出力電圧の振幅範囲がせまくなる恐れがある。
そこで本発明の目的は、消費電流の増加が少なく、かつ、精度良く同相電位を調整し、かつ、容量-電圧変換利得と出力電圧の振幅範囲を確保できるCV変換アンプ、および、それを用いた低電力かつ入力信号許容範囲の広い静電容量式センサを提供することにある。
上記課題を解決する本願発明の一側面は、第１検出容量および第２検出容量と、第１帰還容量および第２帰還容量を備え、第１帰還容量および第２帰還容量の容量値に基づく電圧を得るＣＶ変換回路と、入力電圧をアナログデジタル変換してデジタル信号を得るＡＤ変換器と、デジタル信号を入力とするデジタル制御部と、デジタル制御部によって容量値が制御される第１デジタル制御可変容量および第２デジタル制御可変容量とを備える容量センサである。この容量センサでは、第１検出容量および第２検出容量は、測定対象となる物理量が実質的にゼロでない場合には、物理量が実質的にゼロの場合の容量値から測定対象となる物理量に応じて容量値が変化し、第１検出容量と前記第２検出容量の容量値の変化量は、互いに符号が反対で絶対値が実質的に等しい。第１帰還容量および第２帰還容量は、第１検出容量、第２検出容量、第１デジタル制御可変容量、および第２デジタル制御可変容量の容量値を反映した電荷を蓄積する。第１デジタル制御可変容量および第２デジタル制御可変容量の制御により、ＣＶ変換回路の入力電圧の同相電圧レベルもしくは出力電圧の同相電圧レベルを制御するものである。
本願発明の他の一側面は、物理量の変化を反映して容量値が変化する第１のMEMS容量素子と、物理量の変化を反映して容量値が変化する第２のMEMS容量素子と、第１のMEMS容量素子と接続された第１の可変容量と、第２のMEMS容量素子と接続された第２の可変容量と、第１の入力端子、第２の入力端子、第１の出力端子、第２の出力端子を備える容量センサである。このセンサは、第１のMEMS容量素子の容量値の変化および第２のMEMS容量素子の容量値の変化を反映した電圧を生成するＣＶ変換回路と、ＣＶ変換回路の第１の入力端子と第２の入力端子の入力電圧の平均電圧、あるいは、ＣＶ変換回路の第１の出力端子と第２の出力端子の出力電圧の平均電圧を検出する検出回路と、平均電圧をデジタル平均電圧信号に変換するアナログデジタル変換器と、デジタル平均電圧信号に基づいて、第１の可変容量および第２の可変容量の容量値を変化させる制御回路を備え、第１のMEMS容量素子と第１の可変容量の接続点が、第１の入力端子に接続され、第２のMEMS容量素子と第２の可変容量の接続点が、第２の入力端子に接続される。
本願発明の他の一側面は、固定電極と可動電極によって構成される容量対を含み、固定電極と前記可動電極の一方の電極に電圧を印加し、他方の電極から容量対に蓄積される電荷を抽出して、２つの出力信号を得るセンサ部と、２つの出力信号を入力として、センサ部から抽出された電荷を帰還容量の容量値に反映し、電圧信号に変換して差動出力とするＣＶ変換部と、ＣＶ変換部の差動出力をデジタル信号に変換するＡＤ変換器と、デジタル信号に基づいて容量値が制御される可変容量と、を備える容量センサである。この容量センサは、蓄積される電荷が抽出される他方の電極と、可変容量の一方の電極が接続され、可変容量の容量値を制御することにより、差動出力の同相出力電位を制御する。
本発明によれば、アナログ回路による調整と異なり常時動作させる必要がなく、低電力に同相電圧レベルの調整が可能である。
実施例が解決する課題の説明図 本発明の第１の実施例を示す回路図 本発明の第１の実施例の動作タイミング図 本発明の第１の実施例を補足説明する回路図 本発明の第２の実施例を示す回路図 本発明の第２の実施例の動作タイミング図 本発明の第３の実施例を示す回路図 本発明の第３の実施例の動作タイミング図 本発明の第４の実施例を示す回路図
実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
以下に説明する発明の構成で、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
本実施例の構成および効果を理解するために、まず本実施例で解決しようとする問題を説明する。
図１に、従来の擬似差動（スイッチ）型ＣＶ変換アンプの構成、および、出力の中心電圧レベルが所望の値(通常は電源電圧の1/2程度)からずれてしまうことによる出力電圧の振幅範囲縮小の問題を示す。
図１において、２つのシングルエンド出力型オペアンプ3a,3bは常にクローズループ状態となっているため、その仮想接地機能により、オペアンプの反転入力端子につながるノードの電位は常にVDD/2(VDDは電源電圧)となっている。
キャリアクロック(Carrier CLK)φCOMがハイ電圧(電圧値VCAR)、かつ、クロック信号φ 1がハイ電圧の期間、対をなす２つの検出用MEMS容量素子1a,1bのオペアンプ側電極には、-(C+ΔC)*(VCAR-VDD/2)の電荷と-(C-ΔC)*(VCAR-VDD/2)の電荷が充電される。なお、２つの検出用MEMS容量素子1a,1bの容量値をそれぞれ、C+ΔC、C-ΔCと表している。Cは、センサに加速度などの信号が印加されていない時の２つの検出用MEMS容量素子の容量値である。また、ΔCはセンサに加速度などの信号が印加された場合に前記２つの検出用MEMS容量素子に生じる容量値変化である。
さらに、クロック信号φ1がハイ電圧であるため、オペアンプ3a,3bの帰還容量素子(容量値CF)4a,4bと並列に接続されているスイッチ13a,13bはオン状態であり、帰還容量素子4a,4bの両電極間がショートされ、その結果として、帰還容量素子の電極上の電荷はゼロに放電されている。
次に、前記キャリアクロックφCOMと前記クロック信号φ1がハイ電圧からロー電圧に遷移する。キャリアクロックφCOMがロー電圧(0電位)であるため、２つの検出用MEMS容量素子1a,1bのキャリアクロック側電極の電位は0である。そのため、２つの検出用MEMS容量素子のオペアンプ側電極には、それぞれ、(C+ΔC)*VDD/2、(C-ΔC)*VDD/2の電荷が誘起される。その結果として、それまでに２つの検出用MEMS容量素子1a,1bのオペアンプ側電極上にそれぞれ蓄えられていた前記の-(C+ΔC)*(VCAR-VDD/2)、-(C-ΔC)*(VCAR-VDD/2)の電荷との差分の電荷が、それぞれの帰還容量素子4a,4bのオペアンプ入力側電極から検出用MEMS容量素子1a,1bに転送される。
クロック信号φ1がロー電圧なので、帰還容量素子4a,4bと並列に接続されているスイッチ13a,13bはオフ状態であり、そのため、前記差分の電荷は帰還容量素子だけから供給される。帰還容量素子4a,4bのオペアンプ入力側電極の電荷はそれまでゼロであったため、結局、図１の上側の帰還容量素子4aのオペアンプ入力側電極の電荷QFPは、
QFP=0-[(C+ΔC)*VDD/2-{-(C+ΔC)*(VCAR-VDD/2)}]=-ΔC*VCAR-C*VCAR
また、図１の下側の帰還容量素子4bのオペアンプ入力側電極の電荷QFNは、QFN=0-[(C-ΔC)*VDD/2-{-(C-ΔC)*(VCAR-VDD/2)}]=ΔC*VCAR-C*VCAR
となる。
したがって、図１の上側のオペアンプ3aの出力VOUTP、下側のオペアンプ3bの出力VOUTNは、VOUTP=VDD/2-QFP/CF、VOUTN=VDD/2-QFN/CFから、以下となる。
Figure 0006454819
Figure 0006454819
また、ＣＶ変換アンプの差動出力VOUT(=VOUTP-VOUTN)、および、出力同相電圧レベル（同相電位）VCMO(=(VOUTP+VOUTN)/2)は以下となる。
Figure 0006454819
Figure 0006454819
したがって、検出用MEMS容量素子1a,1bの容量値Cにより、出力同相電圧レベルVCMOは、所望の値であるVDD/2からVCAR*C/CFだけずれてしまう。容量-電圧変換利得を高めるためには帰還容量値CFを大きな値にできないため、前記のずれVCAR*C/CFは大きな電圧となる。これにより、ＣＶ変換アンプの出力電圧の振幅範囲が著しく縮小してしまう。
以降で説明する本発明の実施例の静電容量式センサの代表的なものは、CVアンプの差動出力信号を抵抗分圧する同相検出回路を備え、その出力端子がスイッチを介して差動A/D変換器の入力端子の一方に接続され、他方の入力端子にはスイッチを介して固定電位が接続される事で、同相電圧をA/D変換器で検出し、所望の中心電圧レベルからのずれをデジタル値として与えるデジタル信号処理部と、そのデジタル値により制御されるD/A変換器を備えることで、出力中心電圧レベルを補償して適切な中心電圧レベルに設定する。
図２に本発明の第一の実施例を示す。これは擬似差動型ＣＶ変換アンプの場合の一例である。この実施例では、擬似差動型ＣＶ変換アンプの出力中心電圧を検出する回路を設け、出力中心電圧をアナログデジタル変換し、当該デジタル信号に応じてデジタル制御可変容量の容量値を制御するものである。まず、構成を説明する。
静電容量式MEMS1は２つの検出用MEMS容量素子1a(容量値C)、1b(容量値C)を備え、それらの電極の一方は機械的に運動できる可動電極となっている。検出用MEMS容量素子1aと1bの可動電極は、ともにキャリアクロックφCHOPに接続され、他方の電極(固定電極)はそれぞれ、オペアンプ3a、3bの反転入力端子に接続される。またオペアンプ3a、3bの反転入力端子と出力端子の間にはそれぞれ帰還容量素子4a(容量値CF)、4b(容量値CF)および抵抗素子5a(抵抗値RF)、5b(抵抗値RF)が設けられている。帰還容量素子4a、4bとオペアンプ3a、3bの間にはスイッチを備えていても良い。また、オペアンプ3a、3bの非反転入力端子は電圧VBに接続される。ここでは、VB=VDD/2としている。
図２の構成では図１の構成と異なり、オペアンプ3a、3bの反転入力端子と出力端子の間にはスイッチ13a、13bの代わりに抵抗素子5a、5bがある。このため、スイッチを駆動する信号が不要である。図１の構成が容量変化を電圧の変化としてサンプルホールドするのに対して、図２の構成が容量変化を電圧の変化として連続的に検出する点が異なる。
また、本構成では検出用MEMS容量素子1a、1bと並列にデジタル制御可変容量2a(容量値C DIG)、2b(容量値CDIG)を接続している。デジタル制御可変容量2a、2bには、キャリアクロックφCHOPを反転し、レベルを適切に変更したφ’CHOP_Bが接続される。デジタル制御可変容量は、容量式D/A変換器といってもよく、デジタル信号により容量値を制御することができるものである。
ＣＶ変換アンプのオペアンプ3a、3bの出力は差動電圧検出用スイッチ7a、7bとフィルタ18a、18bを介してA/D変換器9の差動入力端子に接続されている。A/D変換器9は差動入力を使用して、同相ノイズと干渉を除去する。
また、オペアンプ3a、3bの前記出力間に、同相電圧生成用スイッチ17a、17bを介して同相電圧検出用抵抗6aと6bが直列に挿入されており、さらに、同相電圧検出用抵抗6aと6bのつなぎ目のノード200は、同相電圧検出用スイッチ8aを介してA/D変換器9の正相入力端子に接続されている。また、A/D変換器9の逆相入力端子は同相電圧検出用スイッチ8bを介して電圧VBに接続されている。さらに、A/D変換器9の出力はスイッチ10に入力され、スイッチ10の出力がセンサ出力となる。また、A/D変換器9の出力は、スイッチ11を介してデジタル制御部12に入力される。デジタル制御部12の出力DCALはデジタル制御可変容量2a、2bに入力される。
次に図１の回路の動作を説明する。検出用MEMS容量素子1aの可動電極と検出用MEMS容量素子1bの可動電極は、一体となって動くように機械的に結合しており、機械的には一つの錘（質量体）として機能する。センサに加速度などの信号が印加されていない時は、錘に慣性力などの力が働かないため、錘、つまり、検出用MEMS容量素子1aの可動電極と検出用MEMS容量素子1bの可動電極は、初期の場所に位置する。その時に、検出用MEMS容量素子1aの可動電極と固定電極の間の距離と、検出用MEMS容量素子1bの可動電極と固定電極の間の距離が等しくなるように電極構造が設計されているため、検出用MEMS容量素子1aと検出用MEMS容量素子1bの容量値は互いに等しくなっており、その値をCとしている。
また、センサに加速度などの信号が印加されると、錘が、加速度などの信号に比例した慣性力などの力を受けることにより、錘、つまり、検出用MEMS容量素子1aの可動電極と検出用MEMS容量素子1bの可動電極の位置が加速度などの信号に比例して一体となって変位する。これにより、検出用MEMS容量素子1aの可動電極が検出用MEMS容量素子1aの固定電極に近づくように変位すると、逆に、検出用MEMS容量素子1bの可動電極は検出用MEMS容量素子1bの固定電極から同じ変位量だけ遠ざかる。また、検出用MEMS容量素子1aの可動電極が検出用MEMS容量素子1aの固定電極に遠ざかるように変位すると、逆に、検出用MEMS容量素子1bの可動電極は検出用MEMS容量素子1bの固定電極から同じ変位量だけ近づく。前記変位量、すなわち極板間隔の変化量による容量値変化をΔCとすると、検出用MEMS容量素子1aの容量値はC+ΔC、検出用MEMS容量素子1bの容量値はC-ΔCとなる。
図３に本実施例で用いられるキャリアクロック40およびデジタル制御可変容量（同相電位調整容量）2a,2bに印加する信号41の波形を示す。デジタル制御可変容量2a,2bに印加する信号42のφ’CHOP_Bは、位相はキャリアクロック40のφCHOPから反転し、電圧レベルは同相電圧補償レンジに応じて決定される。キャリアクロック40およびデジタル制御可変容量2a,2bに印加する信号41は、以下の調整モードおよび通常モードの間入力されるものとする。
次に、前記容量値CDIGを決定する期間（調整モード）の動作を説明する。調整モード中、同相電圧生成用スイッチ17a、17bはオンとなる。これにより、ＣＶ変換アンプの正相側出力電圧(オペアンプ3aの出力電圧)と逆相側出力電圧(オペアンプ3bの出力電圧)の平均電圧、すなわち、ＣＶ変換アンプの出力同相電圧レベルVCMO(＝各オペアンプ3a、3bの出力の中心電圧レベル)が同相電圧検出用抵抗6aと6bのつなぎ目のノード200に生成される。また、調整モード中、同相電圧検出用スイッチ8a、8bがオンになり、つなぎ目のノード200に生成されたＣＶ変換アンプの出力同相電圧レベルVCMOがフィルタ18aを介してA/D変換器9の正相入力端子に入力され、電圧VBがフィルタ18bを介してA/D変換器9の逆相入力端子に入力される。フィルタ18a、18bは、例えば物理量の検出に必要な周波数帯域を取り出すためのローパスフィルタであり、例えば１ＭＨｚ以下の帯域を通過させる機能を有する。
なお、調整モード中、差動電圧検出用スイッチ7a、7bはオフであるため、ＣＶ変換アンプのオペアンプ3a、3bの出力はフィルタ18a、18bを介してA/D変換器9に入力されない。A/D変換器9は正相入力端子の電圧と逆相入力端子の電圧の差電圧、すなわち、ＣＶ変換アンプの出力同相電圧レベルVCMOとVBの差、すなわち、VCMO-VDD/2をデジタル値に変換する。ここで、VBをVDD/2としたが、もちろん他の電圧値でもよい。
前記デジタル値はデジタル制御部12に供給される。デジタル値が正の場合は、現在のＣＶ変換アンプの出力同相電圧レベルVCMOがVDD/2より高いことを意味する。この場合、デジタル制御部12は、現在出力しているデジタル補償値DCALをより大きな値に更新して出力する。一方、デジタル値が負の場合は、現在のＣＶ変換アンプの出力同相電圧レベルVCMOがVDD/2より低いことを意味する。この場合は、デジタル制御部12は、現在出力しているデジタル補償値DCALをより小さな値に更新して出力する。
さらに、デジタル制御可変容量2a、2bは、同相補償制御部18から供給されるデジタル補償値DCALを容量値CDIGに変換する。現在のＣＶ変換アンプの出力同相電圧レベルVCMOがVD D/2より高い場合はDCALが大きくなるため、前記容量値CDIGも高くなる。この結果、ＣＶ変換アンプの出力同相電圧レベルVCMOを現在より下げる方向にはたらく。一方、現在のＣＶ変換アンプの出力同相電圧レベルVCMOがVDD/2より低い場合はDCALが小さくなるため、容量値CDIGも低くなる。この結果、ＣＶ変換アンプの出力同相電圧レベルVCMOを現在より上げる方向にはたらく。以上の負帰還制御により、容量値CDIGは最終的に適切な容量値CD IG_FINALに収束し、ＣＶ変換アンプの出力同相電圧レベルVCMOは十分にVDD/2に近くなる。
次に、通常の動作期間（通常モード）の動作を説明する。通常モード中、ＣＶ変換アンプは、前記適切な容量値CDIG_FINALを補正容量として採用して、センサに印加された加速度などの信号により生じたMEMS容量変化ΔCを電圧信号ΔVに変換する。電圧信号ΔVはＣＶ変換アンプの出力差動電圧となっている。前記のCDIG_FINALを採用することでＣＶ変換アンプの出力同相電圧レベルはVDD/2の付近に設定されるため、十分に大きなセンサへの入力信号を正常に電圧信号に変換できる。
また、通常モード中、差動電圧検出用スイッチ7a、7bはオン状態になり、ＣＶ変換アンプのオペアンプ3aの出力がフィルタ18aを介してA/D変換器9の正相入力端子に、オペアンプ3bの出力がフィルタ18bを介してA/D変換器9の逆相入力端子に接続される。これによりＣＶ変換アンプの出力差動電圧がA/D変換器9によりデジタル値に変換される。
図４にデジタル制御可変容量2a、2bの実現例を示す。いわゆるバイナリ容量アレーの構成であり、図４は5bitで実装した場合の例である。容量素子26、27、28、29、30はそれぞれ、16Cu、8Cu、4Cu、2Cu、Cuの容量値を持ち、それぞれ、容量選択スイッチ(21a、21b)、(22a、22b)、(23a、23b)、(24a、24b)、(25a、25b)により選択される。容量選択スイッチ(21a、21b)、(22a、22b)、(23a、23b)、(24a、24b)、(25a、25b)はそれぞれ、DCAL[4]、DCAL[3]、DCAL[2]、DCAL[1]、DCAL[0]によりオン／オフが制御される。これにより、デジタル値により表現される信号である、DCAL[4:0]値n(n=0〜31)に応じて、n*Cuの可変容量値を実現できる。
前記の調整モードは通常モードの前に行えばよい。例えば、静電容量式センサの出荷時や、静電容量式センサの電源ＯＮ直後に行うことができる。また、調整モードを複数回実行しても良い。例えば、調整モードを定期的に行うことにより、経年変化などの経時的な信号の変化に対応することができる。
以上の調整モードにより、デジタル制御可変容量2a、2bを設定した後に、通常モードにより、加速度など物理量を測定する。本実施例の通常モードにおける検出原理は連続時間型であり、基本的に図１で説明した非連続時間型(スイッチ型)ＣＶ変換アンプと同様である。ただし、デジタル制御可変容量2a、2bが接続されているため、（数４）の出力同相電圧レベルVCMO(=(VOUTP+VOUTN)/2)は（数５）のように変更される。調整モードにより、（数５）右辺の第２項と第３項が打ち消すようにデジタル制御可変容量2a、2bが設定されれば、ＣＶ変換アンプの出力同相電圧レベルVCMOは十分に中心電圧VDD/2に近くなる。
Figure 0006454819
本実施例の方式は、従来のコモンモードフィードバック回路を用いたアナログ補正方式と異なり、同相電圧制御に常にアナログ回路が動作し続ける必要がないため、低消費電力を実現できる。またフィードバック制御をデジタルで実施可能なため、アナログの場合と比べ制御部を省面積・省電力で実装可能である。
なお、実施例１では調整モードと通常モードをスイッチで切り替えることにより、A/D変換器9を共用し、調整モード時には、ＣＶ変換アンプの出力電圧の同相電圧レベルを反映した電圧をA/D変換器9の入力電圧とし、通常モード時には、検出用MEMS容量素子1の容量値の変化を反映する電圧をA/D変換器9の入力電圧にしている。しかし、A/D変換器9を共用せずに、それぞれのモードに対してA/D変換器を２以上設けることも可能である。
図５に本発明の第二の実施例を示す。第一の実施例と異なる点は、フィルタ18a、18bが存在しない事と、オペアンプ3a、3bの反転入力端子と出力端子の間に抵抗素子5a(抵抗値R F)、5b(抵抗値RF)を設ける代わりに、スイッチ13a、13bが設けられる事である。これにより、いわゆる非連続時間型(スイッチ型)ＣＶ変換アンプとして動作する。
実施例２以降の説明では、実施例１と同一部分又は同様な機能を有する部分には同一の符号を用い、重複する説明は省略することにし、異なる部分を中心に説明する。
図５に示すように、第二の実施例では、オペアンプ3a、3bの反転入力端子と出力端子の間にはそれぞれ帰還容量素子4a(容量値CF)、4b(容量値CF)およびスイッチ13a、13bが設けられている。スイッチ13a、13bは、クロック信号φ1に接続される。第二の実施例の構成でも第一の実施例と同様に、検出用MEMS容量素子1a、1bと並列にデジタル制御可変容量2a(容量値CDIG)、2b(容量値CDIG)を接続している。
ＣＶ変換アンプのオペアンプ3a、3bの出力は差動電圧検出用スイッチ7a、7bを介してA/D変換器9の差動入力端子に接続されている。また、オペアンプ3a、3bの出力間に、同相電圧生成用スイッチ17a、17bを介して同相電圧検出用抵抗6aと6bが直列に挿入されており、さらに、同相電圧検出用抵抗6aと6bのつなぎ目のノード200は、同相電圧検出用スイッチ8aを介してA/D変換器9の正相入力端子に接続されている。また、A/D変換器9の逆相入力端子は同相電圧検出用スイッチ8bを介して電圧VBに接続されている。さらに、A/D変換器9の出力はスイッチ10に入力され、スイッチ10の出力がセンサ出力となる。また、A/D変換器9の出力は、スイッチ11を介してデジタル制御部12に入力される。デジタル制御部12の出力DCALはデジタル制御可変容量2a、2bに入力される。
次に図５の回路の動作を説明する。検出用MEMS容量素子1a、1bは、第一の実施例と同様に構成され、極板間隔の変化量による容量値変化をΔCとすると、検出用MEMS容量素子1aの容量値はC+ΔC、検出用MEMS容量素子1bの容量値はC-ΔCとなる。
図６に本実施例で用いられるキャリアクロック40およびデジタル制御可変容量2a、2bに印加する信号41、クロック信号42の波形を示す。なお、クロック信号42において、スイッチ13aおよびスイッチ13bが高電位信号(例えばVDD)入力時にONし、低電位信号(例えばGND)入力時にOFFする場合を示している。また、デジタル制御可変容量2a、2bに印加する信号41のφ’CHOP_Bは、位相はキャリアクロック40のφCHOPから反転し、電圧レベルは同相電圧補償レンジに応じて決定される。
ここで、キャリアクロックφCHOPのハイ電圧値をVCAR、デジタル制御可変容量2a、2bに接続されるφ’CHOP_Bのハイ電圧値V’CAR、第１のオペアンプの反転入力端子につながるノードの電圧をVB=VDD/2とした。
次に、図５で、容量値CDIGを決定する期間（調整モード）の動作を説明する。調整モード中、同相電圧生成用スイッチ17a、17bはオンとなる。これにより、実施例１と同様にＣＶ変換アンプの出力同相電圧レベルVCMO(＝各オペアンプ3a、3bの出力の中心電圧レベル)が同相電圧検出用抵抗6aと6bのつなぎ目のノード200に生成される。また、調整モード期間中、同相電圧検出用スイッチ8a、8bがオンになり、つなぎ目のノード200に生成されたＣＶ変換アンプの出力同相電圧レベルVCMOがA/D変換器9の正相入力端子に入力され、電圧VBがA/D変換器9の逆相入力端子に入力される。なお、調整モード期間中、差動電圧検出用スイッチ7a、7bはオフであるため、ＣＶ変換アンプのオペアンプ3a、3bの出力はA/D変換器9に入力されない。A/D変換器9は正相入力端子の電圧と逆相入力端子の電圧の差電圧、すなわち、ＣＶ変換アンプの出力同相電圧レベルVCMOとVBの差、すなわち、VCMO-VDD/2をデジタル値に変換する。ここで、VBをVDD/2としたが、もちろん他の電圧値でもよい。
前記デジタル値はデジタル制御部12に供給される。実施例１の場合と同様の負帰還制御により、容量値CDIGは最終的に適切な容量値CDIG_FINALに収束し、ＣＶ変換アンプの出力同相電圧レベルVCMOは十分にVDD/2に近くなる。
次に、通常動作期間（通常モード）の動作を説明する。通常動作期間中、ＣＶ変換アンプは、調整モードで設定された適切な容量値CDIG_FINALを補正容量として採用して、センサに印加された加速度などの信号により生じたMEMS容量変化ΔCを電圧信号ΔVに変換する。電圧信号ΔVはＣＶ変換アンプの出力差動電圧となっている。前記のCDIG_FINALを採用することでＣＶ変換アンプの出力同相電圧レベルはVDD/2の付近に設定されるため、十分に大きなセンサへの入力信号を正常に電圧信号に変換できる。
また、通常モードの期間中、差動電圧検出用スイッチ7a、7bはオン状態になり、ＣＶ変換アンプのオペアンプ3aの出力がフィルタ18aを介してA/D変換器9の正相入力端子に、オペアンプ3bの出力がフィルタ18bを介して前記A/D変換器9の逆相入力端子に接続される。これによりＣＶ変換アンプの前記出力差動電圧がA/D変換器9によりデジタル値に変換される。デジタル制御可変容量2a、2bの実現例としては、実施例１と同様に図４の構成が使用可能である。
本方式は、非連続時間型(スイッチ型)の検出方式で、従来のコモンモードフィードバック回路を用いたアナログ補正方式と異なり、同相電圧制御に常にアナログ回路が動作し続ける必要がないため、低消費電力を実現できる。またフィードバック制御をデジタルで実施可能なため、アナログの場合と比べ制御部を省面積・省電力で実装可能である。
図７に本発明の第三の実施例を示す。本実施例では、第一の実施例の静電容量式MEMS1が静電容量式MEMS19に置換されている。静電容量式MEMS19は４つの検出用MEMS容量素子1a、1b、1c、1dを備えている。なお、サーボ制御を行う場合は、さらにサーボ力印加用のMEMS容量素子を備えていてもよい。その場合ももちろん本発明は有効である。
検出用MEMS容量素子1a、1bからなる第一のペアの構造と、検出用MEMS容量素子のペア1c、1dからなる第二のペアの構造は、互いに、できる限り同一になるように設計されている。
また、前記検出用MEMS容量素子1a、1b、1c、1dの可動電極は、第一から第二までの実施例とは異なり、これらの容量素子のオペアンプ側の電極である。一方、検出用MEMS容量素子1a、1b、1c、1dの固定電極はそれぞれ、キャリアクロックφCHOP、反転キャリアクロックφCHOP_B、反転キャリアクロックφCHOP_B、キャリアクロックφCHOPに接続されている。
検出用MEMS容量素子1aの可動電極と検出用MEMS容量素子1bの可動電極と検出用MEMS容量素子1cの可動電極と検出用MEMS容量素子1dの可動電極は、一体となって動くように機械的に結合しており、機械的には一つの錘(質量体)として機能する。センサに加速度などの信号が印加されていない時は、錘に慣性力などの力が働かないため、錘、つまり、検出用MEMS容量素子1aの可動電極と検出用MEMS容量素子1bの可動電極と検出用MEMS容量素子1cの可動電極と検出用MEMS容量素子1dの可動電極は初期の場所に位置する。
初期の場所に位置する時に、検出用MEMS容量素子1aの可動電極と固定電極の間の距離と、検出用MEMS容量素子1bの可動電極と固定電極の間の距離が等しくなるように電極構造が設計されているため、検出用MEMS容量素子1aと検出用MEMS容量素子1bの容量値は互いに等しくなるはずであるが、現実的には寄生容量やMEMSの製造バラツキの影響で等しくならず、検出用MEMS容量素子1aの容量値はC+CDC+CDC2、検出用MEMS容量素子1bの容量値はC-CDC-CDC2と表される。
同様に、初期の場所に位置する時に、検出用MEMS容量素子1cの可動電極と固定電極の間の距離と、検出用MEMS容量素子1dの可動電極と固定電極の間の距離が等しくなるように電極構造が設計されているため、検出用MEMS容量素子1cと検出用MEMS容量素子1dの容量値は互いに等しくなるはずであるが、現実的には寄生容量やMEMSの製造バラツキの影響で等しくならず、検出用MEMS容量素子1cの容量値はC-CDC+CDC2、前記検出用MEMS容量素子1dの容量値はC+CDC-CDC2と表される。
すなわち、各MEMS容量素子1a,1b,1c,1dそれぞれの容量値Ca,Cb,Cc,Cdは、一般性を失わず以下のように表すことができる。
Ca=C+CDC+CDC2, Cb=C-CDC-CDC2
Cc=C-CDC+CDC2, Cd=C+CDC-CDC2
ここで、CDCは、MEMS容量バラツキのうち、中心値ずれに影響する成分、CDC2は、MEMS容量バラツキのうち、中心値ずれに影響しない成分である。この理由を説明する。
各MEMS容量素子1a,1b,1c,1dには、1aと1dにはキャリアクロックφCHOPが、CbとCcには反転キャリアクロックφCHOP_Bが印加されるので、オペアンプ3a,3bの各入力ノードには、それぞれ下記の電荷が誘起される。
(Ca-Cb)VCAR=2(CDC+CDC2)VCAR
-(Cc-Cd)VCAR=2(CDC-CDC2)VCAR
ただし、加速度信号による容量変化ΔCが無い時を仮定した。上の式からわかるように、CDC2は差動信号として出力されるため、中心電圧レベルのずれに影響しないが、CDCは同相信号として出力されるため、中心電圧レベルのずれの原因となる。そのため、以降の議論では前記CDC2を各容量値に含めないが、もちろん、CDC2の有無に関わらず本発明は有効である。
センサに加速度などの信号が印加されると、前記錘が、加速度などの信号に比例した慣性力などの力を受けることにより、錘、つまり、検出用MEMS容量素子1aの可動電極と検出用MEMS容量素子1bの可動電極と検出用MEMS容量素子1cの可動電極と検出用MEMS容量素子1dの可動電極の位置が加速度などの信号に比例して一体となって変位する。これにより、検出用MEMS容量素子1aの可動電極が検出用MEMS容量素子1aの固定電極に近づくように変位すると、逆に、検出用MEMS容量素子1bの可動電極は検出用MEMS容量素子1bの固定電極から同じ変位量だけ遠ざかる。また、検出用MEMS容量素子1aの可動電極が検出用MEMS容量素子1aの固定電極に遠ざかるように変位すると、逆に、検出用MEMS容量素子1bの可動電極は検出用MEMS容量素子1bの固定電極から同じ変位量だけ近づく。同様に、検出用MEMS容量素子1cの可動電極が検出用MEMS容量素子1cの固定電極に近づくように変位すると、逆に、検出用MEMS容量素子1dの可動電極は検出用MEMS容量素子1dの固定電極から同じ変位量だけ遠ざかる。また、検出用MEMS容量素子1cの可動電極が検出用MEMS容量素子1cの固定電極に遠ざかるように変位すると、逆に、検出用MEMS容量素子1dの可動電極は検出用MEMS容量素子1dの固定電極から同じ変位量だけ近づく。
変位量、すなわち極板間隔の変化量による容量値変化をΔCとすると、検出用MEMS容量素子1aの容量値はC+CDC+ΔC、検出用MEMS容量素子1bの容量値はC-CDC-ΔC、検出用MEMS容量素子1cの容量値はC-CDC+ΔC、検出用MEMS容量素子1dの容量値はC+CDC-ΔCとなる。
よって、オペアンプ3a,3bの各入力ノードには、それぞれ下記の電荷が誘起される。
(Ca-Cb)VCAR=2(CDC+ΔC)VCAR
-(Cc-Cd)VCAR=2(CDC-ΔC)VCAR
CDCは、ＣＶ変換アンプのオペアンプの出力の中心電圧レベルのずれを引き起こすが、前述の調整モードの間に、デジタル制御可変容量2a、2bの値が調整されるために、CDCを補償することができ、中心電圧レベルのずれを補償することができる。
上記で説明したMEMS構成を除き、本実施例の構成および動作は第一の実施例と同様である。すなわち、本実施例では、調整モードの間にデジタル制御可変容量2a、2bの値が調整され、これによって検出用MEMS容量素子1のバラツキによる前記CDCによって引き起こされた、ＣＶ変換アンプのオペアンプ3a,3bの出力の中心電圧レベルのずれが補償される。
図８に本実施例で用いられるキャリアクロック40およびデジタル制御可変容量2a、2bに印加する信号41、反転キャリアクロック43の波形を示す。デジタル制御可変容量2a、2bに印加する信号42のφ’CHOP_Bは、位相はキャリアクロック40のφCHOPから反転し、電圧レベルは同相電圧補償レンジに応じて決定される。また、反転キャリアクロック43のφCHOP _Bは、位相はキャリアクロック40のφCHOPから反転し、電圧レベルは同一である。
図９に本発明の第四の実施例を示す。本実施例では、第三の実施例の擬似差動ＣＶ変換アンプに用いられていたオペアンプ3a、3bは、完全差動型オペアンプ14に置換される。この場合、完全差動型オペアンプ14の出力同相電圧レベルVCMO(=(VOUTP+VOUTN)/2、ただし、VOUTP、VOUTNはそれぞれ、完全差動型オペアンプ14の正相出力電圧、逆相出力電圧)を所望の電圧レベル(例えば、VDD/2)に制御するコモンモードフィードバック回路(CMFB)も備えていることが多い。そのため、完全差動型オペアンプを用いる場合は、出力同相電圧レベルVCMOはVDD/2付近に設定できるが、その代償として、完全差動型オペアンプの入力同相電圧レベルVCMI(=(VINP+VINN)/2、ただし、VINP、VINNはそれぞれ前記完全差動型オペアンプ14の正相入力電圧、逆相入力電圧)は所望の電圧レベルから著しくずれてしまう。
次に、構成を説明する。静電容量式MEMS19は４つの検出用MEMS容量素子1a、1b、1c、1d（それぞれ、容量値C）を備え、それらの電極の一方は機械的に運動できる可動電極となっている。検出用MEMS容量素子1a、1bからなる第一のペアの構造と、検出用MEMS容量素子のペア1c、1dからなる第二のペアの構造は、互いに、できる限り同一になるように設計されている。
また、検出用MEMS容量素子1a、1b、1c、1dの可動電極は、差動電圧検出用スイッチ87a、87bを介して完全差動型オペアンプ14の第1および第2の入力端子に接続される。一方、検出用MEMS容量素子1a、1b、1c、1dの固定電極はそれぞれ、キャリアクロックφCHOP、反転キャリアクロックφCHOP_B、反転キャリアクロックφCHOP_B、キャリアクロックφCHOPに接続されている。
また、完全差動型オペアンプ14の第1および第2の入力端子と出力端子の間には同相電圧生成用スイッチ817a、817bを介して同相電圧検出用抵抗86aと86bが直列に挿入されており、さらに、同相電圧検出用抵抗86aと86bのつなぎ目のノード800は、同相電圧検出用スイッチ88aを介して完全差動型オペアンプ14の第1の入力端子に接続されている。また、完全差動型オペアンプ14の第2の入力端子は同相電圧検出用スイッチ88bを介して前記電圧VBに接続されている。
完全差動型オペアンプ14の第1および第2の入力端子と出力端子の間にはそれぞれ帰還容量素子4a(容量値CF)、4b(容量値CF)および抵抗素子5a(抵抗値RF)、5b(抵抗値RF)が設けられている。また、本構成では検出用MEMS容量素子1a、1b、1c、1dと並列にデジタル制御可変容量2a(容量値CDIG)、2b(容量値CDIG)を接続している。デジタル制御可変容量2a、2bには、キャリアクロックφCHOPを反転し、レベルを適切に変更したφ’CHOP_Bが接続される。
完全差動型オペアンプ14の第1および第2の出力は、同相検出回路15の第1および第2の入力に接続される。同相検出回路15は、完全差動型オペアンプ14の2つの出力電圧の平均電圧値を出力する回路である。同相検出回路15の出力はオペアンプ16の非反転入力端子に接続される。この同相検出回路15とオペアンプ16からなる帰還回路が、先に述べたコモンモードフィードバック回路(CMFB)を構成している。
完全差動オペアンプでは、素子ミスマッチなどにより平均出力電圧の変動が増幅動作の問題となるために、上述のCMFBを備える必要がある。CMFBは抵抗分圧などの同相検出回路15で平均出力電圧を検出し、平均出力電圧と基準電圧V'Bとの差電圧をオペアンプ16を用いて増幅する。この差電圧VCMを完全差動型オペアンプ14のテイル電流源のゲートへ入力することで負帰還をつくり、完全差動型オペアンプ14の出力同相電圧レベルVCMOを一定に保つように制御する。
また、ＣＶ変換アンプの完全差動型オペアンプ14の第1および第2の出力は、VCMOを基準に平衡な差動出力を生じる。差動出力はフィルタ18a、18bを介してA/D変換器9の差動入力端子に接続されている。
さらに、A/D変換器9の出力はスイッチ10に入力され、スイッチ10の出力がセンサ出力となる。また、A/D変換器9の出力は、スイッチ11を介してデジタル制御部12に入力される。デジタル制御部12の出力DCALはデジタル制御可変容量2a、2bに入力される。
次に動作を説明する。静電容量式MEMS19の構成は、前記第３の実施例と同様である。第３の実施例と同様に、初期の場所に位置する時に、検出用MEMS容量素子1aと検出用MEMS容量素子1bの容量値は互いに等しくなるはずであるが、現実的には寄生容量やMEMSの製造バラツキの影響で等しくならず、検出用MEMS容量素子1aの容量値はC+CDC+CDC2、前記検出用MEMS容量素子1bの容量値はC-CDC-CDC2と表される。同様に、検出用MEMS容量素子1cの容量値はC-CDC+CDC2、前記検出用MEMS容量素子1dの容量値はC+CDC-CDC2と表される。ここでCD Cは、ＣＶ変換アンプのオペアンプの出力の中心電圧レベルのずれを引き起こすが、CDC2は中心電圧レベルのずれに影響しない。そのため、以降の議論ではCDC2を各容量値に含めない。
センサに加速度などの信号が印加されると、加速度による変位量、すなわち極板間隔の変化量による容量値変化をΔCとすると、検出用MEMS容量素子1aの容量値はC+CDC+ΔC、検出用MEMS容量素子1bの容量値はC-CDC-ΔC、検出用MEMS容量素子1cの容量値はC-CDC+ΔC、検出用MEMS容量素子1dの容量値はC+CDC-ΔCとなる。
本実施例で用いられるキャリアクロック40およびデジタル制御可変容量2a、2bに印加する信号41、反転キャリアクロック43の波形は、図８に示したものと同様である。
次に、容量値CDIGを決定する期間（調整モード）の動作を説明する。調整モード期間中、同相電圧生成用スイッチ817a、817bはオンとなる。これにより、ＣＶ変換アンプの正相側入力電圧（完全差動型オペアンプ14の第1の入力電圧）と逆相側入力電圧（完全差動型オペアンプ14の第2の入力電圧）の平均電圧、すなわち、ＣＶ変換アンプの入力同相電圧レベルVCMIが、前記同相電圧検出用抵抗86aと86bのつなぎ目のノード800に生成される。
また、調整モード期間中、同相電圧検出用スイッチ88a、88bがオンになり、つなぎ目のノード800に生成されたＣＶ変換アンプの入力同相電圧レベルVCMIが完全差動型オペアンプ14の第1の入力端子に入力され、電圧VBが完全差動型オペアンプ14の第2の入力端子に入力される。なお、調整モード期間中、差動電圧検出用スイッチ87a、87bはオフである。
A/D変換器9は正相入力端子の電圧と逆相入力端子の電圧の差電圧、すなわち、ＣＶ変換アンプの前記出力同相電圧レベルVCMOとVBの差、すなわち、VCMO-VDD/2をデジタル値に変換する。ここで、VBをVDD/2としたが、もちろん他の電圧値でもよい。
なお、完全差動型オペアンプ14の出力である前記差電圧の値は、その出力同相電圧レベルVCMOには影響されないので、調整モード中も同相検出回路15などからなるコモンモードフィードバック回路(CMFB)は動作していて良い。
デジタル値はデジタル制御部12に供給される。デジタル値が正の場合は、現在のＣＶ変換アンプの入力同相電圧レベルVCMIがVDD/2より高いことを意味する。この場合、前記デジタル制御部12は、現在出力しているデジタル補償値DCALをより大きな値に更新して出力する。一方、デジタル値が負の場合は、現在のＣＶ変換アンプの入力同相電圧レベルVCMIがVDD/2より低いことを意味する。この場合は、デジタル制御部12は、現在出力しているデジタル補償値DCALをより小さな値に更新して出力する。
さらに、デジタル制御可変容量2a、2bは、同相補償制御部18から供給されるデジタル補償値DCALを容量値CDIGに変換する。現在のＣＶ変換アンプの入力同相電圧レベルVCMOがVD D/2より高い場合はDCALが大きくなるため、容量値CDIGも高くなる。この結果、ＣＶ変換アンプの入力同相電圧レベルVCMIを現在より下げる方向にはたらく。一方、現在のＣＶ変換アンプの入力同相電圧レベルVCMIがVDD/2より低い場合はDCALが小さくなるため、容量値CDIGも低くなる。この結果、ＣＶ変換アンプの入力同相電圧レベルVCMOを現在より上げる方向にはたらく。以上の負帰還制御により、容量値CDIGは最終的に適切な容量値CDIG_F INALに収束し、ＣＶ変換アンプの入力同相電圧レベルVCMOは十分にVDD/2に近くなる。
次に、通常動作期間（通常モード）の動作を説明する。通常モード期間中、ＣＶ変換アンプは、適切な容量値CDIG_FINALを補正容量として採用して、センサに印加された加速度などの信号により生じたMEMS容量変化ΔCを電圧信号ΔVに変換する。電圧信号ΔVはＣＶ変換アンプの出力差動電圧となっている。CDIG_FINALを採用することでＣＶ変換アンプの入力同相電圧レベルはVDD/2の付近に設定され、出力同相電圧レベルは同相検出回路15とオペアンプ16で構成されるコモンモードフィードバック回路により一定に保たれるため、十分に大きなセンサへの入力信号を正常に電圧信号に変換できる。
また、通常動作期間中、差動電圧検出用スイッチ7a、7bはオン状態になり、ＣＶ変換アンプの完全差動型オペアンプ14の第1の出力がフィルタ18aを介してA/D変換器9の正相入力端子に、完全差動型オペアンプ14の第2の出力がフィルタ18bを介してA/D変換器9の逆相入力端子に接続される。これによりＣＶ変換アンプの出力差動電圧がA/D変換器9によりデジタル値に変換される。
デジタル制御可変容量2a、2bの実現例としては、図４の構成が使用可能である。本方式は、コモンモードフィードバック回路を用いた完全差動オペアンプにおいて、入力同相電圧レベルのずれを補正する場合に、アナログ補正方式と異なり、同相電圧制御に常にアナログ回路が動作し続ける必要がないため、低消費電力を実現できる。またフィードバック制御をデジタルで実施可能なため、アナログの場合と比べ制御部を省面積・省電力で実装可能である。
以上で説明した各実施例における各種のスイッチは、NMOSとPMOSが並列に接続されたコンプリメンタリ型のスイッチ、NMOSだけのスイッチ、PMOSだけのスイッチなど様々な場合をとることができる。説明の便宜上、いずれの場合でも、そのスイッチを制御するクロック信号がハイ電圧の時にオン、ロー電圧の時にオフになるとしている。
以上詳細に説明した実施例によれば、同相電圧の検出をCVアンプの差動出力信号を抵抗分圧する事で求めるため、精度良く同相成分を検出する事が出来る。また、デジタル型静電容量センサが元々含んでいるA/D変換器を用いることができるため、調整用電圧をデジタル値に変換する際に新たなA/D変換器を用いる必要がない。調整値はデジタルで保持する事が可能であり、アナログ回路による調整と異なり常時動作させる必要がなく、低電力に調整が可能である。また通常のセンサ出力動作に加え、例えば100回に1回調整値を探索する事で、温度変動などによる調整値ずれの影響を低減する事が可能となる。
前記の各実施例に示した本発明のＣＶ変換アンプおよび静電容量式センサは、例えば加速度や角速度などを検知し、それらに対応したセンサ出力信号を出力する。このセンサ出力信号を、自動車や二輪車や農耕機などの姿勢制御や走行安定性確保や横滑り防止などを行うシステム、例えばESC(Electronic Stability Control)や、資源探査向けセンサシステムなどに用いることができる。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
本発明は前記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
加速度センサ等に利用が可能である。
1: 静電容量式MEMS
1a, 1b, 1c, 1d: 検出用MEMS容量素子
2a, 2b: デジタル制御可変容量
3a, 3b: オペアンプ
4a, 4b: 帰還容量素子
5a, 5b: 抵抗素子
6a, 6b: 抵抗素子
7a, 7b, 8a, 8b: スイッチ
9: A/D変換器
10, 11: スイッチ
12: デジタル制御部
13a, 13b: スイッチ
14: 完全差動型オペアンプ
15: 同相検出回路
16: オペアンプ
17a, 17b: スイッチ
18a, 18b: フィルタ
19: 静電容量式MEMS
21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 25a, 25b: 容量選択スイッチ
26, 27, 28, 29, 30: 容量素子
40: キャリアクロック
41: デジタル制御可変容量2a、2bに印加する信号
42: クロック信号
43: 反転キャリアクロック

Claims (15)

  1. 第１検出容量および第２検出容量と、
    第１帰還容量および第２帰還容量を備え、前記第１帰還容量および前記第２帰還容量の容量値に基づく電圧を得るＣＶ変換回路と、
    入力電圧をアナログデジタル変換してデジタル信号を得るＡＤ変換器と、
    前記デジタル信号を入力とするデジタル制御部と、
    前記デジタル制御部によって容量値が制御される第１デジタル制御可変容量および第２デジタル制御可変容量とを備え、
    前記第１検出容量および第２検出容量は、
    測定対象となる物理量が実質的にゼロでない場合には、物理量が実質的にゼロの場合の容量値から測定対象となる物理量に応じて容量値が変化し、
    前記第１検出容量と前記第２検出容量の容量値の変化量は、互いに符号が反対で絶対値が実質的に等しく、
    前記第１帰還容量および前記第２帰還容量は、前記第１検出容量、前記第２検出容量、前記第１デジタル制御可変容量、および前記第２デジタル制御可変容量の容量値を反映した電荷を蓄積し、
    前記第１デジタル制御可変容量および第２デジタル制御可変容量の制御により、前記ＣＶ変換回路の入力電圧の同相電圧レベルもしくは出力電圧の同相電圧レベルを制御する、
    容量式センサ。
  2. 調整モードの期間は、
    前記ＣＶ変換回路の入力電圧の同相電圧レベルもしくは出力電圧の同相電圧レベルを反映した電圧を、前記ＡＤ変換器の入力電圧とし、
    通常モードの期間は、
    前記第１帰還容量および前記第２帰還容量の容量値に基づく電圧を、前記ＡＤ変換器の入力電圧とする、
    請求項１記載の容量式センサ。
  3. 前記ＣＶ変換回路は、第１のオペアンプおよび第２のオペアンプを備える擬似差動型ＣＶ変換アンプであり、
    前記第１のオペアンプの反転入力端子には、前記第１検出容量および前記第１デジタル制御可変容量の容量値を反映した信号が入力され、
    前記第２のオペアンプの反転入力端子には、前記第２検出容量および前記第２デジタル制御可変容量の容量値を反映した信号が入力され、
    前記第１および第２のオペアンプの非反転入力端子には固定電圧が入力され、
    さらに第１および第２の抵抗素子と、第１、第２、第３、第４、第５および第６のスイッチとを具備し、
    前記第１の抵抗素子と前記第２の抵抗素子は実質的に等しい抵抗値を有する抵抗素子対であり、
    前記第１のオペアンプの出力は、直接またはスイッチを介して前記第１の抵抗素子の第１の端子に接続するとともに、前記第１のスイッチを介して前記ＡＤ変換器の第１の入力端子に入力されており、
    前記第２のオペアンプの出力は、直接またはスイッチを介して前記第２の抵抗素子の第１の端子に接続するとともに、前記第２のスイッチを介して前記ＡＤ変換器の第２の入力端子に入力されており、
    前記第１の抵抗素子の第２の端子と前記第２の抵抗素子の第２の端子は接続されて抵抗分圧されており、抽出される前記出力電圧の同相電圧レベルは前記第３のスイッチを介して前記ＡＤ変換器の第１の入力端子に入力され、
    前記第４のスイッチの第１の端子は固定電圧が接続されており、前記第４のスイッチの第２の端子は前記ＡＤ変換器の第２の入力端子に入力され、
    前記通常モードでは、
    前記第１、第２および第５のスイッチがオンとなり、前記ＡＤ変換器は前記第１および第２のオペアンプの出力を入力として、前記第５のスイッチを介してデジタルデータを出力し、
    前記調整モードでは、
    前記第３、第４および第６のスイッチがオンとなり、前記ＡＤ変換器の第１の入力端子には前記出力電圧の同相電圧レベルが入力され、前記ＡＤ変換器の第２の入力端子には前記固定電圧が入力されることで、前記ＡＤ変換器の第１および第２の入力端子に印加される電圧差がデジタル信号に変換され、
    前記デジタル信号は、前記第６のスイッチを介して前記デジタル制御部に入力され、
    前記デジタル制御部は、前記デジタル信号に基づいて、前記第１および第２デジタル制御可変容量の容量値を制御することにより、前記出力電圧の同相電圧レベルを制御する、
    請求項２記載の容量式センサ。
  4. 前記ＣＶ変換回路は、完全差動型ＣＶ変換アンプであり、
    前記完全差動型ＣＶ変換アンプの第１の入力端子には、前記第１検出容量および前記第１デジタル制御可変容量の容量値を反映した信号が入力され、
    前記完全差動型ＣＶ変換アンプの第２の入力端子には、前記第２検出容量および前記第２デジタル制御可変容量の容量値を反映した信号が入力され、
    さらに同相検出回路を具備するコモンモードフィードバック回路を備え、
    前記コモンモードフィードバック回路は、前記完全差動型ＣＶ変換アンプの第１および第２の出力の平均電圧値を、前記完全差動型ＣＶ変換アンプにフィードバック制御し、
    さらに第１および第２の抵抗素子と、第１、第２、第３、第４、第５および第６のスイッチとを具備し、
    前記第１の抵抗素子と前記第２の抵抗素子は実質的に等しい抵抗値を有する抵抗素子対であり、
    前記第１検出容量の電極の一つは、直接またはスイッチを介して前記第１の抵抗素子の第１の端子に接続するとともに、前記第１のスイッチを介して前記完全差動型ＣＶ変換アンプの第１の入力端子に接続されており、
    前記第２検出容量の電極の一つは、直接またはスイッチを介して前記第２の抵抗素子の第１の端子に接続するとともに、前記第２のスイッチを介して前記完全差動型ＣＶ変換アンプの第２の入力端子に接続されており、
    前記完全差動型ＣＶ変換アンプの第１の出力は、前記ＡＤ変換器の第１の入力端子に入力され、
    前記完全差動型ＣＶ変換アンプの第２の出力は、前記ＡＤ変換器の第２の入力端子に入力され、
    前記第１の抵抗素子の第２の端子と前記第２の抵抗素子の第２の端子は接続されて抵抗分圧されており、抽出される前記入力電圧の同相電圧レベルは前記第３のスイッチを介して前記完全差動型ＣＶ変換アンプの第１の入力端子に入力され、
    前記第４のスイッチの第１の端子は固定電圧が接続されており、前記第４のスイッチの第２の端子は前記完全差動型ＣＶ変換アンプの第２の入力端子に入力され、
    前記通常モードでは、
    前記第１、第２および第５のスイッチがオンとなり、前記完全差動型ＣＶ変換アンプの第１の入力端子には前記第１検出容量の容量値に応じた信号が入力され、前記完全差動型ＣＶ変換アンプの第２の入力端子には前記第２検出容量の容量値に応じた信号が入力され、前記ＡＤ変換器は、前記完全差動型ＣＶ変換アンプの第１および第２の出力を入力として、前記第５のスイッチを介してデジタルデータを出力し、
    前記調整モードでは、
    前記第３、第４および第６のスイッチがオンとなり、前記完全差動型ＣＶ変換アンプの第１の入力端子には前記入力電圧の同相電圧レベルが入力され、前記完全差動型ＣＶ変換アンプの第２の入力端子には前記固定電圧が入力され、前記完全差動型ＣＶ変換アンプの第１および第２の出力であるアナログ信号が、前記ＡＤ変換器によりデジタル信号に変換され、
    前記デジタル信号は、前記第６のスイッチを介して前記デジタル制御部に入力され、
    前記デジタル制御部は、前記デジタル信号に基づいて、前記第１および第２デジタル制御可変容量の容量値を制御することにより、前記入力電圧の同相電圧レベルを制御する、
    請求項２記載の容量式センサ。
  5. 前記第１帰還容量および前記第２帰還容量は、容量値が実質的に等しく、
    前記第１帰還容量の第１および第２の電極は、それぞれ前記ＣＶ変換回路の第１の入力および第１の出力に、直接またはスイッチを介して接続しており、
    前記第２帰還容量の第１および第２の電極は、それぞれ前記ＣＶ変換回路の第２の入力および第２の出力に、直接またはスイッチを介して接続している、
    請求項２記載の容量式センサ。
  6. さらに第３および第４の抵抗素子と、を備え、
    前記第３の抵抗素子と前記第４の抵抗素子は実質的に等しい抵抗値を有する抵抗素子対であり、
    前記第３の抵抗素子の第１および第２の端子は、それぞれ前記ＣＶ変換回路の第１の入力端子および第１の出力端子に接続しており、
    前記第４の抵抗素子の第１および第２の端子は、それぞれ前記ＣＶ変換回路の第２の入力端子および第２の出力端子に接続している、
    請求項５記載の容量式センサ。
  7. さらに第７および第８のスイッチとを備え、
    前記第７のスイッチの第１および第２の端子は、それぞれ前記ＣＶ変換回路の第１の入力端子および第１の出力端子に接続しており、
    前記第８のスイッチの第１および第２の端子は、それぞれ前記ＣＶ変換回路の第２の入力端子および第２の出力端子に接続している、
    請求項５記載の容量式センサ。
  8. 前記ＣＶ変換回路と前記ＡＤ変換器の間にフィルタを配置し、低域を除去した信号を前記ＡＤ変換器に入力する、
    請求項５記載の容量式センサ。
  9. 前記第１デジタル制御可変容量の第１の入力端子と前記第２デジタル制御可変容量の第１の入力端子は接続されて第１の信号が供給されており、
    前記第１検出容量の第１の電極と前記第２検出容量の第１の電極は接続されて第２の信号が供給されており、
    前記第１検出容量の第２の電極と前記第１デジタル制御可変容量の第２の端子は接続されて前記ＣＶ変換回路の第１の入力端子に接続しており、
    前記第２検出容量の第２の電極と前記第２デジタル制御可変容量の第２の端子は接続されて前記ＣＶ変換回路の第２の入力端子に接続している、
    請求項２記載の容量式センサ。
  10. さらに、前記第１検出容量と直列に接続される第３検出容量を備え、
    さらに、前記第２検出容量と直列に接続される第４検出容量を備え、
    前記第３検出容量および第４検出容量は、
    測定対象となる物理量が実質的にゼロでない場合には、物理量が実質的にゼロの場合の容量値から測定対象となる物理量に応じて容量値が変化し、
    前記第３検出容量と前記第４検出容量の容量値の変化量は、互いに符号が反対で、絶対値が前記第１検出容量と前記第２検出容量の容量値の変化量と実質的に等しく、
    前記第１デジタル制御可変容量の第１の入力端子と前記第２デジタル制御可変容量の第１の入力端子は接続されて第１の信号が供給されており、
    前記第１検出容量の第１の電極と前記第２検出容量の第１の電極には第２の信号が供給されており、
    前記第３検出容量の第１の電極と前記第４検出容量の第１の電極には第３の信号が供給されており、
    前記第２の信号と前記第３の信号は、振幅が同じで極性が逆であり、
    前記第１検出容量の第２の電極と、前記第３検出容量の第２の電極と、前記第１デジタル制御可変容量の第２の端子は接続されて前記ＣＶ変換回路の第１の入力端子に接続しており、
    前記第２検出容量の第２の電極と、前記第４検出容量の第２の電極と、前記第２デジタル制御可変容量の第２の端子は接続されて前記ＣＶ変換回路の第２の入力端子に接続している、
    請求項２記載の容量式センサ。
  11. 物理量の変化を反映して容量値が変化する第１のMEMS容量素子と、
    物理量の変化を反映して容量値が変化する第２のMEMS容量素子と、
    前記第１のMEMS容量素子と接続された第１の可変容量と、
    前記第２のMEMS容量素子と接続された第２の可変容量と、
    第１の入力端子、第２の入力端子、第１の出力端子、第２の出力端子を備え、前記第１のMEMS容量素子の容量値の変化および前記第２のMEMS容量素子の容量値の変化を反映した電圧を生成するＣＶ変換回路と、
    前記ＣＶ変換回路の第１の入力端子と第２の入力端子の入力電圧の平均電圧、あるいは、前記ＣＶ変換回路の第１の出力端子と第２の出力端子の出力電圧の平均電圧を検出する検出回路と、
    前記平均電圧をデジタル平均電圧信号に変換するアナログデジタル変換器と、
    前記デジタル平均電圧信号に基づいて、前記第１の可変容量および第２の可変容量の容量値を変化させる制御回路を備え、
    前記第１のMEMS容量素子と第１の可変容量の接続点が、前記第１の入力端子に接続され、
    前記第２のMEMS容量素子と第２の可変容量の接続点が、前記第２の入力端子に接続される、
    容量式センサ。
  12. 前記検出回路出力である前記平均電圧を、前記アナログデジタル変換器に入力し、デジタル平均電圧信号を得る調整モードと、
    前記物理量の変化を反映した、前記ＣＶ変換回路の第１の出力端子および第２の出力端子の出力を、前記アナログデジタル変換器に入力し、デジタルデータを得る通常モードと、
    を切り替えるスイッチを備える、
    請求項１１記載の容量式センサ。
  13. 前記調整モードにおいて、
    前記制御回路は、
    前記デジタル平均電圧信号と基準値を比較し、比較結果に基づいて、前記第１の可変容量および第２の可変容量の容量値を変化させるデジタル制御信号を生成する、
    請求項１２記載の容量式センサ。
  14. 固定電極と可動電極によって構成される容量対を含み、前記固定電極と前記可動電極の一方の電極に電圧を印加し、他方の電極から前記容量対に蓄積される電荷を抽出して、２つの出力信号を得るセンサ部と、
    前記２つの出力信号を入力として、前記センサ部から抽出された電荷を帰還容量の容量値に反映し、電圧信号に変換して差動出力とするＣＶ変換部と、
    前記ＣＶ変換部の前記差動出力をデジタル信号に変換するＡＤ変換器と、
    前記デジタル信号に基づいて容量値が制御される可変容量と、
    を備え、
    前記蓄積される電荷が抽出される他方の電極と、前記可変容量の一方の電極が接続され、前記可変容量の容量値を制御することにより、前記差動出力の同相出力電位を制御する、
    容量式センサ。
  15. 前記差動出力の同相出力電位を抽出する分圧抵抗回路を備え、
    前記分圧抵抗回路の出力を前記ＡＤ変換器の第１の端子に入力し、
    固定電位を前記ＡＤ変換器の第２の端子に入力し、
    前記第１の端子の入力と前記第２の端子の入力の差信号を前記デジタル信号とし、
    前記デジタル信号と基準信号との比較結果に基づいて、前記可変容量の容量値を制御する制御信号を生成するデジタル制御部を備える、
    請求項１４記載の容量式センサ。
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