JP6450624B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置である。ここで説明する不揮発性メモリは、スプリットゲート型のMONOS型メモリ(以下、単にMONOSメモリと呼ぶ)である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルについて説明を行う。
本実施の形態の半導体装置の製造方法を、図1〜図12を参照して説明する。
次に、不揮発性メモリの動作例について、図26を参照して説明する。
以下に、図23〜図25に示す比較例の半導体装置の問題点を説明し、本実施の形態の効果について、図13などを用いて説明する。図23および図24は、比較例の動作を説明する半導体装置の断面図であり、図25は、他の比較例の半導体装置の製造工程中の断面図である。図13は、本実施の形態の半導体装置の動作を説明する断面図である。
以下に、本実施の形態の半導体装置の変形例について、図14〜図16を用いて説明する。図14および図15は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。図16は、制御ゲート電極のゲート長としきい値電圧との関係を示すグラフである。
本実施の形態では、制御ゲート電極のゲート長にばらつきが生じた場合に、相補型メモリセルが有する一対のメモリセルの特性に差が生じることに起因して回路動作が不安定になることを防ぐことについて、図17を用いて説明する。図17は、本実施の形態の半導体装置の平面レイアウトである。
本実施の形態では、データ用のメモリセルにおいてはメモリゲート電極の直下の半導体基板の主面に凹部を形成し、コード用のメモリセルにおいてはメモリゲート電極の直下の半導体基板の主面に凹部を形成しない構造を形成することで、コード用メモリにおいてメモリセルに特性差が生じることを防ぐことについて、図18〜図22を用いて説明する。図18〜図22は、本実施の形態の半導体装置の製造工程中の断面図である。図18〜図22では、図の左側にデータ用メモリ領域1Aを示し、図の右側にコード用メモリ領域2Aを示している。
GI ゲート絶縁膜
MC、MCA、MCN、MCW メモリセル
MG、MGC メモリゲート電極
ON ONO膜
PR、PR1〜PR3 フォトレジスト膜
SB 半導体基板
Claims (14)
- (a)主面に沿って、順に隣接して並ぶ第1領域、第2領域および第3領域を有する半導体基板を用意する工程、
(b)前記半導体基板の前記主面上に第1絶縁膜および第1導体膜を順に形成する工程、
(c)前記第1領域の前記第1導体膜を除去する工程、
(d)前記第3領域の前記第1導体膜と、前記第1絶縁膜と、前記半導体基板の上面の一部とを除去して前記半導体基板の前記上面に凹部を形成する工程、
(e)前記(c)工程および(d)工程の後、前記第3領域の前記半導体基板の前記凹部の底面上に、内部に電荷保持部を含む第2絶縁膜およびメモリゲート電極を順に形成する工程、
(f)前記第2領域および前記第3領域が並ぶ方向において、前記第2領域および前記第3領域を挟むように、前記半導体基板の前記上面に一対の第1導電型の第1ソース領域および前記第1導電型の第1ドレイン領域を形成する工程、
を有し、
前記(c)工程および(d)工程の後、前記第2領域に残った前記第1導体膜は、第1制御ゲート電極を構成し、
前記第1制御ゲート電極、前記第1制御ゲート電極の側壁に前記第2絶縁膜を介して隣り合う前記メモリゲート電極、前記第1ソース領域および前記第1ドレイン領域は、不揮発性メモリの第1メモリセルを構成し、
前記半導体基板の前記主面には、順に隣接して並ぶ前記第1領域、前記第2領域、前記第3領域、第4領域、第5領域および第6領域と、互いに隣接して並ぶ第7領域および第8領域とが存在し、
前記(c)工程では、前記第1および第6領域の前記第1導体膜と、前記第7領域の横の両側の前記第1導体膜とを除去することで、前記第7領域に残った前記第1導体膜からなる第3制御ゲート電極を形成し、
前記(d)工程では、前記第3および第4領域の前記第1導体膜と、前記第1絶縁膜と、前記半導体基板の前記上面の一部とを除去して前記凹部を形成し、
前記(e)工程では、前記第3および第4領域のそれぞれの前記凹部の前記底面上、並びに、前記第8領域の前記半導体基板の前記主面上に、順に前記第2絶縁膜および前記メモリゲート電極を形成し、
前記(f)工程では、前記第1ソース領域および前記第1ドレイン領域を形成し、前記第4領域および前記第5領域が並ぶ方向において、前記第4領域および前記第5領域を挟むように、前記半導体基板の前記上面に一対の前記第1導電型の第2ソース領域および前記第1導電型の第2ドレイン領域を形成し、前記第7領域を挟むように、前記半導体基板の前記主面に一対の前記第1導電型の第3ソース領域および前記第1導電型の第3ドレイン領域を形成し、
前記(c)工程および(d)工程の後、前記第5領域に残った前記第1導体膜は、第2制御ゲート電極を構成し、
前記第2制御ゲート電極、前記第2制御ゲート電極の側壁に前記第2絶縁膜を介して隣り合う前記メモリゲート電極、前記第2ソース領域および前記第2ドレイン領域は、前記不揮発性メモリの第2メモリセルを構成し、
前記第3制御ゲート電極、前記第3制御ゲート電極の側壁に前記第2絶縁膜を介して隣り合う前記メモリゲート電極、前記第3ソース領域および前記第3ドレイン領域は、前記不揮発性メモリの第3メモリセルを構成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1メモリセルは、前記半導体基板側から前記第2絶縁膜内に電子またはホールを注入することでデータの書込み・消去を行う、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1メモリセルは、前記半導体基板側から前記第2絶縁膜内に電子を注入することでデータを書込み、前記メモリゲート電極から前記第2絶縁膜内にホールを注入することで消去を行う、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
(g)前記(e)工程の後に、前記第1領域の前記半導体基板の前記主面に、前記第1導電型とは異なる第2導電型の第1半導体領域を形成し、前記第6領域の前記半導体基板の前記主面に、前記第2導電型の第2半導体領域を形成する工程を更に有し、
前記第1制御ゲート電極のゲート長は、前記第2制御ゲート電極のゲート長よりも大きく、
前記第1半導体領域の不純物濃度は、前記第2半導体領域の不純物濃度よりも低い、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1、第2メモリセルは、データ用メモリを構成し、前記第3メモリセルはコード用メモリを構成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第3制御ゲート電極のゲート長は、前記第1制御ゲート電極のゲート長よりも大きく、前記第2制御ゲート電極のゲート長よりも小さい、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記凹部の前記底面は、前記半導体基板の前記主面と前記第1絶縁膜との界面よりも下に位置する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1ドレイン領域は、前記第2領域に対し、前記第1領域側の前記半導体基板の前記主面に形成され、前記第1ソース領域は、前記第2領域に対し、前記第3領域側の前記凹部の前記底面に形成される、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記半導体基板の前記主面に沿う第1方向に隣り合って形成された前記第1メモリセルの前記第1制御ゲート電極と、前記第2メモリセルの前記第2制御ゲート電極とは、互いにゲート長が異なり、
前記第1メモリセルは、前記第1方向に直交する第2方向に並んで複数形成され、
前記第2方向に並び、1つの前記第1制御ゲート電極を共有する2つの前記第1メモリセルは、相補型メモリを構成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c)工程では、前記第1導体膜を除去することでアライメントマークを形成し、
前記(d)工程では、前記アライメントマークを基準として、前記第1導体膜と、前記第1絶縁膜と、前記半導体基板の前記上面の一部とを除去する位置を決める、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c)工程の後に前記(d)工程を行う、半導体装置の製造方法。 - 主面に沿って並ぶ第1領域および第2領域を有する半導体基板と、
前記半導体基板上に第1絶縁膜を介して形成された制御ゲート電極と、
前記制御ゲート電極の一方の側壁に隣り合う領域の前記半導体基板の前記主面上に順に形成された、内部に電荷保持部を有する第2絶縁膜およびメモリゲート電極と、
前記制御ゲート電極および前記メモリゲート電極を挟むように前記半導体基板の前記主面に形成されたソース領域およびドレイン領域と、
を有し、
前記メモリゲート電極は、前記第2絶縁膜を介して前記制御ゲート電極と隣り合い、
前記制御ゲート電極、前記メモリゲート電極、前記ソース領域および前記ドレイン領域は、不揮発性メモリのメモリセルを構成し、
前記メモリセルは、前記第1領域および前記第2領域のそれぞれに形成され、
前記第1領域の前記第2絶縁膜の底面は、前記第1絶縁膜の底面および前記第2領域の前記第2絶縁膜の底面よりも下に位置し、
前記第1領域には、前記制御ゲート電極のゲート長方向に複数の前記メモリセルが並んで配置され、
前記ゲート長方向において隣り合う前記制御ゲート電極の一方は、前記第2領域の前記制御ゲート電極よりもゲート長が大きく、前記ゲート長方向において隣り合う前記制御ゲート電極のもう一方は、前記第2領域の前記制御ゲート電極よりもゲート長が小さい、半導体装置。 - 請求項12記載の半導体装置において、
前記第1領域の前記メモリセルは、データ用メモリを構成し、前記第2領域の前記メモリセルは、コード用メモリを構成する、半導体装置。 - 請求項12記載の半導体装置において、
前記第2領域の前記メモリゲート電極のゲート長は、前記第1領域の前記メモリゲート電極のゲート長よりも大きい、半導体装置。
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