JP6450624B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、EEPROM(Electrically Erasable and Programmable Read Only Memory)が広く使用されている。このような記憶装置は、MISFETのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜(電荷保持部)での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。
トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってMISFETのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、MONOS(Metal Oxide Nitride Oxide Semiconductor)膜を用いたスプリットゲート型セルがある。
特許文献1(特開2006−332143号公報)には、スプリットゲート型のMONOSメモリにおいて、半導体基板の主面であって、制御ゲート電極の直下の半導体基板の第1の面よりも低い第2の面上にメモリゲート電極を形成することが記載されている。
特許文献2(特開2008−288503号公報)には、スプリットゲート型のMONOSメモリにおいてFNトンネルにより消去動作を行うことが記載されている。
特許文献3(特開2009−010104号公報)には、半導体基板上にデータ用のメモリセルとコード用のメモリセルを混載することが記載されている。
特開2006−332143号公報 特開2008−288503号公報 特開2009−010104号公報
スプリットゲート型のMONOSメモリのメモリセルのトラップ絶縁膜において、書込み動作により電荷が注入される領域と、消去動作により電荷が放出される領域とが重ならない場合がある。この場合、データの書換え効率および保持特性が低下する問題が生じる。
そこで、パンチスルー特性の低下を回避しつつ、上記問題を解消する構造として、特許文献1に記載されているように、半導体基板の主面において、制御ゲート電極よりも深い領域にトラップ絶縁膜およびメモリゲート電極を形成した構造が知られている。
このような構造を形成する工程では、半導体基板上のポリシリコン膜に対し、フォトリソグラフィ技術を用いて1回のエッチングを行うことで制御ゲート電極を形成した後、制御ゲート電極の横の領域のうちの一方の領域をフォトレジスト膜により覆った状態で、もう一方の領域の半導体基板の主面をエッチングにより後退させることが考えられる。このようにして、制御ゲート電極の横の一方の領域の半導体基板の主面を後退させるには、当該フォトレジスト膜は制御ゲート電極の直上で終端させる必要がある。
しかし、半導体装置の微細化が進む近年では、制御ゲート電極のゲート長も小さくなるため、当該フォトレジスト膜を制御ゲート電極の直上で終端させることが困難となる問題が生じる。この結果、製造する半導体装置における不良品率が高まるため、半導体装置の信頼性が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、スプリットゲート型のMONOSメモリを形成する際に、第1および第2のエッチングによりポリシリコン膜を段階的に加工することで制御ゲート電極を形成し、第2のエッチングにより、制御ゲート電極の横の片側の半導体基板の主面に凹部を形成し、電荷保持部を含む絶縁膜を当該凹部内に形成するものである。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態1である半導体装置の製造工程中の断面図である。 図1に続く半導体装置の製造工程中の断面図である。 図2に続く半導体装置の製造工程中の断面図である。 図2に続く半導体装置の製造工程中の平面図である。 図3に続く半導体装置の製造工程中の断面図である。 図5に続く半導体装置の製造工程中の断面図である。 図6に続く半導体装置の製造工程中の断面図である。 図7に続く半導体装置の製造工程中の断面図である。 図8に続く半導体装置の製造工程中の断面図である。 図9に続く半導体装置の製造工程中の断面図である。 図10に続く半導体装置の製造工程中の断面図である。 図11に続く半導体装置の製造工程中の断面図である。 実施の形態1である半導体装置の動作を説明する断面図である。 実施の形態1の変形例である半導体装置の製造工程中の断面図である。 図14に続く半導体装置の製造工程中の断面図である。 制御ゲート電極のゲート長としきい値電圧との関係を示すグラフである。 実施の形態2である半導体装置の平面レイアウトである。 実施の形態3である半導体装置の製造工程中の断面図である。 図18に続く半導体装置の製造工程中の断面図である。 図19に続く半導体装置の製造工程中の断面図である。 図20に続く半導体装置の製造工程中の断面図である。 図21に続く半導体装置の製造工程中の断面図である。 比較例である半導体装置の動作を説明する断面図である。 比較例である半導体装置の動作を説明する断面図である。 比較例である半導体装置の製造工程中の断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
(実施の形態1)
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置である。ここで説明する不揮発性メモリは、スプリットゲート型のMONOS型メモリ(以下、単にMONOSメモリと呼ぶ)である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルについて説明を行う。
また、本実施の形態および以下の実施の形態での極性(書込・消去・読出時の印加電圧の極性およびキャリアの極性)は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位およびキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
<半導体装置の製造方法について>
本実施の形態の半導体装置の製造方法を、図1〜図12を参照して説明する。
図1〜図3および図5〜図12は、本実施の形態の半導体装置の製造工程中の断面図である。図4は、本実施の形態の半導体装置の製造工程中の平面図である。
ここでは、nチャネル型のMISFET(制御トランジスタおよびメモリトランジスタ)を形成する場合について説明するが、導電型を逆にしてpチャネル型のMISFET(制御トランジスタおよびメモリトランジスタ)を形成することもできる。
半導体装置の製造工程においては、まず、図1に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコン(Si)などからなる半導体基板(半導体ウェハ)SBを用意する。続いて、半導体基板SBの主面に溝を形成し、当該溝内に素子分離領域(図示しない)を形成する。素子分離領域は、例えば酸化シリコン膜からなり、STI(Shallow Trench Isolation)法により形成することができる。ただし、素子分離領域は、例えばLOCOS(Local Oxidization of Silicon)法などにより形成してもよい。
なお、図1に示す領域は、後にメモリセルが形成される領域である。ここでは素子分離領域を形成すると共に、メモリセルを形成する領域の外の領域において、素子分離領域EIと同様の構造を有するアライメントマーク(図示しない)を形成する。
続いて、半導体基板SBの主面に対してイオン注入を行うことで、半導体基板SBの主面にp型のウエルWLを形成する。ウエルWLは、p型の不純物(例えばB(ホウ素))を比較的低い濃度で打ち込むことで形成する。ウエルWLは、半導体基板SBの主面から、半導体基板SBの途中深さまで形成されている。その後、半導体基板SBに対し熱処理を行って、ウエルWL内の不純物を拡散させる。なお、図示および詳しい説明はしないが、p型の電界効果トランジスタまたはそれを含むメモリセルを形成する領域では、n型の不純物(例えばAs(ヒ素)またはP(リン))を半導体基板SBの主面にイオン注入することで、n型のウエルを形成する。
続いて、熱酸化などを行って、露出する半導体基板SBの上面に、比較的膜厚が小さい絶縁膜IF1を形成する。これにより、半導体基板SBの上面は、絶縁膜IF1により覆われる。絶縁膜IF1は、例えば酸化シリコン膜からなる。その後、半導体基板SBの主面全面上に、例えばCVD(Chemical Vapor Deposition)法を用いて、ポリシリコン膜PS1を形成する。これにより、半導体基板SB上には、絶縁膜IF1を介してポリシリコン膜PS1が形成される。ポリシリコン膜PS1は、後述の制御ゲート電極CGを形成するための導体膜である。
ポリシリコン膜PS1は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、当該アモルファスシリコン膜を、多結晶シリコン膜からなるポリシリコン膜PS1に変えることもできる。また、ポリシリコン膜PS1は、成膜時に不純物を導入せず、成膜後にn型の不純物(例えばAs(ヒ素)またはP(リン))をイオン注入し、その後の熱処理で当該不純物を拡散させることにより、低抵抗の導体膜とする。
次に、図2に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜PS1上に、複数のフォトレジスト膜PR1を、互いに離間させて形成する。隣り合うフォトレジスト膜PR1同士の間では、ポリシリコン膜PS1の上面が露出している。ここで、隣り合うフォトレジスト膜PR1同士の間においてポリシリコン膜PS1が露出している領域、つまり、フォトレジスト膜PR1が開口している領域は、後の工程で、半導体基板SBの主面にメモリセルのドレイン領域が形成される領域である。なお、フォトレジスト膜PR1からなるレジストパターンを露光する際に用いるフォトマスクの位置合わせは、上記アライメントマークを基準として行う。
また、ここでは、後の工程でメモリセルを形成する領域とは異なる領域において、図5を用いて後述するフォトリソグラフィ工程において、露光用のマスクの位置合わせに使用するアライメントマークを形成するためのフォトレジスト膜(図示しない)も形成する。
次に、図3に示すように、フォトレジスト膜PR1をマスクとして用いてドライエッチング(異方性エッチング)を行うことにより、ポリシリコン膜PS1の一部および絶縁膜IF1の一部をそれぞれ除去する。当該エッチングでは、当該エッチングが絶縁膜IF1に達した時点でエッチングを中止する。このとき絶縁膜IF1の一部は半導体基板SB上に残るが、ポリシリコン膜PS1から露出する絶縁膜IF1は、その後の洗浄工程などによるウェットエッチングにより除去される。ここでは、その後更に半導体基板SBの主面を後退させるようなエッチングは行わない。その後、フォトレジスト膜PR1を除去する。
このようにしてポリシリコン膜PS1および絶縁膜IF1を加工することで、半導体基板SBの主面の一部を露出させる。ポリシリコン膜PS1は、半導体基板SBの主面に沿う第1方向に並ぶ複数のパターンに分割される。なお、加工された複数のポリシリコン膜PS1のそれぞれは、半導体基板SBの主面に沿う方向であって、当該第1方向に直交する第2方向、つまり図3の奥行き方向に延在している。
また、図4に示すように、当該エッチング工程では、メモリセルを形成する領域とは異なる領域において、ポリシリコン膜PS1の一部を除去することで、アライメントマークMKを形成する。アライメントマークMKは、ポリシリコン膜PS1が除去された領域である溝からなるパターンを有しており、当該パターンは平面視において縦方向の筋状の溝を並べたストライプ状の構造を有している。当該アライメントマークMKは、リソグラフィ技術を用いて露光を行う際に、図3を用いて説明したポリシリコン膜PS1の加工位置に対して、図5を用いて後述する工程においてフォトマスクの位置合わせを行うために用いるパターンである。また、図示は省略するが、アライメントが正常に行われたかどうかを検査するためのマークも同時に形成する。
アライメントマークMKは、平面視において矩形のポリシリコン膜PS1のパターン内に形成され、筋状のパターンを複数有しており、当該筋状のパターンの底部では、半導体基板SBの主面が露出している。なお、図には平面視において第2方向に延在するパターンを、第2方向に対して直交する第1方向に複数並べたレイアウトを示しているが、実際には、第1方向に延在するパターンを、第2方向に複数並べたレイアウトも必要となる。
次に、図5に示すように、フォトリソグラフィ技術を用いて、半導体基板SB上およびポリシリコン膜PS1上にフォトレジスト膜PR2からなるレジストパターンを形成する。当該レジストパターンを形成する際には、まず、半導体基板SBの主面全面上にフォトレジスト膜PR2を塗布する。続いて、フォトマスクを介してフォトレジスト膜PR2に対し露光をすることでパターン転写を行い、続いて現像処理を行うことで、フォトレジスト膜PR2のレジストパターンを形成する。
アライメントマークMK(図4参照)は、リソグラフィ工程において、当該フォトマスクの位置合わせを行うために用いる。つまり、リソグラフィ工程においては、当該フォトマスクおよび半導体基板SBを設置した露光装置に備え付けられた光学機器等を用いてアライメントマークMKのパターンを検出し、アライメントマークMKとフォトマスクとの位置合わせを行う。
当該フォトマスクの位置合わせを行う際、素子分離領域の形成工程において形成したアライメントマークではなく、ポリシリコン膜PS1を最初に加工した工程(図3参照)で形成したアライメントマークMKを用いているのは、本実施の形態の変形例において後述するように、一対の制御ゲート電極のそれぞれのゲート長に差が生じることを防ぐためである。アライメントマークMKとフォトマスクとの位置合わせを精度よく行えば、絶縁膜IF1およびポリシリコン膜PS1からなる積層膜の側壁に対して、所望の位置でフォトレジスト膜PR2のレジストパターンを終端させることができる。
フォトレジスト膜PR2は、第1方向において隣り合うポリシリコン膜PS1同士の間の領域の半導体基板の主面と、当該領域に隣接するポリシリコン膜PS1の上面の一部とを覆うパターンである。すなわち、各ポリシリコン膜PS1の上面は、第1方向における両端のそれぞれが、異なるフォトレジスト膜PR2により覆われており、第1方向における中央部が、フォトレジスト膜PR2から露出している。隣り合うフォトレジスト膜PR2同士の間においてポリシリコン膜PS1の上面が露出する領域は、後の工程において、半導体基板SBの主面にメモリセルのソース領域が形成され、半導体基板SBの主面上にメモリゲート電極が形成される領域である。
次に、図6に示すように、フォトレジスト膜PR2をマスクとして用いてドライエッチング(異方性エッチング)を行うことで、ポリシリコン膜PS1の一部、絶縁膜IF1の一部および半導体基板SBの上面の一部を除去する。このドライエッチングでは、例えば、エッチングが絶縁膜IF1に達した時点で一旦エッチングを中止し、その後続けてドライエッチングを行うことで、半導体基板SBの主面を例えば10〜30nm程度後退させる。半導体基板SBの主面を後退させる距離を制御する方法としては、例えばエッチングが絶縁膜IF1に達した後に行うエッチングの時間を設定することで、エッチング量を制御することが考えられる。
なお、上記ドライエッチングはいずれもシリコン(Si)を除去しやすい条件で行うものであり、例えば酸化シリコン膜からなる絶縁膜IF1は、当該条件のエッチングにより除去(ブレイクスルー)される。これに対し、シリコン(Si)を除去しやすい条件でポリシリコン膜PS1を除去した後、酸化シリコン(SiO)を除去しやすい条件に切り替えて絶縁膜IF1を除去し、再びシリコン(Si)を除去しやすい条件で半導体基板SBの主面を一部除去してもよい。
ここで、図5に示したポリシリコン膜PS1のパターンは、第1方向における中心部のみが除去されて分断される。これにより、ポリシリコン膜PS1からなる制御ゲート電極CGが複数形成される。つまり、1つの上記パターンを加工することで、2つの制御ゲート電極CGが形成される。制御ゲート電極CGは第2方向に延在し、第1方向において複数並んでいる。つまり第1方向は制御ゲート電極CGのゲート長方向であり、第2方向は制御ゲート電極CGのゲート幅方向である。また、上記エッチングにより、各制御ゲート電極CGの直下に、絶縁膜IF1からなるゲート絶縁膜GIが形成される。
上記エッチングにより、半導体基板SBの主面の一部は下方に後退する。したがって、一部の領域において、隣り合う制御ゲート電極CG同士の間には、半導体基板SBの主面の一部が凹んだ領域である凹部(溝)が形成される。当該凹部の深さ、つまり、半導体基板SBの主面に対して垂直な方向における、半導体基板SBの主面からの距離は、上記素子分離領域の形成深さおよびウエルWLの形成深さよりも小さい。
次に、図7に示すように、フォトレジスト膜PR2をアッシングなどにより除去する。特定の制御ゲート電極CGと、当該制御ゲート電極CGに対し、第1方向において隣り合う一方の制御ゲート電極CGとの間の半導体基板SBの主面には、上記凹部が形成されている。これに対し、当該特定の制御ゲート電極CGと、当該制御ゲート電極CGに対し、第1方向において隣り合う他方の制御ゲート電極CGとの間の半導体基板SBの主面には、上記凹部は形成されていない。つまり、所定の制御ゲート電極CGの横の一方の領域の半導体基板SBの主面には凹部が形成され、所定の制御ゲート電極CGの横のもう一方の領域の半導体基板SBの主面には凹部が形成されていない。
ゲート絶縁膜GIおよび制御ゲート電極CGからなる積層膜から露出する半導体基板SBの主面であって、凹部が形成されていない主面の高さは、ゲート絶縁膜GIの直下の半導体基板SBの主面の高さとほぼ同じである。凹部の底面である半導体基板SBの上面の高さは、凹部が形成されていない領域の半導体基板SBの主面に対し、例えば10〜30nm低い位置にある。
上記のように、ここでは、ポリシリコン膜PS1(図1参照)に対してエッチングを1回のみ行うことで制御ゲート電極CGを形成するのではなく、ポリシリコン膜PS1に対して計2回の加工を行うことで制御ゲート電極CGを形成する。つまり、図3を用いて説明した第1のエッチングにより制御ゲート電極CGの一方の側壁を形成し、図6を用いて説明した第2のエッチングにより制御ゲート電極CGのもう一方の側壁を形成する。
エッチングを半導体基板SBの主面で止める当該第1のエッチングと、半導体基板SBの主面を後退させて凹部を形成する当該第2のエッチングとは、順序を入れ替えて行うことも可能である。ただし、半導体基板SB上に残渣が生じることを防ぐ観点から、図1〜図7を用いて説明したように、第1のエッチングの後に第2のエッチングを行うことが好ましい。その理由は以下に説明するように、フォトレジスト膜PR2(図5参照)に3層レジスト膜を用いた場合に、残渣が生じ得ることにある。
3層レジスト膜とは、半導体基板SB上に順に形成された下地層、中間層および上部レジスト層を含む膜である。上部レジスト層は感光性を有し、露光・現像によりパターン転写が可能な層である。中間層は炭素(C)などを含み、保存安定性の高い層である。下地層は、中間層との組み合わせで反射防止効果を奏する層である。
フォトレジスト膜PR2に3層レジスト膜を用いて被加工膜(ポリシリコン膜)を加工する場合、まず、上部レジスト層を露光・現像することでパターニングし、当該上部レジスト層をマスクとして用いてエッチングを行い、中間層をパターニングする。この際、エッチングの過程で中間層が一部除去される際に上部レジスト層は当該エッチングにより徐々に薄膜化し、除去される。その後、中間層のパターンをマスクとして用いてエッチングを行い、下地層をパターニングする。このとき、中間層は当該エッチングにより徐々に薄膜化し、除去される。その後、下地層をマスクとして用いてエッチングを行うことで、被加工膜(ポリシリコン膜)をパターニングすることができる。その後、アッシングにより下地層を除去する。
ここで、第2のエッチングを先に行った場合、後で第1のエッチングを行うために形成するフォトレジスト膜PR2は、第1のエッチングにより半導体基板SBの主面に形成された凹部を含む深い溝内に埋め込まれる。このとき、上記下地層はその深い溝に沿って形成されるため、当該凹部の直上において、下地層の上面に凹みが形成され、その凹みの内側に中間層が埋め込まれる。このような中間層を含む3層レジスト膜を用いてパターニングを行うと、中間層をマスクとして用いて下地層をパターニングした際、半導体基板SBの主面の凹部の直上においてのみ中間層が残存する虞がある。
炭素を含む中間層は、下地層を除去するためのアッシングを行っても除去されずに残る。したがって、半導体基板SB上に、上記中間層からなる残渣が残る問題が生じる。このため、第1のエッチングの後に第2のエッチングを行うことが好ましい。
次に、図8に示すように、半導体基板SBの主面全面上に、メモリトランジスタのゲート絶縁膜用の積層膜であるONO(oxide-nitride-oxide)膜ONを形成する。ONO膜ONは、半導体基板SBの上面と、ゲート絶縁膜GIおよび制御ゲート電極CGからなる積層膜の側壁および上面とを覆う。なお、図8〜図12では、図を分かりやすくするため、図7の断面において示した領域のうち、中央の2つの制御ゲート電極CGの近傍の領域の断面のみを示す。つまり、図8には、半導体基板SBの主面に形成され、第1方向において隣り合う凹部と、隣り合う当該凹部同士の間の一対の制御ゲート電極CGとを示している。
また、図8以降の図では、図8の一部に示す拡大断面図を除き、ONO膜ONを構成する積層膜の積層構造の図示を省略する。つまり、ONO膜ONを構成する各膜同士の境界の図示をしない。ONO膜ONは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ONO膜ONは、半導体基板SB上に形成された第1酸化シリコン膜(ボトム酸化膜)OX1と、第1酸化シリコン膜OX1上に形成された窒化シリコン膜N1と、窒化シリコン膜N1上に形成された第2酸化シリコン膜(トップ酸化膜)OX2との積層膜からなる。窒化シリコン膜N1は、電荷蓄積部として機能するトラップ性絶縁膜である。
第1酸化シリコン膜OX1および第2酸化シリコン膜OX2は、例えば酸化処理(熱酸化処理)またはCVD法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ISSG酸化を用いることも可能である。上記窒化シリコン膜N1は、例えばCVD法により形成することができる。第1酸化シリコン膜OX1および第2酸化シリコン膜OX2のそれぞれの厚みは、例えば2〜10nm程度であり、上記窒化シリコン膜N1の厚みは、例えば5〜15nm程度である。
続いて、ONO膜ONの表面を覆うように、半導体基板SBの主面全面上に、例えばCVD法を用いてポリシリコン膜PS2を形成する。これにより、露出していたONO膜ONの側壁および上面は、ポリシリコン膜PS2により覆われる。つまり、制御ゲート電極CGの側壁には、ONO膜ONを介してポリシリコン膜PS2が形成される。ポリシリコン膜PS2の膜厚は、ポリシリコン膜PS1(図1参照)の膜厚よりも小さい。
ポリシリコン膜PS2は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶化して形成することもできる。ポリシリコン膜PS2は、例えばn型の不純物(例えばリン(P))が比較的高い濃度で導入された膜である。また、必要に応じて、不純物を含まない状態でポリシリコン膜PS2を形成し、後のソース・ドレイン領域の形成のための注入工程により、不純物を導入することもできる。ポリシリコン膜PS2は、後述のメモリゲート電極MGを形成するための導体膜である。
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ONO膜ONの上面などのように、半導体基板SBの主面に沿う面の上に、当該面に沿ってポリシリコン膜PS2が形成された場合、ポリシリコン膜PS2の膜厚とは、半導体基板SBの主面に対して垂直な方向におけるポリシリコン膜PS2の厚さをいう。また、ONO膜ONの側壁のように、半導体基板SBの主面に対して垂直な壁に接して形成される部分のポリシリコン膜PS2の場合、ポリシリコン膜PS2の膜厚とは、当該側壁に対して垂直な方向におけるポリシリコン膜PS2の厚さをいう。
ここで、ONO膜ONおよびポリシリコン膜PS2は、各制御ゲート電極CGの横において半導体基板SBの主面が後退した凹部の内側にも埋め込まれる。したがって、当該凹部が十分深い場合には、当該凹部内のONO膜ONおよびポリシリコン膜PS2の底面は、ゲート絶縁膜GIと半導体基板SBの主面との界面よりも低い領域に位置している。ただし、当該凹部の深さがONO膜ONの膜厚よりも小さい場合、ポリシリコン膜PS2は凹部内に形成されず、凹部の直上のポリシリコン膜PS2の底面は、ゲート絶縁膜GIと半導体基板SBの主面との界面よりも高い領域に位置する。
次に、図9に示すように、ドライエッチング法により、ポリシリコン膜PS2をエッチバックすることで、ONO膜ONの上面を露出させる。当該エッチバック工程では、ポリシリコン膜PS2を異方性エッチング(エッチバック)することにより、ゲート絶縁膜GIおよび制御ゲート電極CGからなる積層膜の両方の側壁上に、ONO膜ONを介して、ポリシリコン膜PS2をサイドウォール状に残す。これにより、上記積層膜の両側の側壁のうち、半導体基板SBの主面の凹部と隣接する一方の側壁に、ONO膜ONを介してサイドウォール状に残存したポリシリコン膜PS2からなるメモリゲート電極MGが形成される。
続いて、フォトリソグラフィ技術を用いて、各制御ゲート電極CGの一方の側壁と隣り合うメモリゲート電極MGを覆い、かつ、当該制御ゲート電極CGの他方の側壁と隣り合うポリシリコン膜PS2を露出するフォトレジストパターン(図示しない)を半導体基板SB上に形成する。その後、そのフォトレジストパターンをエッチングマスクとしてエッチングを行うことにより、制御ゲート電極CGを挟んでメモリゲート電極MGの反対側に形成されたポリシリコン膜PS2を除去する。その後、当該フォトレジストパターンを除去する。このとき、メモリゲート電極MGは、フォトレジストパターンで覆われているため、エッチングされずに残存する。
続いて、ONO膜ONのうち、メモリゲート電極MGで覆われずに露出している部分をエッチング(例えばウェットエッチング)によって除去する。この際、メモリゲート電極MGの直下のONO膜ONは除去されずに残る。同様に、ゲート絶縁膜GIおよび制御ゲート電極CGを含む積層膜と、メモリゲート電極MGとの間に位置するONO膜ONは、除去されずに残る。他の領域のONO膜ONは除去されるため、半導体基板SBの上面が露出し、また、制御ゲート電極CGの上面が露出する。また、制御ゲート電極CGの側壁であって、メモリゲート電極MGと隣り合わない方の側壁が露出する。
このようにして、制御ゲート電極CGと隣り合うように、半導体基板SB上に、内部に電荷蓄積部を有するONO膜ONを介してメモリゲート電極MGが形成される。つまり、メモリゲート電極MGは、制御ゲート電極CGに隣接する領域であって、半導体基板SBの主面に凹部が形成された領域の半導体基板SBの上面の直上に形成される。これに対し、制御ゲート電極CGに隣接する領域であって、半導体基板SBの主面に凹部が形成されていない領域において、メモリゲート電極MGは形成されない。図示はしていないが、メモリゲート電極MGは、第1方向における凹部の両端のそれぞれに形成され、凹部の一部であって、メモリゲート電極MGと隣接する領域では、半導体基板SBの上面が露出する。
ONO膜ONの底面は上記凹部の底面、つまり半導体基板SBの上面に接している。ONO膜ONの側壁であって、メモリゲート電極MGが接する側壁の反対側の側壁は、制御ゲート電極CGの側壁と、ゲート絶縁膜GIの側壁と、半導体基板SBの側壁、つまり凹部の側壁とに接している。
次に、図10に示すように、複数のn型半導体領域(不純物拡散領域)EXを、イオン注入法などを用いて形成する。すなわち、例えばヒ素(As)またはリン(P)などのn型の不純物を、制御ゲート電極CG、メモリゲート電極MGおよびONO膜ONなどをマスク(イオン注入阻止マスク)として用いて半導体基板SBの主面にイオン注入法で導入することにより、複数のn型半導体領域EXを形成する。なお、制御ゲート電極CG側のエクステンション領域EXとメモリゲート電極MG側のエクステンション領域EXとをそれぞれ異なる工程において、異なる条件で形成することもできる。その場合、レジストパターンを用いて、エクステンション領域EXの形成位置を規定する。
図示はしていないが、n型半導体領域EXの形成前に、ゲート絶縁膜GI、制御ゲート電極CG、ONO膜ONおよびメモリゲート電極MGからなる構造体の側壁を覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。また、n型半導体領域EXの形成前または形成後に、n型半導体領域EXの形成領域の近傍にp型の不純物(例えばB(ホウ素))を打ち込んでハロー領域を形成することで、後に形成する制御トランジスタおよびメモリトランジスタのしきい値電圧を調整してもよい。
制御ゲート電極CGおよびメモリゲート電極MGを含む上記構造体の横の半導体基板SBの上面に形成された一対のn型半導体領域EXは、後に形成する制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の一部を構成する。当該一対のn型半導体領域EXのうち、メモリゲート電極MG側のn型半導体領域EXは、半導体基板SBの主面の凹部の底面である半導体基板SBの上面に形成される。
続いて、上記構造体の両側の側壁を覆うサイドウォールSWを形成する。サイドウォールSWは、例えばCVD法を用いて半導体基板SB上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板SBの上面、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面を露出させることにより、自己整合的に形成することができる。サイドウォールSWは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。
続いて、複数のn型半導体領域(不純物拡散領域)DFを、イオン注入法などを用いて半導体基板SBの上面に形成する。すなわち、n型不純物(例えばヒ素(As)またはリン(P))を、制御ゲート電極CG、メモリゲート電極MG、ONO膜ONおよびサイドウォールSWなどをマスクとして用いて半導体基板SBの主面にイオン注入法で導入することで、複数のn型半導体領域DFを形成することができる。n型半導体領域DFは、n型半導体領域EXよりも不純物濃度が高く、かつ接合深さ(形成深さ)が深い。なお、n型半導体領域DFをn型半導体領域EXよりも浅い接合深さで形成してもよい。
上記構造体の横には、一対のn型半導体領域DFが形成される。当該一対のn型半導体領域DFのうち、メモリゲート電極MG側のn型半導体領域DFは、半導体基板SBの主面の凹部の底面である半導体基板SBの上面に形成される。
これにより、エクステンション領域であるn型半導体領域EXと、n型半導体領域EXよりも不純物濃度が高い拡散層であるn型半導体領域DFとからなり、LDD(Lightly Doped Drain)構造を有するソース・ドレイン領域が形成される。続いて、ソース領域およびドレイン領域用の半導体領域(n型半導体領域EXおよびn型半導体領域DF)などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
制御ゲート電極CG、メモリゲート電極MGおよびサイドウォールSWを含む構造体の横の半導体基板SBの上面に形成された一対のn型半導体領域DFは、制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の一部を構成している。つまり、制御ゲート電極CGと、その横の一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリゲート電極MGと、その横の一対のソース・ドレイン領域とは、メモリトランジスタを構成している。
当該制御トランジスタおよび当該メモリトランジスタは、スプリットゲート型のMONOSメモリのメモリセルMCを構成している。したがって、上記の工程により、メモリセルMCを形成することができる。
続いて、シリサイド層S1を形成する。シリサイド層S1は、いわゆるサリサイド(Salicide:Self Aligned Silicide)プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層S1を形成することができる。
すなわち、まず、n型半導体領域DF、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面上を含む半導体基板SBの主面全面上に、シリサイド層S1形成用の金属膜を形成(堆積)する。当該金属膜は、単体の金属膜(純金属膜)または合金膜を用いることができる。当該金属膜は、例えば、コバルト(Co)膜、ニッケル(Ni)膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
それから、半導体基板SBに対して熱処理(シリサイド層S1形成用の熱処理)を施すことによって、n型半導体領域DF、制御ゲート電極CGおよびメモリゲート電極MGの各表層部分を、当該金属膜と反応させる。これにより、n型半導体領域DF、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上部に、シリサイド層S1が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去し、図11に示す構造を得る。シリサイド層S1は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。
次に、図11に示すように、半導体基板SBの主面全面上に、メモリセルMCを覆うように、層間絶縁膜IL1を形成する。層間絶縁膜IL1は、例えば酸化シリコン膜の単体膜からなり、例えばCVD法などを用いて形成することができる。ここでは、例えば制御ゲート電極CGの膜厚よりも厚い膜厚で層間絶縁膜IL1を形成する。なお、図11および以降の図において、図示は省略するが、後述するコンタクトホールを形成するために行うエッチング工程において、エッチングを一旦止める役割を有する窒化シリコン膜(エッチングストッパ膜)を半導体基板SBの主面と層間絶縁膜IL1との間に形成する。つまり、半導体基板SB上には、当該エッチングストッパ膜および層間絶縁膜IL1を順に形成する。
続いて、層間絶縁膜IL1の上面を、CMP(Chemical Mechanical Polishing)法などを用いて研磨する。その後、複数のコンタクトプラグCPを形成する。
すなわち、フォトリソグラフィ技術を用いて層間絶縁膜IL1上に形成したフォトレジストパターン(図示しない)をエッチングマスクとして用い、層間絶縁膜IL1をドライエッチングする。これにより、層間絶縁膜IL1を貫通するコンタクトホール(開口部、貫通孔)を複数形成する。
各コンタクトホールの底部では、半導体基板SBの主面の一部であるn型半導体領域DFの表面上のシリサイド層S1の一部、制御ゲート電極CGの表面上のシリサイド層S1の一部、または、メモリゲート電極MGの表面上のシリサイド層S1の一部などが露出する。なお、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの直上のコンタクトホールは、図示していない領域において形成されている。
続いて、各コンタクトホール内に、接続用の導電体として、タングステン(W)などからなる導電性のコンタクトプラグCPを複数形成する。コンタクトプラグCPを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜IL1上に、バリア導体膜(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、コンタクトプラグCPを形成することができる。
コンタクトホールに埋め込まれたコンタクトプラグCPは、n型半導体領域DF、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上部などに電気的に接続されるように形成される。各コンタクトプラグCPは、n型半導体領域DF上のシリサイド層S1の上面、制御ゲート電極CG上のシリサイド層S1の上面、および、メモリゲート電極MG上のシリサイド層S1の上面などに接続されている。
なお、図面の簡略化のために、図11では、コンタクトプラグCPを構成するバリア導体膜および主導体膜(タングステン膜)を一体化して示している。また、図11の断面図においては、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上のコンタクトホールおよびコンタクトプラグCPを図示していない。つまり、ゲート幅方向に延在する制御ゲート電極CGおよびメモリゲート電極MGのそれぞれに対しては、図示していない領域においてコンタクトプラグCPが接続されている。
次に、図12に示すように、コンタクトプラグCPが埋め込まれた層間絶縁膜IL1上に第1層目の配線M1を含む第1配線層を形成する。配線M1は、いわゆるシングルダマシン技術を用いて形成することができる。第1配線層は、層間絶縁膜IL2と、層間絶縁膜IL2を貫通する第1層目の配線M1とを有する。配線M1の底面は、コンタクトプラグCPの上面に接続される。その後の工程の図示は省略するが、第1配線層上に、第2配線層および第3配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
<不揮発性メモリの動作について>
次に、不揮発性メモリの動作例について、図26を参照して説明する。
図26は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図26の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図12に示されるようなメモリセルMCのメモリゲート電極MGに印加する電圧Vmg、ソース領域に印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域に印加する電圧Vd、および半導体基板上面のウエルWLに印加するベース電圧Vbが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。なお、図12に示す不揮発性メモリの例では、メモリゲート電極MG側の活性領域がソース領域、制御ゲート電極CG側の活性領域がドレイン領域である。
図26の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのONO膜ON(図12参照)中の電荷蓄積部である窒化シリコン膜N1(図13参照)への電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
また、図26の表において、Aの欄は、書込み方法がSSI方式で、かつ消去方法がBTBT方式の場合に対応し、Bの欄は、書込み方法がSSI方式で、かつ消去方法がFN方式の場合に対応している。
SSI方式は、窒化シリコン膜にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、BTBT方式は、窒化シリコン膜にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、FN方式は、ホールのトンネリングによって消去を行う動作法とみなすことができる。FN方式について言い換えれば、FN方式の消去は、窒化シリコン膜にFNトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
本実施の形態では、いわゆるSSI(Source Side Injection:ソースサイド注入)方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式(ホットエレクトロン注入書込み方式)を用いることができる。
SSI方式の書込みでは、例えば図26の表のAの欄またはBの欄の「書込動作電圧」に示されるような電圧(Vmg=12V、Vs=6V、Vcg=1.5V、Vd=1V、Vb=0V)を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのONO膜ON中の窒化シリコン膜中に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、2つのゲート電極(メモリゲート電極MGおよび制御ゲート電極CG)間の下の半導体基板SB内、つまりチャネル領域(ソース、ドレイン間)で発生し、メモリゲート電極MGの下のONO膜ON中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン(電子)は、ONO膜ON中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるBTBT方式と呼ばれるBTBT(Band-To-Band Tunneling:バンド間トンネル現象)によるホットホール注入により消去を行う消去方式(ホットホール注入消去方式)と、いわゆるFN方式と呼ばれるFN(Fowler Nordheim)トンネリングにより消去を行う消去方式(トンネリング消去方式)とがある。
BTBT方式の消去では、BTBTにより発生したホール(正孔)を電荷蓄積部(ONO膜ON中の窒化シリコン膜)に注入することにより消去を行う。例えば図26の表のAの欄の「消去動作電圧」に示されるような電圧(Vmg=−6V、Vs=7V、Vcg=0V、Vd=0V、Vb=0V)を、消去を行う選択メモリセルの各部位に印加する。これにより、BTBT現象により半導体基板SB内にホールを発生させ、電界加速することで選択メモリセルのONO膜ON中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
FN方式の消去では、例えば図26の表のBの欄の「消去動作電圧」に示されるような電圧(Vmg=12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極MGからホールをトンネリングさせてONO膜ON中の窒化シリコン膜に注入することで消去を行う。この際、ホールはメモリゲート電極MGからFNトンネリング(FNトンネル効果)により第2酸化シリコン膜(トップ酸化膜)をトンネリングしてONO膜ON中に注入され、ONO膜ON中の窒化シリコン膜中のトラップ準位に捕獲され、または書込みによりONO膜ON中にトラップされていた電子と結合して消滅する。その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図26の表のAの欄またはBの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
<本実施の形態の効果について>
以下に、図23〜図25に示す比較例の半導体装置の問題点を説明し、本実施の形態の効果について、図13などを用いて説明する。図23および図24は、比較例の動作を説明する半導体装置の断面図であり、図25は、他の比較例の半導体装置の製造工程中の断面図である。図13は、本実施の形態の半導体装置の動作を説明する断面図である。
図23および図24に示す比較例の半導体装置は、スプリットゲート型のメモリセルMCAを有している。メモリセルMCAの構造は、半導体基板SBの主面において、ONO膜ONおよびメモリゲート電極MGの直下を含む領域に凹部が形成されていない点を除いて、図12に示すメモリセルMCの構造と同様である。つまり、半導体基板SBの主面はほぼ平坦であり、ONO膜ONの下面と、制御ゲート電極CGの直下のゲート絶縁膜GIの下面の高さはほぼ同一である。
ここで、メモリゲート電極MG側の半導体基板SBの主面にはソース領域が形成され、制御ゲート電極CG側の半導体基板SBの主面にはドレイン領域が形成されている。なお、図23では半導体基板SB上のシリサイド層、コンタクトプラグ、サイドウォール、層間絶縁膜および配線などの図示を省略している。
当該比較例におけるデータの書込みは、例えば、ドレイン領域に1V、ソース領域に6V、メモリゲート電極MGに12V、制御ゲート電極CGに1.5V、ウエルWLに0Vを印加することで行う。このとき、ドレイン領域側からソース領域に流れる電子によってホットエレクトロンが発生し、当該ホットエレクトロンがONO膜ONの下層の第1酸化シリコン膜OX1を通過して、窒化シリコン膜N1に注入されることにより、書込み動作が行われる。
データの消去は、例えば、ドレインに領域に0V、ソース領域に7V、メモリゲート電極MGに−6V、制御ゲート電極CGおよびウエルWLに0Vを印加することで行う。その際、半導体基板SB内に生じるホットホールが、ONO膜ONの下層の第1酸化シリコン膜OX1を通過し、窒化シリコン膜N1に注入されることによって消去動作が行われる。つまり、ここでは基板からのホットエレクトロン注入(つまりSSI方式)により書込みを行い、基板からのホットホール注入(つまりBTBT方式)により消去を行う。
しかし、上記の書込み時の窒化シリコン膜N1に対するホットエレクトロンの注入は、メモリゲート電極MGの下であって、制御ゲート電極CG側に近いaの位置で生じ、消去時の窒化シリコン膜N1に対するホットホールの注入は、ソース領域に近いbの位置で生じる。よって、aとbの位置が離れている場合には、書込み時の窒化シリコン膜N1内でのホットエレクトロンの分布と、消去時の窒化シリコン膜N1内でのホットホールの分布との間で差が生じやすい。その場合には、窒化シリコン膜N1中の電子を消去するために、より多くのホットホール注入が必要となるため、下層の第1酸化シリコン膜OX1が劣化し、その結果、データ保持特性の劣化が起きる。また窒化シリコン膜N1中に電子とホールが蓄積され、その結果、データ書換え耐性の劣化も生じる。
これに対し、ホットホール注入により消去動作を行う場合のみならず、FN方式によりメモリゲート電極MG内から窒化シリコン膜N1中にホールを注入して消去動作を行う場合にも同じような問題が生じる。つまり、図24に示すように、ホットエレクトロン注入による書込み動作時に、半導体基板SB内の電子は、制御ゲート電極CG側からソース領域側に亘って、ある程度の領域に亘って窒化シリコン膜N1に注入されると考えられる。
これに対し、FN方式による消去は、メモリゲート電極MG内からホールがONO膜ONの角部に集中して注入されるので、電子注入による書込みとホール注入による消去の位置の不一致に起因する問題は、図23を用いて説明した場合と同様に起こり得る。
上記の問題の発生を防ぐためには、メモリゲート電極MGの幅W(図23参照)を縮小することが有効である。幅Wを縮小した場合、図23に示す例では、aとbの位置を近づけることができ、図24に示す例では、書込み時の電子の注入位置を、ONO膜ONの角部近傍に集中させることができるからである。しかし、メモリトランジスタのゲート長である幅Wの縮小は、メモリトランジスタのパンチスルー特性の低下を招き、不揮発性記憶素子のオフリーク電流が増加する原因となる。
そこで、図13に示すように、制御ゲート電極CGの直下の半導体基板SBの主面と、メモリゲート電極MGの直下の半導体基板SBの主面とに高低差を設け、ONO膜ONを半導体基板の主面よりも低い位置に形成することにより、メモリゲート電極MGの幅W(図23参照)を縮小した場合でも、メモリトランジスタのチャネル長を実効的に長くすることができる。つまり、当該チャネル長は、半導体基板SBの主面に形成された凹部の深さ(段差の高さ)と、ソース・ドレイン領域間においてONO膜ONが当該凹部の底面と接する距離とを足した長さとなる。
したがって、図23および図24に示す比較例に比べてチャネル長を大きくすることができるため、オフリーク電流の増加を抑制することができる。メモリゲート電極MGのゲート長(幅W)を小さくすることで、書込み動作において電子が窒化シリコン膜N1に注入される位置と、消去動作においてホールが窒化シリコン膜N1に注入される位置とを近付けることができる。
すなわち、図23で示した電子が注入される位置aとホールが注入される位置bとを近付けて重ねることが可能となる。
また、図13に示すように、書込み動作において半導体基板SB内の電子の一部は、制御ゲート電極CGの下の半導体基板SB内をソース領域側に移動し、そのまま直進して凹部の側壁からONO膜ON内に注入される。また、直進せずにONO膜ONの下面側に回り込む電子の多くは、ONO膜ONの角部付近に注入される。したがって、図24に示すように凹部が形成されていない場合に比べて、電子が注入される領域がONO膜ONの角部近傍に集中する。この結果、電子の注入範囲とFN方式によりホールが注入される範囲とを重ねることが可能となる。
以上より、窒化シリコン膜N1内の電子を消去するための余分なホール注入を行う必要がなくなる。よって、オフリーク電流の増大を招くことなく、書換え耐性およびデータ保持特性を向上させることができる。
ここで、半導体基板の主面の一部に凹部を形成し、ONO膜およびメモリゲート電極MGの形成位置を低くするための製造方法として、以下のような方法を用いることが考えられる。すなわち、まず、図1を用いて説明した工程を行う。その後、比較例として図25に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、一回の加工工程でポリシリコン膜PS1(図1参照)からなる制御ゲート電極CGを形成した後、各制御ゲート電極CGの一方の側壁を覆った状態で、エッチングにより、他方の側壁近傍の半導体基板SBの主面を後退させることが考えられる。
具体的には、図25に示すように、一回のエッチングで制御ゲート電極CGの両側の側壁を形成し、これにより制御ゲート電極CGのパターンを形成した後、制御ゲート電極CGの直上で終端するフォトレジスト膜PRを形成する。フォトレジスト膜PRは、各制御ゲート電極CGの一方の側壁を覆い、他方の側壁を露出するレジストパターンである。つまり、ゲート長方向における各制御ゲート電極CGの横の半導体基板SBの主面のうち、一方の側壁側の半導体基板SBの主面は、フォトレジスト膜PRにより覆われており、他方の側壁側の半導体基板SBの主面は、フォトレジスト膜PRから露出している。
この状態でフォトレジスト膜PRをマスクとして用いて等方性または異方性のエッチングを行うことで、フォトレジスト膜PRから露出する半導体基板SBの主面の一部を除去し、これにより半導体基板SBの主面に凹部を形成することができる。その後の工程は、図8〜図12を用いて説明した工程を行うことで、図13に示すように、メモリゲート電極MGの直下の半導体基板SBの主面に段差を設けた構造を形成することができる。
しかし、半導体装置の微細化が進み、制御ゲート電極CGの寸法が縮小された場合には、図25に示すように制御ゲート電極CGの直上においてフォトレジスト膜PRを終端させることは困難となる。例えば、制御ゲート電極CGのゲート長が60nmであり、フォトレジスト膜PRを形成する露光の際の、制御ゲート電極CGを形成位置に対する重ね合せ精度が±30nmである場合、重ね合せが最大にずれると、制御ゲート電極CGの側壁の直上でフォトレジスト膜PRが終端する。
さらに、制御ゲート電極CGの寸法のばらつき、および、フォトレジスト膜PRの寸法のばらつきなどの要素が加わるため、フォトレジスト膜PRが制御トランジスタのソース領域側にはみ出すことで、フォトレジスト膜PRが制御ゲート電極CG全体および当該制御ゲート電極CGの両側の半導体基板SBの主面を覆う場合が起こり得る。また、隣り合う制御ゲート電極CGのうちの一方の全体がフォトレジスト膜PRに覆われると、他方の制御ゲート電極CGの全体がフォトレジスト膜PRから露出し、制御トランジスタのドレイン領域側の半導体基板SBの主面が露出される虞もある。
1つの制御ゲート電極CG全体がフォトレジスト膜PRに覆われた場合、ソース領域側の半導体基板SBの主面のエッチングが制御ゲート電極CGの端部から行われない。また、1つの制御ゲート電極CG全体がフォトレジスト膜PRから露出した場合、制御ゲート電極CGのドレイン領域側の端部に隣接する半導体基板SBの主面が、ソース領域側と同じようにエッチングされて後退する。これにより、図13に示す断面形状を得ることができなくなり、半導体装置が正常に動作しない問題が生じる。つまり、半導体装置の製造工程において不良品の発生率が高まるため、半導体装置の信頼性が低下する。また、このような問題の発生を回避するために、制御ゲート電極CGの寸法を縮小ができなければ、半導体装置の微細化が妨げられる。
そこで、本実施の形態では、図2〜図7を用いて説明したように、2回のエッチングによりポリシリコン膜PS1を段階的に加工することで、制御ゲート電極CGを形成している。図5に示すフォトレジスト膜PR2のレジストパターンを露光して形成する際、ポリシリコン膜PS1の第1方向における幅は図25に示す制御ゲート電極CGのゲート長よりも大きいため、容易にポリシリコン膜PS1の直上でフォトレジスト膜PR2を終端させることができる。
すなわち、例えば60nmのゲート長の制御ゲート電極CG(図7参照)を形成する場合には、図5に示すポリシリコン膜PS1の端部から当該ポリシリコン膜PS1の他方の端部に向かって60nmの位置でフォトレジスト膜PR2を終端させるように露光を行えばよい。この場合、ポリシリコン膜PS1の端部に対する重ね合せ精度が±30nmであっても、フォトレジスト膜PR2の終端位置がポリシリコン膜PS1の直上の領域からはみ出すことを防ぐことができる。
したがって、本実施の形態のように、制御ゲート電極CGを2枚のマスクを用いて2回の加工により形成し、第1のエッチングで制御ゲート電極CGの一方の側壁を形成し、第2のエッチングで制御ゲート電極CGのもう一方の側壁および半導体基板SBの主面の凹部を形成すれば、安定して図12および図13に示した構造を得ることができる。
このため、制御ゲート電極CGの寸法が縮小した場合であっても、より確実に制御ゲート電極CGに隣接する半導体基板SBの主面に凹部を形成することができ、また、ドレイン領域側の半導体基板SBの主面がエッチングにより後退することを防ぐことができる。よって、ONO膜ONおよびメモリゲート電極MGを低い位置に形成することが容易に実現できるため、チャネル長の縮小に起因するオフリーク電流の増大を防ぎつつメモリゲート電極MGのゲート長を縮小することができる。これにより、書換え耐性およびデータ保持特性を向上させることができる。したがって、半導体装置の信頼性を向上させることができる。
書換え耐性およびデータ保持特性を向上させる効果は、書込み方式として基板からホットエレクトロン注入を行い、消去方式として基板からホットホール注入を行う場合に得ることができる。つまり、書込み動作においてSSI方式による注入を行い、消去動作においてBTBT方式による注入を行う場合に、当該効果を得ることができる。また、当該効果は、書込み方式として基板からホットエレクトロン注入を行い、消去方式としてFN方式によりメモリゲート電極からホール注入を行う場合にも得ることができる。
本実施の形態では、これらの動作を行う際、書込み時の注入位置と消去時の注入位置とのずれの発生に起因する問題を回避するために、余分な書込み/消去のための注入を行う必要がなくなる。したがって、MONOSメモリのメモリセルにおいて、ONO膜の劣化を防ぐことができ、書換え耐性およびデータ保持特性の劣化を防ぐことができる。
<変形例について>
以下に、本実施の形態の半導体装置の変形例について、図14〜図16を用いて説明する。図14および図15は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。図16は、制御ゲート電極のゲート長としきい値電圧との関係を示すグラフである。
本変形例では、複数の制御ゲート電極CGのそれぞれのゲート長にばらつきが生じた場合に、ハロー領域の形成のための不純物注入量を調整することで、制御トランジスタのしきい値電圧にばらつきが生じることを防ぐことについて説明する。
本変形例の製造工程では、まず、図1〜図9を用いて説明した工程と同様の工程を行った後、図14に示すように、半導体基板上にフォトレジスト膜PR3のパターンを形成することで、メモリゲート電極MGおよび半導体基板SBの主面の凹部を覆う。その後、フォトレジスト膜PR3をマスクとして用いてイオン注入を行うことで、ハロー領域HLR、HLLを形成する。ハロー領域HLR、HLLは、後に形成される制御トランジスタおよびメモリトランジスタのしきい値電圧を調整するために、半導体基板SBの主面に、制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の導電型とは異なる導電型の不純物イオンを打ち込んで形成する半導体領域である。
ここでは、斜めイオン注入法により、ハロー領域HLR、HLLをそれぞれ形成する。ハロー領域HLRは、ハロー領域HLLに比べて不純物濃度が高い半導体領域である。ハロー領域HLR、HLLは、後に形成される制御トランジスタのドレイン領域側に形成し、ソース領域側には形成しない。
次に、図15に示すように、図10〜図12を用いて説明した工程を行うことで、半導体装置を形成する。
ここで、図5に示すフォトレジスト膜PR2の形成位置が、図3を用いて説明したエッチング工程において加工したポリシリコン膜PS1のパターンに対してずれた場合、図14に示すように、第1方向(ゲート長方向)において隣り合う一対の制御ゲート電極CGW、CGNのうち、一方のゲート長が小さくなり、他方のゲート長が大きくなることが考えられる。つまり、第1方向において、ゲート長が小さい制御ゲート電極CGNと、ゲート長が大きい制御ゲート電極CGWとが交互に複数並んで形成される。この場合、それらの制御ゲート電極CGのそれぞれを含む制御トランジスタの特性に差が生じる。なお、図14では、図7と同様に、4つの制御ゲート電極を含む断面を示している。
図14に示すように、制御ゲート電極CGNのゲート長は、上記フォトレジスト膜PR2の形成位置のずれに起因して、標準の制御ゲート電極CG(図12参照)に比べて小さい。また、制御ゲート電極CGWのゲート長は、上記フォトレジスト膜PR2の形成位置のずれに起因して、標準の制御ゲート電極CG(図12参照)に比べて大きい。ここでは、幅が小さい制御ゲート電極CGNのゲート長をLcg−A、幅が大きい制御ゲート電極CGWのゲート長をLcg−B、制御ゲート電極CGの標準のゲート長をLcg−Tと呼ぶ。
例えば、標準のゲート長Lcg−T、つまりターゲット寸法が60nmであり、5nmのずれが生じた場合には、ゲート長Lcg−Aは55nmとなり、ゲート長Lcg−Bは65nmとなる。実際には、フォトマスクの重ねずれ以外に、フォトレジスト膜の寸法変動、ウェハ面内ばらつき、ショット内ばらつきなどの要因により、ゲート長が変動する。なお、重ねずれも面内でのばらつきを有するが、ウェハ面内、かつロット内で同様にずれる傾向を持つ。
よって、あるロットの制御ゲート電極のエッチング後に、当該ロットのあるウェハの面内の複数のチップのそれぞれで、一対の制御ゲート電極のそれぞれのゲート長をSEM(Scanning Electron Microscope)で測定し、その結果を平均化することにより、以下のような判断をすることが可能である。つまり、当該ロットの各ウェハに形成された一対の隣り合う制御ゲート電極のうち、一方の制御ゲート電極のゲート長は例えば55nm程度であり、他方の制御ゲート電極のゲート長は例えば65nm程度であると判断することが可能である。なお、ウェハ間での変動が大きい場合には、ウェハ毎に一対の隣り合う制御ゲート電極のゲート長を把握することが必要である。
上記のように、制御ゲート電極のゲート長が所望の寸法(ターゲット寸法、標準の寸法)からずれた場合の制御トランジスタのしきい位置電圧特性の変動を、図16を用いて説明する。図16のグラフは、横軸を制御ゲート電極のゲート長Lcgとし、縦軸を制御トランジスタのしきい値電圧Vthとしたグラフである。図には、上から順に特性Aのグラフ、標準の特性のグラフ、および、特性Bのグラフを示している。標準の特性のグラフは、制御ゲート電極の寸法のばらつきに応じたハロー注入量の調整を行っていない場合において、制御ゲート電極のゲート長Lcgによって変化するしきい値電圧Vthの特性を表わすグラフである。
図16に示すように、標準のゲート長Lcg−Tを有する制御ゲート電極を含む制御トランジスタのしきい値電圧は、図に示す3本のグラフのうちの真ん中のグラフ、つまり標準の特性のグラフに従い、Vth−Tとなる。これに対し、標準のゲート長より短いゲート長Lcg−Aを有する制御ゲート電極を含む制御トランジスタのしきい値電圧は、標準の特性のグラフに従い、Vth−Aとなる。また、標準のゲート長より長いゲート長Lcg−Bを有する制御ゲート電極を含む制御トランジスタのしきい値電圧は、標準の特性のグラフに従い、Vth−Bとなる。このように、ターゲットのVth−Tに比べてずれた特性の制御トランジスタでは、回路動作に不具合が生じる可能性が高まるので、ターゲットのしきい値電圧Vth−Tに近い特性になるように調整を行うことが必要となる。
図14に示すように、ゲート長が小さい制御ゲート電極CGNを含む制御トランジスタおよびゲート長が大きい制御ゲート電極CGWを含む制御トランジスタを形成する際には、ドレイン領域側の半導体基板SBの主面に、エクステンション領域であるn型半導体領域EXの形成用のイオン注入に加えて、ハロー注入を行うことで、ハロー領域HLR、HLLを形成する。ハロー注入は、トランジスタのソース・ドレイン領域とは極性が異なるイオン注入を行うことで、短チャネル効果を制御するものである。ハロー注入は、n型半導体領域EXの形成前または形成後のいずれにおいて行ってもよい。ここでは、図15に示すように、n型半導体領域EXの上面を除いて、n型半導体領域EXの周囲を覆うようにハロー領域HLR、HLLを形成する。
ハロー領域HLRは、制御ゲート電極が標準のゲート長Lcg−Tで形成された際にハロー領域を形成する場合に比べ、比較的高い濃度でp型の不純物(例えばB(ホウ素))を、半導体基板SBの主面に対して斜めの角度から半導体基板SBの主面に対して注入することで形成する。このように斜めイオン注入法を用いることで、ハロー領域HLRは半導体基板SB内においてn型半導体領域EXを覆うように形成される。斜めイオン注入では、例えば、垂直に注入する場合よりも20〜30度程度斜めの角度からイオン注入を行う。
ハロー領域HLRを形成することにより、ハロー領域HLRを形成した部分の基板濃度は、ハロー領域HLRが形成されていない場合よりも高くなる。よって、n型半導体領域EXによるチャネル側への空乏層の伸びが抑制され、短チャネル効果を緩和することができる。
ハロー領域は、短チャネル効果を緩和するため、制御ゲート電極が標準のゲート長Lcg−Tで形成された場合にも形成するものである。ここで、図14に示すように制御ゲート電極CGNのゲート長Lcg−Aが小さい場合には、ハロー注入におけるイオンの注入量を増加させることで、図16に示すように、制御トランジスタのしきい値電圧のゲート長に対する依存特性を、標準の特性のグラフから、図の特性Aのグラフに変えることができる。よって、短いゲート長Lcg−Aを有する制御ゲート電極CGNを備えた制御トランジスタのしきい値電圧は、特性Aに従い、ターゲットのしきい値電圧Vth−Tに近付く。
また、図14に示すハロー領域HLLは、制御ゲート電極が標準のゲート長Lcg−Tで形成された際にハロー領域を形成する場合に比べ、比較的低い濃度でp型の不純物(例えばB(ホウ素))を、半導体基板SBの主面に対して斜めの角度から半導体基板SBの主面に対して注入することで形成する。
ハロー領域HLLを形成することにより、ハロー領域HLLを形成した部分の基板濃度は、ハロー領域HLLが形成されていない場合よりも低くなる。よって、n型半導体領域EXによるチャネル側への空乏層の伸びが広がり、短チャネル効果を加速することができる。
ハロー領域は、短チャネル効果を緩和するため、制御ゲート電極が標準のゲート長Lcg−Tで形成された場合にも形成するものである。ここで、制御ゲート電極CGWのゲート長Lcg−Bが大きい場合には、ハロー注入におけるイオンの注入量を低下させることで図16に示すように、制御トランジスタのしきい値電圧のゲート長に対する依存特性を、標準の特性のグラフから、図の特性Bのグラフに変えることができる。よって、長いゲート長Lcg−Bを有する制御ゲート電極CGWを備えた制御トランジスタのしきい値電圧は、特性Bに従い、ターゲットのしきい値電圧Vth−Tに近付く。
なお、図14に示す断面では、ハロー領域HLRとハロー領域HLLとの境界を、隣り合う制御ゲート電極CGN、CGWの相互間の中心に明確に示している。しかし、実際にはハロー領域HLR、HLLを斜めイオン注入により形成する際、制御ゲート電極CGN、CGWおよびフォトレジスト膜PR3の影とならない部分には、ハロー領域HLRを形成するために注入する不純物イオン、および、ハロー領域HLLを形成するために注入する不純物イオンイオンの両方が打ち込まれる。したがって、上記境界は曖昧になる。
ただし、実際にしきい値電圧の調整に役立つのは、制御ゲート電極CGNの直下のハロー領域HLRおよび制御ゲート電極CGWの直下のハロー領域HLNであり、制御ゲート電極CGNの直下のハロー領域HLRと、制御ゲート電極CGWの直下のハロー領域HLNとは異なるホウ素(B)濃度を有している。
以上に説明したように、2回のエッチングにより制御ゲート電極を形成した場合にフォトマスクの位置ずれなどに起因して制御ゲート電極のゲート長にばらつきが生じることが考えられる。このような場合であっても、標準より小さいゲート長を有する制御ゲート電極CGNのドレイン領域側の半導体基板SBの主面に形成するハロー領域HLRの濃度を高めることで、制御ゲート電極CGNを有する制御トランジスタのしきい値電圧を所望の値に近付けることができる。
また、標準より大きいゲート長を有する制御ゲート電極CGWのドレイン領域側の半導体基板SBの主面に形成するハロー領域HLLの濃度を低くすることで、制御ゲート電極CGWを有する制御トランジスタのしきい値電圧を所望の値に近付けることができる。よって、制御ゲート電極のゲート長のばらつきに起因して、メモリセルの特性が変動することを防ぐことができるため、回路動作の安定を図ることができ、これにより、半導体装置の信頼性を向上させることができる。
(実施の形態2)
本実施の形態では、制御ゲート電極のゲート長にばらつきが生じた場合に、相補型メモリセルが有する一対のメモリセルの特性に差が生じることに起因して回路動作が不安定になることを防ぐことについて、図17を用いて説明する。図17は、本実施の形態の半導体装置の平面レイアウトである。
多数回書換えが必要なメモリを含むモジュールは劣化しやすいため、相補型メモリセルが用いられる場合がある。つまり、データ用メモリでは、非常に多い回数(例えば25万回程度)の書換えが行われるため、書込み特性および消去特性の劣化、またはデータ保持時のしきい値電圧に変動が生じる場合がある。このような問題は、相補型のメモリ構成を採用することで解消することができる。なお、データ用メモリの他には、データ用メモリよりも少ない回数(例えば1000回程度)の書換えが行われるコード用メモリが存在する。
相補型メモリは、1つのデータを保存するために、相補関係にあるデータのそれぞれを、2つのメモリセルに記憶させるメモリである。すなわち、一方の第1メモリセルに「1」のデータを記憶させる際には、もう一方の第2メモリセルに「0」のデータを記憶させる。逆に、一方の第1メモリセルに「0」のデータを記憶させる際には、もう一方の第2メモリセルに「1」のデータを記憶させる。
このような相補なデータのうち、一方のデータをビット線BLにより読出し、もう一方のデータをビット線ZBLに読み出す。相補型メモリは、ビット線BL、ZBLのそれぞれにおいて読み出されたデータを比較してセンスアンプを動作させることにより、センス感度を高めたメモリである。すなわち、第1メモリセルを構成するトランジスタのしきい値電圧と、第2メモリセルを構成するトランジスタのしきい値電圧との違いにより、ビット線BL、ZBLのそれぞれに流れる電流は異なる。1つのデータを保存するために2つのメモリセルが必要であるため、モジュール面積は増加するが、データ用メモリはコード用メモリよりもメモリ搭載量が小規模なので、相補型メモリを採用しても、チップ全体におけるモジュール面積増加率は小さい。
図17には、データ用の2つのメモリセルMCNおよび2つのメモリセルMCWを示している。図17では、メモリセルMCN、MCWのそれぞれの上に形成されたビット線BL、ZBLと平面視において重なる領域において、制御ゲート電極CGN、CGWおよびメモリゲート電極MGの輪郭を破線で示している。また、ビット線BL、ZBLのそれぞれの下に形成され、メモリセルMCN、MCWのソース・ドレイン領域に接続されたコンタクトプラグCPを透過して示している。
前記実施の形態1の変形例について説明したように、本願の制御ゲート電極は2つのマスク(フォトマスク)を用いた2回のエッチングにより形成される。このため、マスクの位置ずれなどに起因して、第1方向(ゲート長方向)に並ぶ一対の制御ゲート電極のうち、一方の制御ゲート電極のゲート長が標準のゲート長よりも小さくなり、他方の制御ゲート電極のゲート長が標準のゲート長よりも大きくなる場合がある。図17に示す平面レイアウトにおいては、ゲート長が大きい制御ゲート電極CGWを有するメモリセルMCWと、ゲート長が制御ゲート電極CGWよりも小さい制御ゲート電極CGNを有するメモリセルMCNとを示している。
1つのメモリセルMCWと1つのメモリセルMCNとは、X軸方向(第1方向、ゲート長方向)において隣り合って配置されている。また、同一の制御ゲート電極CGWを共有する2つのメモリセルMCWは、Y軸方向(第2方向、ゲート幅方向)において隣り合って配置されている。また、同一の制御ゲート電極CGNを共有する2つのメモリセルMCNは、Y軸方向(第2方向、ゲート幅方向)において隣り合って配置されている。Y軸方向において隣り合うメモリセルMCNは、1つの制御ゲート電極CGNおよび1つのメモリゲート電極MGを共有している。同様に、Y軸方向において隣り合うメモリセルMCWは、1つの制御ゲート電極CGWおよび1つのメモリゲート電極MGを共有している。
X軸方向において隣り合う制御ゲート電極CGW、CGNは、同一の活性領域ARに形成されており、当該制御ゲート電極CGW、CGNが共有するドレイン領域は、コンタクトプラグCPを介してビット線BLまたはZBLのいずれか一方に接続されている。つまり、Y軸方向において隣り合うメモリセルMCNのうち、一方のメモリセルMCNのドレイン領域はビット線BLに接続され、他方のメモリセルMCNのドレイン領域は、ビット線ZBLに接続されている。同様に、Y軸方向において隣り合うメモリセルMCWのうち、一方のメモリセルMCWのドレイン領域はビット線BLに接続され、他方のメモリセルMCWのドレイン領域は、ビット線ZBLに接続されている。
図17では、データ用メモリを相補型とした場合において、ペアとする2つのメモリセルを破線の枠で囲んで示している。図17では、相補型メモリのペアのメモリセルを2つ示している。なお、ここではY軸方向において隣接するメモリセル同士を相補型メモリのペアとする場合について平面レイアウトを示したが、必ずしも隣同士である必要はなく、同一の制御ゲート電極を有するメモリセル同士をペアとすればよい。このように、本実施の形態は、同一のゲート長を有する1つの制御ゲート電極を共有するメモリセル同士をペアとして相補型メモリを構成することを特徴としている。
同一の制御ゲート電極を共有するメモリセル同士で相補型メモリを構成することにより、それらのメモリセルの制御ゲート電極のゲート長が同一となる。このため、X軸方向に並ぶ制御ゲート電極同士の間でゲート長に差が生じたとしても、これに起因して、相補型メモリを構成する2つのメモリセル同士の間に特性差が生じることを防ぐことができる。よって、相補型メモリを使用する際に誤動作を防ぐことができるため、回路動作の安定性を高めることができる。つまり、半導体装置の信頼性を向上させることができる。
(実施の形態3)
本実施の形態では、データ用のメモリセルにおいてはメモリゲート電極の直下の半導体基板の主面に凹部を形成し、コード用のメモリセルにおいてはメモリゲート電極の直下の半導体基板の主面に凹部を形成しない構造を形成することで、コード用メモリにおいてメモリセルに特性差が生じることを防ぐことについて、図18〜図22を用いて説明する。図18〜図22は、本実施の形態の半導体装置の製造工程中の断面図である。図18〜図22では、図の左側にデータ用メモリ領域1Aを示し、図の右側にコード用メモリ領域2Aを示している。
不揮発性メモリでは、多数回書換えが必要なデータ用メモリ(例えば変動するデータの記録用のメモリ)と、多数回書換えが不要なコード用メモリ(例えばプログラムコードの記録用のメモリ)との2種類のモジュールが搭載されている場合がある。本実施の形態の半導体装置は、多数回書換えが必要なデータ用メモリの形成工程において、前記実施の形態1で説明した製造方法を用いることで、ソース領域側の基板の上面を掘り込んで凹部を形成し、多数回書換えが不要なコード用メモリにおいては、1回のエッチングで制御ゲート電極を形成し、かつ、制御ゲート電極の近傍の基板が掘り込まないものである。
なお、図23および図24を用いて説明したように、コード用メモリ領域2Aにおいてソース領域側の基板を掘り込まないものは、パンチスルーが生じないようなゲート長(チャネル長)を有するメモリゲート電極を形成する必要がある。ただし、FN注入による消去方式を用いる場合には、データ用メモリとコード用メモリのそれぞれのメモリゲート電極のゲート長を同じ大きさにすることも可能である。
本実施の形態の製造工程では、まず、図1を用いて説明した工程と同様の工程を行った後、図18に示すように、図2を用いて説明した工程と同じようにして、ポリシリコン膜PS1上にフォトレジスト膜PR1のレジストパターンを形成する。ここで、データ用メモリ領域1Aでは、図2に示すフォトレジスト膜PR1と同様のフォトレジスト膜PR1を形成する。これに対し、コード用メモリ領域2Aでは、データ用メモリ領域1Aに形成したパターンよりも細いパターンからなるフォトレジスト膜PR1を複数形成する。
コード用メモリ領域2Aに形成するフォトレジスト膜PR1の幅は、後にコード用メモリ領域2Aに形成する制御ゲート電極CGのゲート長に対応する。つまり、フォトレジスト膜PR1は、データ用メモリ領域1Aでは、後に形成される制御トランジスタおよびメモリトランジスタのソース領域の形成領域を覆い、ドレイン領域の形成領域を露出しているのに対し、コード用メモリ領域2Aでは、後に形成する制御トランジスタおよびメモリトランジスタのソース領域およびドレイン領域の両方の形成領域を露出している。
次に、図19に示すように、図3および図4を用いて説明した工程と同様の工程を行う。これにより、データ用メモリ領域1Aでは、図3と同様にポリシリコン膜PS1および絶縁膜IF1が加工される。
また、コード用メモリ領域2Aでは、フォトレジスト膜PR1をマスクとして用いてドライエッチング(第1のエッチング)を行うことにより、ポリシリコン膜PS1および絶縁膜IF1が加工される。これにより、ポリシリコン膜PS1からなる制御ゲート電極CGCと、絶縁膜IF1からなるゲート絶縁膜GIが形成される。ここではドライエッチングにより半導体基板SBの主面を彫り込まないため、制御ゲート電極CGCの直下の領域および制御ゲート電極CGCの横の領域において、半導体基板SBの主面の高さはほぼ均一である。
次に、図20に示すように、図5を用いて説明した工程と同様の工程を行うことで、フォトレジスト膜PR2を形成する。すなわち、データ用メモリ領域1Aに形成されるフォトレジスト膜PR2のパターン形状は、図5に示すフォトレジスト膜PR2と同じである。コード用メモリ領域2Aでは、ゲート絶縁膜GIおよび制御ゲート電極CGCからなる積層膜と、半導体基板SBの主面とをフォトレジスト膜PR2により覆う。つまり、コード用メモリ領域2Aの全体をフォトレジスト膜PR2により覆う。
次に、図21に示すように、図6および図7を用いて説明した工程と同様の工程を行う。つまり、第2のエッチングを行う。これにより、データ用メモリ領域1Aにゲート絶縁膜GIおよび制御ゲート電極CGを形成し、かつ、データ用メモリ領域1Aの一部の半導体基板SBの主面を後退させて凹部を形成する。第2のエッチングを行う際、コード用メモリ領域2Aはフォトレジスト膜PR2により保護されているため、制御ゲート電極CGCおよび制御ゲート電極CGCの周囲の半導体基板SBの主面がエッチングに晒されることはない。
したがって、データ用メモリ領域1Aの制御ゲート電極CGの横の一方の領域における半導体基板SBの主面には凹部が形成されるのに対し、コード用メモリ領域2Aの制御ゲート電極CGCの横の両側の半導体基板SBの主面には凹部が形成されない。
次に、図22に示すように、図8〜図12を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を形成する。つまり、データ用メモリ領域1Aには、図12に示す構造と同様のメモリセルMCが形成される。これに対し、コード用メモリ領域2Aにも、制御ゲート電極CGCおよびメモリゲート電極MGを含むメモリセルMCが形成されるが、メモリセルMCを構成するメモリゲート電極MGCおよびONO膜ONからなる積層膜は、制御ゲート電極CGCと同じ高さに形成されている。
つまり、制御ゲート電極CGCに隣接するメモリゲート電極MGCおよびONO膜ONの直下の半導体基板SBの主面には凹部が形成されておらず、コード用メモリ領域2Aの活性領域における半導体基板SBの主面はほぼ平坦である。したがって、データ用メモリ領域1AのONO膜ONの底面は、コード用メモリ領域2AのONO膜ONの底面よりも低い領域に位置している。なお、図22では、図18〜図21と異なり、データ用メモリ領域1Aおよびコード用メモリ領域2Aのそれぞれにおいて、一対の制御ゲート電極を含む領域のみの断面を示している。
このように、本実施の形態では、データ用メモリのメモリセルMCは、前記実施の形態1と同じく、2枚のマスクを用いて制御ゲート電極CGを形成し、かつ、メモリゲート電極MGの直下の半導体基板SBの上面の高さを低くする。これに対し、コード用メモリのメモリセルMCでは、1枚のマスクのみを用いて制御ゲート電極CGCのパターンを形成(規定)し、メモリゲート電極MGCの直下の半導体基板SBの主面を後退させない。なお、ここではデータ用メモリ領域1Aのメモリゲート電極MGよりもゲート長が大きいメモリゲート電極MGCをコード用メモリ領域2Aに形成している。この場合、データ用メモリ領域1Aとコード用メモリ領域2Aでは、別々の工程によりメモリゲート電極MG、MGCを形成する。
本実施の形態では、データ用メモリ領域1Aにおいて、半導体基板SBの主面の一部に凹部を形成し、制御ゲート電極CGに隣接するONO膜ONおよびメモリゲート電極MGの形成位置を低くすることで、前記実施の形態1と同様の効果を得ることができる。つまり、図23および図24に示す比較例を用いて説明したように、書込み・消去動作におけるキャリアの注入位置に差があると、消去動作を行うために余分なホールの注入が必要となり、これに起因して、多数回書換えを行うメモリセルでは、書込み・消去特性の劣化およびデータ保持特性の劣化が問題となる。本実施の形態では、多数回書換えが必要なデータ用メモリにおいて、ONO膜ON内における書込み注入と消去注入の位置を近づけているため、それらの劣化を防ぐことが可能である。
ここで、前記実施の形態1の変形例において説明したように、2回のエッチングにより制御ゲート電極を形成した場合、隣り合う制御ゲート電極同士の間で制御ゲート電極の寸法に差が生じ、それらの制御ゲート電極を含むメモリセル同士の間で特性に差が生じる問題が発生する。コード用メモリに前記実施の形態1と同様のメモリセル構造を採用した場合、コード用メモリにも同様の問題が発生する。
これに対し、図22に示すコード用メモリのように、データ用メモリに比べて書換え動作を行う頻度が非常に少ないメモリでは、消去動作のために、ONO膜ONに対して余分なホールを注入したとしても、書込み・消去特性の劣化およびデータ保持特性の劣化は殆ど生じないため、問題とならない。このため、メモリゲート電極MGCのゲート長(チャネル長)を短くして、書込み・消去動作におけるキャリアの注入位置を近付けることにより得られる効果は小さい。よって、メモリゲート電極MGCの直下の半導体基板SBの上面を後退させてメモリトランジスタのゲート長を小さくする必要性は低い。これに対し、コード用メモリの製造工程において、2回のエッチングにより制御ゲート電極を形成すると、制御ゲート電極に寸法差が生じてメモリセルの特性がばらつく問題が生じる。
本実施の形態では、データ用メモリ領域1Aでは、前記実施の形態1と同様のメモリセルMCを形成し、コード用メモリ領域2Aでは、一回のエッチングで制御ゲート電極CGCを形成し、半導体基板SBの上面を後退させずにメモリゲート電極MGを形成している。このため、データ用メモリの制御ゲート電極CGの形成工程においてマスクの重ね合わせずれなどが生じても、コード用メモリでは、制御ゲート電極CGCの寸法差に起因するメモリセルの特性のばらつきが生ずることを防ぐことができる。
なお、データ用メモリに関し一対の制御ゲート電極の寸法差が生じたとしても、それによる問題は前記実施の形態1の変形例または前記実施の形態2において説明した構成により解消または軽減することができる。また、一対の制御ゲート電極のゲート長に差が生じた場合の特性差の影響は、形成する制御ゲート電極のゲート長を予め大きく設定することにより、相対的に低減することが可能である。上述したように、半導体チップにおけるデータ用メモリの搭載量は小規模であるので、制御ゲート電極のゲート長を拡大しても、チップ面積増大に対する影響が小さい。
図22に示すデータ用メモリ領域1Aにおいて、図14を用いて説明した前記実施の形態1の変形例と同様に、複数の制御ゲート電極の間で寸法差が生じた場合、第1方向において、比較的ゲート長が小さい制御ゲート電極CGN(図14参照)と、比較的ゲート長が大きい制御ゲート電極CGW(図14参照)とが交互に複数並んで形成される。この場合、本実施の形態においてコード用メモリ領域2Aに形成される制御ゲート電極CGCのゲート長は、制御ゲート電極CGNよりも大きく、制御ゲート電極CGWよりも小さい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態1、前記実施の形態1の変形例、前記実施の形態2および前記実施の形態3のうち、いずれか2以上の構成を組み合わせてもよい。なお、図14に示すようにデータ用メモリの制御ゲート電極のゲート長に合わせてハロー注入の注入量を変更する場合であって、前記実施の形態3のようにコード用メモリを形成する場合には、データ用メモリでのハロー注入の条件とは異なる条件(例えば注入濃度および注入角度)でコード用メモリでのハロー注入を行うことが考えられる。
CG、CGN、CGW 制御ゲート電極
GI ゲート絶縁膜
MC、MCA、MCN、MCW メモリセル
MG、MGC メモリゲート電極
ON ONO膜
PR、PR1〜PR3 フォトレジスト膜
SB 半導体基板

Claims (14)

  1. (a)主面に沿って、順に隣接して並ぶ第1領域、第2領域および第3領域を有する半導体基板を用意する工程、
    (b)前記半導体基板の前記主面上に第1絶縁膜および第1導体膜を順に形成する工程、
    (c)前記第1領域の前記第1導体膜を除去する工程、
    (d)前記第3領域の前記第1導体膜と、前記第1絶縁膜と、前記半導体基板の上面の一部とを除去して前記半導体基板の前記上面に凹部を形成する工程、
    (e)前記(c)工程および(d)工程の後、前記第3領域の前記半導体基板の前記凹部の底面上に、内部に電荷保持部を含む第2絶縁膜およびメモリゲート電極を順に形成する工程、
    (f)前記第2領域および前記第3領域が並ぶ方向において、前記第2領域および前記第3領域を挟むように、前記半導体基板の前記上面に一対の第1導電型の第1ソース領域および前記第1導電型の第1ドレイン領域を形成する工程、
    を有し、
    前記(c)工程および(d)工程の後、前記第2領域に残った前記第1導体膜は、第1制御ゲート電極を構成し、
    前記第1制御ゲート電極、前記第1制御ゲート電極の側壁に前記第2絶縁膜を介して隣り合う前記メモリゲート電極、前記第1ソース領域および前記第1ドレイン領域は、不揮発性メモリの第1メモリセルを構成し、
    前記半導体基板の前記主面には、順に隣接して並ぶ前記第1領域、前記第2領域、前記第3領域、第4領域、第5領域および第6領域と、互いに隣接して並ぶ第7領域および第8領域とが存在し、
    前記(c)工程では、前記第1および第6領域の前記第1導体膜と、前記第7領域の横の両側の前記第1導体膜とを除去することで、前記第7領域に残った前記第1導体膜からなる第3制御ゲート電極を形成し、
    前記(d)工程では、前記第3および第4領域の前記第1導体膜と、前記第1絶縁膜と、前記半導体基板の前記上面の一部とを除去して前記凹部を形成し、
    前記(e)工程では、前記第3および第4領域のそれぞれの前記凹部の前記底面上、並びに、前記第8領域の前記半導体基板の前記主面上に、順に前記第2絶縁膜および前記メモリゲート電極を形成し、
    前記(f)工程では、前記第1ソース領域および前記第1ドレイン領域を形成し、前記第4領域および前記第5領域が並ぶ方向において、前記第4領域および前記第5領域を挟むように、前記半導体基板の前記上面に一対の前記第1導電型の第2ソース領域および前記第1導電型の第2ドレイン領域を形成し、前記第7領域を挟むように、前記半導体基板の前記主面に一対の前記第1導電型の第3ソース領域および前記第1導電型の第3ドレイン領域を形成し、
    前記(c)工程および(d)工程の後、前記第5領域に残った前記第1導体膜は、第2制御ゲート電極を構成し、
    前記第2制御ゲート電極、前記第2制御ゲート電極の側壁に前記第2絶縁膜を介して隣り合う前記メモリゲート電極、前記第2ソース領域および前記第2ドレイン領域は、前記不揮発性メモリの第2メモリセルを構成し、
    前記第3制御ゲート電極、前記第3制御ゲート電極の側壁に前記第2絶縁膜を介して隣り合う前記メモリゲート電極、前記第3ソース領域および前記第3ドレイン領域は、前記不揮発性メモリの第3メモリセルを構成する、半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、
    前記第1メモリセルは、前記半導体基板側から前記第2絶縁膜内に電子またはホールを注入することでデータの書込み・消去を行う、半導体装置の製造方法。
  3. 請求項1記載の半導体装置の製造方法において、
    前記第1メモリセルは、前記半導体基板側から前記第2絶縁膜内に電子を注入することでデータを書込み、前記メモリゲート電極から前記第2絶縁膜内にホールを注入することで消去を行う、半導体装置の製造方法。
  4. 請求項1記載の半導体装置の製造方法において
    g)前記(e)工程の後に、前記第1領域の前記半導体基板の前記主面に、前記第1導電型とは異なる第2導電型の第1半導体領域を形成し、前記第6領域の前記半導体基板の前記主面に、前記第2導電型の第2半導体領域を形成する工程を更に有し
    記第1制御ゲート電極のゲート長は、前記第2制御ゲート電極のゲート長よりも大きく、
    前記第1半導体領域の不純物濃度は、前記第2半導体領域の不純物濃度よりも低い、半導体装置の製造方法。
  5. 請求項記載の半導体装置の製造方法において、
    前記第1、第2メモリセルは、データ用メモリを構成し、前記第3メモリセルはコード用メモリを構成する、半導体装置の製造方法。
  6. 請求項記載の半導体装置の製造方法において、
    前記第3制御ゲート電極のゲート長は、前記第1制御ゲート電極のゲート長よりも大きく、前記第2制御ゲート電極のゲート長よりも小さい、半導体装置の製造方法。
  7. 請求項1記載の半導体装置の製造方法において、
    前記凹部の前記底面は、前記半導体基板の前記主面と前記第1絶縁膜との界面よりも下に位置する、半導体装置の製造方法。
  8. 請求項1記載の半導体装置の製造方法において、
    前記第1ドレイン領域は、前記第2領域に対し、前記第1領域側の前記半導体基板の前記主面に形成され、前記第1ソース領域は、前記第2領域に対し、前記第3領域側の前記凹部の前記底面に形成される、半導体装置の製造方法。
  9. 請求項1記載の半導体装置の製造方法において、
    前記半導体基板の前記主面に沿う第1方向に隣り合って形成された前記第1メモリセル前記第1制御ゲート電極と、前記第2メモリセルの前記第2制御ゲート電極とは、互いにゲート長が異なり、
    前記第1メモリセルは、前記第1方向に直交する第2方向に並んで複数形成され、
    前記第2方向に並び、1つの前記第1制御ゲート電極を共有する2つの前記第1メモリセルは、相補型メモリを構成する、半導体装置の製造方法。
  10. 請求項1記載の半導体装置の製造方法において、
    前記(c)工程では、前記第1導体膜を除去することでアライメントマークを形成し、
    前記(d)工程では、前記アライメントマークを基準として、前記第1導体膜と、前記第1絶縁膜と、前記半導体基板の前記上面の一部とを除去する位置を決める、半導体装置の製造方法。
  11. 請求項1記載の半導体装置の製造方法において、
    前記(c)工程の後に前記(d)工程を行う、半導体装置の製造方法。
  12. 主面に沿って並ぶ第1領域および第2領域を有する半導体基板と、
    前記半導体基板上に第1絶縁膜を介して形成された制御ゲート電極と、
    前記制御ゲート電極の一方の側壁に隣り合う領域の前記半導体基板の前記主面上に順に形成された、内部に電荷保持部を有する第2絶縁膜およびメモリゲート電極と、
    前記制御ゲート電極および前記メモリゲート電極を挟むように前記半導体基板の前記主面に形成されたソース領域およびドレイン領域と、
    を有し、
    前記メモリゲート電極は、前記第2絶縁膜を介して前記制御ゲート電極と隣り合い、
    前記制御ゲート電極、前記メモリゲート電極、前記ソース領域および前記ドレイン領域は、不揮発性メモリのメモリセルを構成し、
    前記メモリセルは、前記第1領域および前記第2領域のそれぞれに形成され、
    前記第1領域の前記第2絶縁膜の底面は、前記第1絶縁膜の底面および前記第2領域の前記第2絶縁膜の底面よりも下に位置し、
    前記第1領域には、前記制御ゲート電極のゲート長方向に複数の前記メモリセルが並んで配置され、
    前記ゲート長方向において隣り合う前記制御ゲート電極の一方は、前記第2領域の前記制御ゲート電極よりもゲート長が大きく、前記ゲート長方向において隣り合う前記制御ゲート電極のもう一方は、前記第2領域の前記制御ゲート電極よりもゲート長が小さい、半導体装置。
  13. 請求項12記載の半導体装置において、
    前記第1領域の前記メモリセルは、データ用メモリを構成し、前記第2領域の前記メモリセルは、コード用メモリを構成する、半導体装置。
  14. 請求項12記載の半導体装置において、
    前記第2領域の前記メモリゲート電極のゲート長は、前記第1領域の前記メモリゲート電極のゲート長よりも大きい、半導体装置。
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