JP6450212B2 - 電流出力回路 - Google Patents

Description

本発明は、電流出力回路に関し、例えば位置検出装置に設けられる電流出力回路に関する。

例えば、電磁誘導方式のパネルには、パネル表面に接触する電磁誘導ペンの接触位置を検出する位置検出装置が搭載されている。位置検出装置は、パネルに設けられたセンサコイルと、センサコイルに高周波の電流を出力する電流出力回路と、を備え、センサコイルが受信した電圧信号に基づいて、パネルにおける被接触物の接触位置を検出している。

特許文献１には、位置検出装置に設けられた電流送出回路（電流出力回路）の構成が開示されている。この電流送出回路は、分離回路を用いてアナログの正弦波を２つの半波信号に分離した後、それぞれの電圧を電流に変換し、合成して出力している。また、特許文献２には、分離回路の具体的な構成が開示されている。

特開２００３−２０２９５５号公報 特開２０１１−９７１９１号公報

ここで、特許文献１に開示された電流送出回路に設けられた分離回路に入力されるアナログの正弦波は、デジタルコードで表される擬似正弦波を、ＤＡコンバータを用いてアナログの正弦波に変換し、ローパスフィルタを用いて平滑活化し、ゲイン調整回路を用いて振幅調整することで生成されているものと考えられる。

このように、特許文献１に開示された電流送出回路では、ゲイン調整回路やアナログ正弦波用の分離回路等の大規模なアナログ回路が必要になるため、回路規模が増大してしまう、という問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、電流出力回路は、デジタルの擬似正弦波をデジタルの第１及び第２の擬似半波に分離する分離回路と、デジタルの前記第１の擬似半波をアナログの第１の半波信号に変換する第１のＤＡコンバータと、デジタルの前記第２の擬似半波をアナログの第２の半波信号に変換する第２のＤＡコンバータと、前記第１及び前記第２の半波信号のそれぞれの電圧を電流に変換して、これらを合成した電流を出力する電圧電流変換回路と、を備える。

前記一実施の形態によれば、回路規模の増大を抑制することが可能な電流出力回路を提供することができる。

実施の形態１にかかる電流出力回路の構成例を示す図である。 図１に示す電流出力回路に設けられた各構成要素の出力波形を示す図である。 図１に示す電流出力回路に設けられた一方のＤＡコンバータの第１の具体的構成例を示す図である。 図１に示す電流出力回路に設けられた他方のＤＡコンバータの第１の具体的構成例を示す図である。 図１に示す電流出力回路に設けられた一方のＤＡコンバータの第２の具体的構成例を示す回路図である。 図１に示す電流出力回路に設けられた他方のＤＡコンバータの第２の具体的構成例を示す回路図である。 図１に示す電流出力回路に設けられた一方のＤＡコンバータの第３の具体的構成例を示す回路図である。 図１に示す電流出力回路に設けられた他方のＤＡコンバータの第３の具体的構成例を示す回路図である。 図１に示す電流出力回路の一方の経路上に設けられた各構成要素の出力結果を示す図である。 図１に示す電流出力回路の他方の経路上に設けられた各構成要素の出力結果を示す図である。 実施の形態１にかかる電流出力回路の変形例を示す図である。 実施の形態２にかかる電流出力回路の構成例を示す図である。 図１２に示す電流出力回路に設けられた各構成要素の出力波形を示す図である。 図１２に示す電流出力回路に設けられた一方のＤＡコンバータの具体的構成例を示す図である。 図１２に示す電流出力回路に設けられた他方のＤＡコンバータの具体的構成例を示す図である。 実施の形態３にかかる電流出力回路の構成例を示す図である。 図１６に示す電流出力回路に設けられた各構成要素の出力波形を示す図である。 図１６に示す電流出力回路に設けられた一方のＤＡコンバータの具体的構成例を示す回路図である。 図１６に示す電流出力回路に設けられた他方のＤＡコンバータの具体的構成例を示す回路図である。 実施の形態３にかかる電流出力回路の変形例を示す図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる電流出力回路１の構成例を示す図である。本実施の形態にかかる電流出力回路１は、デジタルの擬似正弦波を２つの擬似半波に分離した後、これらをアナログの半波信号に変換し、それぞれの電圧を電流に変換し、合成して、アナログの正弦波信号として出力する。それにより、本実施の形態にかかる電流出力回路１は、デジタルの擬似正弦波をアナログの正弦波に変換した後に２つの半波信号に分離する場合と比較して、ゲイン調整回路やアナログ正弦波用の分離回路等の大規模なアナログ回路を備える必要がないため、回路規模及び消費電流を低減することができる。以下、具体的に説明する。

電流出力回路１は、例えば、電磁誘導方式のタッチパネルに搭載された位置検出装置に設けられ、アナログの正弦波に対応する、デジタルコードＤｉｎで表された擬似正弦波に基づいて、アナログの正弦波信号Ｉｏｕｔを出力する回路である。

なお、電磁誘導方式のパネルに搭載される位置検出装置は、パネルに設けられたセンサコイルと、センサコイルに高周波の電流を出力する電流出力回路と、を備え、センサコイルが受信した電圧信号に基づいて、パネルにおける被接触物の接触位置を検出する。

図１に示すように、電流出力回路１は、擬似正弦波分離回路１１と、電圧電流変換回路１２と、を備える。

（擬似正弦波分離回路１１）
擬似正弦波分離回路１１は、外部から電流出力回路１の入力端子ＩＮに供給されるデジタルコードＤｉｎで表された擬似正弦波（図２Ａ参照）を、２つのアナログの半波信号Ｖ１，Ｖ２に分離する回路である。

なお、デジタルコードＤｉｎで表される擬似正弦波は、予め用意された正弦波値テーブルからカウンタ等により周期的に正弦波値を読み出すことで生成される。デジタルコードＤｉｎで表される擬似正弦波は、アナログの発振器により生成される正弦波と比較して製造バラツキ等の影響を受けにくいため、容易に信号周波数を一定に保つことができる。

本実施の形態では、デジタルコードＤｉｎは、ｎ（ｎは自然数）ビット幅のデータである。デジタルコードＤｉｎの第１〜第ｎ−１ビットは、デジタルコードＤｉｎの絶対値を表し、デジタルコードＤｉｎの第ｎビット（ＭＳＢ）は、デジタルコードＤｉｎの符号を表す。図２Ａを参照すると、例えば、第ｎビットの値が０の場合（図２Ａの期間Ｔ２）、デジタルコードＤｉｎは負の振幅を示し、第ｎビットの値が１の場合（図２Ａの期間Ｔ１）、デジタルコードＤｉｎが正の振幅を示す。

擬似正弦波分離回路１１は、擬似正弦波分離部１１０と、ＤＡコンバータ１１３，１１４と、ローパスフィルタ１１５，１１６と、を有する。

（擬似正弦波分離部１１０）
擬似正弦波分離部（分離回路）１１０は、デジタルコードＤｉｎで表される擬似正弦波を、デジタル信号Ｄ１，Ｄ２で表される２つの擬似半波（第１及び第２の擬似半波）に分離して出力する部である。

具体的には、擬似正弦波分離部１１０は、ｎ−１個の論理和回路（以下、単にＯＲ回路と称す）Ｏ＿１〜Ｏ＿ｎ−１と、ｎ−１個の論理積回路（以下、単にＡＮＤ回路と称す）Ａ＿１〜Ａ＿ｎ−１と、を有する。ＯＲ回路Ｏ＿１〜Ｏ＿ｎ−１は、それぞれデジタルコードＤｉｎの第１〜第ｎ−１ビットの値と、第ｎビットの値と、の論理和をデジタル信号Ｄ１（擬似半波）として出力する。ＡＮＤ回路Ａ＿１〜Ａ＿ｎ−１は、それぞれデジタルコードＤｉｎの第１〜第ｎ−１ビットの値と、第ｎビットの値と、の論理積をデジタル信号Ｄ２（擬似半波）として出力する。

例えば、ＯＲ回路Ｏ＿１〜Ｏ＿ｎ−１は、デジタルコードＤｉｎの第ｎビットの値が０の場合（即ち、デジタルコードＤｉｎが負の値を示す場合）、それぞれデジタルコードＤｉｎの第１〜第ｎ−１ビットの値をそのままデジタル信号Ｄ１として出力し、第ｎビットの値が１の場合（即ち、デジタルコードＤｉｎが正の値を示す場合）、何れも１をデジタル信号Ｄ１として出力する。つまり、ＯＲ回路Ｏ＿１〜Ｏ＿ｎ−１は、負の値を示すデジタルコードＤｉｎを通過させ、かつ、それ以外では何れも１にして、デジタル信号Ｄ１として出力する。

一方、ＡＮＤ回路Ａ＿１〜Ａ＿ｎ−１は、デジタルコードＤｉｎの第ｎビットの値が０の場合（即ち、デジタルコードＤｉｎが負の値を示す場合）、何れも０をデジタル信号Ｄ２として出力し、第ｎビットの値が１の場合（即ち、デジタルコードＤｉｎが正の値を示す場合）、それぞれデジタルコードＤｉｎの第１〜第ｎ−１ビットの値をそのままデジタル信号Ｄ２として出力する。つまり、ＡＮＤ回路Ａ＿１〜Ａ＿ｎ−１は、正の値を示すデジタルコードＤｉｎを通過させ、かつ、それ以外では何れも０にして、デジタル信号Ｄ２として出力する。

（ＤＡコンバータ１１３，１１４）
ＤＡコンバータ（ＤＡＣ；第１のＤＡコンバータ）１１３は、擬似正弦波分離部１１０に設けられたＯＲ回路Ｏ＿１〜Ｏ＿ｎ−１から出力されたｎ−１ビット幅のデジタル信号Ｄ１をアナログの半波信号（第１の半波信号）Ｖ１に変換する。

ここで、ＤＡコンバータ１１３の高電位側電源端子には、出力の基準値となる電源電圧（第１基準電圧）ＡＶＤＤが供給され、ＤＡコンバータ１１３の低電位側電源端子には、出力の振幅値を決めるバイアス電圧（第１バイアス電圧）Ｖｒｂ１が供給されている。そのため、ＤＡコンバータ１１３は、デジタル信号Ｄ１（デジタルコードＤｉｎのうち負の値を示すデジタルコードＤｉｎで表される擬似半波）を、電源電圧ＡＶＤＤを基準にしたアナログの半波信号Ｖ１に変換して出力する（図２Ｂの上図参照）。

ＤＡコンバータ（ＤＡＣ；第２のＤＡコンバータ）１１４は、擬似正弦波分離部１１０に設けられたＡＮＤ回路Ａ＿１〜Ａ＿ｎ−１から出力されたｎ−１ビット幅のデジタル信号Ｄ２をアナログの半波信号（第２の半波信号）Ｖ２に変換する。

ここで、ＤＡコンバータ１１４の低電位側電源端子には、出力の基準値となる接地電圧（第２基準電圧）ＧＮＤが供給され、ＤＡコンバータ１１４の高電位側電源端子には、出力の振幅値を決めるバイアス電圧（第２バイアス電圧）Ｖｒｔ２が供給されている。そのため、ＤＡコンバータ１１４は、デジタル信号Ｄ２（デジタルコードＤｉｎのうち正の値を示すデジタルコードＤｉｎで表される擬似半波）を、接地電圧ＧＮＤを基準にしたアナログの半波信号Ｖ２に変換して出力する（図２Ｂの下図参照）。

（ＤＡコンバータ１１３，１１４の第１の具体的構成例）
図３及び図４は、それぞれＤＡコンバータ１１３，１１４の第１の具体的構成例をＤＡコンバータ１１３ａ，１１４ａとして示す図である。なお、ＤＡコンバータ１１３，１１４としてＤＡコンバータ１１３ａ，１１４ａが用いられた場合、デコーダ１１１，１１２がさらに設けられる。

デコーダ１１１は、擬似正弦波分離部１１０から出力されたデジタル信号Ｄ１をデコードして制御信号Ｓ１＿１〜Ｓ１＿ｍ（ｍは２＾（ｎ−１））を出力する。

デコーダ１１２は、擬似正弦波分離部１１０から出力されたデジタル信号Ｄ２をデコードして制御信号Ｓ２＿１〜Ｓ２＿ｍを出力する。

ＤＡコンバータ１１３ａは、抵抗ストリング型のＤＡコンバータであって、抵抗素子Ｒ１＿１〜Ｒ１＿ｍ−１と、スイッチ素子ＳＷ１＿１〜ＳＷ１＿ｍと、を備える。抵抗素子Ｒ１＿１〜Ｒ１＿ｍ−１は、ＤＡコンバータ１１３ａの高電位側電源端子及び低電位側電源端子間に直列に設けられている。スイッチ素子ＳＷ１＿１〜ＳＷ１＿ｍ−１は、抵抗素子Ｒ１＿１〜Ｒ１＿ｍ−１のそれぞれの一端と、ＤＡコンバータ１１３ａの出力端子と、の間に設けられ、スイッチ素子ＳＷ１＿ｍは、抵抗素子Ｒ１＿ｍ−１の他端と、ＤＡコンバータ１１３ａの出力端子と、の間に設けられている。そして、制御信号Ｓ１＿１〜Ｓ１＿ｍにより、スイッチ素子ＳＷ１＿１〜ＳＷ１＿ｍのうちの何れか一つがオンし、それ以外がオフする。

ＤＡコンバータ１１４ａは、抵抗ストリング型のＤＡコンバータであって、抵抗素子Ｒ２＿１〜Ｒ２＿ｍ−１と、スイッチ素子ＳＷ２＿１〜ＳＷ２＿ｍと、を備える。抵抗素子Ｒ２＿１〜Ｒ２＿ｍ−１は、ＤＡコンバータ１１４ａの高電位側電源端子及び低電位側電源端子間に直列に設けられている。スイッチ素子ＳＷ２＿１〜ＳＷ２＿ｍ−１は、抵抗素子Ｒ２＿１〜Ｒ２＿ｍ−１のそれぞれの一端と、ＤＡコンバータ１１４ａの出力端子と、の間に設けられ、スイッチ素子ＳＷ２＿ｍは、抵抗素子Ｒ２＿ｍ−１の他端と、ＤＡコンバータ１１４ａの出力端子と、の間に設けられている。そして、制御信号Ｓ２＿１〜Ｓ２＿ｍにより、スイッチ素子ＳＷ２＿１〜ＳＷ２＿ｍのうちの何れか一つがオンし、それ以外がオフする。

上述の構成により、ＤＡコンバータ１１３ａ，１１４ａは、それぞれデジタル信号Ｄ１，Ｄ２で表される擬似半波をアナログの半波信号Ｖ１，Ｖ２に変換して出力することができる。

（ＤＡコンバータ１１３，１１４の第２の具体的構成例）
図５及び図６は、ＤＡコンバータ１１３，１１４の第２の具体的構成例をＤＡコンバータ１１３ｂ，１１４ｂとして示す図である。本例では、ＤＡコンバータ１１３ｂが５ビット幅のデジタル信号Ｄ１＿０〜Ｄ１＿４をアナログ信号Ｖ１に変換し、ＤＡコンバータ１１４ｂが５ビット幅のデジタル信号Ｄ２＿０〜Ｄ２＿４をアナログ信号Ｖ２に変換する。なお、デジタル信号Ｄ１＿０〜Ｄ１＿４は、それぞれデジタル信号Ｄ１の第１〜第５ビットの値に対応しており、デジタル信号Ｄ２＿０〜Ｄ２＿４は、それぞれデジタル信号Ｄ２の第１〜第５ビットの値に対応している。

ＤＡコンバータ１１３ｂは、電流加算型のＤＡコンバータであって、定電流源Ｉ１＿０〜Ｉ１＿４と、トランジスタＴｔ１＿０〜Ｔｔ１＿５，Ｔｂ１＿０〜Ｔｂ１＿５と、ダイオードＤｄ１と、抵抗素子Ｒｏ１と、を有する。本例では、トランジスタＴｔ１＿０〜Ｔｔ１＿４，Ｔｂ１＿０〜Ｔｂ１＿４がＰチャネルＭＯＳトランジスタであって、トランジスタＴｔ１＿５，Ｔｂ１＿５がＮチャネルＭＯＳトランジスタである。

定電流源Ｉ１＿０〜Ｉ１＿４は、２のべき乗に重みづけされている。具体的には、定電流源Ｉ１＿０〜Ｉ１＿４には、それぞれ電流値Ｉｒｅｆ、２×Ｉｒｅｆ、４×Ｉｒｅｆ、８×Ｉｒｅｆ、１６×Ｉｒｅｆの電流が流れる。

トランジスタＴｔ１＿０〜Ｔｔ１＿４は、それぞれ、定電流源Ｉ１＿０〜Ｉ１＿４と、ダイオードＤｄ１のアノードと、の間に設けられ、ゲートにリファレンス電圧Ｖｒｅｆ（＝ＡＶＤＤ／２）が供給されている。トランジスタＴｂ１＿０〜Ｔｂ１＿４は、それぞれ、定電流源Ｉ１＿０〜Ｉ１＿４と、トランジスタＴｔ１＿５のドレインとの間に設けられ、デジタル信号Ｄ１＿０〜Ｄ１＿４に基づいてオンオフする。例えばデジタル信号Ｄ１＿０〜Ｄ１＿４の値が１（即ち電源電圧ＡＶＤＤレベル）を示す場合、トランジスタＴｔ１＿０〜Ｔｔ１＿４に電流が流れ、デジタル信号Ｄ１＿０〜Ｄ１＿４の値が０（即ち接地電圧ＧＮＤレベル）を示す場合、トランジスタＴｂ１＿０〜Ｔｂ１＿４に電流が流れる。

トランジスタＴｔ１＿５，Ｔｂ１＿５はカレントミラー回路を構成している。ここで、本例では、トランジスタＴｔ１＿５，Ｔｂ１＿５のサイズが等しい。そのため、トランジスタＴｂ１＿５のソース−ドレインには、トランジスタＴｔ１＿５のソース−ドレインに流れる電流と等しい電流が流れる。抵抗素子Ｒｏ１は、トランジスタＴｂ１＿５のソース−ドレインに流れる電流を電圧に変換してアナログの半波信号Ｖ１として出力する。

ＤＡコンバータ１１４ｂは、電流加算型のＤＡコンバータであって、定電流源Ｉ２＿０〜Ｉ２＿４と、トランジスタＴｔ２＿０〜Ｔｔ２＿５，Ｔｂ２＿０〜Ｔｂ２＿５と、ダイオードＤｄ２と、抵抗素子Ｒｏ２と、を有する。本例では、トランジスタＴｔ２＿０〜Ｔｔ２＿４，Ｔｂ２＿０〜Ｔｂ２＿４がＮチャネルＭＯＳトランジスタであって、トランジスタＴｔ２＿５，Ｔｂ２＿５がＰチャネルＭＯＳトランジスタである。

定電流源Ｉ２＿０〜Ｉ２＿４は、２のべき乗に重みづけされている。具体的には、定電流源Ｉ２＿０〜Ｉ２＿４には、それぞれ電流値Ｉｒｅｆ、２×Ｉｒｅｆ、４×Ｉｒｅｆ、８×Ｉｒｅｆ、１６×Ｉｒｅｆの電流が流れる。

トランジスタＴｔ２＿０〜Ｔｔ２＿４は、それぞれ、定電流源Ｉ２＿０〜Ｉ２＿４と、ダイオードＤｄ２のカソードと、の間に設けられ、ゲートにリファレンス電圧Ｖｒｅｆ（＝ＡＶＤＤ／２）が供給されている。トランジスタＴｂ２＿０〜Ｔｂ２＿４は、それぞれ、定電流源Ｉ２＿０〜Ｉ２＿４と、トランジスタＴｔ２＿５のドレインとの間に設けられ、デジタル信号Ｄ２＿０〜Ｄ２＿４に基づいてオンオフする。例えばデジタル信号Ｄ２＿０〜Ｄ２＿４の値が１（即ち電源電圧ＡＶＤＤレベル）を示す場合、トランジスタＴｂ２＿０〜Ｔｂ２＿４に電流が流れ、デジタル信号Ｄ２＿０〜Ｄ２＿４の値が０（即ち接地電圧ＧＮＤレベル）を示す場合、トランジスタＴｔ２＿０〜Ｔｔ２＿４に電流が流れる。

トランジスタＴｔ２＿５，Ｔｂ２＿５はカレントミラー回路を構成している。ここで、本例では、トランジスタＴｒ２＿５，Ｔｂ２＿５のサイズが等しい。そのため、トランジスタＴｂ２＿５のソース−ドレインには、トランジスタＴｔ２＿５のソース−ドレインに流れる電流と等しい電流が流れる。抵抗素子Ｒｏ２は、トランジスタＴｂ２＿５のソース−ドレインに流れる電流を電圧に変換してアナログの半波信号Ｖ２として出力する。

上述の構成により、ＤＡコンバータ１１３ｂ，１１４ｂは、それぞれデジタル信号Ｄ１，Ｄ２で表される擬似半波をアナログの半波信号Ｖ１，Ｖ２に変換して出力することができる。

（ＤＡコンバータ１１３，１１４の第３の具体的構成例）
図７及び図８は、ＤＡコンバータ１１３，１１４の第３の具体的構成例をＤＡコンバータ１１３ｃ，１１４ｃとして示す図である。

ＤＡコンバータ１１３ｃは、Ｒ２Ｒ型のＤＡコンバータであって、抵抗素子Ｒ３＿１〜Ｒ３＿ｎ−１と、抵抗素子Ｒ４＿１〜Ｒ４＿ｎ−１と、スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｎ−１と、を備える。なお、各抵抗素子Ｒ３＿１〜Ｒ３＿ｎ−１，Ｒ４＿１の抵抗値は、各抵抗素子Ｒ４＿２〜Ｒ４＿ｎ−１の抵抗値の略２倍である。

抵抗素子Ｒ４＿１〜Ｒ４＿ｎ−１は、バイアス電圧Ｖｒｂ１が供給される低電位側電源端子と、ＤＡコンバータ１１３ｃの出力端子と、の間に直列に設けられている。抵抗素子Ｒ３＿１〜Ｒ３＿ｎ−１は、抵抗素子Ｒ４＿１〜Ｒ４＿ｎ−１のそれぞれの一端と、スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｎ−１のそれぞれの第１端子と、の間に設けられている。スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｎ−１のそれぞれの第２端子は、電源電圧ＡＶＤＤが供給される高電位側電源端子に接続されている。スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｎ−１のそれぞれの第３端子は、バイアス電圧Ｖｒｂ１が供給される低電位側電源端子に接続されている。そして、スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｎ−１は、ＯＲ回路Ｏ＿１〜Ｏ＿ｎ−１のそれぞれの出力信号に基づいて、第２及び第３端子の何れかを第１端子に接続する。

例えば、スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｎ−１は、それぞれ、ＯＲ回路Ｏ＿１〜Ｏ＿ｎ−１の出力信号が１を示す場合に、電源電圧ＡＶＤＤが供給される第２端子を第１端子に接続し、０を示す場合に、バイアス電圧Ｖｒｂ１が供給される第３端子を第１端子に接続する。

ＤＡコンバータ１１４ｃは、Ｒ２Ｒ型のＤＡコンバータであって、抵抗素子Ｒ５＿１〜Ｒ５＿ｎ−１と、抵抗素子Ｒ６＿１〜Ｒ６＿ｎ−１と、スイッチ素子ＳＷ４＿１〜ＳＷ４＿ｎ−１と、を備える。なお、各抵抗素子Ｒ５＿１〜Ｒ５＿ｎ−１，Ｒ６＿１の抵抗値は、各抵抗素子Ｒ６＿２〜Ｒ６＿ｎ−１の抵抗値の略２倍である。

抵抗素子Ｒ６＿１〜Ｒ６＿ｎ−１は、接地電圧ＧＮＤが供給される低電位側電源端子と、ＤＡコンバータ１１４ｃの出力端子と、の間に直列に設けられている。抵抗素子Ｒ５＿１〜Ｒ５＿ｎ−１は、抵抗素子Ｒ６＿１〜Ｒ６＿ｎ−１のそれぞれの一端と、スイッチ素子ＳＷ４＿１〜ＳＷ４＿ｎ−１のそれぞれの第１端子と、の間に設けられている。スイッチ素子ＳＷ４＿１〜ＳＷ４＿ｎ−１のそれぞれの第２端子は、バイアス電圧Ｖｒｔ２が供給される高電位側電源端子に接続されている。スイッチ素子ＳＷ４＿１〜ＳＷ４＿ｎ−１のそれぞれの第３端子は、接地電圧ＧＮＤが供給される低電位側電源端子に接続されている。スイッチ素子ＳＷ４＿１〜ＳＷ４＿ｎ−１は、ＡＮＤ回路Ａ＿１〜Ａ＿ｎ−１のそれぞれの出力信号に基づいて、第２及び第３端子の何れかを第１端子に接続する。

例えば、スイッチ素子ＳＷ４＿１〜ＳＷ４＿ｎ−１は、それぞれ、ＡＮＤ回路Ａ＿１〜Ａ＿ｎ−１の出力信号が１を示す場合に、バイアス電圧Ｖｒｔ２が供給される第２端子を第１端子に接続し、０を示す場合に、接地電圧ＧＮＤが供給される第３端子を第１端子に接続する。

上述の構成により、ＤＡコンバータ１１３ｃ，１１４ｃは、それぞれデジタル信号Ｄ１，Ｄ２で表される擬似半波をアナログの半波信号Ｖ１，Ｖ２に変換して出力することができる。

（ローパスフィルタ１１５，１１６）
ローパスフィルタ（ＬＰＦ；第１のローパスフィルタ）１１５は、ＤＡコンバータ１１３から出力されたアナログの半波信号Ｖ１を平滑化する（図２Ｃの上図参照）。また、ローパスフィルタ（ＬＰＦ；第２のローパスフィルタ）１１６は、ＤＡコンバータ１１４から出力されたアナログの半波信号Ｖ２を平滑化する（図２Ｃの下図参照）。

（電圧電流変換回路１２）
電圧電流変換回路１２は、擬似正弦波分離回路１１から出力されたアナログの半波信号Ｖ１，Ｖ２のそれぞれの電圧を電流に変換して、これらを合成した電流Ｉｏｕｔを出力する。

電圧電流変換回路１２は、ＶＩアンプ（第１及び第２アンプ）１２１，１２２と、ドライバトランジスタ（第１及び第２ドライバトランジスタ）Ｔｒ１，Ｔｒ２と、抵抗素子（第３及び第４抵抗素子）Ｒ１，Ｒ２と、を有する。ドライバトランジスタＴｒ１は、例えばＰチャネルＭＯＳトランジスタである。ドライバトランジスタＴｒ２は、例えば、ＮチャネルＭＯＳトランジスタである。

抵抗素子Ｒ１の一端は、電源電圧ＡＶＤＤが供給される電源電圧端子（以下、電源電圧端子ＡＶＤＤと称す）に接続され、抵抗素子Ｒ１の他端は、ドライバトランジスタＴｒ１のソースに接続されている。ドライバトランジスタＴｒ１のドレインは、電圧電流変換回路１２の出力端子ＯＵＴに接続されている。ＶＩアンプ１２１は、擬似正弦波分離回路１１の出力電圧Ｖ１と、ドライバトランジスタＴｒ１のソース電圧と、の電位差を増幅し、ドライバトランジスタＴｒ１のゲートに供給する。

ＶＩアンプ１２１は、ドライバトランジスタＴｒ１のソース電圧が擬似正弦波分離回路１１の出力電圧Ｖ１と同じ値となるように、ドライバトランジスタＴｒ１のゲート電圧を制御する。それにより、ドライバトランジスタＴｒ１のソース−ドレイン間には、電源電圧ＡＶＤＤと擬似正弦波分離回路１１の出力電圧Ｖ１との電位差と、抵抗素子Ｒ１の抵抗値と、に応じた電流が流れる。

抵抗素子Ｒ２の一端は、接地電圧ＧＮＤが供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）に接続され、抵抗素子Ｒ２の他端は、ドライバトランジスタＴｒ２のソースに接続されている。ドライバトランジスタＴｒ２のドレインは、電圧電流変換回路１２の出力端子ＯＵＴに接続されている。ＶＩアンプ１２２は、擬似正弦波分離回路１１の出力電圧Ｖ２と、ドライバトランジスタＴｒ２のソース電圧と、の電位差を増幅し、ドライバトランジスタＴｒ２のゲートに供給する。

Ｖｉアンプ１２２は、ドライバトランジスタＴｒ２のソース電圧が擬似正弦波分離回路１１の出力電圧Ｖ２と同じ値となるように、ドライバトランジスタＴｒ２のゲート電圧を制御する。それにより、ドライバトランジスタＴｒ２のソース−ドレイン間には、擬似正弦波分離回路１１の出力電圧Ｖ２と接地電圧ＧＮＤとの電位差と、抵抗素子Ｒ２の抵抗値と、に応じた電流が流れる。

そして、電圧電流変換回路１２は、抵抗素子Ｒ１，Ｒ２のそれぞれに流れる電流を合成した電流Ｉｏｕｔを出力端子ＯＵＴから出力する（図２Ｄ参照）。

以下、電流出力回路１の出力電流Ｉｏｕｔのゼロピーク値Ｉａについてさらに詳細に説明する。出力電流Ｉｏｕｔのゼロピーク値Ｉａは、擬似正弦波分離回路１１から出力された半波信号Ｖ１，Ｖ２の振幅値Ｖａと、抵抗素子Ｒ１，Ｒ２の抵抗値と、によって決まる。

まず、図１、図２及び図９を用いて、上側経路（ＤＡコンバータ１１３→ローパスフィルタ１１５→ＶＩアンプ１２１→ドライバトランジスタＴｒ１の経路）により生成される電流について説明する。

デジタルコードＤｉｎの第ｎビットの値（ＭＳＢ）が１を示す期間Ｔ１では、デジタル信号Ｄ１を構成するｎ−１ビットの値（ＤＡコンバータ１１３の入力コード）は何れも１を示す。そのため、ＤＡコンバータ１１３は、電源電圧ＡＶＤＤを示す半波信号Ｖ１を出力する。ＶＩアンプ１２１には電源電圧ＡＶＤＤが供給されるため、イマジナリショートにより抵抗素子Ｒ１の両端には電源電圧ＡＶＤＤがかかる。このとき、抵抗素子Ｒ１には電流が流れないため、ドライバトランジスタＴｒ１のソース−ドレイン間に流れる電流は０である。

他方、デジタルコードＤｉｎの第ｎビットの値（ＭＳＢ）が０を示す期間Ｔ２では、デジタル信号Ｄ１を構成するｎ−１ビットの値（ＤＡコンバータ１１３の入力コード）は、デジタルコードＤｉｎに応じた値を示す。そのため、ＤＡコンバータ１１３は、振幅Ｖａ（＝ＡＶＤＤ−Ｖｒｂ１）の半波信号Ｖ１を出力する。ＶＩアンプ１２１には振幅Ｖａの半波信号Ｖ１が供給されるため、イマジナリショートにより抵抗素子Ｒ１の他端（ドライバトランジスタＴｒ１のソースに接続される側の端部）には、振幅Ｖａの電圧がかかる。即ち、抵抗素子Ｒ１の両端には電圧Ｖｒｂ１（＝ＡＶＤＤ−Ｖａ＝ＡＶＤＤ−（ＡＶＤＤ−Ｖｒｂ１））がかかる。それにより、ドライバトランジスタＴｒ１のソース−ドレイン間にはＶｒｂ１／Ｒ１で表される電流が流れる。

続いて、図１、図２及び図１０を用いて、下側経路（ＤＡコンバータ１１４→ローパスフィルタ１１６→ＶＩアンプ１２２→ドライバトランジスタＴｒ２の経路）により生成される電流Ｉａについて説明する。

デジタルコードＤｉｎの第ｎビットの値（ＭＳＢ）が０を示す期間Ｔ２では、デジタル信号Ｄ２を構成するｎ−１ビットの値（ＤＡコンバータ１１４の入力コード）は何れも０を示す。そのため、ＤＡコンバータ１１４は、接地電圧ＧＮＤを示す半波信号Ｖ２を出力する。ＶＩアンプ１２２には接地電圧ＧＮＤが供給されるため、イマジナリショートにより抵抗素子Ｒ２の両端には接地電圧ＧＮＤがかかる。このとき、抵抗素子Ｒ２には電流が流れないため、ドライバトランジスタＴｒ２のソース−ドレイン間に流れる電流は０である。

他方、デジタルコードＤｉｎの第ｎビットの値（ＭＳＢ）が１を示す期間Ｔ１では、デジタル信号Ｄ２を構成するｎ−１ビットの値（ＤＡコンバータ１１４の入力コード）は、デジタルコードＤｉｎに応じた値を示す。そのため、ＤＡコンバータ１１４は、振幅Ｖａ（＝Ｖｒｔ２＋ＧＮＤ）の半波信号Ｖ２を出力する。ＶＩアンプ１２２には振幅Ｖａの半波信号Ｖ２が供給されるため、イマジナリショートにより抵抗素子Ｒ２の他端（ドライバトランジスタＴｒ２のソースに接続される側の端部）には、振幅Ｖａの電圧がかかる。即ち、抵抗素子Ｒ２の両端には電圧Ｖｒｔ２（＝Ｖａ−ＧＮＤ＝（Ｖｒｔ２＋ＧＮＤ）−ＧＮＤ）がかかる。それにより、ドライバトランジスタＴｒ２のソース−ドレイン間にはＶｒｔ２／Ｒ２で表される電流が流れる。

それにより、電圧電流変換回路１２は、期間Ｔ１においてＶｒｔ２／Ｒ２で表される電流Ｉｏｕｔを出力し、期間Ｔ２においてＶｒｂ１／Ｒ１で表される電流Ｉｏｕｔを出力する。つまり、出力電流Ｉｏｕｔのゼロピーク値Ｉａは、半波信号Ｖ１，Ｖ２の振幅値Ｖａと、抵抗素子Ｒ１，Ｒ２の抵抗値と、によって決まる。

このように、本実施の形態にかかる電流出力回路１は、デジタルの擬似正弦波を２つの擬似半波に分離した後、これらをアナログの半波信号に変換し、それぞれの電圧を電流に変換し、合成して、アナログの正弦波信号Ｉｏｕｔとして出力する。それにより、本実施の形態にかかる電流出力回路１は、デジタルの擬似正弦波をアナログの正弦波に変換した後に２つの半波信号に分離する場合と比較して、ゲイン調整回路やアナログ正弦波用の分離回路等の大規模なアナログ回路を備える必要がないため、回路規模及び消費電流を低減することができる。

（電流出力回路１の変形例）
図１１は、電流出力回路１の変形例を電流出力回路１ａとして示す図である。電流出力回路１ａは、擬似正弦波分離回路１１に代えて擬似正弦波分離回路１１ａを備える。

擬似正弦波分離回路１１ａでは、ＤＡコンバータ１１３の高電位側電源端子に、出力の基準値となるバイアス電圧Ｖｒｔ１が供給され、ＤＡコンバータ１１３の低電位側電源端子に、出力の振幅値を決めるバイアス電圧Ｖｒｂ１が供給されている。また、ＤＡコンバータ１１４の高電位側電源端子に、出力の振幅値を決めるバイアス電圧Ｖｒｔ２が供給され、ＤＡコンバータ１１４の低電位側電源端子に、出力の基準値となるバイアス電圧Ｖｒｂ２が供給されている。このとき、バイアス電圧Ｖｒｔ１，Ｖｒｂ１，Ｖｒｔ２，Ｖｒｂ２は、下記式（１）が成り立つように調整される必要がある。

Ｖｒｔ１−Ｖｒｂ１＝Ｖｒｔ２＿Ｖｒｂ２ ・・・（１）

このように、電流出力回路１ａは、各ＤＡコンバータ１１３，１１４の高電位側電源端子及び低電位側電源端子に任意のバイアス電圧を供給することができる。

＜実施の形態２＞
図１２は、実施の形態２にかかる電流出力回路２の構成例を示す図である。電流出力回路２は、電流出力回路１と比較して、擬似正弦波分離回路１１に代えて擬似正弦波分離回路２１を備える。擬似正弦波分離回路２１は、ＤＡコンバータ１１３，１１４のそれぞれの出力の振幅値Ｖａを決定するバイアス電圧、を可変にするための可変抵抗素子Ｒ３をさらに備える。

なお、図１２には、ＤＡコンバータ１１３，１１４の具体的構成例として、抵抗ストリング型のＤＡコンバータ１１３ａ，１１４ａが設けられ、それに伴って、デコーダ１１１，１１２がさらに設けられている。デコーダ１１１，１１２及びＤＡコンバータ１１３ａ，１１４ａの詳細は、既に説明したとおりである。

可変抵抗素子Ｒ３の一端は、ＤＡコンバータ１１３ａの低電位側電源端子（抵抗素子Ｒ１＿ｍ−１の他端側）に接続され、可変抵抗素子Ｒ３の他端は、ＤＡコンバータ１１４ａの高電位側電源端子（抵抗素子Ｒ２＿１の一端側）に接続されている。

ここで、可変抵抗素子Ｒ３の抵抗値を調整することで、ＤＡコンバータ１１３ａ，１１４ａのそれぞれの出力の振幅値Ｖａを決定するためのバイアス電圧、を変更することができる。それにより、ＤＡコンバータ１１３ａ，１１４ａは、出力（擬似半波）の振幅値Ｖａを変化させることができる。

例えば、可変抵抗素子Ｒ３の抵抗値を小さくした場合、ＤＡコンバータ１１３ａ，１１４ａのそれぞれの出力の振幅値（ゼロピーク値）Ｖａは大きくなる（図１３における振幅値Ｖａ’）。ここで、電流出力回路２の出力電流Ｉｏｕｔのゼロピーク値Ｉａは、擬似正弦波分離回路１１ａから出力された半波信号Ｖ１，Ｖ２の振幅値Ｖａと、抵抗素子Ｒ１，Ｒ２の抵抗値と、によって決まるため、振幅値Ｖａが大きくなった場合、出力電流Ｉｏｕｔのゼロピーク値Ｉａも大きくなる（図１３におけるゼロピーク値Ｉａ’）。

なお、擬似正弦波分離回路２１に設けられたＤＡコンバータ１１３ａ，１１４ａのそれぞれの出力の振幅値Ｖａは、可変抵抗素子Ｒ３を介して直列接続された複数の抵抗素子の抵抗分圧比で決まるため、製造バラツキによる誤差が生じにくい。そのため、電流出力回路２は、出力電流Ｉｏｕｔの振幅値Ｉａの誤差（より具体的には、出力電流Ｉｏｕｔの電流波形の中心のオフセット）を低減することができる。

以上、本実施の形態にかかる電流出力回路２は、デジタルの擬似正弦波を２つの擬似半波に分離した後、これらをアナログの半波信号に変換し、それぞれの電圧を電流に変換し、合成して、アナログの正弦波信号Ｉｏｕｔとして出力する。それにより、電流出力回路２は、デジタルの擬似正弦波をアナログの正弦波に変換した後に２つの半波信号に分離する場合と比較して、ゲイン調整回路やアナログ正弦波用の分離回路等の大規模なアナログ回路を備える必要がないため、回路規模及び消費電流を低減することができる。

さらに、本実施の形態にかかる電流出力回路２は、可変抵抗素子Ｒ３を用いることでＤＡコンバータ１１３ａ，１１４ａのそれぞれのバイアス電圧Ｖｒｂ１，Ｖｒｔ２を可変にしている。それにより、電流出力回路２は、用途に応じて出力電流Ｉｏｕｔの振幅値Ｉａを変更することができる。

本実施の形態では、ＤＡコンバータ１１３ａ，１１４ａに対して共通の可変抵抗素子Ｒ３が設けられた場合を例に説明したが、これに限られず、それぞれ個別の可変抵抗素子が設けられてもよい。

本実施の形態では、ＤＡコンバータ１１３，１１４の具体的構成例として抵抗ストリング型のＤＡコンバータ１１３ａ，１１４ａが設けられた場合を例に説明したが、これに限られない。ＤＡコンバータ１１３，１１４の具体的構成例として、Ｒ２Ｒ型のＤＡコンバータ１１３ｃ，１１４ｃが設けられてもよいし、電流加算型のＤＡコンバータが設けられてもよい。以下、電流加算型のＤＡコンバータの構成について説明する。

（電流出力型のＤＡコンバータ２１３ａ，２１４ａ）
図１４及び図１５は、ＤＡコンバータ１１３，１１４の具体的構成例として電流加算型のＤＡコンバータ２１３ａ，２１４ａを示す図である。

ＤＡコンバータ２１３ａの基本構成はＤＡコンバータ１１３ｂと同じであるが、ＤＡコンバータ２１３ａでは、カレントミラー回路を構成するトランジスタＴｔ１＿５，Ｔｂ１＿５のサイズ比が異なる。それにより、例えば、トランジスタＴｂ１＿５のソース−ドレインには、トランジスタＴｔ１＿５のソース−ドレインに流れる電流Ｉ１のａ倍の電流ａ×Ｉ１が流れる。ここで、ＤＡコンバータ２１３ａから出力される半波信号Ｖ１の振幅Ｖａは、トランジスタＴｂ１＿５のソース−ドレインに流れる電流ａ×Ｉ１と、抵抗素子Ｒｏ１の抵抗値と、によって決まるため、トランジスタＴｔ１＿５，Ｔｂ１＿５のサイズ比を調整することで、半波信号Ｖ１の振幅Ｖａを任意に調整することができる。

ＤＡコンバータ２１４ａの基本構成はＤＡコンバータ１１４ｂと同じであるが、ＤＡコンバータ２１４ａでは、カレントミラー回路を構成するトランジスタＴｔ２＿５，Ｔｂ２＿５のサイズ比が異なる。それにより、例えば、トランジスタＴｂ２＿５のソース−ドレインには、トランジスタＴｔ２＿５のソース−ドレインに流れる電流Ｉ２のａ倍の電流ａ×Ｉ２が流れる。ここで、ＤＡコンバータ２１４ａから出力される半波信号Ｖ２の振幅Ｖａは、トランジスタＴｂ２＿５のソース−ドレインに流れる電流ａ×Ｉ２と、抵抗素子Ｒｏ２の抵抗値と、によって決まるため、トランジスタＴｔ２＿５，Ｔｂ２＿５のサイズ比を調整することで、半波信号Ｖ２の振幅Ｖａを任意に調整することができる。

なお、カレントミラー回路を構成するトランジスタのサイズ比を調整する代わりに、各定電流源の電流値を調整したり、抵抗素子Ｒｏ１，Ｒｏ２の抵抗値を可変にしたりしてもよい。ただし、カレントミラー回路を構成するトランジスタのサイズ比を調整する場合の方が、各定電流源の電流値を調整する場合よりも消費電流の増大を抑制することができるとともに、抵抗素子Ｒｏ１，Ｒｏ２の抵抗値を可変にする場合と異なり切替スイッチの挿入による誤差の増大を抑制することができる。

＜実施の形態３＞
図１６は、実施の形態３にかかる電流出力回路３の構成例を示す図である。電流出力回路３は、電流出力回路１と比較して、擬似正弦波分離回路１１に代えて擬似正弦波分離回路３１を備える。擬似正弦波分離回路３１は、ＤＡコンバータ１１３，１１４のそれぞれの出力の基準値を決定する基準電圧（ＡＶＤＤ，ＧＮＤ）に対してアイドリング電圧Ｖｉを設定するための抵抗素子（第１及び第２抵抗素子）Ｒ４，Ｒ５をさらに備える。

なお、図１６には、ＤＡコンバータ１１３，１１４の具体的構成例として、抵抗ストリング型のＤＡコンバータ１１３ａ，１１４ａが設けられ、それに伴って、デコーダ１１１，１１２がさらに設けられている。デコーダ１１１，１１２及びＤＡコンバータ１１３ａ，１１４ａの詳細は、既に説明したとおりである。

抵抗素子Ｒ４は、電源電圧端子ＡＶＤＤと、ＤＡコンバータ２１３の高電位側電源端子（抵抗素子Ｒ１＿１の一端側）と、の間に設けられている。抵抗素子Ｒ５は、接地電圧端子ＧＮＤと、ＤＡコンバータ２１４の低電位側電源端子（抵抗素子Ｒ２＿ｍ−１の他端側）と、の間に設けられている。

それにより、ＤＡコンバータ１１３ａから出力される半波信号Ｖ１の基準値は、電源電圧ＡＶＤＤよりもアイドリング電圧Ｖｉ分だけ低い電圧値を示し、ＤＡコンバータ１１４ａから出力される半波信号Ｖ２の基準値は、接地電圧ＧＮＤよりもアイドリング電圧Ｖｉ分だけ高い電圧値を示す（図１７参照）。

ここで、アイドリング電圧Ｖｉは、常に抵抗素子Ｒ１，Ｒ２に印加されるため、ドライバトランジスタＴｒ１，Ｔｒ２のそれぞれのソース−ドレイン間には、常にアイドリング電圧Ｖｉに応じた電流（アイドリング電流）が流れる。そのため、ドライバトランジスタＴｒ１，Ｔｒ２のそれぞれのソース−ドレイン間に流れる電流が０になることに起因して生じる当該ドライバトランジスタＴｒ１，Ｔｒ２のそれぞれのソース−ドレイン間の抵抗値の急激な増加を防ぐことができる。その結果、電流出力回路４は、出力電流Ｉｏｕｔの値が０になったときの歪みを抑えることができる。

以上、本実施の形態にかかる電流出力回路３は、デジタルの擬似正弦波を２つの擬似半波に分離した後、これらをアナログの半波信号に変換し、それぞれの電圧を電流に変換し、合成して、アナログの正弦波信号Ｉｏｕｔとして出力する。それにより、電流出力回路３は、デジタルの擬似正弦波をアナログの正弦波に変換した後に２つの半波信号に分離する場合と比較して、ゲイン調整回路やアナログ正弦波用の分離回路等の大規模なアナログ回路を備える必要がないため、回路規模及び消費電流を低減することができる。

さらに、本実施の形態にかかる電流出力回路３は、抵抗素子Ｒ４，Ｒ５を用いることでＤＡコンバータ１１３ａ，１１４ａのそれぞれの基準電圧ＡＶＤＤ，ＧＮＤに対してアイドリング電圧Ｖｉを設定している。それにより、電流出力回路３は、出力電流Ｉｏｕｔの値が０になったときの歪みを抑えることができる。

本実施の形態では、ＤＡコンバータ１１３，１１４の具体的構成例として抵抗ストリング型のＤＡコンバータ１１３ａ，１１４ａが設けられた場合を例に説明したが、これに限られない。ＤＡコンバータ１１３，１１４の具体的構成例として、Ｒ２Ｒ型のＤＡコンバータ１１３ｃ，１１４ｃが設けられてもよいし、電流加算型のＤＡコンバータが設けられてもよい。以下、電流加算型のＤＡコンバータの構成について説明する。

（電流出力型のＤＡコンバータ２１３ｂ，２１４ｂ）
図１８及び図１９は、ＤＡコンバータ１１３，１１４の具体的構成例として電流加算型のＤＡコンバータ２１３ｂ，２１４ｂを示す図である。

ＤＡコンバータ２１３ｂは、ＤＡコンバータ１１３と比較して、ＤＡコンバータ２１３ｂの出力端子から接地電圧端子ＧＮＤに向けてアイドリング電流Ｉｉｄｌを流す定電流源Ｉ１＿５をさらに備える。それにより、抵抗素子Ｒｏ１には常に電流Ｉｉｄｌが流れる。そのため、ＤＡコンバータ２１３ｂから出力される半波信号Ｖ１の基準値は、電源電圧ＡＶＤＤよりも、アイドリング電圧Ｖｉ（＝Ｒｏ１×Ｉｉｄｌ）分だけ低い電圧値を示すことになる。

ＤＡコンバータ２１４ｂは、ＤＡコンバータ１１４と比較して、電源電圧端子ＡＶＤＤからＤＡコンバータ２１４ｂの出力端子に向けてアイドリング電流Ｉｉｄｌを流す定電流源Ｉ２＿５をさらに備える。それにより、抵抗素子Ｒｏ２には常に電流Ｉｉｄｌが流れる。そのため、ＤＡコンバータ２１４ｂから出力される半波信号Ｖ２の基準値は、接地電圧ＧＮＤよりもアイドリング電圧Ｖｉ（＝Ｒｏ２×Ｉｉｄｌ）分だけ高い電圧値を示すことになる。

（電流出力回路３の変形例）
図２０は、電流出力回路３の変形例を電流出力回路３ａとして示す図である。電流出力回路３ａは、擬似正弦波分離回路３１に代えて擬似正弦波分離回路３１ａを備える。

擬似正弦波分離回路３１ａは、擬似正弦波分離回路３１と比較して、可変抵抗素子Ｒ３をさらに備える。即ち、擬似正弦波分離回路３１ａは、擬似正弦波分離回路１１に対し、実施の形態２における可変抵抗素子Ｒ３と、実施の形態３における抵抗素子Ｒ４，Ｒ５と、を追加したものである。

それにより、電流出力回路３ａは、電流出力回路２，３の両方の効果を奏することができる。即ち、電流出力回路３ａは、可変抵抗素子Ｒ３を備えることで、用途に応じて出力電流Ｉｏｕｔの振幅値Ｉａを変更することができるとともに、抵抗素子Ｒ４，Ｒ５を備えることで、出力電流Ｉｏｕｔの値が０になったときの歪みを抑えることができる。

なお、図１１に示した電流出力回路１ａでも、バイアス電圧Ｖｒｂ１，Ｖｒｔ２を調整することで、可変抵抗素子Ｒ３を用いた場合と同様に、用途に応じて出力電流Ｉｏｕｔの振幅値Ｉａを変更することができるとともに、バイアス電圧Ｖｒｔ１，Ｖｒｂ２を調整することで、抵抗素子Ｒ４，Ｒ５を用いた場合と同様に、出力電流Ｉｏｕｔの値が０になったときの歪みを抑えることができる。

以上のように、上記実施の形態１〜３にかかる電流出力回路は、デジタルの擬似正弦波を２つの擬似半波に分離した後、これらをアナログの半波信号に変換し、それぞれの電圧を電流に変換し、合成して、アナログの正弦波信号Ｉｏｕｔとして出力する。それにより、上記実施の形態１〜３にかかる電流出力回路は、デジタルの擬似正弦波をアナログの正弦波に変換した後に２つの半波信号に分離する場合と比較して、ゲイン調整回路やアナログ正弦波用の分離回路等の大規模なアナログ回路を備える必要がないため、回路規模及び消費電流を低減することができる。

また、実施の形態２にかかる電流出力回路２は、可変抵抗素子Ｒ３を用いることでＤＡコンバータ１１３ａ，１１４ａのそれぞれのバイアス電圧Ｖｒｂ１，Ｖｒｔ２を可変にしている。それにより、実施の形態２にかかる電流出力回路２は、用途に応じて出力電流Ｉｏｕｔの振幅値Ｉａを変更することができる。

さらに、実施の形態３にかかる電流出力回路３は、抵抗素子Ｒ４，Ｒ５を用いることでＤＡコンバータ１１３ａ，１１４ａのそれぞれの基準電圧ＡＶＤＤ，ＧＮＤに対してアイドリング電圧Ｖｉを設定している。それにより、実施の形態３にかかる電流出力回路３は、出力電流Ｉｏｕｔの値が０になったときの歪みを抑えることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施の形態に係る電流出力回路では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１ 電流出力回路
１ａ 電流出力回路
２ 電流出力回路
３ 電流出力回路
３ａ 電流出力回路
１１ 擬似正弦波分離回路
１１ａ 擬似正弦波分離回路
２１ 擬似正弦波分離回路
３１ 擬似正弦波分離回路
３１ａ 擬似正弦波分離回路
１２ 電圧電流変換回路
１１０ 擬似正弦波分離部
１１１，１１２ デコーダ
１１３，１１４ ＤＡコンバータ
１１３ａ，１１３ｂ，１１３ｃ ＤＡコンバータ
１１４ａ，１１４ｂ，１１４ｃ ＤＡコンバータ
１１５，１１６ ローパスフィルタ
１２１，１２２ ＶＩアンプ
２１３ａ，２１３ｂ ＤＡコンバータ
２１４ａ，２１４ｂ ＤＡコンバータ
Ａ＿１〜Ａ＿ｎ−１ 論理積回路
Ｏ＿１〜Ｏ＿ｎ−１ 論理和回路
Ｄｄ１，Ｄｄ２ ダイオード
Ｉ１＿０〜Ｉ１＿５ 定電流源
Ｉ２＿０〜Ｉ２＿５ 定電流源
Ｒ１，Ｒ２，Ｒ４，Ｒ５ 抵抗素子
Ｒ３ 可変抵抗素子
Ｒ１＿１〜Ｒ１＿ｍ−１ 抵抗素子
Ｒ２＿１〜Ｒ２＿ｍ−１ 抵抗素子
Ｒ３＿１〜Ｒ３＿ｎ−１ 抵抗素子
Ｒ４＿１〜Ｒ４＿ｎ−１ 抵抗素子
Ｒ５＿１〜Ｒ５＿ｎ−１ 抵抗素子
Ｒ６＿１〜Ｒ６＿ｎ−１ 抵抗素子
Ｒｏ１，Ｒｏ２ 抵抗素子
ＳＷ１＿１〜ＳＷ１＿ｍ スイッチ素子
ＳＷ２＿１〜ＳＷ２＿ｍ スイッチ素子
ＳＷ３＿１〜ＳＷ３＿ｎ−１ スイッチ素子
ＳＷ４＿１〜ＳＷ４＿ｎ−１ スイッチ素子
Ｔｒ１，Ｔｒ２ ドライバトランジスタ
Ｔｔ１＿０〜Ｔｔ１＿５ トランジスタ
Ｔｂ１＿０〜Ｔｂ１＿５ トランジスタ
Ｔｔ２＿０〜Ｔｔ２＿５ トランジスタ
Ｔｂ２＿０〜Ｔｂ２＿５ トランジスタ

Claims (8)

1. デジタルの擬似正弦波をデジタルの第１及び第２の擬似半波に分離する分離回路と、
   デジタルの前記第１の擬似半波をアナログの第１の半波信号に変換する第１のＤＡコンバータと、
   デジタルの前記第２の擬似半波をアナログの第２の半波信号に変換する第２のＤＡコンバータと、
   前記第１及び前記第２の半波信号のそれぞれの電圧を電流に変換して、これらを合成した電流を出力する電圧電流変換回路と、を備え、
   前記擬似正弦波は、ｎ（ｎは自然数）ビット幅のデジタルコードによって表され、
   前記分離回路は、
   前記デジタルコードのうち符号を表す最上位ビットの値と、それ以外のビットのそれぞれの値と、の論理和を前記第１の擬似半波として出力する複数の論理和回路と、
   前記デジタルコードのうち前記最上位ビットの値と、それ以外のビットのそれぞれの値と、の論理積を前記第２の擬似半波として出力する複数の論理積回路と、を有する、
   電流出力回路。
2. 前記第１のＤＡコンバータの高電位側電源端子には、出力の基準値を決める第１基準電圧が供給され、前記第１のＤＡコンバータの低電位側電源端子には、出力の振幅を決める第１バイアス電圧が供給され、
   前記第２のＤＡコンバータの低電位側電源端子には、出力の基準値を決める第２基準電圧が供給され、前記第２のＤＡコンバータの高電位側電源端子には、出力の振幅を決める第２バイアス電圧が供給され、
   前記第１基準電圧及び前記第１バイアス電圧の電位差と、前記第２基準電圧及び前記第２バイアス電圧の電位差とは、略同一である、請求項１に記載の電流出力回路。
3. 前記第１のＤＡコンバータの高電位側電源端子には、出力の基準値を決める第１基準電圧が供給され、前記第１のＤＡコンバータの低電位側電源端子には、出力の振幅を決める第１バイアス電圧が供給され、
   前記第２のＤＡコンバータの低電位側電源端子には、出力の基準値を決める第２基準電圧が供給され、前記第２のＤＡコンバータの高電位側電源端子には、出力の振幅を決める第２バイアス電圧が供給され、
   前記第１基準電圧は電源電圧であって、前記第２基準電圧は接地電圧である、請求項１に記載の電流出力回路。
4. 前記第１及び前記第２のＤＡコンバータは、何れも抵抗ストリング型又はＲ２Ｒ型のＤＡコンバータであって、
   前記第１のＤＡコンバータの低電位側電源端子と、前記第２のＤＡコンバータの高電位側電源端子と、の間に設けられた可変抵抗素子をさらに有する、請求項３に記載の電流出力回路。
5. 前記第１及び前記第２のＤＡコンバータは、何れも抵抗ストリング型又はＲ２Ｒ型のＤＡコンバータであって、
   前記第１のＤＡコンバータの低電位側電源端子と、前記第１バイアス電圧を生成する電源と、の間に設けられた第１可変抵抗素子と、
   前記第２のＤＡコンバータの高電位側電源端子と、前記第２バイアス電圧を生成する電源と、の間に設けられた第２可変抵抗素子と、をさらに有する、請求項３に記載の電流出力回路。
6. 前記第１及び前記第２のＤＡコンバータは、何れも抵抗ストリング型又はＲ２Ｒ型のＤＡコンバータであって、
   前記第１のＤＡコンバータの高電位側電源端子と、前記第１基準電圧を生成する電源と、の間に設けられた第１抵抗素子と、
   前記第２のＤＡコンバータの低電位側電源端子と、前記第２基準電圧を生成する電源と、の間に設けられた第２抵抗素子と、をさらに有する、請求項３に記載の電流出力回路。
7. 前記第１及び前記第２のＤＡコンバータは、何れも抵抗ストリング型又はＲ２Ｒ型のＤＡコンバータであって、
   前記第１のＤＡコンバータの高電位側電源端子と、前記第１基準電圧を生成する電源と、の間に設けられた第１抵抗素子と、
   前記第２のＤＡコンバータの低電位側電源端子と、前記第２基準電圧を生成する電源と、の間に設けられた第２抵抗素子と、をさらに有する、請求項４に記載の電流出力回路。
8. デジタルの擬似正弦波をデジタルの第１及び第２の擬似半波に分離する分離回路と、
   デジタルの前記第１の擬似半波をアナログの第１の半波信号に変換する第１のＤＡコンバータと、
   デジタルの前記第２の擬似半波をアナログの第２の半波信号に変換する第２のＤＡコンバータと、
   前記第１及び前記第２の半波信号のそれぞれの電圧を電流に変換して、これらを合成した電流を出力する電圧電流変換回路と、を備え、
   前記電圧電流変換回路は、
   電源電圧が供給される高電位側電源端子と、出力端子と、の間に設けられた第３抵抗素子と、
   前記第３抵抗素子と前記出力端子との間に設けられた第１ドライバトランジスタと、
   前記第１ドライバトランジスタのソース電圧と、前記第１の半波信号の電圧と、の電位差を増幅して前記第１ドライバトランジスタのゲートに供給する第１アンプと、
   接地電圧が供給される低電位側電源端子と、出力端子と、の間に設けられた第４抵抗素子と、
   前記第４抵抗素子と前記出力端子との間に設けられた第２ドライバトランジスタと、
   前記第２ドライバトランジスタのソース電圧と、前記第２の半波信号の電圧と、の電位差を増幅して前記第２ドライバトランジスタのゲートに供給する第２アンプと、を有する、
   電流出力回路。

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