JP6433854B2 - Semiconductor memory device - Google Patents

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Description

本明細書に記載の実施形態は、半導体記憶装置に関する。   Embodiments described herein relate to a semiconductor memory device.

従来から、電圧の印加により抵抗値が変化する可変抵抗素子を、記憶素子として用いる半導体記憶装置が提案されている。また、従来から、基板に対し垂直方向に形成された第１の配線と、基板に対し水平方向に形成された第２の配線との交差部に、前述の可変抵抗素子を設けた立体型のメモリセルアレイ構造が知られている。   2. Description of the Related Art Conventionally, there has been proposed a semiconductor memory device that uses, as a memory element, a variable resistance element whose resistance value changes with voltage application. Conventionally, a three-dimensional type in which the above-described variable resistance element is provided at the intersection of a first wiring formed in a direction perpendicular to the substrate and a second wiring formed in a direction horizontal to the substrate. A memory cell array structure is known.

特開２０１３−１２０６１８号公報JP 2013-120618 A

実施の形態に係る半導体記憶装置は、動作時の信頼性を高めた半導体記憶装置を提供する。   The semiconductor memory device according to the embodiment provides a semiconductor memory device with improved reliability during operation.

一の実施形態に係る半導体記憶装置は、第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、前記複数のビット線が共通に接続されたグローバルビット線と、前記ビット線と前記グローバルビット線との間に設けられた選択素子と、前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、前記選択素子より前記グローバルビット線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、を備える。   A semiconductor memory device according to one embodiment extends in a first direction and intersects a second direction that intersects the first direction, and intersects the first direction and the second direction. A plurality of word lines arranged at predetermined intervals in the third direction and a predetermined interval extending in the third direction and extending in the first direction and the second direction, respectively. A plurality of bit lines arranged with a space therebetween, a variable resistance layer provided between the word line and the bit line and functioning as a storage element, and a global bit line in which the plurality of bit lines are connected in common A selection element provided between the bit line and the global bit line, a control circuit capable of executing read, write, and erase operations on the storage element, and the global bit line side from the selection element Provided in the Depending on the magnitude of the current flowing through the element, and a resistance element having a function of adjusting the magnitude of the voltage applied to the selected element.

他の実施形態に係る半導体記憶装置は、第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、前記複数のビット線が共通に接続されたグローバルビット線と、前記ビット線と前記グローバルビット線との間に設けられた選択素子と、前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、前記選択素子より前記ワード線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、を備える。   A semiconductor memory device according to another embodiment extends in a first direction and intersects the second direction intersecting the first direction, and intersecting the first direction and the second direction. A plurality of word lines arranged at predetermined intervals in the third direction and a predetermined interval extending in the third direction and extending in the first direction and the second direction, respectively. A plurality of bit lines arranged with a space therebetween, a variable resistance layer provided between the word line and the bit line and functioning as a storage element, and a global bit line in which the plurality of bit lines are connected in common A selection element provided between the bit line and the global bit line, a control circuit capable of performing read, write, and erase operations on the storage element, and closer to the word line than the selection element Provided to the selection element. Depending on the magnitude of the current that, and a resistance element having a function of adjusting the magnitude of the voltage applied to the selected element.

一の実施形態に係る半導体記憶装置の制御方法は、第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、前記複数のビット線が共通に接続されたグローバルビット線と、前記ビット線と前記グローバルビット線との間に設けられた選択素子と、前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、前記選択素子より前記グローバルビット線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する可変抵抗素子と、を備えた半導体記憶装置の制御方法であって、選択された前記記憶素子に対応する前記選択素子と前記グローバルビット線駆動回路との間の前記グローバルビット線の長さに応じて、前記可変抵抗素子の抵抗値を調整する。   A method for controlling a semiconductor memory device according to one embodiment includes a second direction extending in a first direction and intersecting the first direction, the first direction, and the second direction. A plurality of word lines arranged at predetermined intervals in a third direction intersecting with each other, and extending in the third direction, respectively in the first direction and the second direction A plurality of bit lines arranged at predetermined intervals, a variable resistance layer provided between the word line and the bit line and functioning as a storage element, and the plurality of bit lines are connected in common A global bit line; a selection element provided between the bit line and the global bit line; a control circuit capable of executing read, write, and erase operations on the storage element; and the global from the selection element Provided on the bit line side And a variable resistance element having a function of adjusting a magnitude of a voltage applied to the selection element in accordance with a magnitude of a current flowing through the selection element. The resistance value of the variable resistance element is adjusted according to the length of the global bit line between the selection element corresponding to the storage element and the global bit line driving circuit.

第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。1 is a block diagram showing a configuration of a semiconductor memory device according to a first embodiment. メモリセルアレイの構成を示す回路図である。It is a circuit diagram which shows the structure of a memory cell array. メモリセルアレイの構成を示す概観斜視図である。It is a general | schematic perspective view which shows the structure of a memory cell array. メモリセルアレイの構成を示す平面模式図である。It is a plane schematic diagram which shows the structure of a memory cell array. 第１の実施形態に係る半導体記憶装置の動作原理を説明するための図である。FIG. 3 is a diagram for explaining an operation principle of the semiconductor memory device according to the first embodiment. 図５Ａに対応する比較形態の図である。It is a figure of the comparison form corresponding to FIG. 5A. メモリセルアレイ及び周辺回路の一部を抜粋した図である。It is the figure which extracted a part of memory cell array and a peripheral circuit. ＧＢＬ駆動回路及びその周辺回路を抜粋した回路図（その１）である。FIG. 3 is a circuit diagram (No. 1) extracted from a GBL driving circuit and its peripheral circuits. ＧＢＬ駆動回路及びその周辺回路を抜粋した回路図（その２）である。FIG. 6 is a circuit diagram (part 2) in which a GBL drive circuit and its peripheral circuits are extracted. 図６で説明したＧＢＬ駆動回路の変形例を示す回路図である。FIG. 7 is a circuit diagram showing a modification of the GBL drive circuit described in FIG. 6. 図６で説明したＧＢＬ駆動回路の変形例を示す回路図である。FIG. 7 is a circuit diagram showing a modification of the GBL drive circuit described in FIG. 6. 図６で説明したＧＢＬ駆動回路の変形例を示す回路図である。FIG. 7 is a circuit diagram showing a modification of the GBL drive circuit described in FIG. 6. 第２の実施形態に係る半導体記憶装置のメモリセルアレイ及び周辺回路の一部を抜粋した図である。FIG. 6 is a diagram illustrating a part of a memory cell array and peripheral circuits of a semiconductor memory device according to a second embodiment. メモリセルアレイの上面模式図である。2 is a schematic top view of a memory cell array. FIG. 第２の実施形態に係る半導体記憶装置の動作を示すフローチャートである。6 is a flowchart showing the operation of the semiconductor memory device according to the second embodiment. 第３の実施形態に係る半導体記憶装置のメモリセルアレイ及び周辺回路の一部を抜粋した図である。It is the figure which extracted a part of memory cell array and peripheral circuit of the semiconductor memory device concerning 3rd Embodiment. ワード線駆動回路の構成を示す回路図である。It is a circuit diagram showing a configuration of a word line driving circuit.

次に、実施の形態に係る半導体記憶装置を、図面を参照して詳細に説明する。   Next, a semiconductor memory device according to an embodiment will be described in detail with reference to the drawings.

［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。当該半導体記憶装置は、メモリセルアレイ１１、ワード線ドライバ１２、ビット線ドライバ１３及び制御回路１４を備える。メモリセルアレイ１１は、互いに交差する方向に延在するビット線ＢＬ及びワード線ＷＬを含み、当該ビット線ＢＬ及びワード線ＷＬの交差部には、メモリセルＭＣが設けられている。後述するように、メモリセルＭＣは、抵抗値の高低によりデータを記憶可能な可変抵抗素子を含む。 [First Embodiment]
FIG. 1 is a block diagram showing the configuration of the semiconductor memory device according to the first embodiment. The semiconductor memory device includes a memory cell array 11, a word line driver 12, a bit line driver 13, and a control circuit 14. The memory cell array 11 includes a bit line BL and a word line WL extending in a direction crossing each other, and a memory cell MC is provided at an intersection of the bit line BL and the word line WL. As will be described later, the memory cell MC includes a variable resistance element capable of storing data depending on the resistance value.

ワード線ドライバ１２は、電圧調整回路１２１を含み、ワード線ＷＬ及び制御回路１４に接続されている。電圧調整回路１２１は、選択ワード線電圧及び非選択ワード線電圧を含む、種々の電圧を生成する。ワード線ドライバ１２は、制御回路１４から与えられたアドレス情報に基づき、前記の種々の電圧をワード線ＷＬに供給する。   The word line driver 12 includes a voltage adjustment circuit 121 and is connected to the word line WL and the control circuit 14. The voltage adjustment circuit 121 generates various voltages including a selected word line voltage and an unselected word line voltage. The word line driver 12 supplies the various voltages to the word line WL based on the address information given from the control circuit 14.

ビット線ドライバ１３は、電圧調整回路１３１を含み、ビット線ＢＬ及び制御回路１４に接続されている。電圧調整回路１３１は、選択ビット線電圧及び非選択ビット線電圧を含む、種々の電圧を生成する。ビット線ドライバ１３は、制御回路１４から与えられたアドレスに基づき、前記の種々の電圧をビット線ＢＬに供給する。   The bit line driver 13 includes a voltage adjustment circuit 131 and is connected to the bit line BL and the control circuit 14. The voltage adjustment circuit 131 generates various voltages including a selected bit line voltage and a non-selected bit line voltage. The bit line driver 13 supplies the various voltages to the bit line BL based on the address given from the control circuit 14.

制御回路１４は、外部のホストまたはメモリコントローラから入力されたコマンドに従い、ワード線ドライバ１２及びビット線ドライバ１３を制御する。以上の動作により、選択ワード線ＷＬ及び選択ビット線ＢＬは所定電圧を印加され、メモリセルＭＣに対してセット動作またはリセット動作が実行される。これらの動作については図３で説明する。   The control circuit 14 controls the word line driver 12 and the bit line driver 13 in accordance with a command input from an external host or memory controller. With the above operation, a predetermined voltage is applied to the selected word line WL and the selected bit line BL, and a set operation or a reset operation is performed on the memory cell MC. These operations will be described with reference to FIG.

図２は、メモリセルアレイ１１の構成を示す回路図である。図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面に対し垂直方向である。図２に示す構造は、Ｘ方向に繰り返し設けられている。メモリセルアレイ１１は、前述のワード線ＷＬ、ビット線ＢＬ及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ及び選択ゲート線ＳＧを含む。   FIG. 2 is a circuit diagram showing a configuration of the memory cell array 11. In FIG. 2, the X direction, the Y direction, and the Z direction are orthogonal to each other, and the X direction is a direction perpendicular to the paper surface. The structure shown in FIG. 2 is repeatedly provided in the X direction. The memory cell array 11 includes a selection transistor STr, a global bit line GBL, and a selection gate line SG in addition to the above-described word line WL, bit line BL, and memory cell MC.

ワード線ＷＬは、Ｘ方向（第１の方向）に延在し、Ｙ方向（第２の方向）及びＺ方向（第３の方向）に所定ピッチをもって配列されている。図２では、Ｚ方向に配列されたワード線ＷＬのうち、選択ゲート線ＳＧに最も近い側に配置されたワード線をＷＬ１と表記し、以下同様にＷＬ２、ＷＬ３、ＷＬ４と表記するものとする。ビット線ＢＬは、Ｚ方向に延在し、Ｘ方向及びＹ方向に所定ピッチをもってマトリクス状に配置されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとが交差する領域に配置され、可変抵抗素子を含んでいる。図示するように、ワード線ＷＬは、２つのメモリセルＭＣにより共有されている。   The word lines WL extend in the X direction (first direction) and are arranged with a predetermined pitch in the Y direction (second direction) and the Z direction (third direction). In FIG. 2, among the word lines WL arranged in the Z direction, the word line arranged on the side closest to the selection gate line SG is denoted as WL1, and the same is hereinafter denoted as WL2, WL3, WL4. . The bit lines BL extend in the Z direction, and are arranged in a matrix with a predetermined pitch in the X direction and the Y direction. Memory cell MC is arranged in a region where word line WL and bit line BL intersect, and includes a variable resistance element. As illustrated, the word line WL is shared by two memory cells MC.

選択トランジスタＳＴｒは、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられている。グローバルビット線ＧＢＬは、Ｙ方向に延在し、Ｘ方向に所定ピッチをもって配列されている。１本のグローバルビット線ＧＢＬは、Ｙ方向に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。すなわち、１本のグローバルビット線ＧＢＬは、Ｙ方向に配列された複数のビット線ＢＬの一端に共通に接続されている。   The selection transistor STr is provided between one end of the bit line BL and the global bit line GBL. The global bit lines GBL extend in the Y direction and are arranged with a predetermined pitch in the X direction. One global bit line GBL is commonly connected to one ends of a plurality of select transistors STr arranged in the Y direction. That is, one global bit line GBL is commonly connected to one end of a plurality of bit lines BL arranged in the Y direction.

選択ゲート線ＳＧは、Ｘ方向に延在し、Ｙ方向に所定ピッチをもって配列されている。１本の選択ゲート線ＳＧは、Ｘ方向に配列された複数の選択トランジスタＳＴｒのゲートに共通に接続されている。   The selection gate lines SG extend in the X direction and are arranged with a predetermined pitch in the Y direction. One selection gate line SG is commonly connected to the gates of a plurality of selection transistors STr arranged in the X direction.

図３は、メモリセルアレイ１１の構成を示す概観斜視図である。基板２０上に、Ｙ方向に延びる複数のグローバルビット線ＧＢＬの層が形成され、その上にＸ方向に延びる複数の選択ゲート線ＳＧの層が形成され、更にその上にＸ方向に延びるワード線ＷＬ（ＷＬ１〜ＷＬ４）の層が複数積層して形成されている。Ｚ方向に延びる柱状のビット線ＢＬは、ワード線ＷＬの間にマトリクス状に配置されている。ビット線ＢＬ及び選択ゲート線ＳＧには、例えばポリシリコンが用いられる。ワード線ＷＬ及びグローバルビット線ＧＢＬには、例えば高濃度に不純物をドーピングした低抵抗半導体や、金属材料が用いられる。   FIG. 3 is a schematic perspective view showing the configuration of the memory cell array 11. A plurality of global bit line GBL layers extending in the Y direction are formed on the substrate 20, a plurality of select gate line SG layers extending in the X direction are formed thereon, and a word line extending in the X direction is further formed thereon. A plurality of WL (WL1 to WL4) layers are stacked. Columnar bit lines BL extending in the Z direction are arranged in a matrix between the word lines WL. For example, polysilicon is used for the bit line BL and the select gate line SG. For the word line WL and the global bit line GBL, for example, a low-resistance semiconductor doped with an impurity at a high concentration or a metal material is used.

ビット線ＢＬの基板２０側の端部には、柱状の半導体層２２が形成されている。半導体層２２は、例えば、基板２０側から順にＮ＋型半導体層２２ａ、Ｐ−型半導体層２２ｂ及びＮ＋型半導体層２２ｃが順に積層されて形成されている。また、Ｐ−型半導体層２２ｂを、その機能から、チャネル層２２ｂと呼ぶ場合もある。チャネル層２２ｂと選択ゲート線ＳＧの間には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４には、例えば酸化シリコン（ＳｉＯ２）が用いられる。半導体層２２、ゲート絶縁膜２４、及び選択ゲートＳＧは、１本のグローバルビット線ＧＢＬに接続された複数のビット線ＢＬの中から、所望のビット線ＢＬを選択するための選択トランジスタＳＴｒとして機能する。 A columnar semiconductor layer 22 is formed at the end of the bit line BL on the substrate 20 side. The semiconductor layer 22 is formed, for example, by sequentially stacking an N + type semiconductor layer 22a, a P− type semiconductor layer 22b, and an N + type semiconductor layer 22c in this order from the substrate 20 side. Further, the P − type semiconductor layer 22b may be referred to as a channel layer 22b because of its function. A gate insulating film 24 is formed between the channel layer 22b and the selection gate line SG. For example, silicon oxide (SiO 2 ) is used for the gate insulating film 24. The semiconductor layer 22, the gate insulating film 24, and the selection gate SG function as a selection transistor STr for selecting a desired bit line BL from a plurality of bit lines BL connected to one global bit line GBL. To do.

ワード線ＷＬと対向するビット線ＢＬの側面には、可変抵抗層ＶＲが形成されている。可変抵抗層ＶＲは、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）の少なくとも２つの抵抗値を遷移する素材であり、ワード線ＷＬとビット線ＢＬの交差部において、データを記憶するメモリセルＭＣの一部として機能する。可変抵抗層ＶＲには、例えば、例えば酸化ハフニウム（ＨｆＯ）が用いられるが、他にもＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＡｌＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を含む薄膜層が適宜用いられる。 A variable resistance layer VR is formed on the side surface of the bit line BL facing the word line WL. The variable resistance layer VR is a material that transits at least two resistance values of a low resistance state (LRS) and a high resistance state (HRS), and a memory cell that stores data at the intersection of the word line WL and the bit line BL. Functions as part of MC. For example, hafnium oxide (HfO) is used for the variable resistance layer VR, for example, TiO 2 , ZnMn 2 O 4 , NiO, AlO, SrZrO 3 , Pr 0.7 Ca 0.3 MnO 3, etc. The thin film layer to be included is used as appropriate.

図４は、図３のメモリセルアレイ１１を上方（基板２０の反対側）から見た平面図である。図４に示すように、Ｘ方向に延在する複数のワード線ＷＬは、Ｙ方向に延在する基部によって１本おきに束ねられ、互いに対向する櫛歯状の電極パターンを形成している。各櫛型の電極パターンには、同一の電圧が与えられる。   4 is a plan view of the memory cell array 11 of FIG. 3 viewed from above (opposite side of the substrate 20). As shown in FIG. 4, a plurality of word lines WL extending in the X direction are bundled every other base portion extending in the Y direction to form a comb-like electrode pattern facing each other. The same voltage is applied to each comb-shaped electrode pattern.

メモリセルＭＣへのデータの書き込み／読み出し／消去を行う際には、選択トランジスタＳＴｒの両側に位置する選択ゲート線ＳＧに所定の電圧を印加し、当該選択トランジスタＳＴｒを導通状態とする。これにより、グローバルビット線ＧＢＬからビット線ＢＬに対し、書き込み／読み出し／消去のための所定電圧（例えば、接地電圧）が印加される。これと同時に、ワード線ＷＬ１〜ＷＬ４のうち任意の選択ワード線に対し、所定の選択電圧（例えば、電源電圧）を印加し、その他のワード線に対しては非選択電圧（例えば、接地電位）を印加する。以上の動作により、可変抵抗層ＶＲのうち、選択されたビット線ＢＬとワード線ＷＬに挟まれた領域に電流が流れ、データの書き込み／読み出し／消去が行われる。当該領域は、図３に示すように、メモリセルＭＣとして機能する。   When writing / reading / erasing data to / from the memory cell MC, a predetermined voltage is applied to the selection gate lines SG located on both sides of the selection transistor STr to bring the selection transistor STr into a conductive state. Thereby, a predetermined voltage (for example, ground voltage) for writing / reading / erasing is applied from the global bit line GBL to the bit line BL. At the same time, a predetermined selection voltage (for example, power supply voltage) is applied to any selected word line among the word lines WL1 to WL4, and a non-selection voltage (for example, ground potential) is applied to the other word lines. Apply. With the above operation, a current flows in a region between the selected bit line BL and word line WL in the variable resistance layer VR, and data is written / read / erased. The region functions as a memory cell MC as shown in FIG.

データの書き込み（セット動作）は、可変抵抗層ＶＲの抵抗値を、第１の状態（例えば、高抵抗状態）から第２の状態（例えば、低抵抗状態）に変化させることにより行う。データの消去（リセット動作）は、可変抵抗層ＶＲの抵抗値を、第２の状態（低抵抗状態）から第１の状態（高抵抗状態）に変化させることにより行う。メモリセルＭＣからのデータ読み出しの場合には、可変抵抗層ＶＲの抵抗値は変化しない。データの消去は、複数のメモリセルをまとめたブロック単位により行ってもよい。   Data writing (set operation) is performed by changing the resistance value of the variable resistance layer VR from the first state (for example, high resistance state) to the second state (for example, low resistance state). Data erasure (reset operation) is performed by changing the resistance value of the variable resistance layer VR from the second state (low resistance state) to the first state (high resistance state). In the case of reading data from the memory cell MC, the resistance value of the variable resistance layer VR does not change. Data erasing may be performed in units of blocks in which a plurality of memory cells are collected.

ここで、図３における半導体層２２の形成工程において、実効サイズや不純物濃度に関するばらつきが生じ、選択トランジスタＳＴｒの電流−電圧特性にばらつきが生じ、そのことが半導体記憶装置の動作に影響を与える場合がある。例えば、データの書き込み時（セット動作時）においては、選択トランジスタＳＴｒにより過渡電流を制限し、低抵抗状態（ＬＲＳ）への移行が過度に低抵抗とならないようにすることが好ましい。しかし、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきが大きいと、可変抵抗層ＶＲにおける低抵抗状態（ＬＲＳ）の抵抗値ばらつきが大きくなり、メモリセルの動作マージンを確保することが難しくなる場合がある。   Here, in the process of forming the semiconductor layer 22 in FIG. 3, variations in effective size and impurity concentration occur, and the current-voltage characteristics of the selection transistor STr vary, which affects the operation of the semiconductor memory device. There is. For example, at the time of data writing (during set operation), it is preferable to limit the transient current by the selection transistor STr so that the transition to the low resistance state (LRS) does not become excessively low resistance. However, if the current-voltage characteristic variation in the selection transistor STr is large, the resistance value variation in the low resistance state (LRS) in the variable resistance layer VR becomes large, and it may be difficult to secure an operation margin of the memory cell. .

以下に示す実施形態では、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきを抑制し、動作時の信頼性を高めた半導体記憶装置について説明する。   In the embodiment described below, a semiconductor memory device in which variation in current-voltage characteristics in the selection transistor STr is suppressed and reliability in operation is improved will be described.

図５Ａは第１の実施形態に係る半導体記憶装置の動作原理を説明するための図であり、図５Ｂは図５Ａに対応する比較形態の図である。図５Ａの符号Ａは、メモリセルアレイ１１の一部を抜き出した等価回路図である。選択トランジスタＳＴｒの一端は、ビット線ＢＬを介してメモリセルＭＣに接続され、他端は抵抗素子Ｒｓを介して接地されている。よって、選択トランジスタＳＴｒは、メモリセルＭＣ側が高電位（ドレイン）、反対側が低電位（ソース）となっている。抵抗素子Ｒｓの抵抗値は、例えば５０ｋΩとすることができる。   FIG. 5A is a diagram for explaining the operation principle of the semiconductor memory device according to the first embodiment, and FIG. 5B is a diagram of a comparative example corresponding to FIG. 5A. 5A is an equivalent circuit diagram in which a part of the memory cell array 11 is extracted. One end of the selection transistor STr is connected to the memory cell MC via the bit line BL, and the other end is grounded via the resistance element Rs. Therefore, the select transistor STr has a high potential (drain) on the memory cell MC side and a low potential (source) on the opposite side. The resistance value of the resistance element Rs can be set to, for example, 50 kΩ.

メモリセルＭＣには、ワード線（不図示）から電圧Ｖｐが印加され、これにより選択トランジスタＳＴｒのメモリセルＭＣ側の端子には、ドレイン電圧Ｖｄが印加されている。選択トランジスタＳＴｒのゲート端子には、ゲート電圧Ｖｇが印加されている。その結果、選択トランジスタＳＴｒには、ドレイン電流Ｉｄが流れている。   A voltage Vp is applied to the memory cell MC from a word line (not shown), whereby a drain voltage Vd is applied to a terminal on the memory cell MC side of the selection transistor STr. A gate voltage Vg is applied to the gate terminal of the selection transistor STr. As a result, the drain current Id flows through the selection transistor STr.

図５Ａの符号Ｂは、符号Ａ中に示す選択トランジスタＳＴｒにおける、ドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示すグラフである。ドレイン電圧Ｖｄが増加するに従って、ドレイン電流Ｉｄも非線形に増加するが、前述した選択トランジスタＳＴｒにおける電流−電圧特性のバラつきにより、増加の度合いに所定の誤差（例えば、４％以下）が生じている。   A symbol B in FIG. 5A is a graph showing a relationship between the drain voltage Vd and the drain current Id in the selection transistor STr shown in the symbol A. As the drain voltage Vd increases, the drain current Id also increases nonlinearly. However, due to the variation in the current-voltage characteristics of the selection transistor STr described above, a predetermined error (for example, 4% or less) occurs in the degree of increase. .

図５Ｂの比較形態では、符号Ａに示すように、選択トランジスタＳＴｒと接地電位との間に抵抗素子Ｒｓが設けられていない。その結果、符号Ｂのグラフにおいて、電流−電圧特性のバラつきに基づく誤差は、図５Ａの場合に比べて大きく（例えば、１０％以下）となっている。   In the comparative form of FIG. 5B, as indicated by the symbol A, the resistance element Rs is not provided between the selection transistor STr and the ground potential. As a result, in the graph of reference B, the error based on the variation in the current-voltage characteristic is larger (for example, 10% or less) than in the case of FIG. 5A.

上記のような現象が生じる理由は、以下の通りである。すなわち、選択トランジスタＳＴｒと接地電位との間に抵抗素子Ｒｓを挿入することで、抵抗素子Ｒｓにおいて、ドレイン電流Ｉｄと抵抗値Ｒｓの積であるＩｄ×Ｒｓに相当する電圧降下が発生する。その結果、選択トランジスタＳＴｒのソース電位が上昇し、実効的なドレイン−ソース間電圧ＶｄｓもＩｄ×Ｒｓだけ減少する（Ｖｄｓ＝Ｖｄ−Ｉｄ×Ｒｓ）。更に、実効的なゲート−ソース間電圧ＶｇｓもＩｄ×Ｒｓだけ減少する（Ｖｇｓ＝Ｖｇ−Ｉｄ×Ｒｓ）。   The reason why the above phenomenon occurs is as follows. That is, by inserting the resistance element Rs between the selection transistor STr and the ground potential, a voltage drop corresponding to Id × Rs, which is the product of the drain current Id and the resistance value Rs, occurs in the resistance element Rs. As a result, the source potential of the selection transistor STr rises and the effective drain-source voltage Vds also decreases by Id × Rs (Vds = Vd−Id × Rs). Furthermore, the effective gate-source voltage Vgs also decreases by Id × Rs (Vgs = Vg−Id × Rs).

上記のドレイン−ソース間電圧Ｖｄｓ及びゲート−ソース間電圧Ｖｇｓの低下は、共に選択トランジスタＳＴｒのドレイン−ソース間に流れるドレイン電流Ｉｄを減少させる方向に作用する（ネガティブフィードバック）。そして、元のドレイン電流Ｉｄが大きいほど、上記のネガティブフィードバックによる電圧降下量も大きくなるため、実効的なドレイン−ソース間電圧Ｖｄｓの減少量も大きくなる。その結果、抵抗素子Ｒｓを挿入しない場合に比べ、選択トランジスタＳＴｒにおける電流−電圧特性のバラつきを抑制することができる。   Both the decrease in the drain-source voltage Vds and the gate-source voltage Vgs act in the direction of decreasing the drain current Id flowing between the drain and source of the selection transistor STr (negative feedback). As the original drain current Id is larger, the amount of voltage drop due to the negative feedback is larger, so the effective amount of decrease in the drain-source voltage Vds is larger. As a result, the variation in current-voltage characteristics in the select transistor STr can be suppressed as compared with the case where the resistance element Rs is not inserted.

以上のように、本実施形態に係る半導体記憶装置によれば、選択トランジスタＳＴｒよりもグローバルビット線ＧＢＬ側に抵抗素子Ｒｓを設けることで、選択トランジスタＳＴｒに流れる電流の大きさに応じて、選択トランジスタＳＴｒに印加される電圧の大きさを調整することができる。これにより、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきに基づく、動作時の不具合の発生を抑制することができる。   As described above, according to the semiconductor memory device of this embodiment, the resistance element Rs is provided closer to the global bit line GBL than the selection transistor STr, so that the selection can be made according to the magnitude of the current flowing through the selection transistor STr. The magnitude of the voltage applied to the transistor STr can be adjusted. As a result, it is possible to suppress the occurrence of problems during operation based on variations in current-voltage characteristics in the selection transistor STr.

抵抗素子Ｒｓは、従来から知られているメモリセルアレイ及び周辺回路の構成と別に設けても良いが、既に存在する構成を利用することができれば、コスト等の点から好ましい。以下、本実施形態の好ましい具体例について更に詳細に説明する。   The resistance element Rs may be provided separately from the conventionally-known configuration of the memory cell array and the peripheral circuit, but it is preferable from the viewpoint of cost and the like if an existing configuration can be used. Hereinafter, preferred specific examples of the present embodiment will be described in more detail.

図６は、第１の実施形態に係る半導体記憶装置における、メモリセルアレイ１１及び周辺回路の一部を抜粋した図である。ビット線ＢＬの両側にメモリセルＭＣが接続され、ビット線ＢＬの一端は選択トランジスタＳＴｒを介してグローバルビット線ＧＢＬに接続されている。選択トランジスタＳＴｒのゲート端子には、選択ゲート線ＳＧが接続されている。グローバルビット線ＧＢＬには、複数のビット線ＢＬが平行に接続され、端部にはグローバルビット線駆動回路（以下、「ＧＢＬ駆動回路４０」とする。）が接続されている。   FIG. 6 is an extracted diagram of a part of the memory cell array 11 and peripheral circuits in the semiconductor memory device according to the first embodiment. Memory cells MC are connected to both sides of the bit line BL, and one end of the bit line BL is connected to the global bit line GBL via a selection transistor STr. A selection gate line SG is connected to the gate terminal of the selection transistor STr. A plurality of bit lines BL are connected in parallel to the global bit line GBL, and a global bit line driving circuit (hereinafter referred to as “GBL driving circuit 40”) is connected to the end.

ＧＢＬ駆動回路は、高電位側の電源ＶＵＢ（第１の電源）に接続されたＰ型（第１導電型）の第１トランジスタＴｒ１と、低電位側の電源ＶＬＯＷ（第２の電源）に接続されたＮ型（第２導電型）の第２トランジスタＴｒ２とを含むＣＭＯＳ回路である。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、電源ＶＵＢ及び電源ＶＬＯＷの間に直列に接続され、接続部のノードにはグローバルビット線ＧＢＬが接続されている。第１トランジスタＴｒ１のゲート端子には第１ゲート電圧ＶＣ＿ＳＨが、第２トランジスタのゲート端子には第２ゲート電圧ＶＣ＿ＳＬが、それぞれ供給されている。   The GBL drive circuit is connected to a P-type (first conductivity type) first transistor Tr1 connected to a high-potential-side power supply VUB (first power supply) and a low-potential-side power supply VLOW (second power supply). This is a CMOS circuit including the N-type (second conductivity type) second transistor Tr2. The first transistor Tr1 and the second transistor Tr2 are connected in series between the power supply VUB and the power supply VLOW, and the global bit line GBL is connected to the node of the connection portion. A first gate voltage VC_SH is supplied to the gate terminal of the first transistor Tr1, and a second gate voltage VC_SL is supplied to the gate terminal of the second transistor.

ここで、従来から知られているグローバルビット線の駆動回路では、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲートに同じ電圧が供給される。これにより、一方のトランジスタが完全なオン状態、他方のトランジスタが完全なオフ状態となり、電源ＶＵＢ及び電源ＶＬＯＷのいずれか一方が、グローバルビット線ＧＢＬに供給される。   Here, in the conventionally known global bit line drive circuit, the same voltage is supplied to the gates of the first transistor Tr1 and the second transistor Tr2. As a result, one transistor is completely turned on and the other transistor is completely turned off, and either the power supply VUB or the power supply VLOW is supplied to the global bit line GBL.

これに対し、図６に示すＧＢＬ駆動回路４０では、第１トランジスタＴｒ１のゲート端子と第２トランジスタＴｒ２のゲート端子に対し、それぞれ異なる電圧（第１ゲート電圧ＶＣ＿ＳＨ、第２ゲート電圧ＶＣ＿ＳＬ）を供給可能である。例えば、グローバルビット線ＧＢＬの選択時において、第１ゲート電圧ＶＣ＿ＳＨは、Ｐ型の第１トランジスタＴｒ１を完全にオフにするための十分に高い電圧となる。   On the other hand, in the GBL drive circuit 40 shown in FIG. 6, different voltages (first gate voltage VC_SH and second gate voltage VC_SL) are supplied to the gate terminal of the first transistor Tr1 and the gate terminal of the second transistor Tr2. Is possible. For example, when the global bit line GBL is selected, the first gate voltage VC_SH is a sufficiently high voltage for completely turning off the P-type first transistor Tr1.

これに対し、第２ゲート電圧ＶＣ＿ＳＬは、Ｎ型の第２トランジスタＴｒ２を完全にオンにするための電圧よりは低く、完全にオフにするための電圧よりは高い電圧となる。すなわち、第２トランジスタＴｒ２は、第２ゲート電圧ＶＣ＿ＳＬの大きさに応じて、抵抗値が変化する可変抵抗として機能する。この第２ゲート電圧ＶＣ＿ＳＬを適切に調整することで、抵抗素子Ｒｓ（図５Ａの符号Ａ参照）の抵抗値を所望の値（例えば、５０ｋΩ）に設定し、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきをより効果的に抑制することができる。   On the other hand, the second gate voltage VC_SL is lower than the voltage for completely turning on the N-type second transistor Tr2 and higher than the voltage for completely turning it off. That is, the second transistor Tr2 functions as a variable resistor whose resistance value changes according to the magnitude of the second gate voltage VC_SL. By appropriately adjusting the second gate voltage VC_SL, the resistance value of the resistance element Rs (see symbol A in FIG. 5A) is set to a desired value (for example, 50 kΩ), and the current-voltage characteristics of the selection transistor STr are changed. Variation can be more effectively suppressed.

ここで、第２ゲート電圧ＶＣ＿ＳＬの値が小さいほど、抵抗素子としての第２トランジスタＴｒ２の抵抗値は大きくなり、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきを小さくすることができる。しかし、抵抗素子Ｒｓの値が大きすぎると、メモリセルＭＣに十分な電流を流すためには大きな電圧を印加しなければならず、消費電力等の観点から好ましくない。従って、抵抗素子Ｒｓを可変抵抗とする場合は、メモリセルＭＣに流れる電流と、選択トランジスタＳＴｒにおける電流−電圧特性のばらつき抑制効果の両方を考慮して、適切な抵抗値を算出することが好ましい。   Here, the smaller the value of the second gate voltage VC_SL, the larger the resistance value of the second transistor Tr2 as a resistance element, and the variation in current-voltage characteristics in the selection transistor STr can be reduced. However, if the value of the resistance element Rs is too large, a large voltage must be applied to allow a sufficient current to flow through the memory cell MC, which is not preferable from the viewpoint of power consumption and the like. Therefore, when the resistance element Rs is a variable resistance, it is preferable to calculate an appropriate resistance value in consideration of both the current flowing through the memory cell MC and the current-voltage characteristic variation suppressing effect of the selection transistor STr. .

次に、ＧＢＬ駆動回路におけるトランジスタ（Ｔｒ１、Ｔｒ２）のゲート端子に、異なる電圧（ＶＣ＿ＳＨ、ＶＣ＿ＳＬ）を供給するための構成について説明する。図７は、第１の実施形態に係る半導体記憶装置の周辺回路の一部を抜粋した回路図である。ＧＢＬ駆動回路４０における、第１トランジスタＴｒ１のゲート端子にはＣＭＯＳ回路４２の出力端子が、第２トランジスタＴｒ２のゲート端子にはＣＭＯＳ回路４３の出力端子が、それぞれ接続されている。ＣＭＯＳ回路４２及び４３は、ＧＢＬ駆動回路４０を選択するためのカラム選択回路６０として機能する。   Next, a configuration for supplying different voltages (VC_SH, VC_SL) to the gate terminals of the transistors (Tr1, Tr2) in the GBL driving circuit will be described. FIG. 7 is a circuit diagram illustrating a part of the peripheral circuit of the semiconductor memory device according to the first embodiment. In the GBL drive circuit 40, the output terminal of the CMOS circuit 42 is connected to the gate terminal of the first transistor Tr1, and the output terminal of the CMOS circuit 43 is connected to the gate terminal of the second transistor Tr2. The CMOS circuits 42 and 43 function as a column selection circuit 60 for selecting the GBL drive circuit 40.

ＣＯＭＳ回路４２及び４３は、それぞれＧＢＬ駆動回路４０と同じく、直列に接続された第１トランジスタＴｒ１及び第２トランジスタＴｒ２を含む。ＣＯＭＳ回路４２及びＣＭＯＳ回路４３の入力端子（ゲート端子）は、共にカラム選択／非選択電圧（０Ｖ／ｈｉｇｈ）の供給端子に接続されている。   Each of the COMS circuits 42 and 43 includes a first transistor Tr1 and a second transistor Tr2 connected in series as in the GBL drive circuit 40. Both the input terminals (gate terminals) of the COMS circuit 42 and the CMOS circuit 43 are connected to a supply terminal for a column selection / non-selection voltage (0 V / high).

ＣＭＯＳ回路４２における第１トランジスタＴｒ１のドレイン端子は、第１ゲート電圧ＶＣ＿ＳＨの電源に接続されている。ＣＭＯＳ回路４３における第１トランジスタＴｒ１のドレイン端子は、第２ゲート電圧ＶＣ＿ＳＬの電源に接続されている。ＣＭＯＳ回路４２及びＣＭＯＳ回路４３における第２トランジスタＴｒ２のソース端子は、共に接地電位ＶＣ＿Ｕ（０Ｖ）に接続されている。   The drain terminal of the first transistor Tr1 in the CMOS circuit 42 is connected to the power supply of the first gate voltage VC_SH. The drain terminal of the first transistor Tr1 in the CMOS circuit 43 is connected to the power supply of the second gate voltage VC_SL. The source terminals of the second transistors Tr2 in the CMOS circuit 42 and the CMOS circuit 43 are both connected to the ground potential VC_U (0 V).

ＧＢＬ駆動回路４０が接続された電源線（ＶＵＢ、ＶＬＯＷ）には、他のＧＢＬ駆動回路４１が共通に接続されている。当該他のＧＢＬ駆動回路４１における第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲート端子は、それぞれＣＭＯＳ回路４４及びＣＭＯＳ回路４５の出力端子に接続されている。ＣＭＯＳ回路４４及び４５は、ＧＢＬ駆動回路４１を選択するためのカラム選択回路６１として機能する。   Other GBL drive circuits 41 are commonly connected to the power supply lines (VUB, VLOW) to which the GBL drive circuit 40 is connected. The gate terminals of the first transistor Tr1 and the second transistor Tr2 in the other GBL drive circuit 41 are connected to the output terminals of the CMOS circuit 44 and the CMOS circuit 45, respectively. The CMOS circuits 44 and 45 function as a column selection circuit 61 for selecting the GBL drive circuit 41.

ＣＭＯＳ回路４４及び４５の構成は、前述のＣＯＭＳ回路４２及び４３と同様である。ＣＭＯＳ回路４４における高電位側の電源端子は、ＣＭＯＳ回路４２における高電位側の電源端子と共通化され、第１ゲート電圧ＶＣ＿ＳＨの電源に接続されている。ＣＭＯＳ回路４５における高電位側の電源端子は、ＣＭＯＳ回路４３における高電位側の電源端子と共通化され、第２ゲート電圧ＶＣ＿ＳＬの電源に接続されている。   The configurations of the CMOS circuits 44 and 45 are the same as those of the above-described COM circuits 42 and 43. The high potential side power supply terminal of the CMOS circuit 44 is shared with the high potential side power supply terminal of the CMOS circuit 42 and is connected to the power supply of the first gate voltage VC_SH. The power terminal on the high potential side in the CMOS circuit 45 is shared with the power terminal on the high potential side in the CMOS circuit 43, and is connected to the power source of the second gate voltage VC_SL.

例えば、カラム選択回路６０（ＣＭＯＳ回路４２及び４３）においてカラム選択状態（０Ｖ）となった場合、Ｐ型の第１トランジスタＴｒ１はオン状態、Ｎ型の第２トランジスタＴｒ２はオフ状態となる。その結果、ＣＭＯＳ回路４２の出力端子からは第１ゲート電圧ＶＣ＿ＳＨが、ＣＭＯＳ回路４３の出力端子からは第２ゲート電圧ＶＣ＿ＳＬが出力され、それぞれＧＢＬ駆動回路４０に供給される。以上のように、カラム選択回路６０及び６１（ＣＭＯＳ回路４２〜４５）の入力端子に供給されるカラム選択／非選択電圧を適宜変更することで、ＧＢＬ駆動回路４０〜４１のゲート端子に供給する電圧を切り替えることができる。   For example, when the column selection circuit 60 (CMOS circuits 42 and 43) is in the column selection state (0 V), the P-type first transistor Tr1 is turned on and the N-type second transistor Tr2 is turned off. As a result, the first gate voltage VC_SH is output from the output terminal of the CMOS circuit 42, and the second gate voltage VC_SL is output from the output terminal of the CMOS circuit 43, which are supplied to the GBL drive circuit 40, respectively. As described above, the column selection / non-selection voltages supplied to the input terminals of the column selection circuits 60 and 61 (CMOS circuits 42 to 45) are appropriately changed so as to be supplied to the gate terminals of the GBL drive circuits 40 to 41. The voltage can be switched.

図８は、図７の変形例として、２次元デコードを行う場合の例である。ＧＢＬ駆動回路４０及び４１の構成と、これらに接続されるカラム選択回路６０及び６１（ＣＭＯＳ回路４２〜４５）の構成は図７と共通である。図８では、ＧＢＬ駆動回路４０及び４１の第２トランジスタＴｒ２に対し、直接低電位側の電源ＶＬＯＷが接続されるのではなく、グループ選択回路５２が接続されている点が図７と異なる。また、ＧＢＬ駆動回路４０とゲート端子が共通のＧＢＬ駆動回路５０と、ＧＢＬ駆動回路４１とゲート端子が共通のＧＢＬ駆動回路５１が図示され、共にグループ選択回路５３に接続されている。   FIG. 8 shows an example in which two-dimensional decoding is performed as a modification of FIG. The configuration of the GBL drive circuits 40 and 41 and the configuration of the column selection circuits 60 and 61 (CMOS circuits 42 to 45) connected thereto are the same as those in FIG. FIG. 8 is different from FIG. 7 in that the group selection circuit 52 is connected to the second transistor Tr2 of the GBL drive circuits 40 and 41 instead of directly connecting the power source VLOW on the low potential side. In addition, a GBL driving circuit 50 having a common gate terminal with the GBL driving circuit 40 and a GBL driving circuit 51 having a common gate terminal with the GBL driving circuit 41 are illustrated and both are connected to the group selection circuit 53.

グループ選択回路５２及び５３は、ＣＭＯＳ回路４３〜４５と同じく、第１トランジスタＴｒ１及び第２トランジスタＴｒ２が直列に接続された構成を有する。第１トランジスタＴｒ１ドレイン端子は、高電位側の電源ＶＵＢに接続され、第２トランジスタＴｒ２のソース端子は、共低電位側の電源ＶＬＯＷに接続されている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲート端子は、共通のグループ選択／非選択電圧（ｈｉｇｈ／０Ｖ）に接続されている。グループ選択回路５２及び５３は、グループ選択電圧（ｈｉｇｈ）が供給された場合には電圧ＶＬＯＷを、グループ非選択電圧（０Ｖ）が供給された場合には電圧ＶＵＢを、それぞれ出力する。   Similarly to the CMOS circuits 43 to 45, the group selection circuits 52 and 53 have a configuration in which a first transistor Tr1 and a second transistor Tr2 are connected in series. The drain terminal of the first transistor Tr1 is connected to the power source VUB on the high potential side, and the source terminal of the second transistor Tr2 is connected to the power source VLOW on the low potential side. The gate terminals of the first transistor Tr1 and the second transistor Tr2 are connected to a common group selection / non-selection voltage (high / 0V). The group selection circuits 52 and 53 output the voltage VLOW when the group selection voltage (high) is supplied, and the voltage VUB when the group non-selection voltage (0 V) is supplied.

ここで、例えばＧＢＬ駆動回路４０が選択される場合、カラム選択回路６０にはカラム選択電圧（０Ｖ）が、カラム選択回路６１にはカラム非選択電圧（ｈｉｇｈ）が、それぞれ供給される。その結果、カラム選択回路６０に共通に接続されたＧＢＬ駆動回路４０及び５０に対し、第１ゲート電圧ＶＣ＿ＳＨ及び第２ゲート電圧ＶＣ＿ＳＬが供給される。   Here, for example, when the GBL drive circuit 40 is selected, a column selection voltage (0V) is supplied to the column selection circuit 60, and a column non-selection voltage (high) is supplied to the column selection circuit 61, respectively. As a result, the first gate voltage VC_SH and the second gate voltage VC_SL are supplied to the GBL driving circuits 40 and 50 that are commonly connected to the column selection circuit 60.

更に、ＧＢＬ駆動回路４０が選択される場合、グループ選択回路５２にはグループ選択電圧（ｈｉｇｈ）が、グループ選択回路５３にはグループ非選択電圧（０Ｖ）が、それぞれ供給される。これにより、ＧＢＬ駆動回路４０に対しては電圧ＶＬＯＷが、ＧＢＬ駆動回路５０に対しては電圧ＶＵＢがそれぞれ供給される。その結果、ＧＢＬ駆動回路４０からは電圧ＶＬＯＷ（実際には第２トランジスタＴｒ２における電圧降下分だけＶＬＯＷよりも高い電圧となる）が、ＧＢＬ駆動回路５０からは電圧ＶＵＢが、それぞれ出力される。以上のように、４つのＧＢＬ駆動回路（４０、４１、５０、５１）のうち、結果的にＧＢＬ駆動回路４０のみが選択される形となる。   Further, when the GBL drive circuit 40 is selected, the group selection circuit 52 is supplied with a group selection voltage (high), and the group selection circuit 53 is supplied with a group non-selection voltage (0 V). As a result, the voltage VLOW is supplied to the GBL drive circuit 40 and the voltage VUB is supplied to the GBL drive circuit 50. As a result, the GBL drive circuit 40 outputs the voltage VLOW (actually a voltage higher than VLOW by the voltage drop in the second transistor Tr2), and the GBL drive circuit 50 outputs the voltage VUB. As described above, among the four GBL drive circuits (40, 41, 50, 51), only the GBL drive circuit 40 is selected as a result.

図７に示すデコード方式（１次元デコード）の場合、Ｎ本のグローバルビット線に対し、Ｎ組のＧＢＬ駆動回路とＮ組のカラム選択回路が必要になる。これに対し、図８に示すデコード方式（２次元デコード）の場合、カラム選択回路をＮ１組、グループ選択回路をＮ２組とした場合に、Ｎ＝Ｎ１×Ｎ２を満たす必要がある。ここで、Ｎ１とＮ２が共に３以上であれば、Ｎ＝Ｎ１×Ｎ２＞Ｎ１＋Ｎ２となるから、図８の２次元デコード方式の方が、図７に比べてＣＭＯＳ回路の数を削減し、回路面積を縮小することができる点で有利である。   In the case of the decoding method (one-dimensional decoding) shown in FIG. 7, N sets of GBL driving circuits and N sets of column selection circuits are required for N global bit lines. On the other hand, in the decoding method (two-dimensional decoding) shown in FIG. 8, N = N1 × N2 needs to be satisfied when the column selection circuit is set to N1 and the group selection circuit is set to N2. Here, if both N1 and N2 are 3 or more, N = N1 × N2> N1 + N2. Therefore, the two-dimensional decoding method of FIG. 8 reduces the number of CMOS circuits compared to FIG. This is advantageous in that the area can be reduced.

図９Ａ〜図９Ｃは、図６で説明したＧＢＬ駆動回路の変形例を示す図である。図６と異なり、第１トランジスタＴｒ１及び第２トランジスタＴｒ２には、共通の電圧ＶＣ＿Ｓが供給され、動作時には一方のトランジスタが完全にオン状態、他方のトランジスタが完全にオフ状態となる。代わりに、ＣＭＯＳ回路の一部に、例えばポリシリコン等により形成された抵抗素子Ｒｓが挿入されている。   9A to 9C are diagrams showing modifications of the GBL drive circuit described in FIG. Unlike FIG. 6, the common voltage VC_S is supplied to the first transistor Tr1 and the second transistor Tr2, and one transistor is completely turned on and the other transistor is completely turned off during operation. Instead, a resistance element Rs formed of, for example, polysilicon is inserted into a part of the CMOS circuit.

図９Ａでは、第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続部とグローバルビット線ＧＢＬとの間に、抵抗素子Ｒｓが挿入されている。図９Ｂでは、第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続部と第２トランジスタＴｒ２との間に、抵抗素子Ｒｓが挿入されている。図９Ｃでは、第２トランジスタＴｒ２と電源ＶＬＯＷとの間に、抵抗素子Ｒｓが挿入されている。   In FIG. 9A, a resistance element Rs is inserted between the connection portion of the first transistor Tr1 and the second transistor Tr2 and the global bit line GBL. In FIG. 9B, a resistance element Rs is inserted between the connection portion of the first transistor Tr1 and the second transistor Tr2 and the second transistor Tr2. In FIG. 9C, a resistance element Rs is inserted between the second transistor Tr2 and the power supply VLOW.

図９Ａ〜図９Ｃの構成では、グローバルビット線ＧＢＬと電源ＶＬＯＷの間に、抵抗素子Ｒｓが挿入されている。これにより、第２トランジスタＴｒ２を抵抗素子として使用しない場合でも、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきを抑制することができる。なお、図６のように第２トランジスタＴｒ２を抵抗素子として使用しつつ、図９Ａ〜図９Ｃに示す抵抗素子Ｒｓを更に挿入する構成としてもよい。   9A to 9C, a resistance element Rs is inserted between the global bit line GBL and the power supply VLOW. Thereby, even when the second transistor Tr2 is not used as a resistance element, variation in current-voltage characteristics in the selection transistor STr can be suppressed. In addition, it is good also as a structure which inserts further resistance element Rs shown to FIG. 9A-FIG. 9C, using 2nd transistor Tr2 as a resistance element like FIG.

［第２の実施形態］
第２の実施形態は、グローバルビット線の配線抵抗に応じて、抵抗素子の抵抗値を変化させる例である。 [Second Embodiment]
The second embodiment is an example in which the resistance value of the resistance element is changed according to the wiring resistance of the global bit line.

図１０は、第２の実施形態に係る半導体記憶装置における、メモリセルアレイ１１及び周辺回路の一部を抜粋した図である。第１の実施形態（図６）と共通する部分については説明を省略する。   FIG. 10 is an extracted diagram of a part of the memory cell array 11 and peripheral circuits in the semiconductor memory device according to the second embodiment. A description of portions common to the first embodiment (FIG. 6) is omitted.

図１０に示すように、実際のグローバルビット線ＧＢＬは、配線抵抗ＲＧＢＬが備わっている。当該配線抵抗は、図５Ａに示す抵抗素子Ｒｓと同じく、電圧降下により選択トランジスタＳＴｒの電圧−電流特性のばらつきを抑制する機能を有する。従って、新たに付加する抵抗素子Ｒｓの抵抗値を決定する際には、グローバルビット線ＧＢＬにおける配線抵抗ＲＧＢＬを考慮することが好ましい。 As shown in FIG. 10, the actual global bit line GBL includes a wiring resistance R GBL . Similar to the resistance element Rs shown in FIG. 5A, the wiring resistance has a function of suppressing variation in voltage-current characteristics of the selection transistor STr due to a voltage drop. Therefore, when determining the resistance value of the newly added resistance element Rs, it is preferable to consider the wiring resistance R GBL in the global bit line GBL.

配線抵抗ＲＧＢＬの大きさは、配線の長さ、すなわち、選択されたメモリセルＭＣに対応する選択トランジスタＳＴｒから、ＧＢＬ駆動回路４０までのグローバルビット線ＧＢＬの長さに比例する。すなわち、ＧＢＬ駆動回路４０に近い領域（ＧＢＬ Ｎｅａｒ）ほど配線抵抗が小さく、ＧＢＬ駆動回路４０から遠い領域（ＧＢＬ Ｆａｒ）ほど配線抵抗が大きくなる。 The size of the wiring resistance R GBL is proportional to the length of the wiring, that is, the length of the global bit line GBL from the selection transistor STr corresponding to the selected memory cell MC to the GBL driving circuit 40. That is, the wiring resistance is smaller in the region closer to the GBL driving circuit 40 (GBL Near), and the wiring resistance is larger in the region farther from the GBL driving circuit 40 (GBL Far).

ここで、上述のグローバルビット線ＧＢＬの長さを測る目安となるのが、図１１に示すグローバルワード線ＧＷＬのアドレス（ＧＷＬアドレス）である。以下、この点について説明する。   Here, an address (GWL address) of the global word line GWL shown in FIG. 11 is a measure for measuring the length of the global bit line GBL. Hereinafter, this point will be described.

図１１は、Ｚ方向から見たメモリセルアレイ１１の上面模式図である。符号Ａは全体図、符号Ｂは一部領域の拡大図である。符号Ａに示すように、Ｙ方向にグローバルビット線ＧＢＬが延在し、これと交差するＸ方向にグローバルワード線ＧＷＬが延在している。グローバルビット線ＧＢＬの一方の端部には、ＧＢＬ駆動回路４０が交互に設けられている。グローバルビット線ＧＢＬとグローバルワード線ＧＷＬの交差領域には、図４にて説明した対向する櫛状のワード線ＷＬの配線パターンの組（以下、「ＷＬ櫛７０」とする。）が設けられている。   FIG. 11 is a schematic top view of the memory cell array 11 viewed from the Z direction. Reference numeral A is an overall view, and reference numeral B is an enlarged view of a partial region. As indicated by the symbol A, the global bit line GBL extends in the Y direction, and the global word line GWL extends in the X direction intersecting therewith. GBL driving circuits 40 are alternately provided at one end of the global bit line GBL. In the intersecting region between the global bit line GBL and the global word line GWL, a set of wiring patterns of the opposing comb-like word lines WL described with reference to FIG. 4 (hereinafter referred to as “WL comb 70”) is provided. Yes.

符号Ｂに示すように、より詳細に見ると、Ｘ方向に延在するグローバルワード線ＧＷＬに対し、Ｙ方向に延在する複数のソース線ＳＬ（電源線）が設けられている。グローバルワード線ＧＷＬとソース線ＳＬの交差領域には、ワード線選択トランジスタ８０が設けられている。ワード線選択トランジスタ８０のゲート端子はグローバルワード線ＧＷＬに接続され、ソース／ドレイン端子は一方がソース線ＳＬに、他方がＷＬ櫛７０にそれぞれ接続されている。   As indicated by reference numeral B, in more detail, a plurality of source lines SL (power supply lines) extending in the Y direction are provided for the global word lines GWL extending in the X direction. A word line selection transistor 80 is provided in an intersection region between the global word line GWL and the source line SL. The gate terminal of the word line selection transistor 80 is connected to the global word line GWL, one of the source / drain terminals is connected to the source line SL, and the other is connected to the WL comb 70.

ここで、データの読み出し・書き込み・消去動作が行われる場合、選択メモリセルに接続されたＷＬ櫛７０に対応するグローバルワード線ＧＷＬが選択される。グローバルワード線ＧＷＬとグローバルビット線ＧＢＬは、符号Ａにて示したように互いに直交しているから、グローバルワード線ＧＷＬのアドレスが決定されると、選択メモリセルに対応する選択トランジスタＳＴｒからＧＢＬ駆動回路４０までの距離もほぼ決定される。従って、図１１に示す回路構成によれば、グローバルワード線ＧＷＬのアドレスに基づき、グローバルビット線ＧＢＬの配線抵抗を算出することが可能となる。   Here, when a data read / write / erase operation is performed, the global word line GWL corresponding to the WL comb 70 connected to the selected memory cell is selected. Since the global word line GWL and the global bit line GBL are orthogonal to each other as indicated by the symbol A, when the address of the global word line GWL is determined, the GBL drive is performed from the selection transistor STr corresponding to the selected memory cell. The distance to the circuit 40 is also almost determined. Therefore, according to the circuit configuration shown in FIG. 11, the wiring resistance of the global bit line GBL can be calculated based on the address of the global word line GWL.

図１２は、第２の実施形態に係る半導体記憶装置の動作を示すフローチャートである。最初に、制御回路１４が、選択メモリセルに対応するグローバルワード線ＧＷＬのアドレス（ＧＷＬアドレス）を取得する（ステップＳ１０）。次に、制御回路１４は、取得されたＧＷＬアドレスに基づき、ＧＢＬ駆動回路４０のゲート電圧を調整する（ステップＳ１２）。より詳細には、ＧＢＬ駆動回路４０のうち第２トランジスタＴｒ２のゲート電圧ＶＣ＿ＳＬを調整し、第２トランジスタＴｒ２の抵抗値を適切な値に設定する。   FIG. 12 is a flowchart showing the operation of the semiconductor memory device according to the second embodiment. First, the control circuit 14 acquires the address (GWL address) of the global word line GWL corresponding to the selected memory cell (step S10). Next, the control circuit 14 adjusts the gate voltage of the GBL drive circuit 40 based on the acquired GWL address (step S12). More specifically, the gate voltage VC_SL of the second transistor Tr2 in the GBL drive circuit 40 is adjusted, and the resistance value of the second transistor Tr2 is set to an appropriate value.

例えば、図１０において、グローバルビット線ＧＢＬの配線抵抗ＲＧＢＬと抵抗素子Ｒｓとしての第２トランジスタＴｒ２の抵抗値の合計を、５０ｋΩとすることが好ましいと仮定する。この場合、例えば配線抵抗ＲＧＢＬが４０ｋΩなら抵抗素子Ｒｓの抵抗値は１０ｋΩ、配線抵抗ＲＧＢＬが１０ｋΩなら抵抗素子Ｒｓの抵抗値は４０ｋΩというように、抵抗素子Ｒｓの抵抗値を調整する。このように、グローバルビット線ＧＢＬの配線抵抗ＲＧＢＬを考慮して、抵抗素子Ｒｓの抵抗値を決定することにより、いずれの選択トランジスタＳＴｒが選択された場合においても、抵抗による電圧降下の値を等しくすることができる。その結果、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきを、より効果的に抑制することができる。 For example, in FIG. 10, it is assumed that the sum of the resistance value of the wiring resistance R GBL of the global bit line GBL and the second transistor Tr2 as the resistance element Rs is preferably 50 kΩ. In this case, for example, if the wiring resistance R GBL is 40 kΩ, the resistance value of the resistance element Rs is adjusted to 10 kΩ, and if the wiring resistance R GBL is 10 kΩ, the resistance value of the resistance element Rs is adjusted to 40 kΩ. In this way, by determining the resistance value of the resistance element Rs in consideration of the wiring resistance R GBL of the global bit line GBL, the value of the voltage drop due to the resistance can be obtained regardless of which selection transistor STr is selected. Can be equal. As a result, variation in current-voltage characteristics in the select transistor STr can be more effectively suppressed.

なお、第２の実施形態では、上述のようにＧＷＬアドレスに基づき、抵抗素子Ｒｓの抵抗値を調整する例について説明した。しかし、他の方法でグローバルビット線ＧＢＬの長さ（ＧＢＬ駆動回路４０から選択トランジスタＳＴｒまでの距離）ないし配線抵抗を算出し、これらの値に基づき抵抗素子Ｒｓの抵抗値を適宜調整する構成とすることも可能である。   In the second embodiment, the example in which the resistance value of the resistance element Rs is adjusted based on the GWL address as described above has been described. However, the length of the global bit line GBL (distance from the GBL drive circuit 40 to the selection transistor STr) or the wiring resistance is calculated by another method, and the resistance value of the resistance element Rs is appropriately adjusted based on these values. It is also possible to do.

［第３の実施形態］
第３の実施形態は、抵抗素子をグローバルビット線側ではなく、ワード線側に挿入した例である。 [Third Embodiment]
The third embodiment is an example in which a resistance element is inserted not on the global bit line side but on the word line side.

図１３は、第３の実施形態に係る半導体記憶装置の回路構成の一部を抜粋した図であり、図１１に示したＷＬ櫛７０の一部を図示している。メモリセルＭＣの一端はワード線ＷＬ（ＷＬ櫛７０）に、他端はビット線ＢＬにそれぞれ接続されている。ワード線選択トランジスタ８０の一端はＷＬ櫛７０に接続され、他端は抵抗素子Ｒｓを介して接地されている。   FIG. 13 is a diagram illustrating a part of the circuit configuration of the semiconductor memory device according to the third embodiment, and illustrates a part of the WL comb 70 illustrated in FIG. 11. One end of the memory cell MC is connected to the word line WL (WL comb 70), and the other end is connected to the bit line BL. One end of the word line selection transistor 80 is connected to the WL comb 70, and the other end is grounded via the resistance element Rs.

ここで、本実施形態では、バイポーラ方式のメモリセルＭＣ（セット動作時とリセット動作時とで、電流の流れる方向が逆になる可変抵抗素子）を使用する。このため、例えばリセット動作時においては、第１の実施形態（図６）の場合と異なり、ビット線ＢＬ側が高電位、ワード線ＷＬ側が低電位になるものとする。この場合、図５Ａ及び図５Ｂで説明した選択トランジスタＳＴｒにおける電流−電圧特性のばらつきと同様に、ワード線選択トランジスタ８０における電流−電圧特性のばらつきが生じるが、図１３のように接地電位側に抵抗素子Ｒｓを挿入することで、図５Ａの場合と同様に電流−電圧特性のばらつきを抑制することができる。   Here, in the present embodiment, bipolar type memory cells MC (variable resistance elements in which the direction of current flow is reversed between the set operation and the reset operation) are used. For this reason, for example, during the reset operation, unlike the case of the first embodiment (FIG. 6), it is assumed that the bit line BL side has a high potential and the word line WL side has a low potential. In this case, similar to the variation in the current-voltage characteristic in the selection transistor STr described with reference to FIGS. 5A and 5B, the variation in the current-voltage characteristic in the word line selection transistor 80 occurs, but on the ground potential side as shown in FIG. By inserting the resistance element Rs, it is possible to suppress variations in current-voltage characteristics as in the case of FIG. 5A.

図１４は、ワード線駆動回路８１の構成例を示す図である。ワード線駆動回路８１では、ＧＢＬ駆動回路４０と同じく、高電位側の電源（ＶＵＸ）と低電位側の電源（ＶＷＬＳＥＬ）との間に、第１トランジスタＴｒ１及び第２トランジスタＴｒ２が直列に接続され、両者の接続されたノードが出力端子となっている。第１トランジスタＴｒ１のゲート端子には第１ゲート電圧ＶＲ＿ＳＨが、第２トランジスタＴｒ２のゲート端子には第２ゲート電圧ＶＲ＿ＳＬが、それぞれ供給されている。そして、ワード線駆動回路８１の出力は、図１０のソース線ＳＬに接続されている。本実施形態では、ワード線ＷＬの選択は、ソース線ＳＬによるグループ選択と、グローバルワード線ＧＷＬによる二次元デコードによって行われる。   FIG. 14 is a diagram illustrating a configuration example of the word line driving circuit 81. In the word line driving circuit 81, as in the GBL driving circuit 40, a first transistor Tr1 and a second transistor Tr2 are connected in series between a high-potential side power supply (VUX) and a low-potential side power supply (VWLSEL). The node where the two are connected serves as an output terminal. The first gate voltage VR_SH is supplied to the gate terminal of the first transistor Tr1, and the second gate voltage VR_SL is supplied to the gate terminal of the second transistor Tr2. The output of the word line driving circuit 81 is connected to the source line SL in FIG. In the present embodiment, the selection of the word line WL is performed by group selection by the source line SL and two-dimensional decoding by the global word line GWL.

ＷＬ櫛７０がグループ非選択の場合、第１ゲート電圧ＶＲ＿ＳＨ及び第２ゲート電圧ＶＲ＿ＳＬとして共にローレベルの電圧が供給され、第１トランジスタＴｒ１はオンになり、第２トランジスタＴｒ２はオフになる。その結果、ＷＬ櫛７０に対応するグローバルワード線ＧＷＬが選択された場合でも、ＷＬ櫛７０にはワード線非選択電圧ＶＵＸが供給される。一方、ＷＬ櫛７０がグループ選択された場合、第１ゲート電圧ＶＲ＿ＳＨにはハイレベルの電圧が供給され、第２ゲート電圧ＶＲ＿ＳＬには中間レベルの電圧が供給される。これにより、ＷＬ櫛７０に対応するグローバルワード線ＧＷＬが選択された場合、ＷＬ櫛７０にはワード線選択電圧ＶＷＬＳＥＬが供給されるが、第２トランジスタＴｒ２が第２ゲート電圧ＶＲ＿ＳＬの値に応じた可変抵抗として機能することで、第２トランジスタＴｒ２において電圧降下が生じる。その結果、第１の実施形態におけるＧＢＬ駆動回路４０と同じく、ワード線駆動回路８１を抵抗素子Ｒｓとして利用することができる。   When the WL comb 70 is not group-selected, both low level voltages are supplied as the first gate voltage VR_SH and the second gate voltage VR_SL, the first transistor Tr1 is turned on, and the second transistor Tr2 is turned off. As a result, even when the global word line GWL corresponding to the WL comb 70 is selected, the word line non-selection voltage VUX is supplied to the WL comb 70. On the other hand, when the WL comb 70 is selected as a group, a high level voltage is supplied to the first gate voltage VR_SH, and an intermediate level voltage is supplied to the second gate voltage VR_SL. Thus, when the global word line GWL corresponding to the WL comb 70 is selected, the word line selection voltage VWLSEL is supplied to the WL comb 70, but the second transistor Tr2 corresponds to the value of the second gate voltage VR_SL. By functioning as a variable resistor, a voltage drop occurs in the second transistor Tr2. As a result, like the GBL drive circuit 40 in the first embodiment, the word line drive circuit 81 can be used as the resistance element Rs.

なお、第３の実施形態における抵抗素子は、図１３のようにワード線駆動回路８１と別に設けてもよく（図１２では、接地電位で記載されている部分に、ワード線駆動回路８１が接続される）、図１４のようにワード線駆動回路８１の一部が抵抗素子Ｒｓを兼ねる形としてもよい。また、図９のように、ワード線駆動回路８１の一部に更に抵抗素子Ｒｓを設ける構成としてもよい。   Note that the resistance element in the third embodiment may be provided separately from the word line driving circuit 81 as shown in FIG. 13 (in FIG. 12, the word line driving circuit 81 is connected to the portion indicated by the ground potential). However, as shown in FIG. 14, a part of the word line driving circuit 81 may also serve as the resistance element Rs. Further, as shown in FIG. 9, a resistor element Rs may be further provided in part of the word line driving circuit 81.

第１〜第２の実施形態では、選択トランジスタＳＴｒから見てグローバルビット線ＧＢＬ側に抵抗素子Ｒｓを挿入し、第３の実施形態では、ワード線選択トランジスタ８０から見てワード線側に抵抗素子Ｒｓを挿入した。これらの構成は、いずれか一方のみを採用してもよいし、両方を合わせて採用することも可能である。   In the first and second embodiments, the resistance element Rs is inserted on the global bit line GBL side when viewed from the selection transistor STr. In the third embodiment, the resistance element is on the word line side when viewed from the word line selection transistor 80. Rs was inserted. Only one of these configurations may be employed, or both may be employed together.

［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 [Other Embodiments]
As mentioned above, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

例えば、半導体記憶装置は、複数のワード線と、複数のビット線と、可変抵抗層と、グローバルビット線と、選択素子と、制御回路と、抵抗素子とを備えていても良い。上記複数のワード線は、第１の方向に延在し、この第１の方向に対し交差する第２の方向と、上記第１の方向及び上記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置されていても良い。上記複数のビット線は、上記第３の方向に延在し、上記第１の方向及び上記第２の方向に、それぞれ所定の間隔を空けて配置されていても良い。上記可変抵抗層は、上記ワード線と上記ビット線との間に設けられ、記憶素子として機能しても良い。上記グローバルビット線には、上記複数のビット線が共通に接続されていても良い。上記選択素子は、上記ビット線と上記グローバルビット線との間に設けられていても良い。上記制御回路は、記憶素子に対する読み出し、書き込み、消去の各動作を実行可能であっても良い。上記抵抗素子は、上記選択素子より上記ワード線側に設けられ、上記選択素子に流れる電流の大きさに応じて、上記選択素子に印加される電圧の大きさを調整する機能を有していても良い。   For example, the semiconductor memory device may include a plurality of word lines, a plurality of bit lines, a variable resistance layer, a global bit line, a selection element, a control circuit, and a resistance element. The plurality of word lines extend in a first direction, intersect a second direction intersecting the first direction, and a third direction intersecting the first direction and the second direction. In addition, they may be arranged at predetermined intervals. The plurality of bit lines may extend in the third direction, and may be arranged at predetermined intervals in the first direction and the second direction, respectively. The variable resistance layer may be provided between the word line and the bit line and function as a memory element. The plurality of bit lines may be commonly connected to the global bit line. The selection element may be provided between the bit line and the global bit line. The control circuit may be capable of executing read, write, and erase operations on the memory element. The resistance element is provided closer to the word line than the selection element, and has a function of adjusting the magnitude of the voltage applied to the selection element according to the magnitude of the current flowing through the selection element. Also good.

また、上記半導体記憶装置において、上記抵抗素子は、可変抵抗であっても良い。   In the semiconductor memory device, the resistance element may be a variable resistance.

また、上記半導体記憶装置において、上記複数のワード線は、上記第１の方向に対向する櫛型形状の配線パターンとして束ねられていても良い。また、上記抵抗素子は、上記櫛型形状の配線パターンに接続されたワード線駆動回路であっても良い。   In the semiconductor memory device, the plurality of word lines may be bundled as a comb-shaped wiring pattern facing the first direction. The resistance element may be a word line driving circuit connected to the comb-shaped wiring pattern.

また、上記半導体記憶装置において、上記ワード線駆動回路は、第１の電源に接続された第１導電型の第１トランジスタと、第２の電源に接続された第２導電型の第２トランジスタと、を含んでいても良い。また、上記ワード線における上記櫛型形状の配線パターンは、上記第１トランジスタの出力端子と上記第２トランジスタの出力端子とが接続されるノードに接続されていても良い。また、上記制御回路は、上記第１トランジスタの制御端子及び上記第２トランジスタの制御端子に、それぞれ異なる電圧を印加可能であっても良い。   In the semiconductor memory device, the word line driving circuit includes a first conductivity type first transistor connected to a first power source, and a second conductivity type second transistor connected to a second power source. , May be included. Further, the comb-shaped wiring pattern in the word line may be connected to a node to which the output terminal of the first transistor and the output terminal of the second transistor are connected. The control circuit may be capable of applying different voltages to the control terminal of the first transistor and the control terminal of the second transistor.

また、半導体記憶装置の一の制御方法においては、複数のワード線と、複数のビット線と、可変抵抗層と、グローバルビット線と、選択素子と、制御回路と、可変抵抗素子とを備えた半導体記憶装置を制御しても良い。上記複数のワード線は、第１の方向に延在し、上記第１の方向に対し交差する第２の方向と、上記第１の方向及び上記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置されていても良い。上記複数のビット線は、上記第３の方向に延在し、上記第１の方向及び上記第２の方向に、それぞれ所定の間隔を空けて配置されていても良い。上記可変抵抗層は、上記ワード線と上記ビット線との間に設けられ、記憶素子として機能しても良い。上記グローバルビット線には、上記複数のビット線が共通に接続されていても良い。上記選択素子は、上記ビット線と上記グローバルビット線との間に設けられていても良い。上記制御回路は、上記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能であっても良い。上記可変抵抗素子は、上記選択素子より上記グローバルビット線側に設けられ、上記選択素子に流れる電流の大きさに応じて、上記選択素子に印加される電圧の大きさを調整する機能を有していても良い。また、この制御方法においては、選択された上記記憶素子に対応する上記選択素子と上記グローバルビット線駆動回路との間の上記グローバルビット線の長さに応じて、上記可変抵抗素子の抵抗値を調整しても良い。   In one control method of a semiconductor memory device, a plurality of word lines, a plurality of bit lines, a variable resistance layer, a global bit line, a selection element, a control circuit, and a variable resistance element are provided. The semiconductor memory device may be controlled. The plurality of word lines extend in a first direction, intersect a second direction intersecting the first direction, and a third direction intersecting the first direction and the second direction. In addition, they may be arranged at predetermined intervals. The plurality of bit lines may extend in the third direction, and may be arranged at predetermined intervals in the first direction and the second direction, respectively. The variable resistance layer may be provided between the word line and the bit line and function as a memory element. The plurality of bit lines may be commonly connected to the global bit line. The selection element may be provided between the bit line and the global bit line. The control circuit may be capable of executing read, write, and erase operations on the storage element. The variable resistance element is provided closer to the global bit line than the selection element, and has a function of adjusting the magnitude of a voltage applied to the selection element according to the magnitude of a current flowing through the selection element. May be. In this control method, the resistance value of the variable resistance element is set according to the length of the global bit line between the selection element corresponding to the selected storage element and the global bit line driving circuit. You may adjust it.

また、半導体記憶装置の他の制御方法においては、複数のワード線と、複数のビット線と、可変抵抗層と、グローバルビット線と、選択素子と、制御回路と、グローバルビット線駆動回路とを備えた半導体記憶装置制御しても良い。上記複数のワード線は、第１の方向に延在し、上記第１の方向に対し交差する第２の方向と、上記第１の方向及び上記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置されていても良い。上記複数のビット線は、上記第３の方向に延在し、上記第１の方向及び上記第２の方向に、それぞれ所定の間隔を空けて配置されていても良い。上記可変抵抗層は、上記ワード線と上記ビット線との間に設けられ、記憶素子として機能しても良い。上記グローバルビット線は、上記複数のビット線が共通に接続されていても良い。上記選択素子は、上記ビット線と上記グローバルビット線との間に設けられていても良い。上記制御回路は、上記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能であっても良い。上記グローバルビット線駆動回路は、上記グローバルビット線における、上記選択素子と反対側の端部に接続されていても良い。また、上記グローバルビット線駆動回路は、第１の電源に接続された第１導電型の第１トランジスタと、第２の電源に接続された第２導電型の第２トランジスタと、を含んでいても良い。また、上記グローバルビット線は、上記第１トランジスタの出力端子と上記第２トランジスタの出力端子とが接続されるノードに接続されていても良い。また、この制御方法においては、選択された上記記憶素子に対応する上記選択素子と上記グローバルビット線駆動回路との間の上記グローバルビット線の長さに応じて、上記第１トランジスタの制御端子及び上記第２トランジスタの制御端子に印加する電圧の少なくとも一方を決定しても良い。   In another control method of a semiconductor memory device, a plurality of word lines, a plurality of bit lines, a variable resistance layer, a global bit line, a selection element, a control circuit, and a global bit line driving circuit are provided. The provided semiconductor memory device may be controlled. The plurality of word lines extend in a first direction, intersect a second direction intersecting the first direction, and a third direction intersecting the first direction and the second direction. In addition, they may be arranged at predetermined intervals. The plurality of bit lines may extend in the third direction, and may be arranged at predetermined intervals in the first direction and the second direction, respectively. The variable resistance layer may be provided between the word line and the bit line and function as a memory element. The global bit line may be connected to the plurality of bit lines in common. The selection element may be provided between the bit line and the global bit line. The control circuit may be capable of executing read, write, and erase operations on the storage element. The global bit line driving circuit may be connected to an end of the global bit line opposite to the selection element. The global bit line driving circuit includes a first conductivity type first transistor connected to a first power source and a second conductivity type second transistor connected to a second power source. Also good. The global bit line may be connected to a node to which the output terminal of the first transistor and the output terminal of the second transistor are connected. Further, in this control method, the control terminal of the first transistor and the control terminal of the first transistor according to the length of the global bit line between the selection element corresponding to the selected storage element and the global bit line driving circuit At least one of the voltages applied to the control terminal of the second transistor may be determined.

また、例えばこのような制御方法を用いる場合、上記グローバルビット線は、上記第２の方向に延在していても良い。また、上記複数のワード線は、上記第１の方向に対向する櫛型形状の配線パターンに束ねられ、上記櫛型形状の配線パターンは更に、ワード線選択回路の制御線を介して上記第１の方向に延在するグローバルワード線に共通に接続されていても良い。また、選択された上記記憶素子に対応する上記グローバルワード線のアドレスに応じて、上記第１トランジスタの制御端子及び上記第２トランジスタの制御端子に印加する電圧の少なくとも一方を決定しても良い。   For example, when such a control method is used, the global bit line may extend in the second direction. The plurality of word lines are bundled in a comb-shaped wiring pattern opposed in the first direction, and the comb-shaped wiring pattern is further connected to the first line via a control line of a word line selection circuit. May be commonly connected to a global word line extending in the direction of. Further, at least one of the voltages applied to the control terminal of the first transistor and the control terminal of the second transistor may be determined according to the address of the global word line corresponding to the selected storage element.

Claims (5)

基板と、
第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置され、前記第３の方向は前記基板の表面と交差する複数のワード線と、
前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置され、前記第２の方向において前記複数のワード線と対向する複数のビット線と、
前記第２の方向における前記ワード線と前記ビット線との対向部分に設けられ、記憶素子として機能する可変抵抗層と、
前記複数のビット線が共通に接続されたグローバルビット線と、
前記ビット線と前記グローバルビット線との間に設けられた半導体層を含む選択素子と、
前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、
前記選択素子より前記グローバルビット線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、
を備えることを特徴とする半導体記憶装置。 A substrate,
A predetermined interval between a second direction extending in the first direction and intersecting the first direction and a third direction intersecting the first direction and the second direction, respectively. A plurality of word lines intersecting the surface of the substrate in the third direction ; and
A plurality of bits extending in the third direction, arranged at predetermined intervals in the first direction and the second direction, respectively, and facing the plurality of word lines in the second direction Lines and,
A variable resistance layer that is provided in an opposing portion of the word line and the bit line in the second direction and functions as a memory element;
A global bit line in which the plurality of bit lines are connected in common;
A selection element including a semiconductor layer provided between the bit line and the global bit line;
A control circuit capable of executing read, write, and erase operations on the storage element;
A resistance element provided on the global bit line side from the selection element and having a function of adjusting a magnitude of a voltage applied to the selection element according to a magnitude of a current flowing through the selection element;
A semiconductor memory device comprising: 前記抵抗素子は、可変抵抗であることを特徴とする請求項１に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the resistance element is a variable resistance. 第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、
前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、
前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、
前記複数のビット線が共通に接続されたグローバルビット線と、
前記ビット線と前記グローバルビット線との間に設けられた選択素子と、
前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、
前記グローバルビット線における、前記選択素子と反対側の端部に接続されたグローバルビット線駆動回路と、を備え、
前記グローバルビット線駆動回路は、第１の電源に接続された第１導電型の第１トランジスタと、第２の電源に接続された第２導電型の第２トランジスタと、を含み、
前記グローバルビット線は、前記第１トランジスタの出力端子と前記第２トランジスタの出力端子とが接続されるノードに接続され、
前記制御回路は、前記第１トランジスタの制御端子及び前記第２トランジスタの制御端子に、それぞれ異なる電圧を印加可能であることを特徴とする半導体記憶装置。 A predetermined interval between a second direction extending in the first direction and intersecting the first direction and a third direction intersecting the first direction and the second direction, respectively. A plurality of word lines arranged with a gap between them,
A plurality of bit lines extending in the third direction and arranged at predetermined intervals in the first direction and the second direction;
A variable resistance layer provided between the word line and the bit line and functioning as a memory element;
A global bit line in which the plurality of bit lines are connected in common;
A selection element provided between the bit line and the global bit line;
A control circuit capable of executing read, write, and erase operations on the storage element;
A global bit line driving circuit connected to an end of the global bit line opposite to the selection element,
The global bit line driving circuit includes a first conductivity type first transistor connected to a first power source, and a second conductivity type second transistor connected to a second power source,
The global bit line is connected to a node to which the output terminal of the first transistor and the output terminal of the second transistor are connected.
The semiconductor memory device, wherein the control circuit can apply different voltages to a control terminal of the first transistor and a control terminal of the second transistor. 前記制御回路は、選択された前記記憶素子に対応する前記選択素子と前記グローバルビット線駆動回路との間の前記グローバルビット線の長さに応じて、前記第１トランジスタの制御端子及び前記第２トランジスタの制御端子に印加する電圧の少なくとも一方を決定することを特徴とする請求項３に記載の半導体記憶装置。   The control circuit includes a control terminal of the first transistor and a second terminal according to a length of the global bit line between the selection element corresponding to the selected storage element and the global bit line driving circuit. 4. The semiconductor memory device according to claim 3, wherein at least one of voltages applied to the control terminal of the transistor is determined. 前記グローバルビット線は、前記第２の方向に延在し、
前記複数のワード線は、前記第１の方向に対向する櫛型形状の配線パターンに束ねられ、前記櫛型形状の配線パターンは更に、ワード線選択回路の制御線を介して前記第１の方向に延在するグローバルワード線に共通に接続され、
前記制御回路は、選択された前記記憶素子に対応する前記グローバルワード線のアドレスに応じて、前記第１トランジスタの制御端子及び前記第２トランジスタの制御端子に印加する電圧の少なくとも一方を決定することを特徴とする請求項３に記載の半導体記憶装置。
The global bit line extends in the second direction;
The plurality of word lines are bundled in a comb-shaped wiring pattern opposed to the first direction, and the comb-shaped wiring pattern is further connected to the first direction via a control line of a word line selection circuit. Connected to the global word line extending to
The control circuit determines at least one of voltages applied to a control terminal of the first transistor and a control terminal of the second transistor according to an address of the global word line corresponding to the selected storage element. The semiconductor memory device according to claim 3.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455257B2 (en) 2014-09-04 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9679643B1 (en) 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10991762B2 (en) * 2017-03-31 2021-04-27 Sony Semiconductor Solutions Corporation Memory unit
JP2019057661A (en) * 2017-09-22 2019-04-11 東芝メモリ株式会社 Semiconductor storage
JP2019067947A (en) 2017-10-02 2019-04-25 東芝メモリ株式会社 Semiconductor storage
JP2020047824A (en) 2018-09-20 2020-03-26 キオクシア株式会社 Resistance change type memory
US10559337B1 (en) 2018-11-30 2020-02-11 Micron Technology, Inc. Vertical decoder
US11043268B2 (en) * 2019-07-16 2021-06-22 Samsung Electronics Co., Ltd. Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
JP2021048307A (en) 2019-09-19 2021-03-25 キオクシア株式会社 Semiconductor storage device
CN114981966B (en) 2019-12-18 2023-09-29 美光科技公司 Vertical 3D memory device and method of manufacturing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004110961A (en) * 2002-09-19 2004-04-08 Renesas Technology Corp Current driving circuit and semiconductor memory
JP5194302B2 (en) * 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 Semiconductor signal processing equipment
JP5287544B2 (en) * 2009-06-25 2013-09-11 ソニー株式会社 Nonvolatile memory recording method and nonvolatile memory
JP5197512B2 (en) 2009-07-02 2013-05-15 株式会社東芝 Semiconductor memory device
US8441839B2 (en) * 2010-06-03 2013-05-14 Panasonic Corporation Cross point variable resistance nonvolatile memory device
US8422277B2 (en) * 2010-11-04 2013-04-16 Seagate Technology Llc Field assisted switching of a magnetic memory element
EP2731109B1 (en) 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
US8824183B2 (en) 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
JP5777991B2 (en) * 2011-09-22 2015-09-16 ルネサスエレクトロニクス株式会社 Semiconductor device
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
US9673389B2 (en) 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
KR101965614B1 (en) * 2012-09-26 2019-04-04 삼성전자주식회사 Semiconductor memory device
JP6038741B2 (en) * 2013-01-29 2016-12-07 株式会社東芝 Semiconductor memory device
US8971092B2 (en) * 2013-02-28 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US8963115B2 (en) 2013-04-12 2015-02-24 Kabushiki Kaisha Toshiba Memory device and method of manufacturing memory device
US8971093B2 (en) 2013-05-14 2015-03-03 Kabushiki Kaisha Toshiba Memory device and method of controlling memory device

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