JP6424202B2 - 高速周波数推定器 - Google Patents

Description

本発明は、全体として信号処理に関する。より詳細には、本発明は、改良された周波数推定回路に関する。

信号処理のいくつかの分野において、弱い正弦波信号の、基礎となる、ゆっくりと時間的に変動する周波数の推定及び追跡の問題が生じている。様々な高調波信号周波数推定法が知られているが、周波数（サイクル毎秒）及び２信号のゼロ交差の時間差を直接測定する直接的な手法は、信号に含まれる雑音に非常に影響されやすい。この問題を克服するための種々の手法が提唱されており、例を挙げると、フーリエ変換、相関、最小二乗誤差法、再帰的アルゴリズム、チャープＺ変換（ＣＺＴ）、適応ノッチフィルタに基づく方法、信号の瞬時周波数を推定するカルマンフィルタリング法などである。

上記問題において、カルマンフィルタは、固有の非線形性と、さらには非常に高い雑音レベルとに対処しなければならない。カルマンフィルタは、雑音が乗っている測定値をもとに所与の線形動的システムの状態変数の最適推定値を与える再帰的統計的な手法である。カルマンフィルタは時変ゲインを与えるが、これは周波数領域解析に適していない。

一態様では、本発明は、クロック・データ・リカバリなどの様々な問題に適用されるような、または多くの用途において位相同期ループ（ＰＬＬ）の代替としての、周波数推定のための方法及び回路を提供する。本方法は、拡張カルマンフィルタ周波数推定法（extended Kalman filter frequency estimator：ＥＫＦＦＥ）を修正したものであり、高速アナログ回路として実現される。ＭＡＴＬＡＢ及びＳＰＩＣＥシミュレーションを用いて、様々な実際の非理想性（成分マッチング、有限帯域幅、信号遅延、周期定常データ流におけるシンボルの欠落など）を考慮した安定度及び機能性の検証を行った。ＥＫＦＦＥは、捕捉時間及び範囲に関して、ＰＬＬに比べて非常に優れた性能を有していた。具体的には、忘却係数を用いないＥＫＦＦＥは、無限の捕捉範囲を有している。このような方法及び回路を本明細書では高速周波数推定法／高速周波数推定器（fast frequency estimator：ＦＦＥ）と呼ぶ。多くの通信、コンピュータ及び他の用途で、ＰＬＬを用いる代わりにＦＦＥを実現することにより、非常に高速な収束、非常に広い捕捉範囲、漸近的に最適な雑音除去、及び高い柔軟性を実現することができる。

本発明のＦＦＥの重要な特徴は、２つの広義のカテゴリーに含まれる。それらは、すなわち、拡張カルマンフィルタ（extended Kalman filter：ＥＫＦ）アルゴリズムの修正と、アナログ回路設計及び実装の革新である。

本発明のＦＦＥアルゴリズムを得るべく行う通常のＥＫＦＦＥ方程式の修正には、以下のうちの１つ以上が含まれる。

１．離散時間ではなく連続時間におけるＥＫＦの適切な実現を可能にするための種々の修正。これらの修正により、正弦波信号波を追跡する際の丸め誤差及び量子化誤差が排除される。

２．平衡化された状態空間表現の使用。周波数推定値を生成する高周波発振器の状態空間記述は、非対角要素にω及び−ωを有する。すなわち、行列は、要素の大きさが平衡化されている。状態空間表現にその他の基礎状態を用いることもできる。

３．周波数変数のアフィン変換。推定された変数をアフィン変換すると、周波数推定値が入力周波数の最良推定値ω_０付近に集まり、優れたダイナミックレンジがもたらされ、かつ周波数誤差推定の選択されるべき傾きｋを選択する際に設計の融通性が与えられる。

４．ＥＫＦＦＥの誤差分散行列Ｐを正値錐（cone of positivity）に制限すること。（正定値行列の正値錐は、行列が正定値のままであるような行列要素の値の領域（ドメイン）である。）雑音振幅が大きいとイノベーションシーケンスの偏差が大きくなり、それによって、拡張状態誤差分散が正値錐から外れて不安定となり得る。円錐に制限する方法は、用途毎に異なっていてよい。

回路実装は、以下の特徴のうちの１つ以上を含む。

１．最新の金属酸化膜半導体（ＣＭＯＳ）集積回路（ＩＣ）技術を用いた高速動作に適したトランスコンダクタベースの回路の実現。

２．有限成分損失があるにもかかわらず高Ｑ主発振器を維持する能力。

３．必要な成分マッチング耐性を制御し、同時に主発振器の高Ｑを維持する能力。

４．回路動特性の制御のための忘却係数を組み込んで、マッチング条件の緩和を可能にする能力。

５．クロックの広帯域捕捉及び狭帯域追跡を提供する能力。

拡張カルマンフィルタを用いて雑音から正弦波信号を抽出することは、デジタル形態では知られているが、それに対する評価は低いと広く考えられていた。本発明のアナログ実装は、これらの問題を克服するものである。

本発明のＦＦＥは、通信システムにおけるクロック・データ・リカバリ、シリアルデータリンク及びコンピュータ；通信における信号リカバリ；通信システムにおける信号の復調及び変調；ハイファイ・オーディオ；フェイズド・アレイ・レーダ、交流モータ制御、アクティブ振動抑制を含む幅広い用途に用いることができる。高速周波数推定器は、本発明の原理に従って各用途にあわせて設計を適応させることができる。

一態様では、本発明は、アナログハードウェア回路によって実現される高速周波数推定方法を提供する。本方法は、アナログハードウェア回路によって、未知の周波数、振幅及び位相を有する入力信号を受信するステップを含む。これらの入力信号から、アナログハードウェア回路は、或るモデル発振器の状態変数ｘ_１，ｘ_２，ｘ_３の推定値を生成し、モデル発振器の信号の正弦波推定値を出力する。アナログハードウェア回路は、モデル発振器の発振周波数ωを、アフィン変換ω＝ω_０＋ｋｘ_３（ここで、ｋは周波数誤差推定値の傾きであり、ω_０は入力信号周波数の最良推定値である）によってｘ_３に関連付けるような連続時間における拡張カルマンフィルタを実行することによって、上記推定値を生成する。

拡張カルマンフィルタが連続時間における平衡化された状態空間表現を用いること及び拡張カルマンフィルタの誤差分散行列Ｐが正値錐に制限されることが好ましい。

本発明のアナログハードウェア回路は、主発振器回路ブロックと、状態変数推定値の誤差共分散を生成するＰ行列回路ブロックと、最適カルマンゲインを生成するＫ行列回路ブロックと、ｘ_３の分散を生成するΣ（シグマ）積分器回路ブロックとを用いて実現することができる。

アナログハードウェア回路は、ＣＭＯＳ ＩＣとして実現可能であり、トランスコンダクタンス増幅器及びトランスコンダクタンス乗算器を用いてアナログ演算を実行することができる。

いくつかの実施形態では、アナログハードウェア回路は、忘却係数（帯域幅）制御信号を受信し、かつ／または周波数推定値に比例する電圧を出力することもできる。

いくつかの実施形態では、拡張カルマンフィルタには、リッカチ方程式における忘却係数行列、リッカチ方程式のＡ行列における付加的なε項、及び／または周波数更新方程式（減衰係数ρを含む）が含まれる。

いくつかの実施形態では、アナログハードウェア回路は、複数のＦＦＥと、互いに直列、並列、または直列及び並列の組合せで接続された複数の追加サブサーキットとを有し、各ＦＦＥは別々に周波数推定を行う。例えば、入力信号は、複数の未知の周波数を有することができ、アナログハードウェア回路は、入力信号に対応するモデル発振器信号の複数の正弦波推定値を出力する。あるいは、アナログハードウェア回路は、それぞれ未知の周波数、振幅及び位相を有する複数の入力信号を受信することができる。その後、当該回路によって、複数の入力信号に対応するモデル発振器信号の複数の正弦波推定値が生成される。

いくつかの実施形態では、アナログハードウェア回路は、入力信号の周波数をダウンコンバートする入力ミキサと、正弦波推定値の周波数をアップコンバートする出力ミキサとを含み、それによって回路の周波数範囲を拡張することができる。

いくつかの実施形態では、拡張カルマンフィルタは、別の状態変数並びに、周波数、振幅及び位相の非線形変換を用いる。

本発明のこれら及び他の特徴について、以下に説明する。

本発明の一実施形態に関わる、主発振器ブロックと、Ｐ行列及びＫ行列演算用ブロックとを含む周波数推定回路のブロック図である。 本発明の一実施形態に関わる、トランスコンダクタンス増幅器及びトランスコンダクタンス乗算器を用いて実現された図１の主発振器の詳細を示す回路図である。 本発明の一実施形態に関わる、制御可能なトランスコンダクタ、コンデンサ及び乗算器を含む、図１のＰ行列演算ブロックを実装するために用いられるアナログ回路の詳細を示す回路図である。これも発振器の実施形態と見なすことができる。 本発明の一実施形態に関わる、図１のＫ行列ブロックを実装するために用いられるアナログ回路の詳細を示す回路図である。 本発明の一実施形態に関わる、周波数推定信号ｘ_３の分散Ｐ_３３を生成するΣ積分器の回路図である。 本発明の一実施形態に関わる、入力信号にかなり大きい雑音が存在する場合であっても非常に高速な収束を示す周波数推定回路におけるキー信号を示すＭＡＴＬＡＢシミュレーション結果のグラフである。 本発明の一実施形態に関わる、入力信号にかなり大きい雑音が存在する場合であっても非常に高速な収束を示す周波数推定回路におけるキー信号を示すＭＡＴＬＡＢシミュレーション結果のグラフである。 本発明の一実施形態に関わる、入力信号にかなり大きい雑音が存在する場合であっても非常に高速な収束を示す周波数推定回路におけるキー信号を示すＭＡＴＬＡＢシミュレーション結果のグラフである。 本発明の一実施形態に関わる、入力信号にかなり大きい雑音が存在する場合であっても非常に高速な収束を示す周波数推定回路におけるキー信号を示すＭＡＴＬＡＢシミュレーション結果のグラフである。 本発明の一実施形態に関わる、入力信号にかなり大きい雑音が存在する場合であっても非常に高速な収束を示す周波数推定回路におけるキー信号を示すＭＡＴＬＡＢシミュレーション結果のグラフである。 本発明の一実施形態に関わる、入力信号にかなり大きい雑音が存在する場合であっても非常に高速な収束を示す周波数推定回路におけるキー信号を示すＭＡＴＬＡＢシミュレーション結果のグラフである。 本発明の一実施形態に関わる、信号入力及び任意の忘却係数制御並びに２つの主要出力、すなわち、主発振器の出力である入力信号の狭帯域正弦波推定値（Ｅｓｔ．ｏｕｔ）及び周波数推定値に比例する電圧信号（Ｆｒｅｑ．ｏｕｔ）を示す周波数推定回路の機能ブロック図である。 本発明の一実施形態に関わる、狭帯域正弦波トラッキングフィルタとして用いられる周波数推定回路を示す機能ブロック図である。 本発明の一実施形態に関わる、入力信号の位相、振幅及び周波数変調の推定値を提供するために用いられる追加回路の一例とともに周波数推定回路を示す機能ブロック図である。 本発明の一実施形態に関わる、クロック周波数において強い周波数成分を有しない変調を用いた信号からのクロック・リカバリを示す機能ブロック図であり、この事例では、周波数推定回路への入力である基礎となるクロック周波数において周波数成分を有する信号を生成するためにクロック再生器が用いられている。 本発明の一実施形態に関わる、ミキサを用いて周波数推定回路への入出力信号を周波数変換（コンバート）する方法を示す機能ブロック図である。 本発明の一実施形態に関わる、周波数推定方法の主要ステップの概要を説明するフローチャートである。 本発明の一実施形態に関わる、図１の主発振器などの発振器の一実施形態の回路図である。

一実施形態によれば、多くの用途において位相同期ループ（ＰＬＬ）の代替として機能し得る回路が提供される。説明のために、この実施形態では、高速アナログ実装と、高速用途でのクロック・データ・リカバリにおけるその使用に的を絞る。回路設計は、平衡化された状態空間表現を用いた修正拡張カルマンフィルタの実行に基づく。したがって、以下の説明は、拡張カルマンフィルタ、その修正、及び関連適用領域：ＰＬＬ及びクロック・データ・リカバリ（ＣＤＲ）に関する考察から始める。

本発明のＦＦＥは、どこにでもある位相同期ループが行うのと同じ機能の多くを行う。ＦＦＥ及びＰＬＬはともに、雑音の存在下で入力正弦波に「ロック」した出力を発生する。以下では、これら２つのデバイスの性能を比較する。

ＰＬＬは、多くの用途、例えば、クロック・データ・リカバリ（ＣＤＲ）、クロックデスキュー、クロック生成、スペクトル拡散、クロック分配、ジッタ及び雑音の除去、並びに周波数合成などに用いられる。ＦＦＥは、ＰＬＬと同じ用途の多くにおいて性能が優れている。しかし、ここでは、ＣＤＲ用途においてＦＦＥがＰＬＬの代替として機能し得るかを示し、他の用途については後述する。

ＣＤＲ技術は、例えば機械的データ記憶装置から生データ流を読み込むときなど、高速シリアルデータ流のクロック信号を受信するためによく用いられる。ＣＤＲは、クロック信号を修復することで、データの正確な読み込みを可能にする。

カルマンフィルタは、雑音が乗っている測定値をもとに所与の線形動的システムの状態変数の最適推定値を与える再帰的統計的な手法である。カルマンフィルタは時変ゲインを与えるが、これは周波数領域解析に適していない。本発明の種々の実施形態は、非常に高い雑音レベルで周波数を推定及び追跡するために、非線形の状態空間表現に適用可能な拡張カルマンフィルタの修正に基づいている。

時間ｔにおいて周波数ω及び位相φを持つ正弦波ｙ（ｔ）を生成する高周波発振器のモデルは、次のように状態空間表記法で表される。

ここで、ｖ（ｔ）は、分散Ｒのゼロ平均白色ガウス雑音測定値である。

ここで、高周波発振器の発振周波数ωは、第３の（拡張）状態ｘ_３のアフィン変換として表現されることに留意されたい。したがって、状態空間表現は（ｘ_１，ｘ_２，ｘ_３）では非線形である。ただし、（ｘ_１，ｘ_２）に関しては線形であり、ｘ_３は定数である。したがって、ωは、設計者により選択される定数ω_０と、公称周波数推定値と、アフィン変換のゲイン（傾き）であるｋの各項で表される。設計者により選択される定数ω_０は、最良推定値、すなわち、入力正弦波周波数の（もし分かっていれば）その条件付確率分布の条件付平均であるように選択される。設計者により選択される定数ｋは、Ｐ行列ブロック及びＫ行列ブロックにおいて電圧を調整するように選択される傾き値である。第３の（拡張）状態ｘ_３のこのアフィン変換は、本手法の鍵であり、本発明に先立って用いられてはいないようである。ＥＫＦＦＥに関する先行事例において、ωは、アフィン変換なしの拡張状態ｘ_３である。高周波発振器の上記のアフィン変換された表現を有するＥＫＦＦＥは

であり、ここで、ｆ（）は、状態ベクトルの非線形モデル導関数への非線形状態空間更新であり、すなわち、拡張カルマンフィルタのための３次元ベクトルモデルにおいてｄｘ／ｄｔ＝ｆ（ｘ）である。このとき、ｘ_３は、高周波発振器の状態ベクトルに加えられた周波数ω＝ｘ_３であり、その状態ｘ_１及びｘ_２は、正弦波入力を生成する瞬時直交変数である。このとき、モデルにおいて周波数が時間とともに変動しない場合には、ｄｘ_３／ｄｔ＝０である。変数

は状態の推定値であり、Ｐは分散推定値の３×３行列であり、Ｋはカルマンフィルタゲインを表す３次元ベクトルであり、Ｃは、状態ベクトルから出力へ３次元ベクトル転置された出力マップである。Ｐは、要素が状態ベクトル誤差の分散の推定値である３×３行列である。Ｒは、入力を破損するスカラーゼロ平均白色雑音分散として定義されている。最後に、Ｆは、ｘに関するｆの偏導関数３×３行列であって、Ｆ_０及びｋＦ_１の２項に分けられてその和として表され、それによりＦ_０及びＦ_１が画定される。

後述する正値錐に限定された誤差分散３×３行列Ｐを除いて、上記の各方程式は、アナログハードウェアにおいて実行される。このハードウェアは、上式に対応しかつＰに対する限定を有しており、上記の修正ＥＫＦＦＥをいわゆる高速周波数推定器（ＦＦＥ）に変える。以下では、アフィン変換を行わない通常のＥＫＦＦＥと、アフィン変換を行い、正値錐へのＰの制限がある本発明の手法（ＦＦＥと呼ぶ）とを区別する。

以下は、ＦＦＥ法の重要な特徴及び関連する利点のうちのいくつかである。ＦＦＥアルゴリズムを得るべく行う通常のＥＫＦＦＥ方程式の改変には、以下のものが含まれる。

１．離散時間ではなく連続時間における設計及び実行。これにより、正弦波信号波を追跡する際の丸め誤差及び量子化誤差が排除される。連続時間を考慮している先行事例もあるが、通常のＥＫＦに関しては、ダンピング及び無雑音に制限されていた。

２．ＳＩＭＵＬＩＮＫではなくＳＰＩＣＥを用いての、結果のシミュレーション。これにより、常微分方程式（ＯＤＥ）解法に関する問題が解決される。我々の知り限り、連続時間におけるＥＫＦＦＥを実現する回路図を公表した者は今までに一人もいない。

３．平衡化された状態空間表現の使用。これにより、誤差伝搬が最小限に抑えられる。先行事例でも平衡化された状態空間表現が考慮されていたが、離散時間においてのみであった。

４．周波数変数のアフィン変換。これは、重要な寄与である。推定された変数をアフィン変換すると、周波数推定値が入力周波数ω＝ω_０＋ｋｘ_３の最良推定値ω_０付近に集まり、周波数誤差推定の選択されるべき傾きｋを選択する際に設計の融通性が与えられる。

５．ＥＫＦＦＥの誤差分散行列Ｐを正値錐に制限すること。雑音振幅が大きいとイノベーションシーケンスの偏差が大きくなり、それによって、拡張状態誤差分散３×３行列Ｐが正値錐から外れて不安定となり得る。先行事例は、一般的なパラメータ推定の場合に、「射影（projections）」として知られている集合にパラメータを限定する方法を用いていた。本発明の周波数推定の場合、Ｐを正値錐に制限する方法は用途毎に異なる。当該方法には、以下のものが含まれる。
Ａ．全く制限なしで、多くの用途において可能である。
Ｂ．分散行列Ｐの対角要素に、それらを正に制限するリミッタ（制限器）を使用する。
Ｃ．上記Ｂに加えて、Ｐ行列の主小行列式も正であるべきであり、これは、数個の追加回路素子を用いて容易に加えることもできる。

周波数推定問題に適用されるパラメータ推定では、ＥＫＦＦＥを用いて予測誤差法を拡張することもできる。これまでに理論的に研究されたパラメータ推定アルゴリズムのほぼ全てが、信号生成システムの漸近安定性を当然のことと考えている。ＥＫＦＦＥへの正弦波入力を生成する高周波発振器は、単に半安定である（ｊ−ω軸上の極）にすぎないので、歴史的な分析形態（historic form of analysis）に適していない。高周波発振器のこの半安定な事例を漸近安定であると考えることができれば、実証済みの特性は次の通りである。

１．高速収束。忘却係数を用いない場合には、確率１で周波数の真値に収束する。小さな忘却係数を用いる場合には、真値に加えて雑音を含む小さな誤差をプラスした値に収束し、雑音振幅は忘却係数の大きさとともに増加する。一般的に、収束は１サイクル以内であり、忘却係数を用いるとさらに速い。例えば、１ＧＨｚの周波数であれば、通常は１ナノ秒以内に推定することができる。

２．忘却係数の大きさと、搬送波周波数の変動に対する適応能力の速さは、トレードオフの関係にある。忘却係数を用いなければ、周波数の変動を検出することができない。データの大数の法則によって、周波数推定値は最終的に１つの周波数真値に収束する。搬送波周波数が変動し、かつ忘却係数が組み込まれている場合には、過去データの忘却が促進される。このとき、或る期間（忘却される過去データの量によって決まる）に搬送波周波数の変動を容易に検出することができるが、周波数推定値の正確さには、対応するデータの損失が伴う。

３．忘却係数を用いずに、確率１で（無限の引き込み範囲）、周波数推定のための任意の正の初期値から真値に収束する大域的収束性。

４．誤差分散方程式への擬似処理雑音項の付加による忘却係数の組み込みの容易さ。

５．ガウス性白色雑音測定の擾乱への最適漸近雑音応答。

６．分布に依存しない、漸近最小二乗法によるデータのフィッティングと等価であることに関するロバスト性。

７．カルマンフィルタを扱うことの容易さ（これについては多くのことが知られている）。本発明のＦＦＥは、有色測定雑音や非ゼロ駆動雑音などの任意のカルマンフィルタ設定に組み込むことができる。

８．定数である忘却係数が用いられるときに時不変成分をもたらすような、定常状態の事例におけるウィナーフィルタとの等価性。

上記の特性は、本発明の発明者が行ったシミュレーションにおいて確認される。

アナログ回路においてＦＦＥ方程式を実行するために、該方程式の両辺に、キャパシタンス値に相当する定数値Ｃを乗じる。値Ｃのコンデンサにより電圧ｖ（ｔ）入力が与えられると、Ｃｄｖ（ｔ）／ｄｔ＝ｉ（ｔ）に従って、電流ｉ（ｔ）出力が求められる。その後、ＦＦＥ方程式において微分法を行うためのコンデンサを用いて、ＦＦＥ方程式を実行する。この連立方程式を実行する回路は、アナログ乗算器、加算増幅器及び差分増幅器、並びに積分器を用いて設計することができる。以下で説明するように、高速通信システム及びコンピュータシステムで用いるためには、アナログ−デジタル（Ａ／Ｄ）及びデジタル−アナログ（Ｄ／Ａ）変換デバイスを用いてデジタル的にＦＦＥを実現するよりも、アナログ形式でシステム全体を実現することが好ましい。

上記各方程式において、Ｒは必ずしも測定雑音の分散ではなく、エレクトロニクスデバイスを調整するように適切に選択された定数である。上記各方程式は、雑音振幅に関係なく、加法性ゼロ平均白色雑音における正弦波の周波数、位相及び振幅の検出に最適である。ＦＦＥの動特性に対するＲの唯一の影響は、初期条件を調整することである。Ｒは、適切にＰ及びＫ行列ブロックにおける電圧を調整するように選択される。

ＦＦＥの高速演算の鍵は、汎用プロセッサを用いてではなく、高速専用回路において高速演算を行うことである。特に通信システムにおける、最も興味深い用途の多くは、周波数１００ＭＨｚ〜１０ＧＨｚの範囲内にある。通信におけるいくつかの典型的な用途は、搬送波位相及び周波数の追跡、スペクトル拡散システムにおけるチップ同期、並びに信号同期である。そのような速度を達成するために、アナログ回路技術が用いられる。アナログ回路に実装される場合、デジタル実装には影響を及ぼさない多くの非理想性が明らかになる。これらの中には、デバイスの非線形性、時間的に変化するデバイス特性、エネルギー損失、複雑な動的応答、信号遅延、温度感受性、デバイスマッチング、経年劣化によるデバイス特性の変化、追加的な雑音源、回路基板及び寄生による回路ノード間の信号の損失及び不必要な結合が含まれる。

図１は、高速アナログ回路ブロックを用いたＦＦＥの例を示している。これには、主発振器ブロック１００、Ｐ行列演算用ブロック１０２、Ｋ行列演算用ブロック１０４、及びΣ演算ブロック１０６が含まれている。高速アナログ回路は、信号入力１０８の周波数推定値１１０を出力する。本回路は、ＦＦＥ内の信号を表す様々なノードにおける電圧を用いて、ＦＦＥのための一連の方程式の全てを実行する。アナログ回路にはトランスコンダクタンス増幅器（Ｇ_ｍ）が含まれ、該増幅器は、最新のＣＭＯＳ集積回路プロセスで適宜実現することができ、かつ高速動作が可能である。トランスコンダクタを用いることで、電流領域における複数の信号の簡便な加算も可能になり、積層電圧（stacked voltage）による信号加算と比べてより良好なダイナミックレンジも可能になる。トランスコンダクタはまた、典型的なオペアンプベースの加算増幅器よりもずっと高速である。鍵となる重要なブロックは主発振器１００であり、主発振器１００は通常、信号の供給を受けて雑音を除去しながら入力信号を追跡することになる。ＣＤＲ用途では、主発振器の出力１１０は、入力信号１０８の修復されたクロックである。

図２は、主発振器ブロック（図１の１００）の一実施形態を、関連する入出力、すなわち、信号入力ｙ２００、Ｐ行列要素Ｐ_１１２０２、Ｐ_１２２０４、Ｐ_１３２０６並びに状態変数ｘ_１２０８、ｘ_２２１０及びｘ_３２１２とともに示している。この実施形態の利点は、ＦＦＥアルゴリズムの実行に必要な信号の注入点及び必要な状態変数全てへのアクセスが可能になっている点である。主発振器ブロック１００は、トランスコンダクタンス増幅器及びトランスコンダクタンス乗算器（図中では等脚台形として示されている）を用いて実装される。

図３は、制御可能なトランスコンダクタ、コンデンサ及び乗算器を含む、Ｐ行列演算（図１のブロック１０２）のアナログ回路実装を示している。これも発振器の実施形態と見なすことができる。入出力には、状態変数ｘ_１３００、ｘ_２３０２及びｘ_３３０４と、Ｐ行列要素Ｐ_１３３０６、Ｐ_２３３１４、Ｐ_１１３０８、Ｐ_１２３１０、Ｐ_２２３１２とが含まれている。

図４は、制御可能なトランスコンダクタ、コンデンサ及び乗算器を含む、Ｋ行列（図１のブロック１０４）のアナログ回路実装を示している。入出力には、状態変数ｘ_２４００と、Ｐ行列要素Ｐ_１１４０２、Ｐ_１２４０４、Ｐ_１３４０６、Ｐ_３３４０８、Ｐ_２３４１０とが含まれている。

図５は、Ｐ_１３５００から周波数推定信号ｘ_３の分散Ｐ_３３５０２を生成するΣ積分器（図１のブロック１０６）のアナログ回路実装を示している。

本手法の性能については、本発明の発明者がＭＡＴＬＡＢで準連続時間モデルを用いて検証した。加えて、ＳＰＩＣＥでビヘイビア・レベル回路モデルを用いたシミュレーションを用いて、高速アナログ実装に生じる様々な実際の非理想性に対する本手法のロバスト性を調べた。これらのシミュレーションは、本手法のロバスト性を検証し、その多くの利点及びＰＬＬよりも優れた性能を実証している。このシミュレーションは、回路実装のロバスト性及び安定度の維持に最も重要である実装問題を特定するのにも有用である。

本発明のアルゴリズムの有効性及び検証を、ＭＡＴＬＡＢを用いてテストした。ここで、振幅分解能及び時間分解能はともに、準連続であるように十分に小さく保たれていた。これは、迅速かつ正確な手法であり、アルゴリズムによる効果を、当該アルゴリズムをアナログ回路において実行することによってもたらされるこの理想的なシミュレーションからのずれと区別することができる。

ＭＡＴＬＡＢシミュレーションを用いて、アルゴリズム収束を検証し、当該収束がロバストであることを明らかにした。具体的には、アフィン変換を含む改変を加え、かつ忘却係数を含めて、ＦＦＥが安定度を有することを明らかにした。忘却係数を用いる場合、ＦＦＥは、制御可能な時定数を用いて、変化する波形に追随することが可能であることが示された。これにより、例として、ＣＤＲ用途において基礎となるクロック信号の緩やかな変化には追随するが高速ジッタは無視するということが可能になる。

図６Ａ〜図６Ｆは、ＭＡＴＬＡＢシミュレーションにより作成した電圧対時間のグラフである。これらのグラフは、ＦＦＥにおけるキー信号のいくつかを示しており、入力信号に著しい雑音が存在する場合でさえも非常に高速な収束を示している。

これらの図は、時間領域においてシミュレートされた加法性白色ガウス雑音（ＡＷＧＮ）が加えられた信号の電圧及び収束のいくつかを示している。図６Ａは、雑音によって破損（コラプト）された入力信号を示している。図６Ｂは、推定された信号である。これは、例としてＣＤＲブロックにおいて修復されたクロックを構成するような信号である。図６Ｃは、推定された周波数信号である。アナログ実装において、忘却係数及び損失を含む場合、この推定された信号は、それより上の出力波形（trace）において、推定された信号の実際の周波数を真に反映したものとしての同一性を失うことに留意することが重要である。具体的には、この電圧は様々な値及びオフセットを有することができるが、それにもかかわらず推定された信号の周波数は変化していない。図６Ｄ、図６Ｅ、図６Ｆは、それぞれＰ_１１、Ｐ_１２及びＰ_１３に対する中間信号を示している。図６Ａ〜図６Ｆは、捕捉遷移（acquisition transient）と関連がある非常に短い時間を示している。通常のＰＬＬでは、捕捉時間はループ帯域幅の関数であり、これは通常は非常に小さい（ジッタ低減のために多くのサイクルにわたるフィルタリングが望ましい場合）。ここで、忘却係数を用いないＦＦＥであっても、最も高度にフィルタリングされた信号と同等のものが得られるので、当該回路は非常に速くロックを獲得する。これは、ＦＦＥの顕著な特徴の１つである。すなわち、ＦＦＥは、非常に速い信号獲得が可能であると同時に、或る信号変化は追跡するが他の信号変化は拒否する狭帯域幅ＰＬＬのように振る舞う。忘却係数を加えると、システムは、なお一層広いループ帯域幅に対応する入力信号変化に、さらに一層迅速に適合する。この振る舞い（ビヘイビア）によって、本回路は、バーストモードのクロック・データ・リカバリ用途にとって特に魅力あるものになっている。

従来のＰＬＬでは、引き込み範囲はループ帯域幅とも呼ばれる。本発明のＦＦＥでは、この厳格な関係はなくなっている。本システムは通常、用いられる忘却係数とは無関係に、非常に迅速に（ＰＬＬに見られる引き込み現象との類似性はない）、かつ広い範囲の入力周波数にわたって入力信号にロックオンすることになる。事実上、ロックが起こり得る周波数範囲を限定するために、周波数制御電圧の範囲を制限することができる。このことは、例えば、システムが入力信号の高調波にロックオンしないことを確実にするのに有用である。

忘却係数及びその周波数応答範囲を適切に選択することによって本発明のＦＦＥを構成することができることも、ＭＡＴＬＡＢでのシミュレーションにより確認された。適切に選択するとは、周期定常ランダムバイナリデータ流の、基礎となるクロック信号にのみ応答するように、かつ、例えば変調による急速な変化を拒否するがそれにもかかわらず必要に応じて信号を追跡することによって伝送媒体または伝送システムにおけるドリフトに追随するように選択することである。

実世界の回路問題の一部が本回路の性能に与える影響をシミュレートするために、上記のビヘイビアモデルを用いた。恐らく、最も重要であったのは、回路の高周波数性能とは何かを確かめることであった。このことを調べるために、各トランスコンダクタが単極ロールオフを有するように改変を加えた。シミュレーションは、最大で帯域幅のおよそ１／１０までの回路関数が可能であることを示していた。トランジション周波数（ｆＴ）が１００ＧＨｚ台である最新のＣＭＯＳ回路に関して、このことは、本回路が高速用途に適していることを示している。

実際には、回路の物理実装で、数学的な理想化モデルには存在しない制約を受けることがある。本発明の発明者は、最も重要であると思われる潜在的問題を調査し、実際に遭遇する可能性が高い妥当な範囲にわたって機能性を検証した。

そのような問題の１つは、特に主発振器において、損失を回避することができない可能性があることである。そうなれば、発振器は有限Ｑ値を有することになり、その状態を約ｌ／Ｑサイクルで忘却することになる。我々は、かなり低い仮の発振器Ｑ値まで下がってもＦＦＥ回路が依然として機能的であることを検証した。有限Ｑ値の効果は、システムに損失を与えることである。これには、後述するＡ行列の改変によるシステムモデルが組み込まれる。各発振器のＱ値は、Ｑ値の低下に対する抵抗性を意図的に加えることによって、または有効Ｑ値の上昇に対する負性抵抗性を加えることによって調整することができる。

入力信号の過渡挙動を追跡する回路に対して、忘却係数が用いられる。この忘却係数は、ＦＦＥのリッカチ方程式への擬似処理雑音分散行列の追加である。シミュレーションから、周波数積分器（図５）における発振器Ｑ及び忘却係数の調整が回路の時間的動特性の制御を可能にすることが分かる。本発明の発明者は、周波数推定信号に忘却係数を加えるために用いることができる多くの実施形態、例えば以下のものを見出した。１つの実施形態は、電流源を用いて所望の速度で積分器を帯電させることである。本回路の動特性は、したがって、変化させることが容易であり、動的に調整可能にすらなることに我々は気付いた。同様の源によって、他のＰ行列要素の演算において他の忘却係数を与えることができる。別の実施形態は、信号出力でオフセットを用いることである。このことは周波数推定信号に意図的な誤差を生じさせるが、回路は入力信号への周波数ロックを維持しており、ただし今では静止位相誤差を有している。他の回路状態に関しては、回路の他の点でのオフセットを用いて忘却係数を与えることができる。

本ＦＦＥ回路の別の実用面は、主発振器の動作可能範囲を限定することの検討である。推定される周波数の許容値の範囲が広すぎると、ＦＦＥは、所望のクロック周波数成分を抽出するのみならず、実際に変調成分に追随することにもなる。ｘ_３信号の範囲を限定することにより、有効動作範囲を動的に調整することができる。これにより、不要な周波数成分が取り除かれる。これにより、応答がほぼブリックウォール型であるような、動的に同調可能なフィルタが効果的に実現されることに我々は気付いた。

ＦＦＥのアナログ実装により、成分ミスマッチ及び伝搬遅延が発生することは不可避である。我々が見出した最も厳しいマッチング条件は、このシステムを構成する３つの発振器間でのマッチングである。我々は、少なくとも１つの発振器が有限Ｑ値を有するべきこと及びＱ値が１００の場合にマッチングは約１％以内であるべきことを見出した。このことは、ＣＭＯＳにおいて実現可能であろうが、恐らく、サイズ及び電力の面で追加のコストが発生するであろう。あるいは、これらの限定を緩和するために、またはより高いＱ値を使用することができるように、較正または動的マッチングを用いることによりマッチング条件を満たすことができる。他の主要な感度は、遅延に対するものである。回路は、おおよそ推定された信号の周期よりも短い遅延に対して安定なままであることが分かった。

上記を考慮すると、ブレッドボード（実験用回路板）を製作せずに、設計通りの回路をチップ上で製作することができる。当該回路は、許容範囲内のこれらの不可避の変化に対してロバストであり、任意の用途、特にクロック・データ・リカバリに対して良好なチップ性能が期待される。

本発明のＦＦＥ回路は、線形動作が可能なエレクトロニクス技術の大部分において実現可能である。例えば、ＦＦＥ回路は、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ、ＢＪＴの各プロセス、ＢｉＣＭＯＳ、シリコン・オン・インシュレータ（ＳＯＩ）プロセス、ヘテロ接合バイポーラプロセス、ＳｉＧｅ、ＳｉＧｅ／ＢｉＣＭＯＳ、ＡｌＧａＡｓ／ＧａＡｓ、ＳｉＮ、ＳｉＣ、ＡｌＮ、薄膜トランジスタまたは有機半導体プロセスを用いて実現することができる。さらに、原理上は、これらのプロセスのうちの任意の１つまたはそれらの組合せからのデバイスを用いて、サブブロックを実装する離散または小規模集積回路から基板上またはマルチチップモジュール内でＦＦＥを組み立てることができる。

様々な特定の用途のための回路の実装の過程で、多くの検討事項が生じる。

主なトップレベルの適応は、回路動特性を制御するように、かつデバイス特性ミスマッチへの必要な耐性を達成するように忘却係数を調整することである。この調整は、回路への外部入力によって動的に制御するか、あるいは製造時または較正時に固定することができる。

より細かいレベルでは、用いるトランジスタ技術の選択は、システム・オン・チップ（ＳＯＣ）実装において必要とされるような他の回路との互換性や必要な動作周波数によって決定される。

必要な乗算器、増幅器及び演算相互コンダクタンス増幅器（ＯＴＡ）を実装するための公知の方法は数多く存在する。何を選択するかは、トレードオフ及び制約事項、例えば、回路面積、電力、雑音、精度、ゲイン、線形性、供給電圧、速度、入出力インピーダンス、電圧振幅などに応じて、特定のプロセス及び用途に対してサブブロックを最適化する必要性によって決定される。この実装設計作業は通常、トレードオフ分析を含み、回路トポロジーの選択を超えてバイアスレベル及びデバイスサイズ決定に広がる。

いずれの実施形態においても、詳細設計条件を満たすように、電源調整、ＥＳＤ耐性、回路基板分離、モニタリング及びセルフテストのための補助的回路が追加的に用いられることになる。

さらに、本明細書において好適実施形態について説明してきたが、標準的な（しかし通常はより低速の）演算増幅器を用いてＦＦＥを実現することもできる。これを実現するために用いることができる回路技術には、モノリシック集積化や、回路基板上での複数の離散成分の組み立てとしてまたはマルチチップモジュールハイブリッドアセンブリとしての回路基板上での複数の集積回路の集合体の組み立てが含まれるが、これらに限定されるものではない。

ＰＬＬは、エレクトロニクスにおいて最も多く使われている回路の１つであるが、ＦＦＥは、多くの用途でＰＬＬに代わって機能することができる。これらの用途に関連するＦＦＥの簡単な機能ブロック図を図７に示す。図７は、信号入力７０２及び任意の忘却係数制御装置７０８、並びに２つの主要出力、すなわち、主発振器の出力である入力信号の狭帯域正弦波推定値（Ｅｓｔ．ｏｕｔ）７０４及び周波数推定値（Ｆｒｅｑ．ｏｕｔ）７０６に比例する電圧信号を含むような、ＦＦＥ７００の機能ブロック図を示している。

ＦＦＥの別の使用は、任意的に可変帯域幅を有する狭帯域正弦波トラッキングフィルタを実現する方法としての使用である。この用途のＦＦＥを図８に示す。この用途では、Ｆｒｅｑ．ｏｕｔ信号は必要ない。したがって、図８には、狭帯域正弦波トラッキングフィルタとして用いられるＦＦＥ８００が、信号入力８０２、帯域幅制御装置８０６及びフィルタリングされた信号（周波数推定値）出力８０４とともに示されている。

ＦＦＥは、種々の通信システムにおいて、狭帯域ＲＦ周波数またはベースバンドのいずれかで用いることができる。当該回路は、これらのシステムにおいて送信器及び受信器の両方で用いられる様々な変調法とともに用いることができる。根本において、これらのシステムにおけるＰＬＬは、信号の振幅、周波数及び位相を決定するためのパラメータ推定器として用いられる。ＦＦＥは、この広く用いられている機能を提供する代替的方法であり、一般に、コヒーレント復調器の代替手段として機能することができる。図９は、入力信号の情報（位相、振幅及び周波数変調の推定値）を提供するために用いられる補助的回路の一例が描かれたＦＦＥを示している。より具体的には、図９は、変調信号入力９０２を伴うＦＦＥ９００を示す機能ブロック図である。推定された信号出力は包絡線検波器９０４に送られ、包絡線検波器９０４は振幅信号９０６を出力する。ＦＦＥ９００の周波数出力９１４は、積分器９０８及び平均値演算器（アベレージャ）９１２により処理され、位相出力９１０を生成する。

振幅を測定するために用いられる包絡線検波器（envelope detector：ＥＤ）ブロック９０４は、周波数信号から位相を生成するために用いられる積分器９０８の場合と同様に、様々な方法で実現することができる標準的な回路ブロックである。ここで、この位相推定方法の場合、平衡シンボル密度（balanced symbol density）が想定され、平均値演算９１２の後の減算によって、積分につきものの付加定数の曖昧さが取り除かれる。あるいは、我々は、ＦＦＥに内部電圧が存在し、そこから瞬時振幅及び位相を得ることもできることに気付いた。振幅は、

により与えられ、瞬時位相は、

により与えられる。これらは、標準的な方法を用いてＦＦＥ出力信号から生成することができる。

これを用いることができる振幅、位相及び周波数の変化を伴う変調には、以下のものが含まれる。
・振幅シフトキーイング
・位相シフトキーイング、例えば
バイナリ位相シフトキーイング（ＢＰＳＫ）
直交位相シフトキーイング（ＱＰＳＫ）
オフセットＱＰＳＫ（ＯＱＰＳＫ）
ｍ−ａｒｙ ＰＳＫ
差分ＰＳＫ（ＤＰＳＫ）など
・周波数シフトキーイング、例えば
バイナリＦＳＫ
ｍ−ａｒｙ ＦＳＫ
最小シフトキーイング（ＭＳＫ）
ガウス型ＭＳＫ（ＧＭＳＫ）など
・直交振幅変調（ＱＡＭ）

振幅推定能力はＰＬＬが有する能力ではないこと及びＦＦＥ回路などのように振幅変調（ＡＭ）信号に特に有用でもあることに留意されたい。

あらゆるコヒーレントレシーバにおいて、雑音を含む入力信号の測定値から搬送波を推定する必要がある。通常、この推定には非常に狭帯域のＰＬＬが必要とされるが、これは捕捉に問題がある。これに対して、ＦＦＥは、高速捕捉で正確な推定を行うことができる。これは、ＦＦＥを狭帯域トラッキングフィルタとして使用することによって実現される用途である。

また、ＦＦＥを用いて、上記で列挙したフォーマットのための変調信号を生成することもできる。例えば、ＦＦＥが入力基準正弦波にロックされている場合、ＦＦＥに固有の、周波数推定電圧の意図的な変化は、主発振器の出力の周波数変調をもたらす。短い制限時間のＦＦＥの周波数変調により、主発振器からの位相変調された出力が得られる。他の内部ノードにおける電圧及び電流を変化させることで意図的にイノベーションに誤差を生じさせることができ、この誤差は、主発振器の位相、振幅及び周波数を変化させるための他の手段をもたらす主発振器波形の変化によって相殺される。

本回路と非線形再生器とを組み合わせてさらに搬送波抑圧変調法を併用することにより、クロック・リカバリを実行することができ、適切な決定回路を併用することにより、データを修復することができる。

図１０は、クロック周波数において強い周波数成分を有しない変調を用いた、入力信号１００２からのクロック信号１００６のリカバリのためのＦＦＥ１０００の使用を示す機能ブロック図である。この場合には、標準的なクロック再生器１００４を用いて、基礎となるクロック周波数の周波数成分を有する信号が生成される。

ＦＦＥの別の用途は、交流モータの速度制御である。ここで、ＦＦＥを検知された周波数の推定として用いて、周波数センサの雑音を迅速に取り除くことができる。その結果、標準的な交流モータ制御の応答を向上させることができる。また、非標準的な制御手順を用いることもできる。これは、既知の周波数に基づいて制御器を設計するものであり、状態空間における最適制御の分離原理を用いている。このとき、既知の周波数の代わりに、推定された周波数を設計に用いることもできる。状態空間手法の全ての利点を用いて、モータ性能を向上させることができる。

ＦＦＥの高速応答は、振動に影響を与える任意のデバイスを用いた、制御ループの一部としてのアクティブ振動抑制に有用であろう。

データからのクロックのリカバリは、ＦＦＥの一用途であるが、特に適した用途である。ＦＦＥは、代替的手法よりも捕捉時間がずっと速く、そのことが、ＦＦＥを、バーストモード用途、例えば、新たに台頭している受動光ネットワークにおけるものやデジタルＲＦ無線伝送向けのものなどに特に適したものにしている。アナログ成分のマッチングにおいて注意が払われるならば、例えば長距離光ファイバ網に必要とされるような、高Ｑ実装が可能である。本回路が遅延及びミスマッチにロバストであることはシミュレーションによって示されている。本ＦＦＥの他の魅力的な特徴は、迅速に設定可能な（configurable）動特性であり、そしてさらに、雑音にもかかわらず推定に関しては最適であるような基本的なアルゴリズムに基づいているという事実である。ＦＦＥは、数多くの特定の用途における使用に適しており、ＰＬＬの出力が位相検出器への入力の１つであるような用途において、本回路は、直接的な、恐らくは優れた代替手段である。これにより、ＦＦＥは、目下のところ位相同期ループを用いる多くの用途に適したものになる。

アナログハードウェア回路によって実現される高速周波数推定（ＦＦＥ）方法の主要ステップの概要を図１２に示す。ステップ１２００では、アナログハードウェア回路が、未知の周波数、振幅及び位相を有する入力信号を受信する。ステップ１２０２では、アナログハードウェア回路は、連続時間における拡張カルマンフィルタを実行することによって、入力信号からモデル発振器の状態変数ｘ_１，ｘ_２，ｘ_３の推定値を生成する。このとき、拡張カルマンフィルタは、モデル発振器の発振周波数ωを、アフィン変換ω＝ω_０＋ｋｘ_３（ここで、ｋは周波数誤差推定値の傾きであり、ω_０は入力信号周波数の最良推定値である）によってｘ_３に関連付ける。ステップ１２０４では、アナログハードウェア回路は、モデル発振器信号の正弦波推定値を出力する。

本発明のＦＦＥの種々の変形形態、拡張形態及び代替形態が可能であり、本発明の発明者はそれらを認識している。これらには、入力信号変化に追随することを可能にするためのゲイン項と、安定度を確保する助けとなる損失項とを提供する基本的なアルゴリズムの修正を用いて、動的条件を満たすように設計された実施形態が含まれる。先ず、ゲイン項をもたらす忘却係数行列の一般化された修正が記述され、その後に、安定度を確保するためのε項が付加される。モデル周波数が値を変化させるような用途では、遠い過去のデータを忘却するためにデータ窓が加えられる。これは、信号処理において、特に通信送受信及びスペクトル分析にとって、標準的技法である。指数窓や矩形移動窓を含む多くの手法が可能である。好適実施形態では、擬似処理雑音分散である拡張カルマンフィルタリッカチ方程式に忘却係数行列を付加することによって実現される指数窓が用いられる。これらの付加項は、忘却係数に関して既に概要を説明した様々な手法によって回路に与えられる。忘却係数Λは、以下で用いられるように定数である必要はないが、任意の変数において時間に依存しかつ／または非線形であり得る。この付加は、既に述べた忘却係数の一般化を表す。この付加により、リッカチ方程式は、

になる。ここで、

は対称であり、Ｐは正定値であり、Λは非負定値忘却係数行列であり、モデル周波数の変動に従って設計変数として選択される。上記では、ＡはＦ＝ｄｆ／ｄｘであり、これから説明する安定化項を含み得ることを除いて、既に説明したＦＦＥ方程式と同様である。

Λの全ての正定値部分行列に関して、安定度を維持するために、リッカチ方程式中のＡ行列に対して対応する正定値部分行列の負値が付加される。Λ行列及び対応するＡ行列に対する付加は、窓の形状に影響を与えるように時変かつ／または非線形であり得る。例えば、通信信号の復調の最も単純な事例では、

である場合には、Σ積分器は

になり、リッカチ方程式中のＡ行列の右下隅に−εが付加される。このとき、εは、搬送波周波数の１／１０よりもずっと小さい値であるように選択される。そうすることによって、推定される搬送波周波数はεの付加の影響をそれほど受けず、それにもかかわらずＦＦＥは安定している。性能を向上させるために、完全Λ行列を用いることができる。ＦＦＥ内において、Ａ行列に対するこの付加の回路実装は、損失性（ロッシー）要素の包含によって、または実際の回路素子に存在する通常のエネルギー損失メカニズムへの依存によって実現することができる。実際の使用される値は、様々な用途向けに性能仕様によって決定されることになる。

別の実施形態では、主発振器ブロックは、減衰係数ρを用いて次のような周波数更新方程式で実現することができる。

ＦＦＥ回路の複数のインスタンスを直列、並列、または直列及び並列の組合せで結合させることによって、より高度な能力を有するより大きな回路を作製することができることに留意することが重要である。

別の実施形態では、入力信号に存在する複数の周波数の同時推定を可能にするように、ＦＦＥ信号モデルを直接的に拡張することができる。具体的には、１つのより複雑なＦＦＥによって、一連のｎ個の周波数｛ω_ｉ｜ｉ＝１，２，…，ｎ｝の推定を行うことができる。２次元ベクトル｛ｘ_ｉ｜ｉ＝１，２，…，ｎ｝、２×２行列｛Ａ_ｉ｜ｉ＝１，２，…，ｎ｝及びｎ次元ベクトルωを次のように定義する。

このとき、信号モデルは、

になる。上記の信号モデルを用いることで、単一周波数ＦＦＥに類似する回路を用いて設計可能であるような、複雑なＦＦＥを得ることができる。正弦波を含む複数の入力信号ｙ_ｊ（ｔ）が存在する場合、それらはまた、容易にベクトル表記法に置き換えられ、信号モデルに組み込まれ、それによって、ＦＦＥを一般化するベクトルブロック入力が与えられる。上記のモデルは、複数の周波数を推定するための一般的な事例を与えている。しかし、特別な場合には、これから説明するように、上述した複雑なＦＦＥは単純化される。

周波数がうまく分離されている場合には、高速周波数推定器（ＦＦＥ）は、周波数の個々の帯域に限定されている各周波数ω_ｉに対する推定値を有することができる。このことは、本回路において容易に達成することができる。このとき、漸近的に、上記のモデルは分離して、互いに直列接続された複数の高速周波数推定器になる。例えば、２つの広く分離された推定周波数を有する入力信号ｙ（ｔ）を考える。直列接続された第１のＦＦＥは搬送波を推定し、推定された正弦波を

として与える。このとき、直列接続された第２のＦＦＥは、入力

を有する。したがって、直列接続された第２のＦＦＥは、搬送波上の信号を推定するが、これは搬送波抑圧変調方式に対応する。これは、超スーパーヘテロダイン（super-duper heterodyne）と呼んでもよいであろう。スペクトル分析、または場合によってはフェイズド・アレイ・レーダ、あるいは電子戦または電子妨害用途のために、ｎ個のＦＦＥを用いて多くの周波数を推定することができる。

別の変形形態では、スペクトラム拡散クロック（ＳＳＣ）に適用する場合、クロック周波数は、電磁妨害（ＥＭＩ）を弱めるように変調される。この場合には、低帯域ＣＤＲを用いることができない。しかし、忘却係数を用いたＦＦＥを、ＳＳＣにおけるクロック及びフィルタジッタの追跡に用いることができる。

上記の元のＦＦＥ表現においては、基礎をなすＦＦＥ方程式は発振器のための特定の状態変数群を想定して書かれており、本システムに対する１つの回路実装が与えられていたことに留意されたい。本発明の原理はこれらの例示的な実施形態に限定されるものではないことに留意されたい。具体的には、別の状態変数を選んで本システムを実現することもできる。例えば、より多くの通常周波数及び振幅制御入力を伴う発振器を用いてもよい。しかし、この場合には状態変数変換が非線形になる。

別の変形形態を図１１に示すが、ここでは、ＦＦＥ１１００をミキサ１１０６及び１１０８と組み合わせることによって、ＦＦＥ１１００の周波数範囲を拡張することができる。図１１において、Ｖ_ｉｎ１１０２は入力信号であり、Ｖ_ｆ１１０４は基準クロックであり、Ｖ_ｏｕｔ１１１０は最終出力信号である。第１の単側波帯ミキサ（ＳＳＢ１）１１０６は、入力信号１１０２の周波数をダウンコンバートするために用いられる。ＳＳＢ２は、アップコンバージョンにより元の周波数を回復するために用いられる。

上記したものの他にも、本ＦＦＥの発振器に使用可能な代替実施形態が数多く存在する。発振器状態変数の全てが電圧として利用可能であるので、トランスコンダクタの実装にアクティブインダクタを用いることが便利である。しかし、その代わりに、図１３に示すＬＣ発振器を実装することもできる。ここで、状態変数の値は、インダクタ１３００を流れる電流の大きさ及び可変コンデンサ１３０２の電圧の大きさによって表される。発振器は、従属電流源１３０４及び従属電圧源１３０６によって駆動され、様々な方法で実現可能であることが示されている。ここでは、発振器は、電圧入力Ｖ_Ｉ及びＶ_Ｖによって制御されるものとして示されているが、電流駆動を用いることもできる。この形態の発振器を主発振器として用いる場合、駆動信号は適切なゲインとイノベーションを乗算したものである。そのような発振器は、ＦＦＥの他の２つの発振器にも用いることができる。この実施形態では、可変キャパシタンスにより周波数を制御するために、ｘ_３に対応する信号が用いられる。高周波数実施形態の場合、またはフローティング従属電源が望ましい場合には、適切な電流源または電圧源によって駆動される変圧器を用いることができる。ここ図１３では、Ｖ_Ｉは従属電流源１３０４を制御する入力電圧である。従属電圧源１３０６は、Ｖ_Ｖによって制御される。可変コンデンサ制御装置１３０２とともに、これらの入力は、発振器の振幅、位相及び周波数を制御する。

異なる一連の基礎状態を用いて表現される場合にＥＫＦＦＥ数学モデルから回路実装が得られるならば、異なる励起状態を有する他の発振器の実施形態を用いてもよい。

Claims (16)

1. アナログハードウェア回路によって実現される高速周波数推定方法であって、
   前記アナログハードウェア回路によって、未知の周波数、振幅及び位相を有する入力信号を受信するステップと、
   前記アナログハードウェア回路によって、前記入力信号から或るモデル発振器の状態変数ｘ_１，ｘ_２，ｘ_３の推定値を生成するステップと、
   前記アナログハードウェア回路によって、前記モデル発振器の信号の正弦波推定値を出力するステップとを含み、
   前記アナログハードウェア回路が、連続時間における拡張カルマンフィルタを実行することによって前記推定値を生成し、
   前記拡張カルマンフィルタが、前記モデル発振器の発振周波数ωを、アフィン変換ω＝ω_０＋ｋｘ_３（ここで、ｋは周波数誤差推定値の傾きであり、ω_０は入力信号周波数の最良推定値である）によってｘ_３に関連付けることを特徴とする方法。
2. 前記拡張カルマンフィルタが、連続時間における平衡化された状態空間表現を用いることを特徴とする請求項１に記載の方法。
3. 前記拡張カルマンフィルタの誤差分散行列Ｐが、正値錐に制限されることを特徴とする請求項１に記載の方法。
4. 前記アナログハードウェア回路が、
   主発振器回路ブロックと、
   前記状態変数の推定値の誤差共分散を生成するＰ行列回路ブロックと、
   最適カルマンゲインを生成するＫ行列回路ブロックと、
   ｘ_３の分散を生成するΣ積分器回路ブロックとを含むことを特徴とする請求項１に記載の方法。
5. 前記アナログハードウェア回路が、トランスコンダクタンス増幅器及びトランスコンダクタンス乗算器を含むことを特徴とする請求項１に記載の方法。
6. 前記アナログハードウェア回路が、相補型金属酸化膜半導体（ＣＭＯＳ）集積回路（ＩＣ）であることを特徴とする請求項１に記載の方法。
7. 当該方法が、前記アナログハードウェア回路によって、忘却係数（帯域幅）制御信号を受信するステップをさらに含むことを特徴とする請求項１に記載の方法。
8. 当該方法が、前記アナログハードウェア回路によって、周波数推定値に比例する電圧を出力するステップをさらに含むことを特徴とする請求項１に記載の方法。
9. 前記拡張カルマンフィルタが、リッカチ方程式において忘却係数行列を含むことを特徴とする請求項１に記載の方法。
10. 前記拡張カルマンフィルタが、リッカチ方程式のＡ行列において付加的なε項を含むことを特徴とする請求項１に記載の方法。
11. 前記拡張カルマンフィルタが、減衰係数ρを含む周波数更新方程式を含むことを特徴とする請求項１に記載の方法。
12. 前記アナログハードウェア回路が、互いに直列、並列、または直列及び並列の組合せで接続された複数のサブサーキットを含み、
    各サブサーキットが、請求項１の一連のステップを行うことを特徴とする請求項１に記載の方法。
13. 前記入力信号が、複数の未知の周波数を有し、
    当該方法が、前記入力信号に対応するモデル発振器信号の複数の正弦波推定値を出力するステップをさらに含むことを特徴とする請求項１に記載の方法。
14. 各々が未知の周波数、振幅及び位相を有する複数の入力信号を受信するステップと、
    前記複数の入力信号に対応するモデル発振器信号の複数の正弦波推定値を出力するステップとをさらに含むことを特徴とする請求項１に記載の方法。
15. 前記アナログハードウェア回路が、
    前記入力信号の周波数をダウンコンバートする入力ミキサと、
    前記正弦波推定値の周波数をアップコンバートする出力ミキサとを含むことを特徴とする請求項１に記載の方法。
16. 前記拡張カルマンフィルタが、別の状態変数並びに、周波数、振幅及び位相の非線形変換を用いることを特徴とする請求項１に記載の方法。

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