JP6418605B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP6418605B2
JP6418605B2 JP2015152646A JP2015152646A JP6418605B2 JP 6418605 B2 JP6418605 B2 JP 6418605B2 JP 2015152646 A JP2015152646 A JP 2015152646A JP 2015152646 A JP2015152646 A JP 2015152646A JP 6418605 B2 JP6418605 B2 JP 6418605B2
Authority
JP
Japan
Prior art keywords
layer
metal
sealing resin
metal compound
conductive shield
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015152646A
Other languages
English (en)
Other versions
JP2017034086A (ja
Inventor
本間 荘一
荘一 本間
勇佑 高野
勇佑 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2015152646A priority Critical patent/JP6418605B2/ja
Priority to TW105106350A priority patent/TWI621238B/zh
Priority to CN201610208262.6A priority patent/CN106409781B/zh
Priority to CN201811610366.5A priority patent/CN110010582B/zh
Priority to US15/223,842 priority patent/US9881876B2/en
Publication of JP2017034086A publication Critical patent/JP2017034086A/ja
Application granted granted Critical
Publication of JP6418605B2 publication Critical patent/JP6418605B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113Bismuth [Bi] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116Lead [Pb] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118Zinc [Zn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011Chemical cleaning, e.g. etching, flux
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06506Wire or wire-like electrical connections between devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

実施形態の発明は、半導体装置および半導体装置の製造方法に関する。
通信機器等に用いられる半導体装置では、EMI(Electro Magnetic Interference)等の電磁波障害を抑制するために、封止樹脂層の表面を導電性シールド層で覆う構造が用いられている。上記構造で十分なシールド効果を得るためには、導電性シールド層をグランド配線に電気的に接続し、グランド配線を介して外部に電磁波ノイズを逃がすことが好ましい。
導電性シールド層とグランド配線との間の電気抵抗率を低くするため、導電性シールド層の材料として例えば銅等が用いられる。しかしながら、銅等の導電性シールド層は封止樹脂層から剥がれやすい。このように、導電性シールド層と封止樹脂層との密着性が低いと半導体装置の信頼性が低下する場合がある。
米国特許出願公開US2015/0171021号明細書
実施形態の発明が解決しようとする課題は、導電性シールド層と封止樹脂層との密着性を高めることである。
実施形態の半導体装置は、第1の面と第2の面とを有する基体と、グランド配線と、を有する配線基板と、第1の面上に搭載された半導体チップと、第2の面上に設けられ、グランド配線に電気的に接続されたグランド端子を含む外部接続端子と、半導体チップを封止する封止樹脂層と、封止樹脂層の表面に接し、かつ金属炭化物を含む第1の金属化合物部と、第1の金属化合物部上に設けられ、かつ金属窒化物を含む第2の金属化合物部と、を有する金属化合物層と、金属化合物層を挟んで封止樹脂層を覆うように設けられた導電性シールド層と、を具備する。グランド配線は、配線基板の側面に露出し、かつ導電性シールド層に電気的に接続されている。
半導体装置の構造例を示す断面模式図である。 半導体装置の構造例を示す斜視模式図である。 半導体装置の他の構造例を示す断面模式図である。 半導体装置の他の構造例を示す断面模式図である。 半導体装置の他の構造例を示す断面模式図である。 半導体装置の他の構造例を示す断面模式図である。 半導体装置の製造方法例を示すフローチャートである。 半導体装置の製造方法例を説明するための断面模式図である。 半導体装置の製造方法例を説明するための断面模式図である。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
図1は半導体装置の構造例を示す断面模式図である。図2は半導体装置の構造例を示す斜視模式図である。半導体装置10は、配線基板1と、外部接続端子2a、2bと、半導体チップ3Aと、ボンディングワイヤ4と、封止樹脂層5と、金属化合物層6と、導電性シールド層7と、を具備する。
配線基板1は、第1の面と第2の面とを有する絶縁基体11と、第1の面上に設けられた導電層12aと、第1の面上に設けられた導電層12bと、第2の面上に設けられ、ビア14aを介して導電層12aに電気的に接続された導電層13aと、第2の面上に設けられ、ビア14bを介して導電層12bに電気的に接続された導電層13bと、導電層12aの一部を露出させる開口部を有するソルダーレジスト等の絶縁層15と、導電層13aの一部および導電層13bの一部を露出させる開口部を有するソルダーレジスト等の絶縁層16と、を有する。配線基板1は、半導体チップ3Aの少なくとも一部に重畳する導電層を有していてもよい。半導体チップ3Aの少なくとも一部に重畳する導電層は、ビア14aに電気的に接続され、ビア14bと電気的に分離される。上記導電層を設けることにより、配線基板1を介した不要な電磁波の漏洩を抑制することができる。
配線基板1の絶縁基体11としては、例えばシリコン基板やガラス基板、セラミック基板、ガラスエポキシ等の樹脂基板等を用いることができる。導電層12a、導電層12b、導電層13a、および導電層13bの少なくとも一つには、例えば銅や銀を主成分とした金属膜または銅や銀を含む導電性ペーストを用い、必要に応じて表面にニッケルめっきや金めっき等が施されていてもよい。ビア14aおよびビア14bは、例えば絶縁基体11を貫通する開口の内面に設けられた導体層と、導体層の内側に充填された穴埋め材と、を有する。導体層には、例えば銅や銀またはこれらを含む導電性ペーストを用い、必要に応じて表面にニッケルめっきや金めっき等が施されていてもよい。穴埋め材は、例えば絶縁性材料または導電性材料を用いて形成される。導体層はこれに限定されず、例えば貫通孔内壁にめっき等により金属材料(銅等)を被覆することによりビア14aおよびビア14bが形成されてもよい。
外部接続端子2aは、導電層13a上に設けられ、かつ導電層13aに電気的に接続されている。外部接続端子2aは、グランド端子としての機能を有する。このとき、導電層12a、導電層13a、およびビア14aはグランド配線としての機能を有する。外部接続端子2bは、導電層13b上に設けられ、かつ導電層13bに電気的に接続されている。外部接続端子2bは、信号端子または電源端子としての機能を有する。このとき、導電層12b、導電層13b、およびビア14bは信号配線または電源配線としての機能を有する。外部接続端子2aおよび外部接続端子2bは、例えば半田ボールを有する。これに限定されず、外部接続端子2aおよび外部接続端子2bは、半田ボールの代わりにランドを有していてもよい。
半導体チップ3Aは、ダイアタッチフィルム等の有機接着層を介して第1の面上に搭載されている。半導体チップ3Aは、電極を有し、電極を露出させるように多段に積層されている。多段に積層された半導体チップ3Aは、ダイアタッチフィルム等の有機接着層を介して順に接着されている。多段に積層された半導体チップ3Aの電極は、ボンディングワイヤ4により配線基板1と電気的に接続されている。半導体チップ3Aはボンディングワイヤ4を介して導電層12aに電気的に接続されている。ボンディングワイヤ4としては、例えば金ワイヤ、銀ワイヤ、銅ワイヤ等が挙げられる。銅ワイヤの表面がパラジウム膜により覆われていてもよい。
封止樹脂層5は、半導体チップ3Aを封止するように設けられている。封止樹脂層5は、SiO等の無機充填材を含有する。また、無機充填材は、SiOに加え、例えば水酸化アルミニウム、炭酸カルシウム、酸化アルミニウム、窒化ホウ素、酸化チタン、またはチタン酸バリウム等を含んでいてもよい。無機充填材は、例えば粒状であり、封止樹脂層5の粘度や硬度等を調整する機能を有する。封止樹脂層5中の無機充填材の含有量は、例えば60%以上90%以下である。封止樹脂層5としては、例えば無機充填材と絶縁性の有機樹脂材料との混合物を用いることができる。有機樹脂材料としては、例えばエポキシ樹脂が挙げられる。なお、無機充填材は、封止樹脂層5の表面に露出していてもよい。
金属化合物層6は、封止樹脂層5の表面に接するように設けられている。図1において、金属化合物層6は、封止樹脂層5の表面に接し且つ金属炭化物を含む金属化合物部6aと、金属化合物部6a上に設けられ且つ金属窒化物を含む金属化合物部6bと、を有する。金属化合物部6bは、金属化合物部6aと導電性シールド層7との間に設けられている。無機充填材が封止樹脂層5の表面に露出する場合、金属化合物層6は露出する無機充填材に接する。これにより、封止樹脂層5と導電性シールド層7との密着性を高めることができる。金属化合物層6は、必ずしも連続膜でなくてもよい。例えば、互いに離間する複数の金属化合物部を金属化合物層6とみなしてもよい。
金属化合物部6aの厚さは、例えば0.1nm以上100nm以下であることが好ましい。0.1nm未満の場合、封止樹脂層5と導電性シールド層7との密着性が低下する場合がある。100nmを超える場合、金属化合物部6aの電気抵抗率が高くなり、シールド効果が低下する場合がある。金属化合物部6bの厚さは、例えば0.1nm以上100nm以下であることが好ましい。0.1nm未満の場合、封止樹脂層5と導電性シールド層7との密着性が低下する場合がある。100nmを超える場合、金属化合物部6bの電気抵抗率が高くなり、シールド効果が低下する場合がある。
金属炭化物としては、例えばニッケルの炭化物、チタンの炭化物、鉄の炭化物、クロムの炭化物、銅の炭化物、タンタルの炭化物、アルミニウムの炭化物、またはステンレス鋼(SUS304、SUS316等)の炭化物等が挙げられる。金属窒化物としては、例えばニッケルの窒化物、チタンの窒化物、鉄の窒化物、クロムの窒化物、銅の窒化物、タンタルの窒化物、アルミニウムの窒化物、またはステンレス鋼(SUS304、SUS316等)の窒化物等が挙げられる。なお、必ずしも金属化合物層6が金属炭化物を含んでいなくてもよい。
金属化合物層6は、配線基板1の側面の少なくとも一部を覆っている。このとき、グランド配線の少なくとも一部の側面、例えば導電層12aおよび導電層13aの少なくとも一つの導電層の側面を配線基板1の側面に露出させ、上記少なくとも一つの導電層の側面が金属化合物層6に接していてもよい。これにより、外部接続端子2aを介して不要な電磁波を外部に逃がすことができる。上記少なくとも一つの導電層と金属化合物層6との接触部は、複数設けられていてもよい。
導電性シールド層7は、金属化合物層6を挟んで封止樹脂層5を覆うように設けられている。導電性シールド層7は、例えば銅、ニッケル、チタン、金、銀、パラジウム、白金、鉄、アルミニウム、錫もしくはクロム等の金属、上記金属の合金、ステンレス鋼、またはインジウム錫酸化物(Indium Tin Oxide:ITO)等を含むことが好ましい。導電性シールド層7は、上記材料の複合層または積層を有していてもよい。
導電性シールド層7の厚さは、その電気抵抗率に基づいて設定することが好ましい。例えば、導電性シールド層7の電気抵抗率を厚さで割ったシート抵抗値が0.5Ω以下となるように、導電性シールド層7の厚さを設定することが好ましい。導電性シールド層7のシート抵抗値を0.5Ω以下とすることにより、封止樹脂層5からの不要な電磁波の漏洩を再現性よく抑制することができる。導電性シールド層7の厚さは、例えば0.1μm以上20μm以下であることが好ましい。0.1μm未満の場合、シールド効果が低下する場合がある。20μmを超える場合、導電性シールド層7の応力が大きく、導電性シールド層7が剥がれる場合がある。
導電性シールド層7は、半導体チップ3A等から放射される不要な電磁波を遮蔽し、外部への漏洩を抑制する機能を有する。金属化合物層6は、導電性シールド層の一部とみなされてもよい。
導電性シールド層7は、配線基板1の側面の少なくとも一部を覆っていてもよい。このとき、導電性シールド7は、グランド配線の少なくとも一部、例えば導電層12aおよび導電層13aの少なくとも一つの導電層に電気的に接続される。例えば、導電層12aおよび導電層13aの少なくとも一つの導電層の側面を配線基板1の側面に露出させ、上記少なくとも一つの導電層の側面に導電性シールド層7が接していてもよい。上記少なくとも一つの導電層が導電性シールド層7に接することにより外部接続端子2aを介して外部に不要な電磁波を逃がすことができる。上記少なくとも一つの導電層と導電性シールド層7との接触部は、複数設けられていてもよい。ビア14aが配線基板1の側面に露出し、導電性シールド層7に接する切断面を有していてもよい。上記切断面を設けることにより、ビア14aと導電性シールド層7との接触面積を増やすことができるため、接続抵抗を低減することができる。
半導体装置10では、厚さ方向からの電磁波ノイズが厚さ方向の垂直方向からの電磁波ノイズよりも多く発生する。このため、導電性シールド層7において、封止樹脂層5の上面上の領域は、封止樹脂層5の側面上の領域よりも厚いことが好ましい。
本実施形態の半導体装置は、封止樹脂層と導電性シールド層との間に金属炭化物と金属窒化物とを含む金属化合物層を具備する。金属化合物層により封止樹脂層と導電性シールド層との密着性を高めることができる。これは、金属窒化物中の金属原子または窒素原子が封止樹脂層中の無機充填材または樹脂と結合するためであると考えられる。
本実施形態の半導体装置は、図1に示す構造に限定されない。図3は半導体装置の他の構造例を示す断面模式図である。図3に示す半導体装置10は、図1に示す半導体装置10と比較して、金属化合物層6が配線基板1の側面に設けられておらず、導電性シールド層7が導電層12aおよび導電層13aの少なくとも一つの導電層の側面に接する構成が異なる。これにより、外部接続端子2aを介して不要な電磁波を外部に逃がすことができる。上記少なくとも一つの導電層と導電性シールド層7との接触部は、複数設けられていてもよい。導電性シールド層7は、基体11の第2の面上まで延在していてもよい。
図4は半導体装置の他の構造例を示す断面模式図である。図4に示す半導体装置10は、図1に示す半導体装置10と比較して金属化合物層6が金属炭化物および金属窒化物の両方を含む混合層により形成されている構成が異なる。このとき、金属化合物層6の厚さは、例えば0.1nm以上100nm以下であることが好ましい。0.1nm未満の場合、封止樹脂層5と導電性シールド層7との密着性が低下する場合がある。100nmを超える場合、金属化合物層6の電気抵抗率が高くなり、シールド効果が低下する場合がある。
図5は半導体装置の他の構造例を示す断面模式図である。図5に示す半導体装置10は、図1に示す半導体装置10と比較して金属層7aと金属層7bとを有する導電性シールド層7と導電性シールド層7上に設けられた保護層8とをさらに具備する構成が異なる。図5に限定されず、金属層7bを設けずに半導体装置10が金属層7a上に設けられた保護層8を具備してもよい。
金属層7aは、バッファ層(下地層)としての機能を有する。金属層7aは、例えばチタン、クロム、ニッケル、モリブデン、タンタルもしくは鉄等の金属、上記金属の合金、ステンレス鋼、またはITO等を含む。金属層7aは、上記材料の複合膜または積層膜を有していてもよい。金属層7aと金属化合物層6との密着性は、金属層7bと金属化合物層6との密着性よりも高いことが好ましい。金属層7aの厚さは、例えば0.01μm以上20μm以下であることが好ましい。0.01μm未満の場合、封止樹脂層5と導電性シールド層7との密着性が低下する。20μmを超える場合、金属層7aの応力が大きく、金属層7aが剥がれる場合がある。
金属層7bの電気抵抗率は、金属層7aの電気抵抗率よりも低いことが好ましい。金属層7bは、例えば銅、銀、金、パラジウム、または白金等の金属を含む。金属層7bの厚さは、例えば0.1μm以上20μm以下であることが好ましい。0.1μm未満の場合、シールド効果が低下する場合がある。20μmを超える場合、金属層7bの応力が大きく、金属層7bが剥がれる場合がある。
保護層8は、耐食性や耐マイグレーション性に優れ、例えば導電性シールド層7の耐湿性を向上させ、導電性シールド層7の腐食を抑制する機能を有する。保護層8としては、例えば金属材料、樹脂材料、セラミック材料等が用いられる。保護層8は、例えばチタン、クロム、ニッケル、鉄、アルミニウム、モリブデン、タンタル、マンガン、ランタンまたは銅等の金属、またはステンレス鋼、上記金属の酸化物、上記金属の窒化物、ITO、炭素、黒鉛、ダイヤモンドライクカーボン、ZrB、MoS、TiON、TiAlN、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、シリコーン樹脂、ポリアミド樹脂等を含む。保護層8の厚さは、例えば0.01μm以上20μm以下であることが好ましい。0.01μm未満の場合、導電性シールド層7の腐食を抑制する効果が低下する場合がある。20μmを超える場合、保護層8の応力が大きく、金属層7bが剥がれる場合がある。また、コストも高くなる。
図6は半導体装置の他の構造例を示す断面模式図である。図6に示す半導体装置10は、図1に示す半導体装置10と比較して半導体チップ3Aの代わりに半導体チップ3Bを具備し、ボンディングワイヤ4を具備しない構成が異なる。半導体チップ3Bは、導電層12bに電気的に接続するバンプ31を有する。バンプ31は、例えば金、錫、鉛、銀、銅、ビスマス、および亜鉛の少なくとも一つの金属、または上記金属の合金等を含む。バンプ31は、複合膜または積層膜であってもよい。
半導体チップ3Bは、例えばバンプ31が形成された基板をダイシングして個片化することにより形成される。半導体チップ3Bは、フリップチップ実装により配線基板1上に搭載される。このとき、フラックスの塗布または前処理等を行ってもよい。フラックスを使用した場合、溶剤または純水等で配線基板1を洗浄する。また、図6に示す半導体装置10は、配線基板1と半導体チップ3Bとの間にアンダーフィル樹脂等の樹脂層32を具備する。半導体チップ3Bは、バンプを挟んで積層されていてもよい。また、貫通電極を備える半導体チップ3Bがバンプを挟んで積層されていてもよい。
図1、図3ないし図6に示す半導体装置10では、導電性シールド層7を設けない半導体装置よりも電磁波ノイズの量を低減することができる。また、図1、図3ないし図6に示す半導体装置では、例えば−55℃〜150℃の熱サイクル試験(Temperature Cycling Test:TCT)において、2000サイクル経過後であっても導電性シールド層7の異常、半導体チップの接続不良等が発生しにくい。また、例えば150℃、1000時間での高温保存試験や85℃、湿度85%、バイアス電圧3.2V、1000時間の高温高湿バイアス試験において、例えば導電性シールド層7の腐食、半導体チップの接続不良等が発生しにくい。
次に、本実施形態の半導体装置の製造方法例について図7ないし図9を参照して説明する。図7は、図1に示す半導体装置10の製造方法例を示すフローチャートである。図7に示す半導体装置の製造方法例は、基板準備工程(S1)と、素子搭載工程(S2)と、樹脂封止工程(S3)と、分離工程(S4)と、熱処理工程(S5)と、エッチング工程(S6)と、シールド層形成工程(S7)と、を具備する。なお、本実施形態における半導体装置の製造方法例の工程内容および工程順は、必ずしも図7に示す工程に限定されない。
図8および図9は、半導体装置10の製造方法例を説明するための断面模式図である。図8では、基板準備工程(S1)ないし分離工程(S4)を行った後の半導体装置を模式的に図示している。図9では、基板準備工程(S1)ないしシールド層形成工程(S7)を行った後の半導体装置を模式的に図示している。
基板準備工程(S1)は、配線基板1を準備する工程である。ここでは一例として複数の配線基板1がマトリクス状に連設された構造の集合基板を作製する。基板準備工程(S1)では、分離工程(S4)においてダイシングされる箇所に導電層12aおよび導電層13aを形成しておく。また、配線基板1上にシート状またはペースト状のダイアタッチフィルムを貼り付けておく。ダイシング、レーザ、引き伸ばしによる活断等によりダイアタッチフィルムを切断してもよい。
素子搭載工程(S2)は、配線基板1の第1の面上に半導体チップ3Aを搭載する工程である。素子搭載工程(S2)では、半導体チップ3Aの電極を露出させながら半導体チップ3Aをダイアタッチフィルムを介して多段に積層させる。また、素子搭載工程(S2)では、半導体チップ3A同士および半導体チップ3Aと導電層12bとをボンディングワイヤ4を介して電気的に接続するボンディングを行ってもよい。
素子搭載工程(S2)において、半導体チップ3Aを搭載した後に加熱処理を行ってもよい。上記加熱処理では、配線基板1をオーブンに入れ加熱することにより、配線基板1と半導体チップ3Aとを接着させ、半導体チップ3A同士を接着させることができる。その後、プラズマ洗浄を行い、半導体チップ3Aの電極表面を清浄化させてもよい。例えば、アルゴン、酸素、水素、またはアルゴンおよび水素の両方を用いてプラズマ処理を行ってもよい。上記プラズマ処理をボンディングの後に行ってもよい。
樹脂封止工程(S3)は、半導体チップ3Aを封止するように封止樹脂層5を形成する工程である。封止樹脂層5の形成法としては、例えば無機充填材と有機樹脂等との混合物を用いた、トランスファモールド法、コンプレッションモールド法、インジェクションモールド法、シートモールド法、または樹脂ディスペンス法等が挙げられる。
分離工程(S4)は、半導体装置10毎に基板のダイシングを行い、個々の半導体装置10に分離する工程である。例えば、ダイヤモンドブレード等のブレードを用いてダイシングを行う。ダイシングのときに導電層12a等のグランド配線としての機能を有する導電層を切断して配線基板1の側面に上記導電層を露出させてもよい。分離工程(S4)後に、例えばYAGレーザ等を備えたレーザマーキング装置により、封止樹脂層5の上面に、製品名、製品番号、製造年週、製造工場等の製品情報を刻印してもよい。
熱処理工程(S5)では、個片化した半導体装置をオーブンに入れ、100℃以上260℃以下の温度で加熱して半導体装置10に吸湿された水分等を除去する。100℃未満の場合、水分が除去されずに封止樹脂層5と導電性シールド層7との密着性が低下する。260℃を超える場合、加熱温度がリフロー温度よりも高いため、半導体装置10にダメージを与える場合がある。上記水分等を除去する工程をデガス工程ともいう。熱処理工程(S5)は、複数の熱処理工程を有していてもよい。例えば、オーブンでベークした後、減圧チャンバー内でさらにベークを行ってもよい。減圧チャンバー内でのベークでは、オーブンでのベークと同じく、100℃以上260℃以下の温度で行う。
エッチング工程(S6)は、ドライエッチングにより、封止樹脂層5の一部を除去する工程である。ドライエッチングは、例えばアルゴンおよび窒素の少なくとも一つの元素を含むガスが供給された雰囲気下で行われる。なお、上記ガスは、酸素および水素の少なくとも一つの元素を含んでいてもよい。エッチング工程(S6)では、封止樹脂層5の一部を例えば封止樹脂層5の表面から1.0nm以上100nm以下の深さまで除去することが好ましい。1.0nm未満の場合、封止樹脂層5と導電性シールド層7との密着性を十分に高めることができない場合がある。100nmを超える場合、エッチング時間が長時間であるため、プロセス時間が長い。除去する封止樹脂層5の深さは、例えばエッチング時間や供給するガスの流量等のエッチング条件を調整することにより制御される。また、エッチング工程(S6)により無機充填材の一部を露出させてもよい。
ドライエッチングとして、逆スパッタリングを用いて封止樹脂層5の一部を除去してもよい。逆スパッタリングとは、電圧を印加してプラズマを発生させ、被処理体に供給したガスのイオンを衝突させて被処理体表面の酸化物等の物質をイオンとしてはじき飛ばす処理のことをいう。
エッチングを行うことにより、封止樹脂層5と導電性シールド層7との密着性を高めることができる。これは、封止樹脂層5の表面積の増大や、露出させた無機充填材の微細な凹凸によるアンカー効果等のためであると考えられる。
シールド層形成工程(S7)は、封止樹脂層5の表面に接するように金属化合物層6を形成し、封止樹脂層5を覆うように導電性シールド層7を形成する工程である。シールド層形成工程(S7)では、トレイ上に個片化した半導体装置10を配置する。トレイは、例えばアルミニウム、銅、鉄、ニッケル、クロム、チタン等の金属、上記金属の合金、ステンレス鋼、複合材料、樹脂等を含む。なお、例えば樹脂層と樹脂層上に設けられた金属層とを有する積層構造のトレイを用いてもよい。トレイの代わりに粘着性を有する樹脂フィルム等を用いてもよい。
シールド層形成工程(S7)では、例えば封止樹脂層5の表面に接するように金属化合物部6aを形成し、金属化合物部6a上に金属化合物部6bを形成し、金属化合物部6aおよび金属化合物部6bを挟んで封止樹脂層5を覆うように導電性シールド層7を形成する。例えば、スパッタリングにより金属化合物部6a、金属化合物部6b、および導電性シールド層7を順に形成することにより、被処理基板を大気曝露することなく、連続処理を行うことができる。上記熱処理工程(S5)、エッチング工程(S6)、およびシールド層形成工程(S7)を一体の装置で連続で行ってもよい。
スパッタリング以外にも例えば蒸着法、イオンプレーティング法、転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法等を用いて金属化合物部6a、金属化合物部6b、および導電性シールド層7を形成することができる。
エッチング工程(S6)において、窒素ガスを処理室に供給して窒素を含む雰囲気下でドライエッチングを行い、その後シールド層形成工程(S7)において、導電性シールド層7を形成してもよい。なお、アルゴンと窒素との混合雰囲気下でドライエッチングを行ってもよい。また、上記雰囲気が酸素および水素の少なくとも一つの元素を含んでいてもよい。
窒素を含む雰囲気下でドライエッチングを行うと、封止樹脂層5の表面に窒素が存在する。窒素が存在する封止樹脂層5の表面上に導電性シールド層7を形成すると、導電性シールド層7に含まれる金属が窒素と反応し、金属窒化物が生じる。よって、別途金属化合物部6bを形成する工程を設けずに金属窒化物を含む金属化合物部6bを形成することができる。従って、製造工程を簡略にすることができる。上記製造方法により、例えば図3に示す金属化合物層6が配線基板1の側面に設けられておらず、導電性シールド層7が導電層12aおよび導電層13aの少なくとも一つの導電層の側面に接する構造の半導体装置1を製造することができる。
封止樹脂層5を形成した後に封止樹脂層5の表面には樹脂成分の炭素が存在する。炭素が存在する封止樹脂層5の表面上に導電性シールド層7を形成すると、導電性シールド層7に含まれる金属が炭素と反応し、金属炭化物が生じる。よって、別途金属化合物部6aを形成する工程を設けずに金属炭化物を含む金属化合物部6aを形成することができる。エッチング雰囲気中では樹脂の表面の炭素が活性化し、金属化合物層6が金属炭化物と金属窒化物との混合層になる場合がある。
基板準備工程(S1)ないしシールド層形成工程(S7)を行った後、導電層13aに電気的に接続する外部接続端子2aを設け、導電層13bに電気的に接続する外部接続端子2bを設ける。これに限定されず、例えば素子搭載工程(S2)において外部接続端子2a、2bを設けてもよい。さらに、作製した半導体装置の外部接続端子2a、2bを用いて抵抗値を測定することにより良品か否か等を検査する工程を設けてもよい。以上が本実施形態における半導体装置の製造方法例の説明である。
上記実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
(実施例1)
エッチング工程(S6)におけるエッチング条件をサンプル毎に変えてサンプル1ないしサンプル3の半導体装置を作製した。各サンプルのエッチング条件を表1に示す。サンプル1の作製では、ArガスとNガスの両方のガスを用いてエッチングを行った後に導電性シールド層を形成した。サンプル2の作製では、Arガスのみを用いてエッチングを行った後に導電性シールド層を形成した。サンプル3の作製では、エッチングを行わずに導電性シールド層を形成した。サンプル1ないしサンプル3において、導電性シールド層はステンレス鋼層(SUS)とステンレス鋼層上に設けられた銅層(Cu)との積層構造を有する。ステンレス鋼層(SUS)の厚さは、0.1μmである。銅層(Cu)の厚さは3μmである。さらに、サンプル1ないしサンプル3の作製では、導電性シールド層上に厚さ0.3μmのステンレス鋼層を形成した。
作製したサンプルに対してクロスカット法による密着性試験を行った。密着性試験により剥離したサンプルの個数割合(剥離率(%))を表1に示す。
Figure 0006418605
表1に示すように、ArガスおよびNガスの両方を用いてエッチングを行い作製されたサンプル1では、剥離率が0%であった。これに対し、Arガスのみを用いてエッチングを行い作製されたサンプル2やエッチングを行わずに作製されたサンプル3では、導電性シールド層の剥離が生じた。
(実施例2)
無機充填材を含む樹脂層上に厚さ10nmのステンレス鋼層を形成することにより、サンプルA、サンプルB、およびサンプルCを作製した。サンプルAの作製では、ArガスおよびNガスの両方を供給して樹脂層のエッチングを行った。サンプルBの作製では、Arガスのみを供給して樹脂層のエッチングを行った。サンプルCの作製では、樹脂層のエッチングを行わなかった。サンプルAの作製におけるエッチング工程のArガス流量およびNガス流量は、表2に示すように実施例1のサンプル1の作製におけるエッチング工程のArガス流量およびNガス流量と同じである。サンプルBの作製におけるエッチング工程のArガス流量は、表2に示すように実施例1のサンプル2の作製におけるエッチング工程のArガス流量と同じである。
作製したサンプルに対してXPS(X−ray Photoelectron Spectroscopy:XPS)を用いた深さ方向分析により、樹脂層とステンレス鋼層との間の金属炭化物および金属窒化物の有無を確認した。結果を表2に示す
Figure 0006418605
表2に示すように、サンプルAは、金属炭化物と金属窒化物とを含む。これに対し、サンプルBおよびサンプルCは、いずれも金属窒化物を含まない。このことから、ArガスおよびNガスの両方を用いてエッチングを行った後に導電性シールド層を形成することにより、金属炭化物と金属窒化物とを含む金属化合物層が形成されていることがわかる。
実施例1および実施例2から金属窒化物を含む金属化合物層を形成することにより、封止樹脂層と導電性シールド層との密着性を向上させることができることがわかる。
1…配線基板、2a…外部接続端子、2b…外部接続端子、3…半導体チップ、3A…半導体チップ、3B…半導体チップ、4…ボンディングワイヤ、5…封止樹脂層、6…金属化合物層、6a…金属化合物部、6b…金属化合物部、7…導電性シールド層、7a…金属層、7b…金属層、8…保護層、10…半導体装置、11…絶縁基体、12a…導電層、12b…導電層、13a…導電層、13b…導電層、14a…ビア、14b…ビア、15…絶縁層、16…絶縁層、31…バンプ、32…樹脂層。

Claims (5)

  1. 第1の面と第2の面とを有する基体と、グランド配線と、を有する配線基板と、
    前記第1の面上に搭載された半導体チップと、
    前記第2の面上に設けられ、前記グランド配線に電気的に接続されたグランド端子を含む外部接続端子と、
    前記半導体チップを封止する封止樹脂層と、
    前記封止樹脂層の表面に接し、かつ金属炭化物を含む第1の金属化合物部と、前記第1の金属化合物部上に設けられ、かつ金属窒化物を含む第2の金属化合物部と、を有する金属化合物層と、
    前記金属化合物層を挟んで前記封止樹脂層を覆うように設けられた導電性シールド層と、を具備し、
    前記グランド配線は、前記配線基板の側面に露出し、かつ前記導電性シールド層に電気的に接続されている半導体装置。
  2. 前記導電性シールド層上に設けられた保護層をさらに具備し、
    前記導電性シールド層は、
    前記金属化合物層を挟んで前記封止樹脂層を覆う第1の金属層と、
    前記第1の金属層上に設けられ、かつ前記第1の金属層よりも電気抵抗率が低い第2の金属層と、を有する、請求項に記載の半導体装置。
  3. 第1の面と第2の面とを有する基体と、グランド配線と、を有する配線基板と、
    前記第1の面上に搭載された半導体チップと、
    前記第2の面上に設けられ、前記グランド配線に電気的に接続されたグランド端子を含む外部接続端子と、
    前記半導体チップを封止する封止樹脂層と、
    前記封止樹脂層の表面に接し、金属窒化物を含む金属化合物層と、
    前記金属化合物層を挟んで前記封止樹脂層を覆うように設けられた導電性シールド層と、
    前記導電性シールド層上に設けられた保護層と、を具備し、
    前記導電性シールド層は、
    前記金属化合物層を挟んで前記封止樹脂層を覆う第1の金属層と、
    前記第1の金属層上に設けられ、かつ前記第1の金属層よりも電気抵抗率が低い第2の金属層と、を有し、
    前記グランド配線は、前記配線基板の側面に露出し、かつ前記導電性シールド層に電気的に接続されている半導体装置。
  4. 第1の面と第2の面とを有する基体と、グランド配線と、を有する配線基板の前記第1の面上に半導体チップを搭載する工程と、
    前記半導体チップを封止するように封止樹脂層を形成する工程と、
    前記配線基板の側面に前記グランド配線を露出させる工程と、
    前記封止樹脂層の表面に接し、かつ金属炭化物を含む第1の金属化合物部と、前記第1の金属化合物部上に設けられ、かつ金属窒化物を含む第2の金属化合物部と、を有する金属化合物層を形成する工程と、
    前記グランド配線に電気的に接続し、かつ前記金属化合物層を挟んで前記封止樹脂層を覆うように導電性シールド層を形成する工程と、
    前記グランド配線に電気的に接続するグランド端子を含む外部接続端子を前記第2の面上に形成する工程と、を具備する半導体装置の製造方法。
  5. 第1の面と第2の面とを有する基体と、グランド配線と、を有する配線基板の前記第1の面上に半導体チップを搭載する工程と、
    前記半導体チップを封止するように封止樹脂層を形成する工程と、
    前記配線基板の側面に前記グランド配線を露出させる工程と、
    窒素を含む雰囲気下でのドライエッチングにより前記封止樹脂層の一部を除去する工程と、
    前記グランド配線に電気的に接続し、かつ前記封止樹脂層を覆うように導電性シールド層を形成するとともに前記封止樹脂層と前記導電性シールド層との間に金属窒化物を含有する金属化合物層を形成する工程と、
    前記グランド配線に電気的に接続するグランド端子を含む外部接続端子を前記第2の面上に形成する工程と、を具備する半導体装置の製造方法。
JP2015152646A 2015-07-31 2015-07-31 半導体装置および半導体装置の製造方法 Active JP6418605B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015152646A JP6418605B2 (ja) 2015-07-31 2015-07-31 半導体装置および半導体装置の製造方法
TW105106350A TWI621238B (zh) 2015-07-31 2016-03-02 半導體裝置及其製造方法
CN201610208262.6A CN106409781B (zh) 2015-07-31 2016-04-06 半导体装置及其制造方法
CN201811610366.5A CN110010582B (zh) 2015-07-31 2016-04-06 半导体装置及其制造方法
US15/223,842 US9881876B2 (en) 2015-07-31 2016-07-29 Semiconductor device having conductive shield layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015152646A JP6418605B2 (ja) 2015-07-31 2015-07-31 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017034086A JP2017034086A (ja) 2017-02-09
JP6418605B2 true JP6418605B2 (ja) 2018-11-07

Family

ID=57882906

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015152646A Active JP6418605B2 (ja) 2015-07-31 2015-07-31 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
US (1) US9881876B2 (ja)
JP (1) JP6418605B2 (ja)
CN (2) CN106409781B (ja)
TW (1) TWI621238B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557540B2 (en) 2020-03-16 2023-01-17 Kioxia Corporation Semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10652996B2 (en) * 2015-12-21 2020-05-12 3M Innovative Properties Company Formable shielding film
JP2018160527A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体パッケージ、及び、半導体パッケージのマーキング方法
CN107342279A (zh) * 2017-06-08 2017-11-10 唯捷创芯(天津)电子技术股份有限公司 一种防电磁干扰的射频模块及其实现方法
JP7407498B2 (ja) * 2017-09-15 2024-01-04 日東電工株式会社 配線回路基板およびその製造方法
US20190229064A1 (en) * 2018-01-24 2019-07-25 Powertech Technology Inc. Laser color marking method for a semiconductor package
CN111727502B (zh) 2018-02-15 2024-07-12 株式会社村田制作所 高频模块
CN108323144B (zh) * 2018-03-14 2020-07-28 广州方邦电子股份有限公司 电磁屏蔽膜、线路板及电磁屏蔽膜的制备方法
KR102487841B1 (ko) * 2018-03-14 2023-01-11 삼성전자주식회사 반도체 패키지
WO2020067299A1 (ja) * 2018-09-27 2020-04-02 株式会社村田製作所 モジュールおよびその製造方法
KR102677777B1 (ko) * 2019-04-01 2024-06-25 삼성전자주식회사 반도체 패키지
KR102662052B1 (ko) * 2019-07-26 2024-05-02 삼성전자 주식회사 Emi 차폐 부재 및 이를 포함하는 전자 장치
US11658102B2 (en) * 2020-01-22 2023-05-23 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
JP2021125525A (ja) * 2020-02-04 2021-08-30 キオクシア株式会社 半導体パッケージおよびその製造方法
JP2022118877A (ja) 2021-02-03 2022-08-16 キオクシア株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58199543A (ja) * 1982-05-17 1983-11-19 Toshiba Corp 半導体装置のパツケ−ジ
JPH10261729A (ja) * 1997-03-17 1998-09-29 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2005109306A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品パッケージおよびその製造方法
JP4434778B2 (ja) * 2004-02-25 2010-03-17 Necエレクトロニクス株式会社 半導体装置
EP1727201A1 (en) * 2005-05-27 2006-11-29 Hou, PonWei Shielding material for preventing outleakage and penetration of electromagnetic waves
US8053253B2 (en) * 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2010146863A1 (ja) * 2009-06-17 2010-12-23 日本電気株式会社 Icパッケージ
CN102036541B (zh) * 2009-09-25 2014-02-19 鸿富锦精密工业(深圳)有限公司 电磁屏蔽膜及具有该电磁屏蔽膜的镜头模组
KR20110134200A (ko) * 2010-06-08 2011-12-14 삼성전기주식회사 전자기 밴드갭 구조물을 포함하는 emi 노이즈 차폐 기판
US9362196B2 (en) * 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same
TW201226197A (en) * 2010-12-30 2012-07-01 Chenming Mold Ind Corp Plastic member and manufacturing method thereof
US8959757B2 (en) * 2011-12-29 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
JP5779227B2 (ja) * 2013-03-22 2015-09-16 株式会社東芝 半導体装置の製造方法
JP5877814B2 (ja) * 2013-05-07 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
JP5684349B1 (ja) * 2013-09-10 2015-03-11 株式会社東芝 半導体装置および半導体装置の検査方法
JP6219155B2 (ja) 2013-12-13 2017-10-25 東芝メモリ株式会社 半導体装置の製造方法
US9269673B1 (en) * 2014-10-22 2016-02-23 Advanced Semiconductor Engineering, Inc. Semiconductor device packages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11557540B2 (en) 2020-03-16 2023-01-17 Kioxia Corporation Semiconductor device

Also Published As

Publication number Publication date
US20170033086A1 (en) 2017-02-02
CN110010582B (zh) 2023-06-27
CN106409781A (zh) 2017-02-15
JP2017034086A (ja) 2017-02-09
TW201705434A (zh) 2017-02-01
TWI621238B (zh) 2018-04-11
CN106409781B (zh) 2019-01-25
CN110010582A (zh) 2019-07-12
US9881876B2 (en) 2018-01-30

Similar Documents

Publication Publication Date Title
JP6418605B2 (ja) 半導体装置および半導体装置の製造方法
CN110010587B (zh) 半导体装置的制造方法及半导体装置
TWI229435B (en) Manufacture of semiconductor device
JP2008016818A (ja) 半導体装置およびその製造方法
US7795127B2 (en) Electronic device manufacturing method and electronic device
US9640511B2 (en) Method for producing a circuit carrier arrangement having a carrier which has a surface formed by an aluminum/silicon carbide metal matrix composite material
US9852995B1 (en) Semiconductor device
TW201128721A (en) Manufacturing method of semiconductor device
US8883627B2 (en) Method for chip packaging
JP2014143250A (ja) モジュール基板
JP2002231854A (ja) 半導体装置およびその製造方法
US11302647B2 (en) Semiconductor device package including conductive layers as shielding and method of manufacturing the same
JP2016115868A (ja) 半導体装置の製造方法
US9707706B2 (en) Flexible substrate embedded with wires and method for fabricating the same
JP2001237348A (ja) 半導体装置およびその製造方法
US7919843B2 (en) Semiconductor device and its manufacturing method
CN104282609B (zh) 用于装配电路载体的方法
US20160148865A1 (en) Electronic Circuit Board, Semiconductor Device Using the Same and Manufacturing Method for the Same
JP6756471B2 (ja) 配線基板および電子装置
JP2016086008A (ja) バンプ電極、電子部品および電子機器
JP4683768B2 (ja) 配線基板
TW202233039A (zh) 半導體裝置及半導體裝置之製造方法
JP2019169592A (ja) モジュールの製造方法
JP2010199266A (ja) 電子部品と可撓性基板との電気的接続の検査方法
JP2008258552A (ja) 半導体チップ積層実装体の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170609

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180719

TRDD Decision of grant or rejection written
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180903

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20180903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181003

R150 Certificate of patent or registration of utility model

Ref document number: 6418605

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350