JP6399938B2 - 差動出力バッファ - Google Patents
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Description
同図は、差動入力信号として、第1スイッチ16aを構成するNMOS(N型MOSトランジスタ)のゲートに高電圧が、第2スイッチ16bを構成するNMOSのゲートに低電圧が入力され、第1スイッチ16aがオン状態、第2スイッチ16bがオフ状態の場合を表している。
そして、電流ITOTALの電流値、抵抗値RINT、抵抗値REXTに応じて、電圧VAおよび電圧VB、つまり、差動振幅VOD=VA−VBが決定される。
(1)カレントミラー回路を構成する第1電流源20aのNMOSと第2電流源36のNMOSとの間でのソース−ドレイン電圧VDSのミスマッチ
(2)第1内蔵抵抗18aおよび第2内蔵抵抗18bの抵抗値RINTのばらつき
ITOTAL=IA+IB
… 式(1)
… 式(2)
… 式(3)
… 式(4)
… 式(5)
… 式(6)
前記差動出力回路は、
差動入力信号に応じて、一方がオン状態、他方がオフ状態となる第1スイッチおよび第2スイッチと、
高電圧電源と前記第1スイッチおよび第2スイッチとの間にそれぞれ接続され、同じ抵抗値を有する第1内蔵抵抗および第2内蔵抵抗と、
前記第1スイッチおよび第2スイッチと低電圧電源との間に接続され、前記バイアス電圧に応じて、一定値の電流を流す第1電流源と、
前記第1内蔵抵抗と前記第1スイッチとの間の第1内部ノードと、前記第2内蔵抵抗と前記第2スイッチとの間の第2内部ノードとの間に直列に接続され、同じ抵抗値を有する第1外部抵抗および第2外部抵抗とを備え、
前記バイアス電圧生成回路は、
オン状態の前記第1スイッチまたは第2スイッチに相当する第3スイッチと、
前記高電圧電源と前記第3スイッチとの間に接続され、前記第1内蔵抵抗または第2内蔵抵抗に相当する第3内蔵抵抗と、
前記第3スイッチと前記低電圧電源との間に接続され、前記第1電流源に相当する第2電流源と、
前記高電圧電源と前記第3スイッチとの間に前記第3内蔵抵抗と並列に接続され、前記第1外部抵抗または第2外部抵抗に相当する第3外部抵抗と、
前記第3内蔵抵抗および前記第3外部抵抗と前記第3スイッチとの間の、前記第1内部ノードまたは第2内部ノードに相当する第3内部ノードの電圧と、前記第1スイッチがオン状態の場合の前記第1内部ノードの電圧、または、前記第2スイッチがオン状態の場合の前記第2内部ノードの電圧に等しい基準電圧とが等しくなるように、前記第1電流源および前記第2電流源に流れる電流を制御する前記バイアス電圧を生成するオペアンプとを備えることを特徴とする差動出力バッファを提供するものである。
… 式(7)
前記第3内蔵抵抗および前記第3外部抵抗は、それぞれ、前記抵抗値RINTおよび前記抵抗値REXTのX・a倍の抵抗値を有することが好ましい。
また、本発明によれば、差動振幅を、第1内蔵抵抗および第2内蔵抵抗の抵抗値に係わらず、基準電圧によって決定することができる。
差動出力バッファ10は、バイアス電圧生成回路14を流れる合計の電流IREPと、差動出力回路12を流れる合計の電流ITOTALとの比率(電流比)が、1:a(aは、0ではない正の実数)となるように構成されている。
同図は、差動入力信号として、第1スイッチ16aのNMOSのゲートに高電圧が、第2スイッチ16bのNMOSのゲートに低電圧が入力され、第1スイッチ16aがオン状態、第2スイッチ16bがオフ状態の場合を表している。
なお、差動入力信号として、第1スイッチ16aのNMOSのゲートに低電圧が、第2スイッチ16bのNMOSのゲートに高電圧が入力された場合も、本実施形態の場合と同様に動作する。
第1内蔵抵抗18aと第1スイッチ16aとの間の第1内部ノード、および、第2内蔵抵抗18bと第2スイッチ16bとの間の第2内部ノードから、差動出力回路12の差動出力信号が出力される。
第1電流源20aのNMOSは、第1スイッチ16aおよび第2スイッチ16bと、高電圧よりも低い低電圧が供給される低電圧電源との間に接続され、バイアス電圧VBIASが、第1電流源20aのNMOSのゲートに入力されている。
オン状態の第1スイッチ16aまたは第2スイッチ16bに応じて、第3スイッチ16cのNMOSのゲートは高電圧電源に接続されている。つまり、本実施形態の第3スイッチ16cは、オン状態の第1スイッチ16aに相当する。
第3内蔵抵抗18cは、第1内蔵抵抗18aまたは第2内蔵抵抗18bの抵抗値RINTの1.5・a倍の抵抗値1.5・a・RINTを有する。
第2電流源20bのNMOSは、第3スイッチ16cと低電圧電源との間に接続され、オペアンプ26から出力されるバイアス電圧VBIASが、第2電流源20bのNMOSのゲートに入力されている。
第3外部抵抗24cは、第1外部抵抗24aまたは第2外部抵抗24bの1.5・a倍の抵抗値1.5・a・REXTを有する。
… 式(8)
オペアンプ26の−入力端子には、基準電圧VREFが入力され、+入力端子には、第3内部ノードの電圧が入力されている。本実施形態の場合、基準電圧VREFとして、オン状態の第1内部ノードの電圧VAが入力される。オペアンプ26から出力されるバイアス電圧VBIASは、第1電流源20aおよび第2電流源20bを構成するNMOSのゲートに入力される。
つまり、第1電流源20aおよび第2電流源20bは、カレントミラー回路を構成し、電流IREPと電流ITOTALとの比率は、1:aとなる。
… 式(9)
ITOTAL=a・IREP
… 式(10)
… 式(11)
… 式(12)
本実施形態の差動出力バッファ10では、基準電圧VREFの値のみで差動振幅VA−VBの値が決定されるため、VREF=300mVを式(12)に代入すると、差動振幅VA−VBは200mVとなり、第1内蔵抵抗18aおよび第2内蔵抵抗18bの抵抗値RINTのばらつきに依存しない。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12 差動出力回路
14、34 バイアス電圧生成回路
16a 第1スイッチ
16b 第2スイッチ
16c 第3スイッチ
18a 第1内蔵抵抗
18b 第2内蔵抵抗
18c 第3内蔵抵抗
20a 第1電流源
20b、36 第2電流源
22a 第1容量素子
22b 第2容量素子
24a 第1外部抵抗
24b 第2外部抵抗
24c 第3外部抵抗
26 オペアンプ
28 基準電圧生成回路
38 定電流生成回路
Claims (6)
- 差動出力回路と、前記差動出力回路に流れる電流を制御するバイアス電圧を生成するバイアス電圧生成回路とを備える差動出力バッファであって、
前記差動出力回路は、
差動入力信号に応じて、一方がオン状態、他方がオフ状態となる第1スイッチおよび第2スイッチと、
高電圧電源と前記第1スイッチおよび第2スイッチとの間にそれぞれ接続され、同じ抵抗値を有する第1内蔵抵抗および第2内蔵抵抗と、
前記第1スイッチおよび第2スイッチと低電圧電源との間に接続され、前記バイアス電圧に応じて、一定値の電流を流す第1電流源と、
前記第1内蔵抵抗と前記第1スイッチとの間の第1内部ノードと、前記第2内蔵抵抗と前記第2スイッチとの間の第2内部ノードとの間に直列に接続され、同じ抵抗値を有する第1外部抵抗および第2外部抵抗とを備え、
前記バイアス電圧生成回路は、
オン状態の前記第1スイッチまたは第2スイッチに相当する第3スイッチと、
前記高電圧電源と前記第3スイッチとの間に接続され、前記第1内蔵抵抗または第2内蔵抵抗に相当する第3内蔵抵抗と、
前記第3スイッチと前記低電圧電源との間に接続され、前記第1電流源に相当する第2電流源と、
前記高電圧電源と前記第3スイッチとの間に前記第3内蔵抵抗と並列に接続され、前記第1外部抵抗または第2外部抵抗に相当する第3外部抵抗と、
前記第3内蔵抵抗および前記第3外部抵抗と前記第3スイッチとの間の、前記第1内部ノードまたは第2内部ノードに相当する第3内部ノードの電圧と、前記第1スイッチがオン状態の場合の前記第1内部ノードの電圧、または、前記第2スイッチがオン状態の場合の前記第2内部ノードの電圧に等しい基準電圧とが等しくなるように、前記第1電流源および前記第2電流源に流れる電流を制御する前記バイアス電圧を生成するオペアンプとを備えることを特徴とする差動出力バッファ。 - 前記第1内蔵抵抗および第2内蔵抵抗の抵抗値がそれぞれRINT、前記第1外部抵抗および第2外部抵抗の抵抗値がそれぞれREXTの場合に、前記第3内蔵抵抗および前記第3外部抵抗は、それぞれ、式(13)により算出される、前記抵抗値RINTおよび前記抵抗値REXTのX倍の抵抗値を有する請求項1に記載の差動出力バッファ。
… 式(13) - 前記第3スイッチおよび前記第2電流源は、それぞれ、前記第1スイッチまたは第2スイッチ、および、前記第1電流源の1/a倍(aは、0ではない正の実数)のサイズのトランジスタで構成され、
前記第3内蔵抵抗および前記第3外部抵抗は、それぞれ、前記抵抗値RINTおよび前記抵抗値REXTのX・a倍の抵抗値を有する請求項2に記載の差動出力バッファ。 - さらに、同じ容量値を持つ第1外部容量および第2外部容量が、前記第1内蔵抵抗および第2内蔵抵抗と前記第1外部抵抗および第2外部抵抗との間にそれぞれ接続されている請求項1〜3のいずれか1項に記載の差動出力バッファ。
- 前記第1内蔵抵抗、第2内蔵抵抗および第3内蔵抵抗は、ポリシリコン抵抗により構成されている請求項1〜4のいずれか1項に記載の差動出力バッファ。
- 前記第1内蔵抵抗、第2内蔵抵抗および第3内蔵抵抗は、オン状態のMOSトランジスタのオン抵抗により構成されている請求項1〜4のいずれか1項に記載の差動出力バッファ。
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