JP6398909B2 - Schottky barrier diode and manufacturing method thereof - Google Patents
Schottky barrier diode and manufacturing method thereof Download PDFInfo
- Publication number
- JP6398909B2 JP6398909B2 JP2015162351A JP2015162351A JP6398909B2 JP 6398909 B2 JP6398909 B2 JP 6398909B2 JP 2015162351 A JP2015162351 A JP 2015162351A JP 2015162351 A JP2015162351 A JP 2015162351A JP 6398909 B2 JP6398909 B2 JP 6398909B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- titanium
- semiconductor device
- palladium
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
本発明は、ショットキーバリアダイオードに関する。 The present invention relates to a Schottky barrier diode.
ショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）として、窒化ガリウム（ＧａＮ）から主に形成される１つ以上の半導体層を備えるものが知られている（例えば、特許文献１）。特許文献１のＳＢＤは、半導体層としての窒化ガリウム（ＧａＮ）層の上に、ニッケル（Ｎｉ）層と、金（Ａｕ）層とが、この順に積層されている。
As a Schottky Barrier Diode (SBD), one having one or more semiconductor layers mainly formed of gallium nitride (GaN) is known (for example, Patent Document 1). In the SBD of
金（Ａｕ）は高価であるため、アルミニウム（Ａｌ）などの比較的安価な金属を用いることが好ましい。しかし、金（Ａｕ）の代わりに、アルミニウム（Ａｌ）を用い、アルミニウム（Ａｌ）とニッケル（Ｎｉ）とを接触させた場合、逆方向耐圧が下がるという課題がある。この課題を解決するため、アルミニウム（Ａｌ）層とニッケル（Ｎｉ）層との間に、チタン（Ｔｉ）層と、窒化チタン（ＴｉＮ）層と、チタン（Ｔｉ）層とを、この順に積層させる構造を採用することができる。 Since gold (Au) is expensive, it is preferable to use a relatively inexpensive metal such as aluminum (Al). However, when aluminum (Al) is used instead of gold (Au) and aluminum (Al) and nickel (Ni) are brought into contact with each other, there is a problem that the reverse breakdown voltage is lowered. In order to solve this problem, a titanium (Ti) layer, a titanium nitride (TiN) layer, and a titanium (Ti) layer are laminated in this order between an aluminum (Al) layer and a nickel (Ni) layer. A structure can be adopted.
さらに、窒化ガリウム（ＧａＮ）とショットキー電極とのバリア高さを向上させる方法として、ニッケル（Ｎｉ）層の上にパラジウム（Ｐｄ）層を積層する方法を発明者らは発見した。この方法を採用した場合、パラジウム（Ｐｄ）層と、チタン（Ｔｉ）層とを接触させることとなる。しかし、パラジウム（Ｐｄ）層と、チタン（Ｔｉ）層とを接触させた場合、逆方向耐圧が下がることについても発明者らは発見した。 Furthermore, the inventors have discovered a method of laminating a palladium (Pd) layer on a nickel (Ni) layer as a method for improving the barrier height between gallium nitride (GaN) and a Schottky electrode. When this method is adopted, the palladium (Pd) layer and the titanium (Ti) layer are brought into contact with each other. However, the inventors have also discovered that when the palladium (Pd) layer and the titanium (Ti) layer are brought into contact with each other, the reverse breakdown voltage is lowered.
このため、低コスト化と、逆方向耐圧の低減抑制と、バリア高さの向上とを実現する技術が望まれていた。そのほか、ＳＢＤにおいては、微細化、製造の容易化、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。 For this reason, there has been a demand for a technology that realizes cost reduction, suppression of reduction of reverse breakdown voltage, and improvement of barrier height. In addition, in SBD, miniaturization, ease of manufacture, resource saving, improvement in usability, improvement in durability, and the like have been desired.
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.
（１）本発明の一形態によれば、ショットキーバリアダイオードが提供される。このショットキーバリアダイオードは、主に窒化ガリウムから形成されている半導体層と、前記半導体層の上に、主にニッケルから形成されているニッケル層と、前記ニッケル層の上に、主にパラジウムから形成されているパラジウム層と、前記パラジウム層の上に、主にモリブデンから形成されているモリブデン層と、前記モリブデン層の上に、主にチタンから形成されている第１のチタン層と、前記第１のチタン層の上に、主に窒化チタンから形成されている窒化チタン層と、前記窒化チタン層の上に、主にチタンから形成されている第２のチタン層と、前記第２のチタン層の上に、アルミニウムを含むアルミニウム層と、を備え、前記パラジウム層のチタン含有量が１．０×１０１８（ａｔｍ/ ｃｍ3）以下である。この形態のショットキーバリアダイオードによれば、低コスト化と、逆方向耐圧の低減抑制と、バリア高さの向上とを実現することができる。 (1) According to one aspect of the present invention, a Schottky barrier diode is provided. The Schottky barrier diode includes a semiconductor layer mainly formed of gallium nitride, a nickel layer mainly formed of nickel on the semiconductor layer, and mainly palladium on the nickel layer. A palladium layer formed, a molybdenum layer mainly formed of molybdenum on the palladium layer, a first titanium layer mainly formed of titanium on the molybdenum layer, and A titanium nitride layer mainly formed of titanium nitride on the first titanium layer, a second titanium layer mainly formed of titanium on the titanium nitride layer, and the second titanium layer An aluminum layer containing aluminum is provided on the titanium layer, and the titanium content of the palladium layer is 1.0 × 10 18 (atm / cm 3 ) or less. According to this form of the Schottky barrier diode, it is possible to realize cost reduction, suppression of reduction in reverse breakdown voltage, and improvement of barrier height.
（２）本発明の他の形態によれば、ショットキーバリアダイオードの製造方法が提供される。ショットキーバリアダイオードの製造方法は、主に窒化ガリウムから形成される半導体層の上に、主にニッケルによりニッケル層を形成する工程と、前記ニッケル層の上に、主にパラジウムによりパラジウム層を形成する工程と、前記パラジウム層の上に、主にモリブデンによりモリブデン層を形成する工程と、前記モリブデン層の上に、主にチタンにより第１のチタン層を形成する工程と、前記第１のチタン層の上に、主に窒化チタンにより窒化チタン層を形成する工程と、前記窒化チタン層の上に、主にチタンにより第２のチタン層を形成する工程と、前記第２のチタン層の上に、アルミニウムを含むアルミニウム層を形成する工程と、を備え、前記パラジウム層のチタン含有量が１．０×１０１８（ａｔｍ/ ｃｍ3）以下である。この形態のショットキーバリアダイオードの製造方法によれば、低コスト化と、逆方向耐圧の低減抑制と、バリア高さの向上とを実現したショットキーバリアダイオードを製造することができる。 (2) According to another aspect of the present invention, a method for manufacturing a Schottky barrier diode is provided. The Schottky barrier diode manufacturing method includes a step of forming a nickel layer mainly from nickel on a semiconductor layer mainly formed from gallium nitride, and a palladium layer mainly formed from palladium on the nickel layer. A step of forming a molybdenum layer mainly from molybdenum on the palladium layer, a step of forming a first titanium layer mainly from titanium on the molybdenum layer, and the first titanium. Forming a titanium nitride layer mainly on the titanium nitride layer; forming a second titanium layer mainly on the titanium nitride layer; and on the second titanium layer. And a step of forming an aluminum layer containing aluminum, wherein the palladium layer has a titanium content of 1.0 × 10 18 (atm / cm 3 ) or less. According to this method of manufacturing a Schottky barrier diode, it is possible to manufacture a Schottky barrier diode that realizes cost reduction, suppression of reduction in reverse breakdown voltage, and improvement of barrier height.
（３）上述の製造方法において、前記ニッケル層を形成する工程から前記アルミニウム層を形成する工程までに、熱処理する工程を含まず、前記アルミニウム層を形成する工程の後に、熱処理する工程を含んでもよい。この形態のショットキーバリアダイオードの製造方法によれば、逆方向耐圧の低減がより抑制されたショットキーバリアダイオードを製造することができる。 (3) In the manufacturing method described above, from the step of forming the nickel layer to the step of forming the aluminum layer, the step of heat treatment is not included, and the step of heat treatment is included after the step of forming the aluminum layer. Good. According to this method of manufacturing a Schottky barrier diode, it is possible to manufacture a Schottky barrier diode in which the reduction in reverse breakdown voltage is further suppressed.
本発明は、ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法以外の種々の形態で実現することも可能である。例えば、上述のショットキーバリアダイオードを備える半導体装置、その半導体装置を製造する製造方法などの形態で実現することができる。 The present invention can be realized in various forms other than the Schottky barrier diode and the Schottky barrier diode manufacturing method. For example, it can be realized in the form of a semiconductor device including the above Schottky barrier diode, a manufacturing method for manufacturing the semiconductor device, and the like.
本願発明のショットキーバリアダイオードによれば、低コスト化と、逆方向耐圧の低減抑制と、バリア高さの向上とを実現することができる。また、本願発明のショットキーバリアダイオードの製造方法によれば、低コスト化と、逆方向耐圧の低減抑制と、バリア高さの向上とを実現したショットキーバリアダイオードを製造することができる。 According to the Schottky barrier diode of the present invention, it is possible to realize cost reduction, suppression of reduction in reverse breakdown voltage, and improvement of barrier height. In addition, according to the method for manufacturing a Schottky barrier diode of the present invention, it is possible to manufacture a Schottky barrier diode that realizes cost reduction, suppression of reduction in reverse breakdown voltage, and improvement of barrier height.
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。本実施形態では、半導体装置１０は、縦型のショットキーバリアダイオードである。図１には、相互に直交するＸＹＺ軸が図示されている。
A. First embodiment A-1. Configuration of Semiconductor Device FIG. 1 is a cross-sectional view schematically showing the configuration of a
図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸であり、＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸であり、＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸であり、＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。 Of the XYZ axes in FIG. 1, the X axis is an axis from the left side of FIG. 1 toward the right side of the page, the + X axis direction is a direction toward the right side of the page, and the −X axis direction is a direction toward the left side of the page. It is. Of the XYZ axes in FIG. 1, the Y axis is an axis from the front of the paper to the back of the paper in FIG. 1, the + Y axis direction is a direction toward the back of the paper, and the −Y axis direction is a direction toward the front of the paper. It is. Among the XYZ axes in FIG. 1, the Z axis is an axis that goes from the bottom of FIG. 1 to the top of the paper, the + Z axis direction is a direction that goes on the paper, and the −Z axis direction is a direction that goes down the paper. It is.
半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。半導体装置１０は、基板１１０と、半導体層１２０と、配線層１６０と、絶縁層１８０と、ショットキー電極１９０と、裏面電極１７０とを備える。
The
半導体装置１０の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体層である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成され、ケイ素（Ｓｉ）をドナーとして含有するｎ型半導体層である。本明細書において、「主に形成される」とは、モル分率において９０％以上含有することを示す。
The
半導体装置１０の半導体層１２０は、Ｘ軸およびＹ軸に沿って広がるｎ型半導体層である。本実施形態では、半導体層１２０は、窒化ガリウム（ＧａＮ）から主に形成され、ケイ素（Ｓｉ）をドナーとして含有する。半導体層１２０は、基板１１０の＋Ｚ軸方向側に積層されている。半導体層１２０は、界面１２１を有する。界面１２１は、半導体層１２０が広がるＸＹ平面に沿うとともに＋Ｚ軸方向を向いた面である。界面１２１の少なくとも一部は、曲面であってもよいし、起伏を有してもよい。本実施形態において、半導体層１２０の膜厚は１０μｍであり、ドナー濃度は１×１０１６ｃｍ−３である。
The
半導体装置１０の絶縁層１８０は、電気絶縁性を有し、基板１１０と半導体層１２０との＋Ｚ軸側の面を被覆する。絶縁層１８０は、第１の絶縁層１８１と、第２の絶縁層１８２とを備える。
The
絶縁層１８０における第１の絶縁層１８１は、酸化アルミニウム（Ａｌ2Ｏ3）から形成され、基板１１０及び半導体層１２０と接する層である。本実施形態では、第１の絶縁層１８１の厚みは、１００ｎｍである。絶縁層１８０における第２の絶縁層１８２は、二酸化ケイ素（ＳｉＯ2）から形成される。本実施形態では、第２の絶縁層１８２の厚みは、５００ｎｍである。
The first
絶縁層１８０には、第１の絶縁層１８１および第２の絶縁層１８２を貫通する開口部１８５が形成されている。開口部１８５は、ウエットエッチングにより形成される。
In the insulating
半導体装置１０のショットキー電極１９０は、導電性を有し、半導体層１２０の界面１２１にショットキー接合された電極である。ショットキー電極１９０は、半導体層１２０と接する層から順に、ニッケル層１９２と、パラジウム層１９４と、モリブデン層１９６とを備える。本明細書において、ショットキー電極とは、半導体層１２０の電子親和力とショットキー電極として用いられる金属の仕事関数との差が、０．５ｅＶ以上の電極をいう。
The
ショットキー電極１９０におけるニッケル層１９２は、主に、ニッケル（Ｎｉ）から形成されている。本実施形態において、ニッケル層１９２の厚みは、１００ｎｍである。ショットキー電極１９０におけるパラジウム層１９４は、主に、パラジウム（Ｐｄ）から形成されている。本実施形態において、パラジウム層１９４の厚みは、１００ｎｍである。半導体装置１０におけるパラジウム層１９４のチタン含有量は、１．０×１０１８（ａｔｍ/ ｃｍ3）以下である。また、ショットキー電極１９０におけるモリブデン層１９６は、主に、モリブデン（Ｍｏ）から形成されている。本実施形態において、モリブデン層１９６の厚みは、１０ｎｍである。モリブデン層１９６の厚みは、均質な層とするためには５ｎｍ以上が好ましく、応力による剥がれを防止する観点から５００ｎｍ以下が好ましい。なお、ニッケル層１９２は、半導体層１２０と接している。パラジウム層１９４は、ニッケル層１９２と接している。モリブデン層１９６は、パラジウム層１９４と接している。
The
半導体装置１０の配線層１６０は、パッド電極や引き出し配線用の電極としてショットキー電極の上に設けられた電極層である。配線層１６０は、一般的に、ショットキー電極層よりも抵抗が小さくなるよう、Ａｌ、Ａｕ、Ｃｕなどの比較的抵抗率の低い金属材料を含み厚く設けることが多い。半導体装置１０の配線層１６０は、ショットキー電極１９０と接する層から順に、第１のチタン層１６２と、窒化チタン層１６４と、第２のチタン層１６６と、アルミニウム層１６８と、を備える。
The
配線層１６０における第１のチタン層１６２は、主に、チタン（Ｔｉ）から形成されている。本実施形態において、第１のチタン層１６２の厚みは、２０ｎｍである。配線層１６０における窒化チタン層１６４は、主に、窒化チタン（ＴｉＮ）から形成されている。本実施形態において、窒化チタン層１６４の厚みは、２００ｎｍである。配線層１６０における第２のチタン層１６６は、主に、チタン（Ｔｉ）から形成されている。本実施形態において、第２のチタン層１６６の厚みは、２０ｎｍである。なお、第１のチタン層１６２は、モリブデン層１９６と接している。窒化チタン層１６４は、第１のチタン層１６２と接している。第２のチタン層１６６は、窒化チタン層１６４と接している。
The
配線層１６０におけるアルミニウム層１６８は、アルミニウム（Ａｌ）を含む層である。本実施形態において、アルミニウム層１６８は、アルミニウムシリコン（ＡｌＳｉ）から形成されている。アルミニウム層１６８は、アルミニウム（Ａｌ）にシリコン（Ｓｉ）が１％添加されたアルミニウムシリコン（ＡｌＳｉ）から形成されている。なお、アルミニウム層１６８としては、主に、アルミニウムにより形成されている層としてもよい。また、アルミニウム層１６８は、アルミニウム銅（ＡｌＣｕ）から形成されていてもよい。本実施形態において、アルミニウム層１６８の厚みは、２０００ｎｍである。配線層１６０およびショットキー電極１９０が、ショットキーバリアダイオードのアノード電極となる。なお、アルミニウム層１６８は、第２のチタン層１６６と接している。
The
半導体装置１０の配線層１６０のうち、ショットキー電極１９０側に形成された第１のチタン層１６２、窒化チタン層１６４、および第２のチタン層１６６はバリアメタル層とも呼ばれる。これらの層は、ショットキー電極１９０とアルミニウム層１６８との間での金属の拡散を抑制するために設けられた層である。
Of the
半導体装置１０の裏面電極１７０は、基板１１０の−Ｚ軸方向側にオーミック接合された電極である。裏面電極１７０は、基板１１０と接する層から順に、（ｉ）チタン（Ｔｉ）を含むチタン層１７１と、（ｉｉ）アルミニウム（Ａｌ）を含むアルミニウム層１７２と、（ｉｉｉ）チタン（Ｔｉ）を含むチタン層１７３と、（ｉｖ）窒化チタン（ＴｉＮ）を含む窒化チタン層１７４と、（ｖ）チタン（Ｔｉ）を含むチタン層１７５と、（ｖｉ）銀（Ａｇ）を含む銀層１７６と、を備える。本実施形態において、チタン層１７１の厚みは３０ｎｍであり、アルミニウム層１７２の厚みは３００ｎｍであり、チタン層１７３の厚みは２０ｎｍであり、窒化チタン層１７４の厚みは２００ｎｍであり、チタン層１７５の厚みは２０ｎｍであり、銀層１７６の厚みは１００ｎｍである。
The
Ａ−２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、工程Ｐ１１０において、エピタキシャル成長によって基板１１０の上に半導体層１２０を形成する。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を実現するＭＯＣＶＤ装置を用いたエピタキシャル成長によって、基板１１０上に半導体層１２０を形成する。
A-2. FIG. 2 is a process diagram showing a method for manufacturing the
半導体層１２０を形成した（工程Ｐ１１０）後、製造者は、工程Ｐ１１５において、半導体層１２０のＹ軸（図１参照）と垂直な断面がメサ（台地）状となるようにエッチングを行なう。
After forming the semiconductor layer 120 (process P110), in step P115, the manufacturer performs etching so that the cross section perpendicular to the Y axis (see FIG. 1) of the
エッチング（工程Ｐ１１０）（図２参照）後、工程Ｐ１２０において、半導体層１２０の界面１２１に、ショットキー電極１９０を形成する。工程Ｐ１２０は、工程Ｐ１２２と、工程Ｐ１２４と、工程Ｐ１２６とを備える。
After etching (process P110) (see FIG. 2), a
工程Ｐ１２２は、半導体層１２０の上に、主にニッケル（Ｎｉ）によりニッケル層１９２を形成する工程である。工程Ｐ１２４は、工程Ｐ１２２後に、ニッケル層１９２の上に、主にパラジウム（Ｐｄ）によりパラジウム層１９４を形成する工程である。工程Ｐ１２６は、工程Ｐ１２４後に、パラジウム層１９４の上に、主にモリブデン（Ｍｏ）によりモリブデン層１９６を形成する工程である。本実施形態では、製造者は、ショットキー電極１９０をリフトオフ法によって形成する。
Step P122 is a step of forming the
ショットキー電極１９０を形成した（工程Ｐ１２０）後、製造者は、工程Ｐ１３０において、基板１１０と半導体層１２０とショットキー電極１９０との＋Ｚ軸側の面に、絶縁層１８０を形成する。工程Ｐ１３０は、工程Ｐ１３２と、工程Ｐ１３４とを備える。
After forming the Schottky electrode 190 (process P120), the manufacturer forms the insulating
工程Ｐ１３２は、基板１１０と半導体層１２０とショットキー電極１９０との＋Ｚ軸側の面に、酸化アルミニウム（Ａｌ2Ｏ3）から形成される第１の絶縁層１８１を形成する工程である。本実施形態では、製造者は、ＡＬＤ(Atomic Layer Deposition）法によって第１の絶縁層１８１を形成する。
Step P132 is a step of forming a first insulating
工程Ｐ１３４は、工程Ｐ１３２後に、第１の絶縁層１８１の上に、二酸化ケイ素（ＳｉＯ2）から形成される第２の絶縁層１８２を形成する工程である。本実施形態では、製造者は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって第２の絶縁層１８２を形成する。
Step P134 is a step of forming the second insulating
絶縁層１８０を形成した（工程Ｐ１３０）後、製造者は、工程Ｐ１４０において、絶縁層１８０に、ウエットエッチングを用いて開口部１８５（図１参照）を形成する。本実施形態では、製造者は、フォトリソグラフィによって、開口部１８５を形成する。
After forming the insulating layer 180 (process P130), the manufacturer forms the opening 185 (see FIG. 1) in the insulating
開口部１８５を形成した（工程Ｐ１４０（図２参照））後、製造者は、工程Ｐ１５０において、基板１１０の−Ｚ軸方向側の面に裏面電極１７０を形成する。本実施形態では、製造者は、基板１１０の−Ｚ軸方向側に、チタン層１７１と、アルミニウム層１７２と、チタン層１７３と、窒化チタン層１７４と、チタン層１７５と、銀層１７６とをこの順で形成する。本実施形態において、裏面電極１７０の形成は、蒸着法を用いるが、スパッタ法を用いてもよい。
After forming the opening 185 (process P140 (see FIG. 2)), the manufacturer forms the
裏面電極１７０を形成した（工程Ｐ１５０）後、製造者は、工程Ｐ１６０において、熱処理を行なう。本実施形態における熱処理は、窒素雰囲気において４００℃３０分行なう。 After forming the back electrode 170 (process P150), the manufacturer performs heat treatment in process P160. The heat treatment in this embodiment is performed at 400 ° C. for 30 minutes in a nitrogen atmosphere.
熱処理を行なった（工程Ｐ１６０）後、製造者は、工程Ｐ１７０において、絶縁層１８０及びショットキー電極１９０の上に、配線層１６０を形成する。工程Ｐ１７０は、工程Ｐ１７２と、工程Ｐ１７４と、工程Ｐ１７６と、工程Ｐ１７８とを備える。
After the heat treatment (process P160), the manufacturer forms the
工程Ｐ１７２は、ショットキー電極１９０であるモリブデン層１９６の上、及び絶縁層１８０である第２の絶縁層１８２の上に、主にチタン（Ｔｉ）により第１のチタン層１６２を形成する工程である。工程Ｐ１７４は、工程Ｐ１７２後に、第１のチタン層１６２の上に、主に窒化チタン（ＴｉＮ）により窒化チタン層１６４を形成する工程である。工程Ｐ１７６は、工程Ｐ１７４後に、窒化チタン層１６４の上に、主にチタン（Ｔｉ）により第２のチタン層１６６を形成する工程である。工程Ｐ１７８は、第２のチタン層１６６の上に、アルミニウム（Ａｌ）を含むアルミニウム層１６８を形成する工程である。本実施形態において、配線層１６０の成膜は、スパッタ法を用いるが、蒸着法を用いてもよい。成膜後は不要な部分をエッチングにより除去することにより、配線層１６０を形成する。本実施形態において、エッチングとして、ＩＣＰ(Inductively Coupled Plasma)によるドライエッチングを採用するが、他のエッチング法を用いてもよい。また、エッチングは行なわず、リフトオフ法を用いてもよい。
Step P172 is a step of forming the
配線層１６０を形成した（工程Ｐ１７０）後、製造者は、工程Ｐ１８０において、熱処理を行なう。本実施形態における熱処理は、窒素雰囲気において４００℃３０分行なう。 After forming the wiring layer 160 (process P170), the manufacturer performs heat treatment in process P180. The heat treatment in this embodiment is performed at 400 ° C. for 30 minutes in a nitrogen atmosphere.
これらの工程を経て、半導体装置１０が完成する。
Through these steps, the
本実施形態の半導体装置１０は、半導体層１２０と、ニッケル層１９２と、パラジウム層１９４と、モリブデン層１９６と、第１のチタン層１６２と、窒化チタン層１６４と、第２のチタン層１６６と、アルミニウム層１６８とが、この順に積層されている。また、半導体装置１０におけるパラジウム層１９４のチタン含有量は、１．０×１０１８（ａｔｍ/ ｃｍ3）以下である。
The
本実施形態の半導体装置１０は、配線層１６０の最外層として、金（Ａｕ）層の代わりにアルミニウム（Ａｌ）層を用いる。このため、半導体装置の材料として金（Ａｕ）を含む場合と比較して、半導体装置１０は安価に製造することができる。
In the
また、本実施形態の半導体装置１０は、ニッケル層１９２とアルミニウム層１６８との間に、複数の層が積層されている。このため、ニッケル層１９２とアルミニウム層１６８とが接することに起因して生じる逆方向耐圧の低下を、半導体装置１０によれば低減することができる。
In the
本実施形態の半導体装置１０において、ショットキー電極１９０は、半導体層１２０と密着性を有するニッケル層１９２と、仕事関数の大きいパラジウム層１９４とを含む。ショットキー電極１９０としてパラジウム層１９４を含むため、半導体装置１０によれば、半導体層１２０とショットキー電極とのバリア高さを向上できる。
In the
本実施形態の半導体装置１０において、パラジウム層１９４と第１のチタン層１６２との間に、モリブデン層１９６が積層されている。このため、パラジウム層１９４へのチタン（Ｔｉ）の拡散が抑制され、半導体装置１０におけるパラジウム層１９４のチタン含有量は、１．０×１０１８（ａｔｍ/ ｃｍ3）以下となる。この結果、パラジウム層１９４と第１のチタン層１６２とが接することや、パラジウム層１９４に多量のチタン（Ｔｉ）が含有されていることに起因して生じる逆方向耐圧の低下を、半導体装置１０によれば低減することができる。以下に、パラジウム層のチタン含有率と逆方向耐圧との関係を示す実験結果を示す。
In the
Ａ−３．実験結果
本実験において、実施例と比較例とを用いた。実施例として、上記製造方法により製造された半導体装置１０を用いた。比較例として、半導体装置１０のパラジウム層１９４に予めチタン（Ｔｉ）を１０２１（ａｔｍ/ ｃｍ3）混ぜた半導体装置１０Ａを用いた。なお、上記以外の部分において、実施例と比較例は同じである。図３及び図４は実施例の結果を示し、図５及び図６は比較例の結果を示す。
A-3. Experimental Results In this experiment, examples and comparative examples were used. As an example, the
図３は、半導体装置の深さと、各成分濃度との関係を示す図である。図３のサンプルとして、上記製造方法により製造された半導体装置１０（実施例）を用いた。図３は、二次イオン質量分析法（Secondary Ion Mass Spectrometry:ＳＩＭＳ）により得られた結果である。図３において、縦軸は各成分の濃度（ａｔｍ/ ｃｍ3）を示し、横軸は半導体装置の深さ（μｍ）を示す。深さが０μｍの地点は、半導体層１２０の任意の点を示し、深さが約１．６μｍ付近から約２．５μｍ付近までにショットキー電極１９０の各成分と、配線層１６０の各成分とが、この順に検出されている。
FIG. 3 is a diagram illustrating the relationship between the depth of the semiconductor device and the concentration of each component. As the sample of FIG. 3, the semiconductor device 10 (Example) manufactured by the above manufacturing method was used. FIG. 3 shows the results obtained by secondary ion mass spectrometry (SIMS). In FIG. 3, the vertical axis indicates the concentration (atm / cm 3 ) of each component, and the horizontal axis indicates the depth (μm) of the semiconductor device. The point where the depth is 0 μm indicates an arbitrary point of the
図３において、深さが約１．８μｍから約１．９μｍ付近に、パラジウム（Ｐｄ）のピークがある。他の材料と比較してパラジウム（Ｐｄ）の濃度が最も多い部分が、パラジウム層１９４である。図３において、半導体装置１０（実施例）のパラジウム層１９４のチタン含有量が１．０×１０１８（ａｔｍ/ ｃｍ3）以下であることが分かる。なお、モリブデン層１９６のチタン含有量についても１．０×１０１８（ａｔｍ/ ｃｍ3）以下であることが分かる。
In FIG. 3, a peak of palladium (Pd) is present at a depth of about 1.8 μm to about 1.9 μm. The portion with the highest concentration of palladium (Pd) compared to other materials is the
図４は、電流密度（Ａ／ｃｍ２）と逆方向電圧（Ｖ）との関係を示す図である。図４のサンプルとして、半導体装置１０（実施例）を用いた。図４は、半導体装置１０へ逆方向電圧を印加した場合における電流密度を示す。つまり、図４は、半導体装置１０の配線層１６０を電源の陰極と接続し、半導体装置１０の裏面電極１７０を電源の陽極と接続した場合における電流密度を示す。
FIG. 4 is a diagram illustrating the relationship between current density (A / cm 2 ) and reverse voltage (V). The semiconductor device 10 (Example) was used as the sample of FIG. FIG. 4 shows the current density when a reverse voltage is applied to the
図４において、半導体装置１０へ印加した逆方向電圧が０Ｖから約２０Ｖまでの範囲では、逆方向電圧の増加とともに電流密度が減少しているが、約２０Ｖから２００Ｖまでの範囲では、逆方向電圧の増加とともに電流密度が増加していることがわかる。
In FIG. 4, when the reverse voltage applied to the
図５は、半導体装置の深さと、各成分濃度との関係を示す図である。図５のサンプルとして、半導体装置１０Ａ（比較例）を用いた。図５は、図３の結果と同様に、二次イオン質量分析法（Secondary Ion Mass Spectrometry:ＳＩＭＳ）により得られた結果である。図５において、縦軸は各成分の濃度（ａｔｍ/ ｃｍ3）を示し、横軸は半導体装置の深さ（μｍ）を示す。深さが０μｍの地点は、半導体層の任意の点を示し、深さが約１．２μｍ付近から約１．９μｍ付近までにショットキー電極１９０Ａの各成分と、配線層１６０Ａの各成分とが、この順に検出されている。 FIG. 5 is a diagram showing the relationship between the depth of the semiconductor device and the concentration of each component. A semiconductor device 10A (comparative example) was used as the sample of FIG. FIG. 5 shows the results obtained by secondary ion mass spectrometry (SIMS), similar to the results of FIG. In FIG. 5, the vertical axis indicates the concentration (atm / cm 3 ) of each component, and the horizontal axis indicates the depth (μm) of the semiconductor device. The point where the depth is 0 μm indicates an arbitrary point of the semiconductor layer, and the components of the Schottky electrode 190A and the components of the wiring layer 160A are divided between about 1.2 μm and about 1.9 μm. Are detected in this order.
図５において、深さが約１．３μｍから約１．４μｍ付近に、パラジウム（Ｐｄ）のピークがある。他の材料と比較してパラジウム（Ｐｄ）の濃度が最も多い部分が、半導体装置１０Ａのパラジウム層１９４Ａである。図５において、半導体装置１０Ａ（比較例）のパラジウム層１９４Ａのチタン含有量が約１．０×１０２１（ａｔｍ/ ｃｍ3）であることが分かる。 In FIG. 5, there is a palladium (Pd) peak at a depth of about 1.3 μm to about 1.4 μm. The portion having the highest palladium (Pd) concentration compared to other materials is the palladium layer 194A of the semiconductor device 10A. 5 that the titanium content of the palladium layer 194A of the semiconductor device 10A (comparative example) is about 1.0 × 10 21 (atm / cm 3 ).
図６は、電流密度（Ａ／ｃｍ２）と逆方向電圧との関係を示す図である。図６のサンプルとして、半導体装置１０Ａ（比較例）を用いた。図６は、図４の結果と同様に、半導体装置１０Ａへ逆方向電圧を印加した場合における電流密度を示す。 FIG. 6 is a diagram illustrating the relationship between current density (A / cm 2 ) and reverse voltage. A semiconductor device 10A (comparative example) was used as the sample of FIG. FIG. 6 shows the current density when a reverse voltage is applied to the semiconductor device 10A, similarly to the result of FIG.
図６の結果から、半導体装置１０Ａへ印加した逆方向電圧の大きさによらず、電流密度が約１．０×１０−３（Ａ／ｃｍ２）であることが分かる。この結果から、半導体装置１０Ａは、電流がリークしており、ショートしていることがわかる。 From the result of FIG. 6, it can be seen that the current density is about 1.0 × 10 −3 (A / cm 2 ) regardless of the magnitude of the reverse voltage applied to the semiconductor device 10A. From this result, it can be seen that the semiconductor device 10A has a leaked current and is short-circuited.
図４から図６までに示される結果から、パラジウム層のチタン含有量が１．０×１０１８（ａｔｍ/ ｃｍ3）より大きい半導体装置１０Ａの場合と比較して、パラジウム層のチタン含有量が１．０×１０１８（ａｔｍ/ ｃｍ3）以下である半導体装置１０の逆方向耐圧が高いことが分かる。つまり、パラジウム層のチタン含有率が高い場合に、逆方向耐圧が下がることが分かる。
From the results shown in FIGS. 4 to 6, the titanium content in the palladium layer is higher than that in the semiconductor device 10A in which the titanium content in the palladium layer is larger than 1.0 × 10 18 (atm / cm 3 ). It can be seen that the reverse breakdown voltage of the
Ｂ．第２実施形態：
図７は、第２実施形態における半導体装置２０の製造方法を示す工程図である。第1実施形態における半導体装置１０の製造方法（図２参照）と比較して、第２実施形態における半導体装置２０の製造方法は、工程Ｐ１６０における熱処理を行なわない点が異なるが、それ以外は同じである。
B. Second embodiment:
FIG. 7 is a process diagram illustrating a method for manufacturing the
第２実施形態における半導体装置２０の製造方法は、ニッケル層を形成する工程（工程Ｐ１２２）からアルミニウム層を形成する工程（工程Ｐ１７８）までに、熱処理する工程を含まず、アルミニウム層を形成する工程（工程Ｐ１７８）の後に、熱処理する工程（工程Ｐ１８０）を含む。このようにすることにより、熱処理に起因して第１のチタン層１６２からパラジウム層１９４までチタン（Ｔｉ）が拡散することを抑制できる。この結果として、パラジウム層１９４のチタン含有量の増加を抑制できる。このため、半導体装置２０の製造方法によれば、逆方向耐圧の低下をより低減することができる。
The manufacturing method of the
Ｃ．その他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
C. Other Embodiments The present invention is not limited to the above-described embodiments, examples, and modifications, and can be realized with various configurations without departing from the spirit thereof. For example, the technical features in the embodiments, examples, and modifications corresponding to the technical features in each embodiment described in the summary section of the invention are to solve some or all of the above-described problems, or In order to achieve part or all of the above-described effects, replacement or combination can be performed as appropriate. Further, if the technical feature is not described as essential in the present specification, it can be deleted as appropriate.
上述の実施形態において、絶縁層の各層を形成する手法は、ＡＬＤ法やＣＶＤ法に限らず、スパッタ法や塗布法などであってもよい。 In the above-described embodiment, the method of forming each layer of the insulating layer is not limited to the ALD method or the CVD method, but may be a sputtering method or a coating method.
上述の実施形態において、ショットキー電極１９０の形成（工程Ｐ１１０）と、裏面電極１７０の形成（工程Ｐ１５０）と、配線層１６０の形成（工程Ｐ１７０）とが、この順で行なわれている。しかし、これに限られない。例えば、ショットキー電極１９０の形成後に、配線層１６０を形成し、その後に、配線層１６０の形成が行なわれてもよい。
In the above-described embodiment, the formation of the Schottky electrode 190 (process P110), the formation of the back electrode 170 (process P150), and the formation of the wiring layer 160 (process P170) are performed in this order. However, it is not limited to this. For example, the
上述の実施形態において、絶縁層として、酸化シリコン（ＳｉＯ２）と酸化アルミニウム（Ａｌ２Ｏ３）とを用いたが、これに限られず、単層や上記以外の積層構造であってもよい。絶縁層としては、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ジルコニウム（ＺｒＯ２）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化シリコン（ＳｉＯＮ）を用いてもよい。 In the above-described embodiment, silicon oxide (SiO 2 ) and aluminum oxide (Al 2 O 3 ) are used as the insulating layer. However, the present invention is not limited to this, and a single layer or a laminated structure other than the above may be used. Examples of the insulating layer include silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), aluminum oxynitride (AlON), zirconium oxide (ZrO 2 ), zirconium oxynitride (ZrON), Silicon oxynitride (SiON) may be used.
上述の実施形態において、ｎ型半導体層に含まれるドナーは、ケイ素（Ｓｉ）に限らず、例えば、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。 In the above-described embodiment, the donor included in the n-type semiconductor layer is not limited to silicon (Si), and may be, for example, germanium (Ge), oxygen (O), or the like.
上述の実施形態において、半導体装置としてショットキーバリアダイオードを用いたが、これに限らず、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）やＨＦＥＴ（hetero-FET）などのショットキー電極を備えた半導体装置に用いてもよい。 In the above-described embodiment, a Schottky barrier diode is used as a semiconductor device. However, the present invention is not limited to this, and a semiconductor device having a Schottky electrode such as a MESFET (Metal-Semiconductor Field Effect Transistor) or an HFET (hetero-FET) It may be used.
上述の実施形態において、裏面電極の材質は、他の材料を用いてもよい。他の材料としては、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの他の金属であってもよい。 In the above-described embodiment, other materials may be used for the back electrode material. As other materials, other metals such as vanadium (V) and hafnium (Hf) may be used.
上述の実施形態において、成膜装置については特に限定していないが、パラジウム層へのチタン（Ｔｉ）の混入を抑制する観点から、チタン（Ｔｉ）を備えない成膜装置を用いることが好ましい。 In the above-described embodiment, the film forming apparatus is not particularly limited, but it is preferable to use a film forming apparatus that does not include titanium (Ti) from the viewpoint of suppressing the mixing of titanium (Ti) into the palladium layer.
１０…半導体装置
１０Ａ…半導体装置
２０…半導体装置
１１０…基板
１２０…半導体層
１２１…界面
１６０…配線層
１６０Ａ…配線層
１６２…第１のチタン層
１６４…窒化チタン層
１６６…第２のチタン層
１６８…アルミニウム層
１７０…裏面電極
１７１…チタン層
１７２…アルミニウム層
１７３…チタン層
１７４…窒化チタン層
１７５…チタン層
１７６…銀層
１８０…絶縁層
１８１…第１の絶縁層
１８２…第２の絶縁層
１８５…開口部
１９０…ショットキー電極
１９０Ａ…ショットキー電極
１９２…ニッケル層
１９４…パラジウム層
１９４Ａ…パラジウム層
１９６…モリブデン層
DESCRIPTION OF
Claims (3)
前記半導体層の上に、主にニッケルから形成されているニッケル層と、
前記ニッケル層の上に、主にパラジウムから形成されているパラジウム層と、
前記パラジウム層の上に、主にモリブデンから形成されているモリブデン層と、
前記モリブデン層の上に、主にチタンから形成されている第１のチタン層と、
前記第１のチタン層の上に、主に窒化チタンから形成されている窒化チタン層と、
前記窒化チタン層の上に、主にチタンから形成されている第２のチタン層と、
前記第２のチタン層の上に、アルミニウムを含むアルミニウム層と、を備え、
前記パラジウム層のチタン含有量が１．０×１０１８（ａｔｍ/ ｃｍ3）以下である、ショットキーバリアダイオード。 A semiconductor layer mainly formed of gallium nitride;
A nickel layer formed mainly of nickel on the semiconductor layer;
On the nickel layer, a palladium layer mainly formed of palladium;
A molybdenum layer mainly formed of molybdenum on the palladium layer;
A first titanium layer formed mainly of titanium on the molybdenum layer;
A titanium nitride layer mainly formed of titanium nitride on the first titanium layer;
A second titanium layer formed mainly of titanium on the titanium nitride layer;
An aluminum layer containing aluminum on the second titanium layer;
The Schottky barrier diode whose titanium content of the said palladium layer is 1.0 * 10 < 18 > (atm / cm < 3 >) or less.
主に窒化ガリウムから形成される半導体層の上に、主にニッケルによりニッケル層を形成する工程と、
前記ニッケル層の上に、主にパラジウムによりパラジウム層を形成する工程と、
前記パラジウム層の上に、主にモリブデンによりモリブデン層を形成する工程と、
前記モリブデン層の上に、主にチタンにより第１のチタン層を形成する工程と、
前記第１のチタン層の上に、主に窒化チタンにより窒化チタン層を形成する工程と、
前記窒化チタン層の上に、主にチタンにより第２のチタン層を形成する工程と、
前記第２のチタン層の上に、アルミニウムを含むアルミニウム層を形成する工程と、を備え、
前記パラジウム層のチタン含有量が１．０×１０１８（ａｔｍ/ ｃｍ3）以下である、ショットキーバリアダイオードの製造方法。 A method of manufacturing a Schottky barrier diode,
Forming a nickel layer mainly of nickel on a semiconductor layer mainly formed of gallium nitride;
Forming a palladium layer mainly on palladium on the nickel layer;
Forming a molybdenum layer mainly on molybdenum on the palladium layer;
Forming a first titanium layer mainly on titanium on the molybdenum layer;
Forming a titanium nitride layer mainly from titanium nitride on the first titanium layer;
Forming a second titanium layer mainly on titanium on the titanium nitride layer;
Forming an aluminum layer containing aluminum on the second titanium layer,
The manufacturing method of the Schottky barrier diode whose titanium content of the said palladium layer is 1.0 * 10 < 18 > (atm / cm < 3 >) or less.
前記ニッケル層を形成する工程から前記アルミニウム層を形成する工程までに、熱処理する工程を含まず、
前記アルミニウム層を形成する工程の後に、熱処理する工程を含む、ショットキーバリアダイオードの製造方法。 A method for manufacturing a Schottky barrier diode according to claim 2,
From the step of forming the nickel layer to the step of forming the aluminum layer, does not include a step of heat treatment,
A method for manufacturing a Schottky barrier diode, comprising a step of performing a heat treatment after the step of forming the aluminum layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015162351A JP6398909B2 (en) | 2015-08-20 | 2015-08-20 | Schottky barrier diode and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015162351A JP6398909B2 (en) | 2015-08-20 | 2015-08-20 | Schottky barrier diode and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017041533A JP2017041533A (en) | 2017-02-23 |
| JP6398909B2 true JP6398909B2 (en) | 2018-10-03 |
Family
ID=58206658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015162351A Active JP6398909B2 (en) | 2015-08-20 | 2015-08-20 | Schottky barrier diode and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6398909B2 (en) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314690A (en) * | 1993-04-30 | 1994-11-08 | Toshiba Corp | Semiconductor device and its manufacture |
| JP3344416B2 (en) * | 1999-09-16 | 2002-11-11 | 松下電器産業株式会社 | Semiconductor device and method of manufacturing the same |
| JP4221697B2 (en) * | 2002-06-17 | 2009-02-12 | 日本電気株式会社 | Semiconductor device |
| JP4866007B2 (en) * | 2005-01-14 | 2012-02-01 | 富士通株式会社 | Compound semiconductor device |
| JP2015079784A (en) * | 2013-10-15 | 2015-04-23 | 住友電気工業株式会社 | Schottky barrier diode manufacturing method and schottky barrier diode |
-
2015
- 2015-08-20 JP JP2015162351A patent/JP6398909B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017041533A (en) | 2017-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6197427B2 (en) | Schottky barrier diode | |
| JP6241099B2 (en) | Semiconductor device | |
| US9559218B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP6269276B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| KR101878931B1 (en) | Semiconductor devices and the method of forming the same | |
| JP6107597B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2016111253A (en) | Semiconductor device and manufacturing method thereof | |
| JP6149786B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP6179445B2 (en) | Vertical Schottky Barrier Diode, Manufacturing Method for Vertical Schottky Barrier Diode | |
| JP6406080B2 (en) | Manufacturing method of semiconductor device | |
| JP6398909B2 (en) | Schottky barrier diode and manufacturing method thereof | |
| JP2015204333A (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JP6369366B2 (en) | Manufacturing method of semiconductor device | |
| JP2012064663A (en) | Nitride semiconductor device and method of manufacturing the same | |
| JP6439642B2 (en) | Method for manufacturing MPS diode | |
| JP6540547B2 (en) | MPS diode | |
| JP6485303B2 (en) | Semiconductor device, method for manufacturing the same, and power conversion device | |
| JP2015204335A (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JP6344264B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2017069364A (en) | Semiconductor device manufacturing method | |
| JP2016111254A (en) | Semiconductor device and manufacturing method thereof | |
| TW201340335A (en) | Schottky barrier diode and manufacturing method thereof | |
| JP6176131B2 (en) | Manufacturing method of semiconductor device | |
| JP2018046087A (en) | Method for manufacturing semiconductor device | |
| JP2017107930A (en) | Semiconductor device manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170925 |
|
| TRDD | Decision of grant or rejection written | ||
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180731 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180807 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180820 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6398909 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |