JP6396382B2

JP6396382B2 - Hole forming method, multilayer wiring manufacturing method, semiconductor device manufacturing method, display element manufacturing method, image display device manufacturing method, and system manufacturing method

Info

Publication number: JP6396382B2
Application number: JP2016183205A
Authority: JP
Inventors: 雄司曽根; 植田　尚之; 尚之植田; 中村　有希; 有希中村; 由希子安部; 村田　和広; 和広村田; 増田　一之; 一之増田
Original assignee: Ricoh Co Ltd; Sijtechnology Inc
Current assignee: Ricoh Co Ltd; Sijtechnology Inc
Priority date: 2011-02-16
Filing date: 2016-09-20
Publication date: 2018-09-26
Anticipated expiration: 2032-02-10
Also published as: JP2017034269A

Description

本発明は、ホール形成方法、並びに、該ホール形成方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムに関する。 The present invention relates to a hole forming method, and a multilayer wiring, a semiconductor device, a display element, an image display device, and a system in which a via hole is formed using the hole forming method.

近年、集積回路等に用いられているＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、ディスプレイ等に用いられているＡＭ−ＴＦＴ（ＡｃｔｉｖｅＭａｔｒｉｘＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）などのデバイスについて、高集積化及び高密度化が繰り返されている。
前記デバイスの製法の代表例として、フォトリソグラフィー法が挙げられる。前記フォトリソグラフィー法では、アライナーを用いた場合、１μｍ〜１０μｍの微細パターンを容易に形成することが可能であり、ステッパーを用いた場合には、１μｍ以下の微細パターンを容易に形成することが可能である。
しかし、フォトリソグラフィー法では、設備が高価であり、工程数が多く、廃液を処理するなどの手間がかかるという問題がある。 In recent years, high integration and high density have been repeated for devices such as LSI (Large Scale Integrated Circuit) used in integrated circuits and AM-TFT (Active Matrix Thin Film Transistor) used in displays and the like. ing.
A photolithography method is a typical example of the device manufacturing method. In the photolithography method, a fine pattern of 1 μm to 10 μm can be easily formed when an aligner is used, and a fine pattern of 1 μm or less can be easily formed when a stepper is used. It is.
However, in the photolithography method, there are problems that the equipment is expensive, the number of steps is large, and it takes time and effort to process the waste liquid.

一方で、フォトリソグラフィー法以外のより簡便な手法として、低コスト化が可能な微細パターン形成技術が注目されている。これらの中でも、液滴吐出法（インクジェット法）、スクリーン印刷法に代表される印刷法は、少ない工程数、高い材料利用効率、及び低コスト化された設備に基づく、低コストかつ環境負荷が小さい微細パターン形成技術として期待されている。
特に、印刷法を用いたＡＭ−ＴＦＴに関する技術は急速な進歩を遂げており、印刷法（反転印刷）を用いて、７６ｐｐｉの有機ＴＦＴを作製する技術（非特許文献１参照）、マイクロコンタクトプリンティング法により２００ｐｐｉの有機ＴＦＴを作製する技術（非特許文献２参照）、ＵＶ照射による表面エネルギー制御と液滴吐出法との組み合わせにより２００ｐｐｉの有機ＴＦＴを作製する技術（非特許文献３参照）、などが報告されている。 On the other hand, as a simpler method other than the photolithography method, a fine pattern forming technique capable of reducing the cost is attracting attention. Among these, a printing method represented by a droplet discharge method (inkjet method) and a screen printing method is low in cost and has a low environmental load based on a small number of steps, high material utilization efficiency, and low cost equipment. It is expected as a fine pattern formation technology.
In particular, the technology related to the AM-TFT using the printing method has made rapid progress. A technology for producing a 76 ppi organic TFT using the printing method (reversal printing) (see Non-Patent Document 1), microcontact printing. A technique for producing a 200 ppi organic TFT by a method (see non-patent document 2), a technique for producing a 200 ppi organic TFT by a combination of surface energy control by UV irradiation and a droplet discharge method (see non-patent document 3), etc. Has been reported.

前記印刷法を用いたホール（ビアホール）形成技術としては、例えば、絶縁膜を溶解可能な溶媒を、液滴吐出法を用いて絶縁膜上に局所的に滴下することによって、ホールを形成する技術が提案されている（特許文献１参照）。
しかし、上記技術においては、溶媒に溶解した絶縁膜が残渣として残るという問題がある。更に、微細なホールを形成するためには、液滴吐出法による液滴の吐出量を数１０ｐＬ以下にする必要があり、常温での蒸発速度が液滴に大きな影響を与え、ホール形成プロセスの再現性が低くなり、歩留まりが低下するという問題がある。 As the hole (via hole) forming technique using the printing method, for example, a technique of forming a hole by locally dropping a solvent capable of dissolving the insulating film onto the insulating film using a droplet discharge method. Has been proposed (see Patent Document 1).
However, the above technique has a problem that an insulating film dissolved in a solvent remains as a residue. Furthermore, in order to form fine holes, it is necessary to reduce the amount of droplets discharged by the droplet discharge method to several tens of pL or less, and the evaporation rate at room temperature has a large effect on the droplets. There is a problem that the reproducibility is lowered and the yield is lowered.

また、ホール形成領域に液滴吐出法により撥液材料の液滴を塗布し、撥液領域を形成し、撥液領域以外の領域に絶縁膜材料溶液を塗布することによって、ホールを形成する技術が提案されている（特許文献２参照）。
しかし、上記技術においては、液滴吐出法によって、撥液領域以外にも絶縁膜材料溶液を塗布する必要があり、スループット及び膜厚均一性が低下するという問題がある。 Also, a technology for forming holes by applying droplets of liquid repellent material to the hole formation region by the droplet discharge method, forming a liquid repellent region, and applying an insulating film material solution to a region other than the liquid repellent region. Has been proposed (see Patent Document 2).
However, in the above technique, it is necessary to apply an insulating film material solution in addition to the liquid repellent region by the droplet discharge method, and there is a problem that throughput and film thickness uniformity are lowered.

更に、ラインパターンで印刷した上で、飛び石状のドットパターンで印刷することにより、２０μｍ〜４５μｍ程度のホール（コンタクトホール）をスクリーン印刷により形成する技術が提案されている（特許文献３参照）。
しかし、前記技術においては、液ダレ等の制御が困難であり、ホール径のバラつきが大きく、ホール形成プロセスの再現性に欠くという問題がある。 Furthermore, a technique has been proposed in which holes (contact holes) of about 20 μm to 45 μm are formed by screen printing by printing with a line pattern and then with a stepping stone-like dot pattern (see Patent Document 3).
However, in the above technique, there is a problem that it is difficult to control liquid sag, the hole diameter varies greatly, and the reproducibility of the hole forming process is lacking.

また、前記問題に加えて、印刷法を用いてホール形成を行う場合、一般的に、層間絶縁膜がμｍオーダーの厚みとなって、アスペクト比が高くなり、微細パターン形成が困難となるという問題がある。 In addition to the above problems, when forming holes using a printing method, generally, the interlayer insulating film has a thickness on the order of μm, the aspect ratio becomes high, and it is difficult to form a fine pattern. There is.

以上より、印刷法を用いたホール形成方法では、解像度及びプロセス再現性を満足したプロセスは構築されていない。 As described above, in the hole forming method using the printing method, a process that satisfies the resolution and process reproducibility has not been established.

フォトリソグラフィー法及び印刷法以外の方法によるホール形成技術として、レーザードリル法が提案されている。前記レーザードリル法においては、ＣＯ_２レーザー、ＹＡＧレーザーといったレーザー光を利用することにより、プリント配線基板等の多層配線で、露出開口端の最大直径が２０μｍ程度のホールを形成することができる。
例えば、レーザーを照射することにより照射部を脱着もしくは蒸発させる、又はレーザーを照射した後、現像等の照射部を除去することにより、微細パターンを形成する技術が提案されている（特許文献４参照）。
しかしながら、前記技術においては、レーザー装置が高価であり、レーザー照射部を脱着又は蒸発させる場合、ＡＭ−ＴＦＴのような薄膜に対して、下部電極の形状を維持して、層間絶縁膜のみにホールを形成することができるプロセスマージンが小さいという問題がある。 A laser drill method has been proposed as a hole forming technique by a method other than the photolithography method and the printing method. In the laser drill method, by using a laser beam such as a CO ₂ laser or a YAG laser, a hole having a maximum diameter of the exposed opening end of about 20 μm can be formed in a multilayer wiring such as a printed wiring board.
For example, a technique for forming a fine pattern by detaching or evaporating an irradiated portion by irradiating a laser, or removing an irradiated portion such as development after irradiating a laser has been proposed (see Patent Document 4). ).
However, in the above technique, the laser apparatus is expensive, and when the laser irradiation part is removed or evaporated, the shape of the lower electrode is maintained with respect to a thin film such as an AM-TFT, and a hole is formed only in the interlayer insulating film. There is a problem that a process margin capable of forming the is small.

以上より、微細なホール（例えば、ビアホール）を、高い再現性で、効率よく、低コストで容易に形成することが望まれている。 From the above, it is desired to form fine holes (for example, via holes) easily with high reproducibility, efficiency, and low cost.

本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、プロセス再現性が高く、微細なホールを効率よく低コストで形成することができるホール形成方法、並びに、該ホール形成方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムを提供することを目的とする。 An object of the present invention is to solve the above-described problems and achieve the following objects. That is, the present invention provides a hole forming method with high process reproducibility and capable of forming fine holes efficiently and at low cost, and a multilayer wiring, a semiconductor device, and a display in which via holes are formed using the hole forming method. An object is to provide an element, an image display device, and a system.

前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞基材上にピラー形成液を付与してピラーを形成するピラー形成工程と、
前記ピラーが形成された基材上に絶縁膜形成材料を付与して絶縁膜を形成する絶縁膜形成工程と、
前記ピラーを除去して前記絶縁膜に開口部を形成するピラー除去工程と、
前記開口部が形成された絶縁膜を熱処理する熱処理工程と、
を含むことを特徴とするホール形成方法である。
＜２＞ピラー形成液が、樹脂と、溶媒とを含有する前記＜１＞に記載のホール形成方法である。
＜３＞ピラー形成液が、無機ナノ粒子と、溶媒とを含有する前記＜１＞に記載のホール形成方法である。
＜４＞ピラー形成液の付与が、静電吸引型液滴吐出法により行われる前記＜１＞から＜３＞のいずれかに記載のホール形成方法である。
＜５＞絶縁膜形成材料を基材全面上に付与する前記＜１＞から＜４＞のいずれかに記載のホール形成方法である。
＜６＞絶縁膜形成材料を基材上にラインアンドスペース状に付与し、その後絶縁膜形成材料の流動性を利用して基材全面上に付与する前記＜１＞から＜５＞のいずれかに記載のホール形成方法である。
＜７＞第１の配線と、前記第１の配線を被覆する絶縁膜と、前記絶縁膜上に配置された第２の配線とを有し、前記第１の配線と前記第２の配線とが、前記絶縁膜に形成されたビアホールを介して接続された多層配線であって、
前記ビアホールが、前記＜１＞から＜６＞のいずれかに記載のホール形成方法により形成されたことを特徴とする多層配線である。
＜８＞基板と、
ゲート電圧を印加するためのゲート電極と、
電流を取り出すためのソース電極及びドレイン電極と、
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を有する電界効果型トランジスタを少なくとも２つ有し、これらのうちの１つの前記電界効果型トランジスタの前記ドレイン電極と、他の前記電界効果型トランジスタの前記ゲート電極とが、前記ゲート絶縁膜に形成されたビアホールを介して接続された回路を少なくとも１つ含む半導体装置であって、
前記ビアホールが、前記＜１＞から＜６＞のいずれかに記載のホール形成方法により形成されたことを特徴とする半導体装置である。
＜９＞駆動信号に応じて光出力を制御する光制御素子と、
前記光制御素子を駆動する駆動回路と、を備える表示素子であって、
前記駆動回路が、
基板と、
ゲート電圧を印加するためのゲート電極と、
電流を取り出すためのソース電極及びドレイン電極と、
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を有する電界効果型トランジスタを少なくとも２つ有し、これらのうちの１つの前記電界効果型トランジスタの前記ドレイン電極と、他の前記電界効果型トランジスタの前記ゲート電極とが、前記ゲート絶縁膜に形成されたビアホールを介して接続された回路を少なくとも１つ含む駆動回路であって、
前記ビアホールが、前記＜１＞から＜６＞のいずれかに記載のホール形成方法により形成されたことを特徴とする表示素子である。
＜１０＞駆動信号に応じて光出力を制御する光制御素子と、
前記光制御素子を駆動する駆動回路と、
前記光制御素子と前記駆動回路との間に設けられた層間絶縁膜と、
を備える表示素子であり、
前記駆動回路が、
基板と、
ゲート電圧を印加するためのゲート電極と、
電流を取り出すためのソース電極及びドレイン電極と、
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を有する電界効果型トランジスタを少なくとも１つ有する駆動回路であって、
前記駆動回路の前記ドレイン電極と、前記光制御素子に含まれる少なくとも１つの電極とが、
前記層間絶縁膜に形成されたビアホールを介して接続されており、
前記ビアホールが、前記＜１＞から＜６＞のいずれかに記載のホール形成方法により形成されたことを特徴とする表示素子である。
＜１１＞光制御素子が、有機エレクトロルミネッセンス素子、エレクトロクロミック素子、液晶素子、電気泳動素子、及びエレクトロウェッティング素子の少なくともいずれかを有する前記＜９＞から＜１０＞のいずれかに記載の表示素子である。
＜１２＞マトリックス状に複数配置された前記＜９＞から＜１１＞のいずれかに記載の表示素子と、
前記表示素子に電圧を個別に印加するための複数の配線と、
画像データに応じて、前記表示素子に印加された電圧を前記複数の配線を介して個別に制御する表示制御装置と、
を有することを特徴とする画像表示装置である。
＜１３＞前記＜１２＞に記載の画像表示装置と、
表示する画像情報に基づいて画像データを作成し、該画像データを前記画像表示装置に出力する画像データ出力装置と、を有することを特徴とするシステムである。 Means for solving the problems are as follows. That is,
<1> A pillar forming step of forming a pillar by applying a pillar forming liquid on a substrate;
An insulating film forming step of forming an insulating film by applying an insulating film forming material on the substrate on which the pillar is formed;
A pillar removing step of removing the pillar to form an opening in the insulating film;
A heat treatment step of heat treating the insulating film in which the opening is formed;
The hole forming method is characterized by comprising:
<2> The hole forming method according to <1>, wherein the pillar forming liquid contains a resin and a solvent.
<3> The hole forming method according to <1>, wherein the pillar forming liquid contains inorganic nanoparticles and a solvent.
<4> The hole forming method according to any one of <1> to <3>, wherein the application of the pillar forming liquid is performed by an electrostatic suction type droplet discharge method.
<5> The hole forming method according to any one of <1> to <4>, wherein the insulating film forming material is provided on the entire surface of the base material.
<6> Any one of <1> to <5>, wherein the insulating film forming material is applied in a line-and-space manner on the substrate, and then applied to the entire surface of the substrate using the fluidity of the insulating film forming material. The hole forming method described in 1.
<7> A first wiring, an insulating film that covers the first wiring, and a second wiring disposed on the insulating film, wherein the first wiring and the second wiring Is a multilayer wiring connected through via holes formed in the insulating film,
The via hole is a multilayer wiring formed by the hole forming method according to any one of <1> to <6>.
<8> a substrate;
A gate electrode for applying a gate voltage;
A source electrode and a drain electrode for extracting current;
A semiconductor layer formed at least between the source electrode and the drain electrode;
A gate insulating film provided between the gate electrode and the semiconductor layer;
At least two of the field effect transistors having the drain electrode of one of the field effect transistors and the gate electrode of the other field effect transistor formed on the gate insulating film. A semiconductor device including at least one circuit connected via a via hole,
The via hole is formed by the hole forming method according to any one of <1> to <6>.
<9> a light control element that controls the light output according to the drive signal;
A display element comprising a drive circuit for driving the light control element,
The drive circuit is
A substrate,
A gate electrode for applying a gate voltage;
A source electrode and a drain electrode for extracting current;
A semiconductor layer formed at least between the source electrode and the drain electrode;
A gate insulating film provided between the gate electrode and the semiconductor layer;
At least two of the field effect transistors having the drain electrode of one of the field effect transistors and the gate electrode of the other field effect transistor formed on the gate insulating film. A drive circuit including at least one circuit connected through the via hole,
A display element, wherein the via hole is formed by the hole forming method according to any one of <1> to <6>.
<10> a light control element that controls light output in accordance with a drive signal;
A drive circuit for driving the light control element;
An interlayer insulating film provided between the light control element and the drive circuit;
A display element comprising:
The drive circuit is
A substrate,
A gate electrode for applying a gate voltage;
A source electrode and a drain electrode for extracting current;
A semiconductor layer formed at least between the source electrode and the drain electrode;
A gate insulating film provided between the gate electrode and the semiconductor layer;
A drive circuit having at least one field effect transistor having
The drain electrode of the drive circuit and at least one electrode included in the light control element;
Connected via via holes formed in the interlayer insulating film,
A display element, wherein the via hole is formed by the hole forming method according to any one of <1> to <6>.
<11> The display according to any one of <9> to <10>, wherein the light control element includes at least one of an organic electroluminescence element, an electrochromic element, a liquid crystal element, an electrophoretic element, and an electrowetting element. It is an element.
<12> The display element according to any one of <9> to <11>, wherein a plurality of the elements are arranged in a matrix.
A plurality of wirings for individually applying a voltage to the display element;
A display control device for individually controlling the voltage applied to the display element via the plurality of wirings according to image data;
It is an image display apparatus characterized by having.
<13> The image display device according to <12>,
An image data output device that generates image data based on image information to be displayed and outputs the image data to the image display device.

本発明によれば、従来における前記諸問題を解決し、前記目的を達成することができ、プロセス再現性が高く、微細なホールを効率よく低コストで形成することができるホール形成方法、並びに、該ホール形成方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムを提供することができる。 According to the present invention, the conventional problems can be solved, the object can be achieved, the process reproducibility is high, and fine holes can be formed efficiently and at low cost. A multilayer wiring, a semiconductor device, a display element, an image display device, and a system in which via holes are formed using the hole forming method can be provided.

図１Ａは、本発明の多層配線の製造方法の一例を示す図である（その１）。FIG. 1A is a diagram showing an example of a method for producing a multilayer wiring according to the present invention (part 1). 図１Ｂは、本発明の多層配線の製造方法の一例を示す図である（その２）。FIG. 1B is a diagram showing an example of a method for producing a multilayer wiring according to the present invention (part 2). 図１Ｃは、本発明の多層配線の製造方法の一例を示す図である（その３）。FIG. 1C is a diagram showing an example of the multilayer wiring manufacturing method according to the present invention (part 3). 図１Ｄは、本発明の多層配線の製造方法の一例を示す図である（その４）。FIG. 1D is a diagram showing an example of the multilayer wiring manufacturing method according to the present invention (part 4). 図１Ｅは、本発明の多層配線の製造方法の一例を示す図である（その５）。FIG. 1E is a diagram showing an example of the method for producing a multilayer wiring according to the present invention (No. 5). 図１Ｆは、本発明の多層配線の製造方法の一例を示す図である（その６）。FIG. 1F is a diagram showing an example of the multilayer wiring manufacturing method according to the present invention (No. 6). 図１Ｇは、本発明の多層配線の製造方法の一例を示す図である（その７）。FIG. 1G is a diagram showing an example of the method for producing a multilayer wiring according to the present invention (No. 7). 図２Ａは、本発明の半導体装置の製造方法の一例を示す図である（その１）。FIG. 2A is a drawing showing an example of a method for producing a semiconductor device according to the present invention (part 1). 図２Ｂは、本発明の半導体装置の製造方法の一例を示す図である（その２）。FIG. 2B is a diagram showing an example of a method for producing a semiconductor device according to the present invention (part 2). 図２Ｃは、本発明の半導体装置の製造方法の一例を示す図である（その３）。FIG. 2C is a diagram showing an example of a method for producing a semiconductor device according to the present invention (part 3). 図２Ｄは、本発明の半導体装置の製造方法の一例を示す図である（その４）。FIG. 2D is a diagram showing an example of a method for producing a semiconductor device according to the present invention (part 4). 図２Ｅは、本発明の半導体装置の製造方法の一例を示す図である（その５）。FIG. 2E is a view showing an example of a method for manufacturing a semiconductor device of the present invention (No. 5). 図３は、トップゲート／ボトムコンタクトの半導体装置の一例を示す概略構成図である。FIG. 3 is a schematic configuration diagram showing an example of a top gate / bottom contact semiconductor device. 図４は、トップゲート／トップコンタクトの半導体装置の一例を示す概略構成図である。FIG. 4 is a schematic configuration diagram showing an example of a top gate / top contact semiconductor device. 図５は、ボトムゲート／ボトムコンタクトの半導体装置の一例を示す概略構成図である。FIG. 5 is a schematic configuration diagram showing an example of a bottom gate / bottom contact semiconductor device. 図６は、ボトムゲート／トップコンタクトの半導体装置の一例を示す概略構成図である。FIG. 6 is a schematic configuration diagram illustrating an example of a bottom gate / top contact semiconductor device. 図７Ａは、本発明の表示素子の製造方法の一例を示す図である（その１）。FIG. 7: A is a figure which shows an example of the manufacturing method of the display element of this invention (the 1). 図７Ｂは、本発明の表示素子の製造方法の一例を示す図である（その２）。FIG. 7B is a diagram showing an example of a method for manufacturing a display element of the present invention (part 2). 図７Ｃは、本発明の表示素子の製造方法の一例を示す図である（その３）。FIG. 7C is a diagram showing an example of a method for producing a display element of the present invention (part 3). 図７Ｄは、本発明の表示素子の製造方法の一例を示す図である（その４）。FIG. 7D is a diagram showing an example of a method for manufacturing a display element of the present invention (part 4). 図７Ｅは、本発明の表示素子の製造方法の一例を示す図である（その５）。FIG. 7E is a view showing one example of a method for producing a display element of the present invention (No. 5). 図７Ｆは、本発明の表示素子の製造方法の一例を示す図である（その６）。FIG. 7F is a view showing one example of a method for producing a display element of the present invention (No. 6). 図７Ｇは、本発明の表示素子の製造方法の一例を示す図である（その７）。FIG. 7G is a drawing showing an example of the method for producing a display element of the present invention (No. 7). 図８Ａは、本発明の表示素子の製造方法の他の一例を示す図である（その１）。FIG. 8A is a diagram showing another example of the method for manufacturing a display element of the present invention (part 1). 図８Ｂは、本発明の表示素子の製造方法の他の一例を示す図である（その２）。FIG. 8B is a figure which shows another example of the manufacturing method of the display element of this invention (the 2). 図８Ｃは、本発明の表示素子の製造方法の他の一例を示す図である（その３）。FIG. 8C is a diagram showing another example of the method for manufacturing a display element of the present invention (part 3). 図８Ｄは、本発明の表示素子の製造方法の他の一例を示す図である（その４）。FIG. 8D is a diagram showing another example of the method for manufacturing a display element of the present invention (part 4). 図８Ｅは、本発明の表示素子の製造方法の他の一例を示す図である（その５）。FIG. 8E is a diagram showing another example of the method for manufacturing a display element of the present invention (part 5). 図８Ｆは、本発明の表示素子の製造方法の他の一例を示す図である（その６）。FIG. 8F is a diagram showing another example of the method for manufacturing a display element of the present invention (No. 6). 図９は、本発明のシステムとしてのテレビジョン装置の一例を示す概略構成図である。FIG. 9 is a schematic configuration diagram showing an example of a television device as a system of the present invention. 図１０は、図９における画像表示装置を説明するための図である（その１）。FIG. 10 is a diagram for explaining the image display device in FIG. 9 (part 1). 図１１は、図９における画像表示装置を説明するための図である（その２）。FIG. 11 is a diagram for explaining the image display device in FIG. 9 (part 2). 図１２は、図９における画像表示装置を説明するための図である（その３）。FIG. 12 is a diagram for explaining the image display device in FIG. 9 (No. 3). 図１３は、本発明の表示素子を説明するための図である。FIG. 13 is a diagram for explaining a display element of the present invention. 図１４は、有機ＥＬ素子の一例を示す概略構成図である。FIG. 14 is a schematic configuration diagram illustrating an example of an organic EL element. 図１５は、表示制御装置を説明するための図である。FIG. 15 is a diagram for explaining the display control apparatus. 図１６は、液晶ディスプレイを説明するための図である。FIG. 16 is a diagram for explaining a liquid crystal display. 図１７は、図１６における表示素子を説明するための図である。FIG. 17 is a diagram for explaining the display element in FIG. 16. 図１８Ａは、実施例１の多層配線の製造方法を示す図である（その１）。FIG. 18A is a diagram illustrating the method for manufacturing the multilayer wiring according to the first embodiment (No. 1). 図１８Ｂは、実施例１の多層配線の製造方法を示す図である（その２）。FIG. 18B is a diagram illustrating the method for manufacturing the multilayer wiring according to Example 1 (No. 2). 図１８Ｃは、実施例１の多層配線の製造方法を示す図である（その３）。FIG. 18C is a diagram illustrating the method for manufacturing the multilayer wiring according to Example 1 (part 3). 図１８Ｄは、実施例１の多層配線の製造方法を示す図である（その４）。FIG. 18D is a diagram illustrating the method for manufacturing the multilayer wiring according to the first embodiment (No. 4). 図１８Ｅは、実施例１の多層配線の製造方法を示す図である（その５）。FIG. 18E is a diagram illustrating the method for manufacturing the multilayer wiring according to example 1 (part 5). 図１９Ａは、比較例１のγ−ブチロラクトンに浸漬後の開口部の断面形状を示すグラフである。19A is a graph showing the cross-sectional shape of the opening after immersion in γ-butyrolactone of Comparative Example 1. FIG. 図１９Ｂは、実施例１の絶縁膜の硬化後のビアホールの断面形状を示すグラフである。FIG. 19B is a graph showing the cross-sectional shape of the via hole after the insulating film of Example 1 is cured. 図１９Ｃは、比較例１のγ−ブチロラクトンに浸漬後の開口部のＳＥＭ観察結果を示す図である。FIG. 19C is a diagram showing an SEM observation result of the opening after being immersed in γ-butyrolactone of Comparative Example 1. 図１９Ｄは、実施例１の絶縁膜の硬化後のビアホールのＳＥＭ観察結果を示す図である。FIG. 19D is a diagram showing a result of SEM observation of the via hole after the insulating film of Example 1 is cured. 図２０は、実施例１の多層配線における上部電極及び下部電極のＩ−Ｖ特性を示すグラフである。FIG. 20 is a graph showing IV characteristics of the upper electrode and the lower electrode in the multilayer wiring of Example 1. 図２１Ａは、実施例１７の有機ＥＬ表示素子の製造方法を示す図である（その１）。FIG. 21A is a drawing showing a method for producing an organic EL display element of Example 17 (No. 1). 図２１Ｂは、実施例１７の有機ＥＬ表示素子の製造方法を示す図である（その２）。FIG. 21B is a diagram showing the method for producing the organic EL display element of Example 17 (No. 2). 図２１Ｃは、実施例１７の有機ＥＬ表示素子の製造方法を示す図である（その３）。FIG. 21C is a diagram showing the method for producing the organic EL display element of Example 17 (No. 3). 図２１Ｄは、実施例１７の有機ＥＬ表示素子の製造方法を示す図である（その４）。FIG. 21D is a diagram showing the method for producing the organic EL display element of Example 17 (No. 4). 図２１Ｅは、実施例１７の有機ＥＬ表示素子の製造方法を示す図である（その５）。FIG. 21E is a diagram showing the method for producing the organic EL display element of Example 17 (No. 5). 図２１Ｆは、実施例１７の有機ＥＬ表示素子の製造方法を示す図である（その６）。FIG. 21F is a view showing the method for producing the organic EL display element of Example 17 (No. 6). 図２２は、静電吸引型液滴吐出装置の概要図の一例を示す図である。FIG. 22 is a diagram illustrating an example of a schematic diagram of an electrostatic attraction type droplet discharge device. 図２３Ａは、ピラーの形成工程の一例を示す図である（その１）。FIG. 23A is a diagram illustrating an example of a pillar formation process (part 1). 図２３Ｂは、ピラーの形成工程の一例を示す図である（その２）。FIG. 23B is a diagram illustrating an example of a pillar formation process (part 2). 図２３Ｃは、ピラーの形成工程の一例を示す図である（その３）。FIG. 23C is a diagram illustrating an example of a pillar formation process (part 3).

（ホール形成方法）
本発明のホール形成方法は、基材上に電子回路を作製するための製造プロセスであって、少なくとも、ピラー形成工程と、絶縁膜形成工程と、ピラー除去工程と、熱処理工程とを含み、更に必要に応じてその他の工程を含んでなる。 (Hole formation method)
The hole forming method of the present invention is a manufacturing process for producing an electronic circuit on a substrate, and includes at least a pillar forming step, an insulating film forming step, a pillar removing step, and a heat treatment step, Other steps are included as necessary.

＜ピラー形成工程＞
前記ピラー形成工程は、基材上にピラー形成液を付与してピラーを形成する工程である。 <Pillar formation process>
The pillar forming step is a step of forming a pillar by applying a pillar forming liquid on a substrate.

＜＜基材＞＞
前記基材の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
前記基材の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ガラス基材、プラスチック基材などが挙げられる。
前記ガラス基材としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、無アルカリガラス、シリカガラスなどが挙げられる。
前記プラスチック基材としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）などが挙げられる。
なお、前記基材は、表面の清浄化及び密着性向上の点から、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理が行われることが好ましい。 << Base material >>
There is no restriction | limiting in particular as a shape, a structure, and a magnitude | size of the said base material, According to the objective, it can select suitably.
There is no restriction | limiting in particular as a material of the said base material, According to the objective, it can select suitably, For example, a glass base material, a plastic base material, etc. are mentioned.
There is no restriction | limiting in particular as said glass base material, According to the objective, it can select suitably, For example, an alkali free glass, silica glass, etc. are mentioned.
There is no restriction | limiting in particular as said plastic base material, According to the objective, it can select suitably, For example, a polycarbonate (PC), a polyimide (PI), a polyethylene terephthalate (PET), a polyethylene naphthalate (PEN) etc. are mentioned. It is done.
The base material is preferably subjected to pretreatment such as oxygen plasma, UV ozone, and UV irradiation cleaning from the viewpoint of surface cleaning and adhesion improvement.

＜＜ピラー＞＞
本発明において、前記ピラーとは、平面的でなく立体的に高さ方向に成長した立体構造物をいう。
前記ピラーの形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。前記ピラーの形状としては、例えば、円錐状、円柱状、角柱状などが挙げられる。 << Pillar >>
In the present invention, the pillar refers to a three-dimensional structure that grows three-dimensionally in the height direction, not planar.
There is no restriction | limiting in particular as a shape of a pillar, a structure, and a magnitude | size, According to the objective, it can select suitably. Examples of the shape of the pillar include a conical shape, a cylindrical shape, and a prismatic shape.

前記ピラーの最大高さとしては、特に制限はなく、目的に応じて適宜選択することができるが、後述するピラー除去工程において形成される絶縁膜の平均厚みよりも高いことが好ましく、また、前記絶縁膜の平均厚みに対し、５倍以上が好ましく、例えば、０．５μｍ〜５０μｍが好ましく、１μｍ〜３０μｍがより好ましく、２μｍ〜１０μｍが特に好ましい。
前記ピラーの最大高さは、原子間力顕微鏡（ＡＦＭ）によるピラーの三次元形状測定により得られた高さの最大値である。 The maximum height of the pillar is not particularly limited and may be appropriately selected depending on the intended purpose, but is preferably higher than the average thickness of the insulating film formed in the pillar removal step described below, 5 times or more is preferable with respect to the average thickness of an insulating film, for example, 0.5 micrometer-50 micrometers are preferable, 1 micrometer-30 micrometers are more preferable, and 2 micrometers-10 micrometers are especially preferable.
The maximum height of the pillar is a maximum value of the height obtained by measuring the three-dimensional shape of the pillar with an atomic force microscope (AFM).

＜＜ピラー形成液（第１の形態）＞＞
前記ピラー形成液は、第１の形態では、樹脂及び溶媒を含有し、更に必要に応じてその他の成分を含有してなる。前記第１の形態のピラー形成液は、導電性溶液、又は高誘電率溶液であることが好ましい。具体的には、導電率が１０×１０^−５Ｓ／ｍ以上、又は誘電率が５以上であることが好ましい。 << Pillar forming liquid (first form) >>
In the first embodiment, the pillar-forming liquid contains a resin and a solvent, and further contains other components as necessary. The pillar forming liquid of the first form is preferably a conductive solution or a high dielectric constant solution. Specifically, the electrical conductivity is preferably 10 × 10 ⁻⁵ S / m or more, or the dielectric constant is 5 or more.

−樹脂−
前記樹脂としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、熱硬化性樹脂、ＵＶ硬化型樹脂、熱可塑性樹脂などが挙げられる。ただし、前記熱硬化性樹脂、前記ＵＶ硬化型樹脂の場合には、ピラー形成後、硬化処理を行ってしまうと、後述するピラー除去工程で不具合が生じてしまうため、硬化処理を行わないで次工程に進むことが好ましい。
前記樹脂としては、例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリエステル樹脂、ポリビニルフェノール樹脂、ポリビニルアルコール樹脂、ポリ酢酸ビニル樹脂、ポリスルホン樹脂、フッ素樹脂、これらの樹脂の共重合樹脂、又はポリマーアロイ、これらのプレポリマーなどが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。これらの中でも、熱可塑性アクリル樹脂、熱硬化性ポリイミド樹脂が特に好ましい。
前記樹脂の前記第１の形態のピラー形成液における含有量は、特に制限はなく、目的に応じて適宜選択することができるが、５質量％〜５０質量％が好ましい。 -Resin-
There is no restriction | limiting in particular as said resin, According to the objective, it can select suitably, For example, a thermosetting resin, UV curable resin, a thermoplastic resin etc. are mentioned. However, in the case of the thermosetting resin and the UV curable resin, if the curing process is performed after the pillar is formed, a problem occurs in a pillar removing process described later. It is preferable to proceed to the process.
Examples of the resin include epoxy resin, acrylic resin, phenol resin, polyimide resin, polyamide resin, polyester resin, polyvinyl phenol resin, polyvinyl alcohol resin, polyvinyl acetate resin, polysulfone resin, fluororesin, and copolymer of these resins. Examples thereof include resins, polymer alloys, and prepolymers thereof. These may be used individually by 1 type and may use 2 or more types together. Among these, a thermoplastic acrylic resin and a thermosetting polyimide resin are particularly preferable.
There is no restriction | limiting in particular in content in the pillar formation liquid of the said 1st form of the said resin, Although it can select suitably according to the objective, 5 mass%-50 mass% are preferable.

−溶媒−
前記溶媒としては、特に制限はなく、目的に応じて適宜選択することができるが、誘電率の高い極性溶媒であることが好ましい。前記誘電率としては、５以上であることが好ましく、１０以上であることがより好ましい。
前記誘電率が高い極性溶媒としては、例えば、メタノール、エタノール、イソプロピルアルコール、ｎ−ブタノール、ｎ−ヘキサノール、ｎ−オクタノール、エチレングリコール、ジエチレングリコール、プロピレングリコール、１，３−ブチレングリコール、ベンジルアルコール、２−メトキシエタノール、２−エトキシエタノール、２−ブトキシエタノール、ジプロピレングリコールモノメチルエーテル、アセトン、メチルエチルケトン、メチルイソブチルケトン、メチルｎ−ブチルケトン、メチルｎ−アミルケトン、アセトフェノン、シクロヘキサノン、γ−ブチロラクトン、炭酸プロピレン、ホルムアミド、Ｎ，Ｎ−ジメチルホルムアミド、Ｎ，Ｎ−ジメチルアセトアミド、１，３−ジメチル−２−イミダゾリジノン、Ｎ，Ｎ’−ジメチルプロピレンウレア、２−ピロリジノン、Ｎ−メチルピロリドン、ニトロメタン、ニトロベンゼン、メチルスルホキシドなどが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。 -Solvent-
There is no restriction | limiting in particular as said solvent, Although it can select suitably according to the objective, It is preferable that it is a polar solvent with a high dielectric constant. The dielectric constant is preferably 5 or more, and more preferably 10 or more.
Examples of the polar solvent having a high dielectric constant include methanol, ethanol, isopropyl alcohol, n-butanol, n-hexanol, n-octanol, ethylene glycol, diethylene glycol, propylene glycol, 1,3-butylene glycol, benzyl alcohol, 2 -Methoxyethanol, 2-ethoxyethanol, 2-butoxyethanol, dipropylene glycol monomethyl ether, acetone, methyl ethyl ketone, methyl isobutyl ketone, methyl n-butyl ketone, methyl n-amyl ketone, acetophenone, cyclohexanone, γ-butyrolactone, propylene carbonate, formamide N, N-dimethylformamide, N, N-dimethylacetamide, 1,3-dimethyl-2-imidazolidinone, N, N′-dimethyl Le propylene urea, 2-pyrrolidinone, N- methylpyrrolidone, nitromethane, nitrobenzene, and the like methyl sulfoxide. These may be used individually by 1 type and may use 2 or more types together.

−その他の成分−
前記その他の成分としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、分散剤、安定化剤、硬化剤などが挙げられる。 -Other ingredients-
There is no restriction | limiting in particular as said other component, Although it can select suitably according to the objective, For example, a dispersing agent, a stabilizer, a hardening | curing agent, etc. are mentioned.

前記ピラー形成液としては、特に制限はなく、適宜調製したものを使用してもよいし、市販品を使用してもよい。前記市販品としては、例えば、γ−ブチロラクトンで希釈した熱可塑性アクリル樹脂溶液（商品名:ＫＨ−ＣＴ−８６５、日立化成工業株式会社製）、γ−ブチロラクトンを溶媒とした熱硬化性ポリイミド樹脂（商品名:ＨＰＣ−５０３０、日立化成工業株式会社製）、γ−ブチロラクトンで希釈した熱硬化性ポリイミド溶液（商品名：ユピコートＦＳ−１００Ｌ、宇部興産社製）などが挙げられる。 There is no restriction | limiting in particular as said pillar formation liquid, What was prepared suitably may be used and a commercial item may be used. Examples of the commercially available product include a thermoplastic acrylic resin solution diluted with γ-butyrolactone (trade name: KH-CT-865, manufactured by Hitachi Chemical Co., Ltd.), a thermosetting polyimide resin using γ-butyrolactone as a solvent ( Product name: HPC-5030, manufactured by Hitachi Chemical Co., Ltd.), thermosetting polyimide solution diluted with γ-butyrolactone (trade name: Iupicoat FS-100L, manufactured by Ube Industries), and the like.

＜＜ピラー形成液（第２の形態）＞＞
前記ピラー形成液は、第２の形態では、無機ナノ粒子と、溶媒とを含有し、更に必要に応じてその他の成分を含有してなる。前記第２の形態のピラー形成液は、導電性溶液、又は高誘電率溶液であることが好ましい。具体的には、導電率が１０×１０^−５Ｓ／ｍ以上、又は誘電率が５以上であることが好ましい。 << Pillar forming liquid (second form) >>
In the second embodiment, the pillar-forming liquid contains inorganic nanoparticles and a solvent, and further contains other components as necessary. The pillar-forming liquid of the second form is preferably a conductive solution or a high dielectric constant solution. Specifically, the electrical conductivity is preferably 10 × 10 ⁻⁵ S / m or more, or the dielectric constant is 5 or more.

−無機ナノ粒子−
前記無機ナノ粒子としては、例えば、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）等の金属ナノ粒子；ＩＴＯ（Ｉｎｄｉｕｍ−ＴｉｎＯｘｉｄｅ）、酸化スズ、酸化アンチモンドープ酸化スズ等の酸化物ナノ粒子などが挙げられる。これらの中でも、銀ナノ粒子、金ナノ粒子が特に好ましい。
前記無機ナノ粒子の平均粒径としては、特に制限はなく、目的に応じて適宜選択することができるが、５ｎｍ〜５０ｎｍが好ましい。
前記無機ナノ粒子としては、特に制限はなく、適宜調製したものを使用してもよいし、市販品を使用してもよい。前記市販品としては、例えば、銀ナノ粒子（商品名：ＮＰＳ−Ｊ、ハリマ化成社製、平均粒径１２ｎｍ）、金ナノ粒子（商品名：ＮＰＧ−Ｊ、ハリマ化成社製、平均粒径７ｎｍ）などが挙げられる。 -Inorganic nanoparticles-
Examples of the inorganic nanoparticles include metal nanoparticles such as silver (Ag), gold (Au), and copper (Cu); oxide nanoparticles such as ITO (Indium-Tin Oxide), tin oxide, and antimony oxide-doped tin oxide. And particles. Among these, silver nanoparticles and gold nanoparticles are particularly preferable.
There is no restriction | limiting in particular as an average particle diameter of the said inorganic nanoparticle, Although it can select suitably according to the objective, 5 nm-50 nm are preferable.
There is no restriction | limiting in particular as said inorganic nanoparticle, What was prepared suitably may be used and a commercial item may be used. Examples of the commercially available products include silver nanoparticles (trade name: NPS-J, manufactured by Harima Kasei Co., Ltd., average particle size 12 nm), gold nanoparticles (product name: NPG-J, manufactured by Harima Kasei Co., Ltd., average particle size 7 nm). ) And the like.

前記無機ナノ粒子の前記第２の形態のピラー形成液における含有量は、特に制限はなく、目的に応じて適宜選択することができるが、１０質量％〜７０質量％が好ましい。 There is no restriction | limiting in particular in content in the pillar formation liquid of the said 2nd form of the said inorganic nanoparticle, Although it can select suitably according to the objective, 10 mass%-70 mass% are preferable.

−溶媒−
前記溶媒としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、極性溶媒、無極性溶媒、フッ素系溶媒などが挙げられる。前記極性溶媒、前記無極性溶媒、及び前記フッ素系溶媒としては、後述する絶縁膜形成材料の溶媒と同様のものを用いることができる。 -Solvent-
There is no restriction | limiting in particular as said solvent, According to the objective, it can select suitably, For example, a polar solvent, a nonpolar solvent, a fluorine-type solvent etc. are mentioned. As the polar solvent, the nonpolar solvent, and the fluorine-based solvent, the same solvents as those for the insulating film forming material described later can be used.

−その他の成分−
前記その他の成分としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、分散剤、安定化剤などが挙げられる。 -Other ingredients-
There is no restriction | limiting in particular as said other component, Although it can select suitably according to the objective, For example, a dispersing agent, a stabilizer, etc. are mentioned.

＜絶縁膜形成工程＞
前記絶縁膜形成工程は、前記ピラーが形成された基材上に絶縁膜を形成する工程である。
前記絶縁膜形成工程においては、形成したピラーの形状を維持しながら絶縁膜形成材料を付与して絶縁膜を形成することが好ましい。 <Insulating film formation process>
The insulating film forming step is a step of forming an insulating film on the base material on which the pillar is formed.
In the insulating film forming step, it is preferable to form an insulating film by applying an insulating film forming material while maintaining the shape of the formed pillar.

＜＜絶縁膜形成材料＞＞
前記絶縁膜形成材料としては、有機絶縁材料、無機酸化物絶縁材料、及び有機無機ハイブリッド材料のいずれかを含有し、溶媒、更に必要に応じてその他の成分を含有してなる。 << Insulating film forming material >>
The insulating film forming material contains any one of an organic insulating material, an inorganic oxide insulating material, and an organic-inorganic hybrid material, and contains a solvent and, if necessary, other components.

−有機絶縁材料−
前記有機絶縁材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、熱硬化型樹脂、ＵＶ硬化型樹脂、熱可塑性樹脂等の樹脂などが挙げられる。
前記樹脂としては、例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリエステル樹脂、ポリビニルフェノール樹脂、ポリビニルアルコール樹脂、ポリ酢酸ビニル樹脂、ポリスルホン樹脂、フッ素樹脂、シリコーン樹脂、これらの樹脂の共重合樹脂、又はポリマーアロイ、これらのプレポリマーなどが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。これらの中でも、熱可塑性フッ素樹脂、熱硬化性ポリイミド樹脂、熱硬化性アクリル樹脂、熱硬化性エポキシ樹脂、熱硬化性フェノール樹脂、熱硬化性シリコーン樹脂が特に好ましい。 -Organic insulating materials-
There is no restriction | limiting in particular as said organic insulating material, According to the objective, it can select suitably, For example, resin, such as a thermosetting resin, UV curable resin, a thermoplastic resin, etc. are mentioned.
Examples of the resin include epoxy resin, acrylic resin, phenol resin, polyimide resin, polyamide resin, polyester resin, polyvinyl phenol resin, polyvinyl alcohol resin, polyvinyl acetate resin, polysulfone resin, fluorine resin, silicone resin, and these resins. These copolymer resins, polymer alloys, and prepolymers thereof can be mentioned. These may be used individually by 1 type and may use 2 or more types together. Among these, a thermoplastic fluororesin, a thermosetting polyimide resin, a thermosetting acrylic resin, a thermosetting epoxy resin, a thermosetting phenol resin, and a thermosetting silicone resin are particularly preferable.

−無機酸化物絶縁材料−
前記無機酸化物絶縁材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、金属アルコキシド、有機金属錯体等から形成されるＳｉＯ_２、Ａｌ_２Ｏ_３、などが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。
前記無機酸化物絶縁材料としては、特に制限はなく、適宜調製したものを使用してもよいし、市販品を使用してもよい。前記市販品としては、例えば、メチルイソブチルケトンを溶媒としたスピンオングラス材料（商品名:ＦＯＸ（Ｒ）−１６、東レ・ダウコーニング社製）などが挙げられる。 -Inorganic oxide insulating material-
The inorganic oxide insulating material is not particularly limited and may be appropriately selected depending on the purpose, for example, a metal alkoxide, SiO 2, _Al 2 _O 3 formed from an organic metal _complex, and the like . These may be used individually by 1 type and may use 2 or more types together.
There is no restriction | limiting in particular as said inorganic oxide insulating material, What was prepared suitably may be used and a commercial item may be used. Examples of the commercially available products include spin-on glass materials (trade name: FOX (R) -16, manufactured by Toray Dow Corning) using methyl isobutyl ketone as a solvent.

−有機無機ハイブリッド材料−
前記有機無機ハイブリッド材料としては、特に制限はなく、目的に応じて適宜選択することができる。前記有機無機ハイブリッド材料とは、有機成分と無機成分とがナノレベルで混合された材料である。例えば、（１）ヒドロキシル基(−ＯＨ基)又はアルコキシ基（−ＯＲ基）を含有したアクリル樹脂又はエポキシ樹脂等とアルコキシシランとが混合された材料、（２）ヒドロキシル基(−ＯＨ基)を含有したシリコーン樹脂とアルコキシシランとが混合された材料、（３）ヒドロシリル基（−ＳｉＨ）を含有したシリコーン樹脂とビニル基（−ＣＨ＝ＣＨ_２）を含有したアクリル樹脂又はエポキシ樹脂等とが混合された材料などが挙げられる。前記有機無機ハイブリッド材料の中でも、シリコーン樹脂を利用した材料を、ポリジメチルシロキサン（ＰＤＭＳ）系有機無機ハイブリッド材料と呼ぶ。
前記有機無機ハイブリッド材料としては、特に制限はなく、適宜調製したものを使用してもよいし、市販品を使用してもよい。前記市販品としては、例えば、荒川化学社製コンポセラン、ＪＳＲ社製グラスカなどが挙げられる。 -Organic-inorganic hybrid materials-
There is no restriction | limiting in particular as said organic inorganic hybrid material, According to the objective, it can select suitably. The organic-inorganic hybrid material is a material in which an organic component and an inorganic component are mixed at a nano level. For example, (1) a material in which an acrylic resin or epoxy resin containing a hydroxyl group (—OH group) or an alkoxy group (—OR group) and an alkoxysilane are mixed, and (2) a hydroxyl group (—OH group) material and silicone resin and alkoxysilane containing are mixed, (3) mixing the acrylic resin or epoxy resin containing the silicone resin and a vinyl group containing a hydrosilyl group (-SiH) (-CH = CH ₂₎ And the like. Among the organic-inorganic hybrid materials, a material using a silicone resin is called a polydimethylsiloxane (PDMS) -based organic-inorganic hybrid material.
There is no restriction | limiting in particular as said organic-inorganic hybrid material, What was prepared suitably may be used and a commercial item may be used. As said commercial item, Arakawa Chemical Co., Ltd. composeran, JSR company glass grass etc. are mentioned, for example.

−溶媒−
前記絶縁膜形成材料は、前記ピラー形成工程で形成されたピラーを溶解しないことが必要である。即ち、前記絶縁膜形成材料の溶媒と、ピラー形成液の溶媒との組み合わせが重要となる。ただし、ピラー材料として無機ナノ粒子を用いた場合はこの限りではなく、絶縁膜形成材料に溶解されることは無いため、任意の絶縁膜形成材料を使用することができる。 -Solvent-
The insulating film forming material needs not to dissolve the pillars formed in the pillar forming step. That is, the combination of the solvent for the insulating film forming material and the solvent for the pillar forming solution is important. However, this is not the case when inorganic nanoparticles are used as the pillar material, and any insulating film forming material can be used because it is not dissolved in the insulating film forming material.

一方、前記ピラー材料として樹脂を用いた場合には、前記絶縁膜形成材料の溶媒と、ピラー形成液の溶媒の組み合わせを考慮する必要があり、前記ピラー形成液の溶媒が互いに相溶しない極性溶媒、無極性溶媒、及びフッ素系溶媒の３種の溶媒群から選ばれるいずれかの１種の溶媒であり、前記絶縁膜形成材料の溶媒が前記ピラー形成液の溶媒を含む溶媒群以外の２種の溶媒群から選ばれること、又は無溶媒であることが好ましい。 On the other hand, when a resin is used as the pillar material, it is necessary to consider a combination of the solvent of the insulating film forming material and the solvent of the pillar forming liquid, and the polar solvent in which the solvent of the pillar forming liquid is incompatible with each other , A non-polar solvent, and a fluorine solvent, any one solvent selected from the three solvent groups, and the insulating film-forming material solvent is a solvent solvent containing the pillar-forming liquid solvent. It is preferable that it is selected from these solvent groups, or it is solvent-free.

前記極性溶媒としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、メタノール、エタノール、イソプロピルアルコール、ｎ−ブタノール、ｎ−ヘキサノール、ｎ−オクタノール、エチレングリコール、ジエチレングリコール、プロピレングリコール、１，３−ブチレングリコール、ベンジルアルコール、２−メトキシエタノール、２−エトキシエタノール、２−ブトキシエタノール、ジプロピレングリコールモノメチルエーテル、アセトン、メチルエチルケトン、メチルイソブチルケトン、メチルｎ−ブチルケトン、メチルｎ−アミルケトン、アセトフェノン、シクロヘキサノン、γ−ブチロラクトン、炭酸プロピレン、ホルムアミド、Ｎ，Ｎ−ジメチルホルムアミド、Ｎ，Ｎ−ジメチルアセトアミド、１，３−ジメチル−２−イミダゾリジノン、Ｎ，Ｎ’−ジメチルプロピレンウレア、２−ピロリジノン、Ｎ−メチルピロリドン、ニトロメタン、ニトロベンゼン、メチルスルホキシドなどが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。 There is no restriction | limiting in particular as said polar solvent, According to the objective, it can select suitably, For example, methanol, ethanol, isopropyl alcohol, n-butanol, n-hexanol, n-octanol, ethylene glycol, diethylene glycol, propylene glycol 1,3-butylene glycol, benzyl alcohol, 2-methoxyethanol, 2-ethoxyethanol, 2-butoxyethanol, dipropylene glycol monomethyl ether, acetone, methyl ethyl ketone, methyl isobutyl ketone, methyl n-butyl ketone, methyl n-amyl ketone, Acetophenone, cyclohexanone, γ-butyrolactone, propylene carbonate, formamide, N, N-dimethylformamide, N, N-dimethylacetamide, 1,3-dimethyl Le 2-imidazolidinone, N, N'-dimethyl propylene urea, 2-pyrrolidinone, N- methylpyrrolidone, nitromethane, nitrobenzene, and the like methyl sulfoxide. These may be used individually by 1 type and may use 2 or more types together.

前記無極性溶媒としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、オクタン、ノナン、デカン、ウンデカン、ドデカン、トリデカン、テトラデカン、シクロヘキサン、３−メチルシクロヘキサン、ベンゼン、トルエン、キシレン、メシチレン、テトラリンなどが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。 The nonpolar solvent is not particularly limited and may be appropriately selected depending on the intended purpose.For example, octane, nonane, decane, undecane, dodecane, tridecane, tetradecane, cyclohexane, 3-methylcyclohexane, benzene, toluene, Examples include xylene, mesitylene, and tetralin. These may be used individually by 1 type and may use 2 or more types together.

前記フッ素系溶媒としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、テトラデカフルオロヘキサン、パーフルオロヘプタン、オクタデカフルオロオクタン、パーフルオロノナン、ヘキサフルオロベンゼン、オクタフルオロトルエン、オクタフルオロシクロペンテン、ヘプタコサフルオロトリブチルアミン、パーフルオロトリエチルアミン、パーフルオロトリブチルアミン、パーフルオロトリアミルアミン、パーフルオロ(１，３−ジメチルシクロヘキサン)、パーフルオロメチルシクロヘキサン、オクタデカフルオロデカヒドロナフタレン、パーフルオロ−２−メチルペンタンなどが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。 The fluorine-based solvent is not particularly limited and may be appropriately selected depending on the intended purpose. For example, tetradecafluorohexane, perfluoroheptane, octadecafluorooctane, perfluorononane, hexafluorobenzene, octafluorotoluene , Octafluorocyclopentene, heptacosafluorotributylamine, perfluorotriethylamine, perfluorotributylamine, perfluorotriamylamine, perfluoro (1,3-dimethylcyclohexane), perfluoromethylcyclohexane, octadecafluorodecahydronaphthalene, perfluoro Examples thereof include fluoro-2-methylpentane. These may be used individually by 1 type and may use 2 or more types together.

前記極性溶媒に可溶なピラー材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ポリイミド、ポリアミド、ポリエステル、ポリビニルフェノール、ポリビニルアルコール、ポリ酢酸ビニル、ポリスルホン、フッ素樹脂、前記樹脂の共重合樹脂又はポリマーアロイ、ポリジメチルシロキサン（ＰＤＭＳ）等の有機絶縁膜、金属アルコキシドや有機金属錯体等から形成されるＳｉＯ_２、Ａｌ_２Ｏ_３等の無機酸化物絶縁膜、更にはそれらが混合された有機無機ハイブリッド膜などが挙げられる。
前記無極性溶媒に可溶なピラー材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、アクリル樹脂、ポリジメチルシロキサン（ＰＤＭＳ）、ポリスチレンなどが挙げられる。
前記フッ素系溶媒に可溶なピラー材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、フッ素樹脂などが挙げられる。 The pillar material soluble in the polar solvent is not particularly limited and may be appropriately selected depending on the intended purpose. For example, epoxy resin, acrylic resin, phenol resin, polyimide, polyamide, polyester, polyvinyl phenol, polyvinyl alcohol SiO ₂ , Al ₂ O ₃ formed from polyvinyl acetate, polysulfone, fluororesin, copolymer resin or polymer alloy of the above resin, organic insulating film such as polydimethylsiloxane (PDMS), metal alkoxide, organometallic complex, etc. Inorganic oxide insulating films such as organic-inorganic hybrid films in which they are mixed.
The pillar material soluble in the nonpolar solvent is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include acrylic resin, polydimethylsiloxane (PDMS), and polystyrene.
There is no restriction | limiting in particular as a pillar material soluble in the said fluorine-type solvent, According to the objective, it can select suitably, For example, a fluororesin etc. are mentioned.

前記樹脂を用いたピラー形成液の溶媒と前記絶縁膜形成材料の溶媒の組み合わせとしては、以下のものが好適に挙げられる。
（１）前記ピラー形成液の溶媒（γ−ブチロラクトン）と前記絶縁膜形成材料の溶媒（パーフルオロトリブチルアミン）
（２）前記ピラー形成液の溶媒（γ−ブチロラクトン）と前記絶縁膜形成材料の溶媒（ｎ−テトラデカン、シクロへキサン、トルエン、キシレン） As a combination of the solvent of the pillar forming liquid using the resin and the solvent of the insulating film forming material, the following can be preferably cited.
(1) Solvent of the pillar forming liquid (γ-butyrolactone) and solvent of the insulating film forming material (perfluorotributylamine)
(2) Solvent of the pillar forming liquid (γ-butyrolactone) and solvent of the insulating film forming material (n-tetradecane, cyclohexane, toluene, xylene)

前記絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、塗布対象面であるピラーが形成された基材上の全面に前記絶縁膜形成材料を塗布する塗布法などが挙げられる。
前記塗布法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スピンコート法、ダイコート法、スリットコート法、スクリーン印刷法、ディスペンサー法、液滴吐出法、ノズルコーティング法などが挙げられる。これらの中でも、スループット及び膜厚の均一性の点で、全面塗布であるスピンコート法、ダイコート法、スリットコート法が特に好ましい。
また、スループットの観点から、ノズルコーティング法が好ましい。前記ノズルコーティング法は、前記絶縁膜形成材料を基材上にラインアンドスペース状に高速塗布する手法であり、塗布後の絶縁膜形成材料の流動性を利用して前記ピラー以外の基板全面を塗布することが可能である。 The method for forming the insulating film is not particularly limited and may be appropriately selected depending on the purpose. For example, the insulating film forming material is applied to the entire surface of the base material on which the pillar that is the application target surface is formed. Examples of the coating method include coating.
The coating method is not particularly limited and may be appropriately selected depending on the intended purpose. For example, spin coating method, die coating method, slit coating method, screen printing method, dispenser method, droplet discharge method, nozzle coating method Etc. Among these, the spin coating method, die coating method, and slit coating method, which are the entire surface coating, are particularly preferable in terms of throughput and film thickness uniformity.
From the viewpoint of throughput, the nozzle coating method is preferable. The nozzle coating method is a technique in which the insulating film forming material is applied at high speed in a line-and-space manner on a base material, and the entire surface of the substrate other than the pillars is applied using the fluidity of the insulating film forming material after application. Is possible.

前記絶縁膜の材質、形状、構造、大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
前記絶縁膜の膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、０．１μｍ〜２０μｍが好ましく、０．２μｍ〜１０μｍがより好ましく、０．４μｍ〜５μｍが特に好ましい。
前記絶縁膜の膜厚は、例えば、触針式段差計などにより測定することができる。 There is no restriction | limiting in particular as a material, a shape, a structure, and a magnitude | size of the said insulating film, According to the objective, it can select suitably.
The thickness of the insulating film is not particularly limited and may be appropriately selected depending on the intended purpose, but is preferably 0.1 μm to 20 μm, more preferably 0.2 μm to 10 μm, and particularly preferably 0.4 μm to 5 μm. preferable.
The film thickness of the insulating film can be measured by, for example, a stylus type step gauge.

＜ピラー除去工程＞
前記ピラー除去工程は、前記ピラーを除去し、絶縁膜に開口部を形成する工程である。
前記絶縁膜形成工程後、ピラーが樹脂によって完全に被覆されていると、ピラーの除去が困難となるため、前記ピラー除去工程の前にＡｒ、Ｏ_２等のガスを用いたプラズマエッチングによりピラー上の樹脂をアッシングしてもよい。 <Pillar removal process>
The pillar removing step is a step of removing the pillar and forming an opening in the insulating film.
If the pillar is completely covered with the resin after the insulating film forming step, it is difficult to remove the pillar. Therefore, plasma etching using a gas such as Ar or O ₂ is performed on the pillar before the pillar removing step. The resin may be ashed.

前記ピラーの除去方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（１）ピラーを溶解可能な溶液を用いて、ディップ等のプロセスによりピラーを溶解させて除去する方法、（２）熱処理によってピラーを気化させて除去する方法などが挙げられる。
前記（１）のピラーを溶解可能な溶液としては、ピラー材料が樹脂の場合は、前記ピラー形成液（インク）の溶媒、又はピラー形成液（インク）の溶媒と同等の極性を持つ溶媒を用いることができ、例えば、アセトン、γ−ブチロラクトン、Ｎ−メチルピロリドンなどが挙げられる。
前記ピラー材料が無機ナノ粒子の場合は、例えば、硝酸、塩酸、硫酸、リン酸、ホウ酸、酢酸等の酸が適宜混合されたエッチング液を用いることができる。
前記ピラー材料として、銀ナノ粒子を用いた場合には、エッチング液としては、例えば、リン酸、硝酸、酢酸などを用いることが好ましい。 The method for removing the pillar is not particularly limited and may be appropriately selected depending on the purpose. For example, (1) using a solution capable of dissolving the pillar, the pillar is dissolved by a process such as dipping and removed. And (2) a method of vaporizing and removing pillars by heat treatment.
As the solution capable of dissolving the pillar of (1), when the pillar material is a resin, a solvent of the pillar forming liquid (ink) or a solvent having a polarity equivalent to that of the pillar forming liquid (ink) is used. Examples thereof include acetone, γ-butyrolactone, N-methylpyrrolidone and the like.
When the pillar material is inorganic nanoparticles, for example, an etching solution in which acids such as nitric acid, hydrochloric acid, sulfuric acid, phosphoric acid, boric acid, and acetic acid are appropriately mixed can be used.
When silver nanoparticles are used as the pillar material, for example, phosphoric acid, nitric acid, acetic acid, or the like is preferably used as the etching solution.

前記開口部としては、絶縁膜に形成され、下部電極部分へ貫通した孔である限り、特に制限はなく、目的に応じて適宜選択することができる。
前記開口部の形状としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、円形、四角形などが好ましい。また、前記開口部の形状が逆テーパー形状のとき、後述する熱処理工程により、テーパー形状を制御することが可能で、例えば、順テーパー形状に変形させることができる。 The opening is not particularly limited as long as it is a hole formed in an insulating film and penetrating to the lower electrode portion, and can be appropriately selected according to the purpose.
There is no restriction | limiting in particular as a shape of the said opening part, Although it can select suitably according to the objective, For example, circular, a square, etc. are preferable. Moreover, when the shape of the said opening part is a reverse taper shape, it is possible to control a taper shape by the heat processing process mentioned later, for example, it can deform | transform into a forward taper shape.

前記開口部の露出開口端の最大直径としては、特に制限はなく、目的に応じて適宜選択することができるが、４０μｍ以下が好ましく、２０μｍ以下がより好ましい。前記最大直径が前記より好ましい範囲内であると、高密度の電子デバイス等で利用可能となる点で有利である。
前記開口部の露出開口端間の最大直径は、例えば、光学顕微鏡を用いて測定することができる。 There is no restriction | limiting in particular as a maximum diameter of the exposed opening end of the said opening part, Although it can select suitably according to the objective, 40 micrometers or less are preferable and 20 micrometers or less are more preferable. When the maximum diameter is within the more preferable range, it is advantageous in that it can be used in a high-density electronic device or the like.
The maximum diameter between the exposed opening ends of the opening can be measured using, for example, an optical microscope.

＜熱処理工程＞
前記熱処理工程は、前記開口部が形成された絶縁膜を熱処理する工程である。
前記熱処理工程により、絶縁膜の開口部がテーパー状に整形される。 <Heat treatment process>
The heat treatment step is a step of heat treating the insulating film in which the opening is formed.
By the heat treatment step, the opening of the insulating film is shaped into a taper shape.

−熱処理−
前記絶縁膜を熱処理することによって、開口部周縁の突起部において絶縁膜軟化による形状変化が起こる（熱ダレ）。この熱ダレにより、なだらかな傾斜の順テーパー状ホールを形成して、前記順テーパー状ホールに導電性材料を充填しやすくできる。
前記絶縁膜が熱可塑性材料からなる場合、前記絶縁膜のガラス転移点等に起因する軟化温度を超えた温度をかけることにより容易に軟化現象が見られ、熱ダレ現象を起こすことが可能である。
また、前記絶縁膜が熱硬化性材料からなる場合、前記絶縁膜形成材料の硬化開始温度以下の温度領域においては温度上昇に伴う絶縁膜の粘度低下の現象が起きる。その温度領域を利用して、熱ダレ現象を起こすことが可能である。具体的には、（１）前記絶縁膜形成材料を硬化させる前に、硬化開始温度以下の温度で熱処理することで熱変形させる方法、（２）前記絶縁膜形成材料の処理温度の室温から硬化温度までの昇温速度を、特定の昇温速度、例えば、１℃／分間の速度で制御し、硬化温度に達するまでの間に熱変形させる方法などが挙げられる。
また、前記絶縁膜がＵＶ硬化性材料の場合においても、絶縁膜材料の硬化前の段階で所望の温度で熱処理を行うことで、熱ダレ現象を起こすことが可能である。 -Heat treatment-
By heat-treating the insulating film, a change in shape due to softening of the insulating film occurs at the protrusions at the periphery of the opening (thermal sag). By this heat sagging, it is possible to form a forward tapered hole with a gentle slope and to easily fill the forward tapered hole with a conductive material.
When the insulating film is made of a thermoplastic material, a softening phenomenon can be easily observed by applying a temperature exceeding the softening temperature caused by the glass transition point of the insulating film, and a thermal sagging phenomenon can be caused. .
Further, when the insulating film is made of a thermosetting material, a phenomenon of a decrease in the viscosity of the insulating film accompanying a temperature rise occurs in a temperature range below the curing start temperature of the insulating film forming material. It is possible to cause a thermal sag phenomenon using the temperature region. Specifically, (1) a method of thermally deforming by heat-treating at a temperature not higher than a curing start temperature before curing the insulating film forming material, and (2) curing from a room temperature of the processing temperature of the insulating film forming material. Examples include a method of controlling the temperature rising rate to a temperature at a specific temperature rising rate, for example, a rate of 1 ° C./min, and thermally deforming until reaching the curing temperature.
In addition, even when the insulating film is a UV curable material, it is possible to cause a thermal sag phenomenon by performing a heat treatment at a desired temperature before the insulating film material is cured.

前記熱処理における加熱温度としては、特に制限はなく、前記絶縁膜形成材料の分子構造、分子量等によって決定される粘度特性に応じて適宜選択することができるが、１００℃以上５００℃以下が好ましく、１２０℃以上４５０℃以下がより好ましい。前記加熱温度が、１００℃未満であると、電子デバイス等で使用した場合、水分が残存し、絶縁性に不具合が生じることがあり、５００℃を超えると、高温であることから他の材料への影響が大きくなり、使用可能な材料が大きく制限されてしまうことがある。
なお、前記熱硬化性材料の熱硬化、前記熱可塑性材料の熱処理による溶媒除去等が必要な場合、前記熱処理にて同時に行ってもよく、別途行ってもよい。 The heating temperature in the heat treatment is not particularly limited and may be appropriately selected depending on the viscosity characteristics determined by the molecular structure, molecular weight, etc. of the insulating film forming material, but is preferably 100 ° C. or higher and 500 ° C. or lower, 120 degreeC or more and 450 degrees C or less are more preferable. When the heating temperature is less than 100 ° C, moisture may remain when used in an electronic device or the like, resulting in a failure in insulation. This may increase the influence of the material and greatly limit the materials that can be used.
In addition, when the thermosetting of the said thermosetting material, the solvent removal by the heat processing of the said thermoplastic material, etc. are required, you may carry out simultaneously with the said heat processing, and you may carry out separately.

前記開口部が熱処理により成形されたホールの形状としては、特に制限はなく、目的に応じて適宜選択することができるが、ホールに導電性材料を充填しやすくできる点で、順テーパー形状であることが好ましい。 The shape of the hole in which the opening is formed by heat treatment is not particularly limited and may be appropriately selected depending on the purpose, but is a forward tapered shape in that the hole can be easily filled with a conductive material. It is preferable.

前記ホールのテーパー角としては、特に制限はなく、目的に応じて適宜選択することができるが、６０°以下であることが好ましく、４５°以下であることがより好ましい。また、前記ホールのテーパー角は、順テーパー形状が好ましいため、前記ホールのテーパー角は、正の値となる。
ここで、前記ホールのテーパー角とは、開口部を有するホールの内壁面が、前記ホールの開口端から前記ホールの底面に向かって前記ホールの最大開口径が小さくなるように傾斜したテーパー面と水平な底面とのなす角を意味する。
前記テーパー角が、６０°を超えると、電子デバイス等で使用した場合、上部電極の断線、又は、ホール充填時の気泡の混入といった不具合が見られることがある。 There is no restriction | limiting in particular as a taper angle of the said hole, Although it can select suitably according to the objective, It is preferable that it is 60 degrees or less, and it is more preferable that it is 45 degrees or less. In addition, since the taper angle of the hole is preferably a forward taper shape, the taper angle of the hole is a positive value.
Here, the taper angle of the hole is a tapered surface in which the inner wall surface of the hole having an opening is inclined so that the maximum opening diameter of the hole decreases from the opening end of the hole toward the bottom surface of the hole. It means the angle between the horizontal bottom.
When the taper angle exceeds 60 °, when used in an electronic device or the like, problems such as disconnection of the upper electrode or mixing of bubbles during hole filling may be observed.

ここで、前記ホールのテーパー角は、例えば、１断面のプロファイルをＡＦＭ（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ；原子間力顕微鏡）（ＰａｃｉｆｉｃＮａｎｏｔｅｃｈｎｏｌｏｇｙ社製）にて解析することにより、測定することができる。 Here, the taper angle of the hole can be measured, for example, by analyzing a profile of one cross section with an AFM (Atomic Force Microscope) (manufactured by Pacific Nanotechnology).

＜その他の工程＞
前記その他の工程としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、後述する多層配線の製造方法で説明する、基材配置工程、第１の配線形成工程、第２の配線形成工程などが挙げられる。 <Other processes>
There is no restriction | limiting in particular as said other process, According to the objective, it can select suitably, For example, the base material arrangement | positioning process demonstrated by the manufacturing method of the multilayer wiring mentioned later, a 1st wiring formation process, 2nd For example, a wiring formation process is included.

本発明のホール形成方法は、フォトリソグラフィー法に対してプロセスが簡便であり、絶縁膜をスピンコートなどの全面塗布によって形成することが可能であるため、高スループットなプロセスであり、コストダウンが可能である。また、静電吸引型液滴吐出法によりアスペクト比の高いピラーを形成することによって、膜厚１．５μｍの層間絶縁膜に対して最大直径１５μｍの微細な順テーパー状ホールを形成することができる。 The hole forming method of the present invention is a simple process compared to the photolithography method, and the insulating film can be formed by whole surface coating such as spin coating. It is. Further, by forming pillars having a high aspect ratio by the electrostatic attraction type droplet discharge method, a fine forward tapered hole having a maximum diameter of 15 μm can be formed on an interlayer insulating film having a thickness of 1.5 μm. .

ここで、本発明のホール形成方法について、図面を用いて詳細に説明する。
本発明のホール形成方法において、開口部は、例えば、図１Ａ〜図１Ｆに示すように、ピラー形成工程において、基材（第１の配線２）１上のホール（ビアホール）形成領域２にピラー３を形成し（図１Ｃ）、絶縁膜形成工程において、ピラー３が形成された基材（第１の配線２）上に絶縁膜４を形成し（図１Ｄ）、ピラー除去工程において、ピラー３を除去することにより形成される（図１Ｅ）。
次に、熱処理工程において、開口部周縁の突起部において絶縁膜軟化による形状変化が起こる（熱ダレ）。その熱ダレにより、テーパー形状を制御することが可能であり、例えば、順テーパー状ホールが形成される（図１Ｆ）。 Here, the hole forming method of the present invention will be described in detail with reference to the drawings.
In the hole forming method of the present invention, for example, as shown in FIGS. 1A to 1F, the opening is formed in a pillar (hole) forming region 2 on the base material (first wiring 2) 1 in the pillar forming step. 3 (FIG. 1C), and in the insulating film forming step, the insulating film 4 is formed on the base material (first wiring 2) on which the pillar 3 is formed (FIG. 1D), and in the pillar removing step, the pillar 3 Is removed (FIG. 1E).
Next, in the heat treatment step, a shape change occurs due to softening of the insulating film at the protrusions at the periphery of the opening (thermal sag). The taper shape can be controlled by the thermal sag, and, for example, a forward tapered hole is formed (FIG. 1F).

ここで、前記ピラー形成工程に用いる静電気吸引型液滴吐出法について、特許第３９７５２７２号公報、特許第４５９０４９３号公報を参照し、図面に基づき説明する。
ピラー形成液（インク）が充填され、かつ内側に電極が設けられたノズル及び基板間に所望の電圧を印加することにより吐出する静電吸引型液滴吐出法において、前記ノズル内径を少なくとも８μｍ以下、ノズル−基板間距離を少なくとも１００μｍ以下とすることにより、ノズル−基板間の電界よりも強い局所的な電界集中をノズル先端に発生させ、液滴をノズルから分離・吐出させる吐出方法である。
前記方法によれば、前記ノズル径が小さくなるほど吐出に必要な臨界電圧を小さくすることが可能であり、更にノズルから分離した液滴は空気抵抗に耐え得る高い運動エネルギーを付与されるため、径の小さい液滴でも基板に着弾させることができる。
前記静電吸引型液滴吐出法を用いることで、前記ピラーを形成することが可能である。 Here, the electrostatic suction type droplet discharge method used in the pillar forming step will be described with reference to Japanese Patent No. 3975272 and Japanese Patent No. 4590493 with reference to the drawings.
In an electrostatic attraction type droplet discharge method in which a desired voltage is applied between a nozzle filled with pillar forming liquid (ink) and an electrode provided inside and a substrate, the inner diameter of the nozzle is at least 8 μm or less This is a discharge method in which a local electric field concentration stronger than the electric field between the nozzle and the substrate is generated at the nozzle tip by setting the distance between the nozzle and the substrate to at least 100 μm, and the droplets are separated and discharged from the nozzle.
According to the method, it is possible to reduce the critical voltage required for ejection as the nozzle diameter is smaller, and the droplets separated from the nozzle are given high kinetic energy that can withstand air resistance. Even small droplets can be landed on the substrate.
The pillar can be formed by using the electrostatic suction type droplet discharge method.

本発明における静電吸引型液滴吐出法によるピラー形成の原理及び方法について説明する。
前記静電吸引型液滴吐出法は、上述したように、内径が８μｍ以下のノズルを用いて液滴吐出することが可能であり、現在実用化されているインクジェット方式（ピエゾ方式、サーマル方式）では困難であった１ｐＬ以下の微小液滴の吐出が可能である。前記微細液滴は表面張力の作用、比表面積の高さなどにより、極めて蒸発速度が早いため、速乾性がある。また、加えられた電界は、先行して基材に付着した液滴が固化して形成された構造物の先端部に作用し、電界集中が起きる。このような微小液滴の速乾性、電界集中により、ピラーを作製することが可能となる。 The principle and method of pillar formation by the electrostatic attraction type droplet discharge method in the present invention will be described.
As described above, the electrostatic suction type droplet discharge method can discharge droplets using a nozzle having an inner diameter of 8 μm or less, and is currently in practical use with an inkjet method (piezo method, thermal method). In this case, it is possible to discharge a fine droplet of 1 pL or less, which is difficult with the above method. The fine droplets have a fast drying property because of the extremely high evaporation rate due to the effect of surface tension, the high specific surface area, and the like. In addition, the applied electric field acts on the tip of the structure formed by solidifying the droplets attached to the substrate in advance, and electric field concentration occurs. A pillar can be produced by such quick drying and electric field concentration of the micro droplet.

以下に、ピラーの形成方法について更に詳細に説明する。まず、静電吸引型液滴吐出装置の概要図の一例を図２２に示す。 Below, the formation method of a pillar is demonstrated in detail. First, an example of a schematic diagram of an electrostatic attraction type droplet discharge device is shown in FIG.

この図２２の静電吸引型液滴吐出装置は、ノズル１００１、ピラー形成液（インク）１００２、基板１００３、ステージ１００４、電極１００５、高電圧アンプ１００６、ファンクションジェネレータ１００７、及びコントローラ（ＰＣ）１００８によって構成されている。
ここで、前記電極１００５が、前記ノズル１００１の内部に挿入されてピラー形成液（インク）１００２と接している図を示している。その構造は、特に制限はなく、目的に応じて適宜選択することができ、例えば、少なくともピラー形成液（インク）１００２と電極１００５が接触していることが好ましい。
前記ノズル１００１としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ガラス等の絶縁性材料で形成されることが好ましい。前記ノズル１００１の内径としては、特に制限はなく、目的に応じて適宜選択することができ、８μｍ以下が好ましい。前記ノズル１００１と基板１００３の間の距離は、１００μｍ以下が好ましい。前記ステージ１００４は、アースに接続されており、前記電極１００５に対して高電圧アンプ１００６、ファンクションジェネレータ１００７、コントローラ（ＰＣ）１００８を用いて所望の電圧を印加することにより、前記ピラー形成液（インク）１００２は、前記ノズル１００１から分離・吐出され、前記基板１００３に着弾する。 22 includes a nozzle 1001, a pillar forming liquid (ink) 1002, a substrate 1003, a stage 1004, an electrode 1005, a high voltage amplifier 1006, a function generator 1007, and a controller (PC) 1008. It is configured.
Here, the electrode 1005 is inserted into the nozzle 1001 and is in contact with the pillar forming liquid (ink) 1002. The structure is not particularly limited and may be appropriately selected depending on the purpose. For example, it is preferable that at least the pillar forming liquid (ink) 1002 and the electrode 1005 are in contact with each other.
There is no restriction | limiting in particular as the said nozzle 1001, It can select suitably according to the objective, For example, it is preferable to form with insulating materials, such as glass. There is no restriction | limiting in particular as an internal diameter of the said nozzle 1001, It can select suitably according to the objective, 8 micrometers or less are preferable. The distance between the nozzle 1001 and the substrate 1003 is preferably 100 μm or less. The stage 1004 is connected to the ground, and a desired voltage is applied to the electrode 1005 using a high voltage amplifier 1006, a function generator 1007, and a controller (PC) 1008, whereby the pillar forming liquid (ink ) 1002 is separated and discharged from the nozzle 1001 and landed on the substrate 1003.

前記電極１００５に印加する電圧の波形については、特に制限はなく、目的に応じて適宜選択することができ、例えば、方形波、サイン波、三角波等を含む任意の交流で与えてもよいし、直流でもよく、また、交流波と直流を組み合わせた波形でもよい。周波数、電圧絶対値についても、特に制限はなく、目的に応じて適宜選択することができ、例えば、ピラー形成液（インク）１００２に対して最適な値を用いることができる。 The waveform of the voltage applied to the electrode 1005 is not particularly limited and may be appropriately selected according to the purpose. For example, the voltage may be given by any alternating current including a square wave, a sine wave, a triangular wave, It may be a direct current, or a waveform combining an alternating current wave and a direct current. The frequency and absolute voltage value are not particularly limited and can be appropriately selected according to the purpose. For example, optimum values for the pillar forming liquid (ink) 1002 can be used.

前記ピラー形成液（インク）１００２は、特に制限はなく、目的に応じて適宜選択することができるが、例えば、導電性溶液、又は高誘電率溶液であることが好ましい。具体的には、導電率が１０×１０^−５Ｓ／ｍ以上、又は誘電率が５以上であることが好ましい。 The pillar forming liquid (ink) 1002 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, a conductive solution or a high dielectric constant solution is preferable. Specifically, the electrical conductivity is preferably 10 × 10 ⁻⁵ S / m or more, or the dielectric constant is 5 or more.

前記静電吸引型液滴吐出装置を用いて基板１００３上にピラーを形成する過程の一例について、図２３Ａ〜図２３Ｃを用いて説明するが、これらの過程に限定されることはない。
図２３Ａ〜図２３Ｃでは、どの場合においても、まず、初期段階にドット形状の初期構造体１０１１が形成される。その後、ピラー形成液（インク）を吐出し続けることによって、図２３Ａでは、初期構造体１０１１全体に濡れ広がりながら高さ方向に成長し、ドット形状を有するピラー１０１２が形成される。図２３Ｂでは、前記初期構造体１０１１の頂点付近に電界が集中することにより急激に高さ方向に構造体が成長し、図２３Ａと比較してシャープな形状を有するピラー１０１３が形成される。更に、図２３Ｃでは、前記初期構造体の上に第２の構造体１０１４が形成され、更に前記第２の構造体１０１４の頂点付近に電界が集中することにより、シャープな形状を有するピラー１０１５が形成される。吐出する時間については、特に制限はなく、目的に応じて適宜選択することができ、任意の時間を選択することができる。また、一度にピラーを形成する必要はなく、複数の吐出に分けて形成してもよい。
これらの過程により形成されたピラーを用いることにより、アスペクト比の高いホール（ビアホール）を得ることが可能となる。 An example of a process of forming pillars on the substrate 1003 using the electrostatic attraction type droplet discharge device will be described with reference to FIGS. 23A to 23C, but is not limited to these processes.
23A to 23C, in any case, first, a dot-shaped initial structure 1011 is formed at an initial stage. Thereafter, by continuing to discharge the pillar forming liquid (ink), in FIG. 23A, the initial structure 1011 is wet and spreads in the height direction, and the pillar 1012 having a dot shape is formed. In FIG. 23B, the electric field concentrates in the vicinity of the apex of the initial structure 1011, so that the structure rapidly grows in the height direction, and a pillar 1013 having a sharper shape than that in FIG. 23A is formed. Further, in FIG. 23C, a second structure 1014 is formed on the initial structure, and an electric field is concentrated near the apex of the second structure 1014, whereby a pillar 1015 having a sharp shape is formed. It is formed. There is no restriction | limiting in particular about the discharge time, According to the objective, it can select suitably, Arbitrary time can be selected. Further, it is not necessary to form pillars at a time, and the pillars may be divided into a plurality of discharges.
By using pillars formed by these processes, it is possible to obtain holes (via holes) with a high aspect ratio.

（多層配線及び多層配線の製造方法）
以下、本発明の多層配線を、製造方法を通じて説明する。
本発明の多層配線の製造方法は、少なくとも、基材配置工程と、第１の配線形成工程と、ピラー形成工程と、絶縁膜形成工程と、ピラー除去工程と、熱処理工程と、第２の配線形成工程とを含んでなり、必要に応じて、その他の工程を含む。
該方法により、図１Ｇに示すような、基材１上に形成された第１の配線２が、絶縁膜４に形成されたビアホールを介して、第２の配線５と導通した多層配線が製造される。 (Multilayer wiring and multilayer wiring manufacturing method)
Hereinafter, the multilayer wiring of the present invention will be described through a manufacturing method.
The multilayer wiring manufacturing method of the present invention includes at least a base material arranging step, a first wiring forming step, a pillar forming step, an insulating film forming step, a pillar removing step, a heat treatment step, and a second wiring. Forming step, and other steps as necessary.
By this method, as shown in FIG. 1G, a multilayer wiring in which the first wiring 2 formed on the base material 1 is electrically connected to the second wiring 5 through the via hole formed in the insulating film 4 is manufactured. Is done.

＜基材配置工程＞
前記基材配置工程は、基材を配置する工程である（図１Ａ）。 <Substrate placement process>
The base material arranging step is a step of arranging a base material (FIG. 1A).

−基材−
前記基材は、前述したホール形成方法で説明した基材と同様である。 -Base material-
The base material is the same as the base material described in the hole forming method described above.

＜第１の配線形成工程＞
前記第１の配線形成工程は、基材上に第１の配線を形成する工程である。例えば、図１Ｂに示すように、例えば、基材１上に第１の配線２が形成される。 <First wiring formation step>
The first wiring forming step is a step of forming the first wiring on the base material. For example, as shown in FIG. 1B, for example, the first wiring 2 is formed on the base material 1.

−第１の配線−
前記第１の配線の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
前記第１の配線の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｍｏ、Ａｌ、Ａｇ、Ｃｕ等の金属乃至合金；ＩＴＯ、ＡＴＯ等の透明導電性酸化物；ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが挙げられる。
前記第１の配線の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）スパッタ法、ディップコーティング法等による成膜後、フォトリソグラフィーによってパターニングする方法、（ｉｉ）インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法などが挙げられる。 -First wiring-
There is no restriction | limiting in particular as a shape, a structure, and a magnitude | size of said 1st wiring, According to the objective, it can select suitably.
There is no restriction | limiting in particular as a material of said 1st wiring, According to the objective, it can select suitably, For example, metals or alloys, such as Mo, Al, Ag, Cu; Transparent conductive oxidation, such as ITO and ATO And organic conductors such as polyethylenedioxythiophene (PEDOT) and polyaniline (PANI).
There is no restriction | limiting in particular as a formation method of said 1st wiring, According to the objective, it can select suitably, For example, (i) The method of patterning by photolithography after film-forming by sputtering method, dip coating method, etc. (Ii) A method of directly forming a desired shape by a printing process such as inkjet, nanoimprint, or gravure.

＜ピラー形成工程＞
前記ピラー形成工程は、第１の配線上のビアホール形成領域に、ピラーを形成する工程である。図１Ｃに示すように、例えば、第１の配線２上にピラー３が形成される。 <Pillar formation process>
The pillar forming step is a step of forming a pillar in a via hole forming region on the first wiring. As shown in FIG. 1C, for example, the pillar 3 is formed on the first wiring 2.

−ピラー−
前記ピラーは、前述したホール形成方法で説明したピラーと同様である。 -Pillar-
The pillar is the same as the pillar described in the hole forming method described above.

＜絶縁膜形成工程＞
前記絶縁膜形成工程は、ピラーが形成された第１の配線上に絶縁膜を形成する工程である。図１Ｄに示すように、例えば、ピラー３が形成された第１の配線２上に絶縁膜４が形成される。 <Insulating film formation process>
The insulating film forming step is a step of forming an insulating film on the first wiring in which the pillar is formed. As shown in FIG. 1D, for example, the insulating film 4 is formed on the first wiring 2 on which the pillar 3 is formed.

−絶縁膜−
前記絶縁膜は、前述したホール形成方法で説明した絶縁膜と同様である。 -Insulating film-
The insulating film is the same as the insulating film described in the hole forming method described above.

＜ピラー除去工程＞
前記ピラー除去工程は、ピラーを除去する工程である。図１Ｅに示すように、例えば、絶縁膜４に、周縁に突起部７が形成された開口部が形成される。 <Pillar removal process>
The pillar removing step is a step of removing the pillar. As shown in FIG. 1E, for example, the insulating film 4 is formed with an opening having a protrusion 7 on the periphery.

＜熱処理工程＞
前記熱処理工程は、絶縁膜を熱処理する工程である。熱処理によって、図１Ｆに示すように、開口部周縁の突起部の熱ダレにより、テーパー形状を制御することが可能で、例えば、順テーパー状ホールが形成される。
前記熱処理の方法としては、特に制限はなく、目的に応じて適宜選択することができる。
前記絶縁膜の材質が、硬化温度が軟化温度より高い樹脂である場合、ビアホールのテーパー形状が、逆テーパーからなだらかな順テーパーへと変形する。これにより、後述する第２の配線形成工程において、第２の配線の断線及びビアホール内への気泡の侵入などを回避することができ、信頼性を向上させることができる。
なお、熱硬化性樹脂の熱硬化や、熱可塑性樹脂の熱処理による溶媒除去等、別の目的での熱処理が必要な場合、前記熱処理にて同時に行ってもよく、別途行ってもよい。 <Heat treatment process>
The heat treatment step is a step of heat treating the insulating film. By the heat treatment, as shown in FIG. 1F, the taper shape can be controlled by the thermal sagging of the protrusion at the periphery of the opening, for example, a forward tapered hole is formed.
There is no restriction | limiting in particular as the method of the said heat processing, According to the objective, it can select suitably.
When the material of the insulating film is a resin having a curing temperature higher than the softening temperature, the tapered shape of the via hole is deformed from a reverse taper to a gentle forward taper. As a result, in the second wiring forming step described later, disconnection of the second wiring and intrusion of bubbles into the via hole can be avoided, and reliability can be improved.
Note that when heat treatment for another purpose such as thermosetting of the thermosetting resin or removal of the solvent by heat treatment of the thermoplastic resin is necessary, the heat treatment may be performed simultaneously or separately.

＜第２の配線形成工程＞
前記第２の配線形成工程は、第１の配線及び絶縁膜上に第２の配線を形成する工程である。図１Ｇに示すように、例えば、第１の配線２及び絶縁膜４上に第２の配線５が形成される。
前記第２の配線の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
前記第２の配線の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｍｏ、Ａｌ、Ａｇ、Ｃｕ等の金属乃至合金；ＩＴＯ、ＡＴＯ等の透明導電性酸化物；ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが挙げられる。
前記第２の配線の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）スパッタ法、ディップコーティング法等による成膜後、フォトリソグラフィーによってパターニングする方法、（ｉｉ）インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法などが挙げられる。 <Second wiring formation step>
The second wiring formation step is a step of forming a second wiring on the first wiring and the insulating film. As shown in FIG. 1G, for example, the second wiring 5 is formed on the first wiring 2 and the insulating film 4.
There is no restriction | limiting in particular as a shape, a structure, and a magnitude | size of said 2nd wiring, According to the objective, it can select suitably.
There is no restriction | limiting in particular as a material of said 2nd wiring, According to the objective, it can select suitably, For example, metals or alloys, such as Mo, Al, Ag, and Cu; Transparent conductive oxidation, such as ITO and ATO And organic conductors such as polyethylenedioxythiophene (PEDOT) and polyaniline (PANI).
There is no restriction | limiting in particular as a formation method of said 2nd wiring, According to the objective, it can select suitably, For example, (i) The method of patterning by photolithography after film-forming by sputtering method, dip coating method, etc. (Ii) A method of directly forming a desired shape by a printing process such as inkjet, nanoimprint, or gravure.

（半導体装置及び半導体装置の製造方法）
本発明の半導体装置は、
基板と、
ゲート電圧を印加するためのゲート電極と、
電流を取り出すためのソース電極及びドレイン電極と、
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を有する電界効果型トランジスタを少なくとも２つ有し、これらのうちの一の前記電界効果型トランジスタの前記ドレイン電極と、他の前記電界効果型トランジスタの前記ゲート電極とが、前記ゲート絶縁膜に形成されたビアホールを介して接続された回路を少なくとも１つ含む半導体装置であって、
前記ビアホールが本発明の前記ホール形成方法により形成されたことを特徴とする。 (Semiconductor device and semiconductor device manufacturing method)
The semiconductor device of the present invention is
A substrate,
A gate electrode for applying a gate voltage;
A source electrode and a drain electrode for extracting current;
A semiconductor layer formed at least between the source electrode and the drain electrode;
A gate insulating film provided between the gate electrode and the semiconductor layer;
And at least two of the field effect transistors having the drain electrode of the field effect transistor and the gate electrode of the other field effect transistor are formed on the gate insulating film. A semiconductor device including at least one circuit connected via a via hole,
The via hole is formed by the hole forming method of the present invention.

以下、本発明の半導体装置を、半導体装置の製造方法を通じて説明する。
本発明の半導体装置の製造方法は、少なくとも、基材配置工程と、第１の電極形成工程と、半導体層形成工程と、ピラー形成工程と、絶縁膜形成工程と、ピラー除去工程と、熱処理工程と、第２の電極形成工程とを含み、更に必要に応じて、その他の工程を含んでなる。 Hereinafter, the semiconductor device of the present invention will be described through a method for manufacturing a semiconductor device.
The method for manufacturing a semiconductor device of the present invention includes at least a base material arranging step, a first electrode forming step, a semiconductor layer forming step, a pillar forming step, an insulating film forming step, a pillar removing step, and a heat treatment step. And a second electrode formation step, and further include other steps as necessary.

前記半導体装置の製造方法により、例えば、図２Ｅに示すように、基材１１上に形成された第１のドレイン電極１３が、半導体層１６，１７と、ゲート電極２０，２１との間に設けられたゲート絶縁膜１８に形成されたビアホールを介して、第２のゲート電極２１と導通した半導体装置１０が製造される。半導体装置１０は、電界効果型トランジスタを２つ含んでなり、２トランジスタ１キャパシタ構造である。図２Ｅにおいては、便宜上、第２のソース電極１４と、第２のゲート電極２１との間にキャパシタが形成されているが、実際にはキャパシタ形成箇所は限定されず、適宜必要な容量のキャパシタを必要な箇所に設計しつつ形成することができる。
前記半導体装置としての電界効果型トランジスタとしては、特に制限はなく、目的に応じて適宜選択することができ、例えば、トップゲート／ボトムコンタクト型（図３）、トップゲート／トップコンタクト型（図４）、ボトムゲート／ボトムコンタクト型（図５）、ボトムゲート／トップコンタクト型（図６）などが挙げられる。
なお、図３〜図６中、２２は基材、２３はソース電極、２４はドレイン電極、２５は半導体層、２６はゲート絶縁膜、２７はゲート電極をそれぞれ表す。 By the semiconductor device manufacturing method, for example, as shown in FIG. 2E, the first drain electrode 13 formed on the base material 11 is provided between the semiconductor layers 16 and 17 and the gate electrodes 20 and 21. The semiconductor device 10 that is electrically connected to the second gate electrode 21 through the via hole formed in the gate insulating film 18 is manufactured. The semiconductor device 10 includes two field effect transistors and has a two-transistor one-capacitor structure. In FIG. 2E, for the sake of convenience, a capacitor is formed between the second source electrode 14 and the second gate electrode 21. However, the location where the capacitor is formed is not limited, and a capacitor having a necessary capacity is appropriately used. Can be formed while designing in a necessary place.
The field effect transistor as the semiconductor device is not particularly limited and may be appropriately selected depending on the purpose. For example, a top gate / bottom contact type (FIG. 3), a top gate / top contact type (FIG. 4). ), Bottom gate / bottom contact type (FIG. 5), bottom gate / top contact type (FIG. 6), and the like.
3 to 6, 22 represents a base material, 23 represents a source electrode, 24 represents a drain electrode, 25 represents a semiconductor layer, 26 represents a gate insulating film, and 27 represents a gate electrode.

＜基材配置工程＞
前記基材配置工程は、基材を配置する工程である（図２Ａ参照）。
前記基材としては、前述した多層配線の基材と同様である。 <Substrate placement process>
The base material arranging step is a step of arranging a base material (see FIG. 2A).
The base material is the same as the base material for the multilayer wiring described above.

＜第１の電極形成工程＞
前記第１の電極形成工程は、基材上に第１の電極を形成する工程である（図２Ａ参照）。例えば、図２Ａに示すように、基材１１上に、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極１４、及び第２のドレイン電極１５が形成される。
ソース電極１２，１４、及びドレイン電極１３，１５は、電流を取り出すためのものである。 <First electrode forming step>
The first electrode forming step is a step of forming the first electrode on the substrate (see FIG. 2A). For example, as shown in FIG. 2A, the first source electrode 12, the first drain electrode 13, the second source electrode 14, and the second drain electrode 15 are formed on the substrate 11.
The source electrodes 12 and 14 and the drain electrodes 13 and 15 are for taking out current.

−第１の電極−
前記第１の電極の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。 -First electrode-
There is no restriction | limiting in particular as a shape, a structure, and a magnitude | size of a said 1st electrode, According to the objective, it can select suitably.

前記第１の電極の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｍｏ、Ａｌ、Ａｇ、Ｃｕ等の金属乃至合金；ＩＴＯ、ＡＴＯ等の透明導電性酸化物；ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが挙げられる。 There is no restriction | limiting in particular as a material of said 1st electrode, According to the objective, it can select suitably, For example, metals or alloys, such as Mo, Al, Ag, Cu; Transparent conductive oxidation, such as ITO and ATO And organic conductors such as polyethylenedioxythiophene (PEDOT) and polyaniline (PANI).

前記第１の電極の形成プロセスとしては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）スパッタ法、ディップコーティング法等による成膜後、フォトリソグラフィーによってパターニングする方法、（ｉｉ）インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法などが挙げられる。 There is no restriction | limiting in particular as a formation process of said 1st electrode, According to the objective, it can select suitably, For example, (i) The method of patterning by photolithography after film-forming by sputtering method, dip coating method, etc. (Ii) A method of directly forming a desired shape by a printing process such as inkjet, nanoimprint, or gravure.

＜半導体層形成工程＞
前記半導体層形成工程は、基材及び第１の電極上に、第１及び第２の半導体層を形成する工程である（図２Ａ参照）。例えば、図２Ａに示すように、基材１１及び第１のソース電極１２／ドレイン電極１３上に第１の半導体層１６が形成され、基材１１及び第２のソース電極１４／ドレイン電極１５上に第２の半導体層１７が形成される。 <Semiconductor layer formation process>
The semiconductor layer forming step is a step of forming first and second semiconductor layers on the base material and the first electrode (see FIG. 2A). For example, as shown in FIG. 2A, the first semiconductor layer 16 is formed on the substrate 11 and the first source electrode 12 / drain electrode 13, and the substrate 11 and the second source electrode 14 / drain electrode 15 are formed. Then, the second semiconductor layer 17 is formed.

−半導体層−
前記半導体層の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。 -Semiconductor layer-
There is no restriction | limiting in particular as a shape, a structure, and a magnitude | size of the said semiconductor layer, According to the objective, it can select suitably.

前記半導体層の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、多結晶シリコン（ｐ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物半導体；ペンタセン等の有機半導体などが挙げられる。 There is no restriction | limiting in particular as a material of the said semiconductor layer, According to the objective, it can select suitably, For example, a polycrystalline silicon (p-Si), an amorphous silicon (a-Si), In-Ga-Zn-O. Examples thereof include oxide semiconductors such as organic semiconductors such as pentacene.

前記半導体層の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、ＣＶＤ法、ＡＬＤ法等の真空プロセス；ディップコーティング、インクジェット、ナノインプリント等の印刷法などが挙げられる。 The method for forming the semiconductor layer is not particularly limited and may be appropriately selected depending on the purpose. For example, vacuum processes such as sputtering, pulse laser deposition (PLD), CVD, ALD, etc .; Examples of the printing method include coating, inkjet, and nanoimprint.

＜ピラー形成工程＞
前記ピラー形成工程は、第１の電極上のビアホール形成領域に、ピラーを形成する工程である（図２Ａ参照）。例えば、図２Ａに示すように、第１のドレイン電極１３上のビアホール形成領域にピラー１９が形成される。
前記ピラーは、前述した多層配線のピラーと同様である。 <Pillar formation process>
The pillar forming step is a step of forming a pillar in a via hole forming region on the first electrode (see FIG. 2A). For example, as shown in FIG. 2A, the pillar 19 is formed in the via hole formation region on the first drain electrode 13.
The pillar is similar to the multilayer wiring pillar described above.

＜絶縁膜形成工程＞
前記絶縁膜形成工程は、ピラーが形成された第１の電極上に絶縁膜を形成する工程である（図２Ｂ参照）。例えば、図２Ｂに示すように、ピラー１９が形成された第１のドレイン電極１３上にゲート絶縁膜１８が形成される。
前記絶縁膜は、前述した多層配線の絶縁膜と同様である。 <Insulating film formation process>
The insulating film forming step is a step of forming an insulating film on the first electrode on which the pillar is formed (see FIG. 2B). For example, as shown in FIG. 2B, the gate insulating film 18 is formed on the first drain electrode 13 in which the pillar 19 is formed.
The insulating film is the same as the insulating film of the multilayer wiring described above.

＜ピラー除去工程＞
前記ピラー除去工程は、ピラーを除去して、絶縁膜に開口部を形成する工程である（図２Ｃ参照）。例えば、図２Ｃに示すように、第１のドレイン電極１３上に形成されたゲート絶縁膜１８に開口部が形成される。 <Pillar removal process>
The pillar removing step is a step of removing the pillar and forming an opening in the insulating film (see FIG. 2C). For example, as shown in FIG. 2C, an opening is formed in the gate insulating film 18 formed on the first drain electrode 13.

前記ピラーの除去方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）溶媒浸漬によってピラーを溶解させる方法、（ｉｉ）熱処理によってピラーを気化させる方法などが挙げられる。ここで、前記ピラーを除去するためには、絶縁膜に被覆されていないピラー領域が必要である。 The method for removing the pillar is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include (i) a method of dissolving the pillar by solvent immersion, and (ii) a method of vaporizing the pillar by heat treatment. Can be mentioned. Here, in order to remove the pillar, a pillar region not covered with an insulating film is required.

前記ピラーを除去した後、残渣が発生した場合、ＵＶ−Ｏ_３処理及びプラズマ処理のいずれかによるアッシングによって残渣の除去が可能である。前記プラズマ処理の使用ガスとしては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｏ_２、Ａｒ、ＣＦ_４、ＣＨＦ_３などが挙げられる。 When a residue is generated after the pillar is removed, the residue can be removed by ashing by either UV-O ₃ treatment or plasma treatment. The gas used for the plasma treatment is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include O ₂ , Ar, CF ₄ , and CHF ₃ .

＜熱処理工程＞
前記熱処理工程は、絶縁膜を熱処理する工程である（図２Ｄ参照）。熱処理によって、開口部周縁の突起部の熱ダレによりテーパー形状を制御することが可能であり、例えば、図２Ｄに示すように、順テーパー状ホールが形成される。
なお、熱硬化性樹脂の熱硬化や、熱可塑性樹脂の熱処理による溶媒除去等、別の目的での熱処理が必要な場合、前記熱処理にて同時に行ってもよく、別途行ってもよい。 <Heat treatment process>
The heat treatment step is a step of heat treating the insulating film (see FIG. 2D). By the heat treatment, the taper shape can be controlled by the thermal sagging of the protrusion at the periphery of the opening. For example, as shown in FIG. 2D, a forward tapered hole is formed.
Note that when heat treatment for another purpose such as thermosetting of the thermosetting resin or removal of the solvent by heat treatment of the thermoplastic resin is necessary, the heat treatment may be performed simultaneously or separately.

＜第２の電極形成工程＞
前記第２の電極形成工程は、絶縁膜上に第２の電極を形成する工程である（図２Ｅ参照）。例えば、図２Ｅに示すように、ゲート絶縁膜１８上に第２の電極２０，２１が形成される。 <Second electrode forming step>
The second electrode forming step is a step of forming a second electrode on the insulating film (see FIG. 2E). For example, as shown in FIG. 2E, the second electrodes 20 and 21 are formed on the gate insulating film 18.

−第２の電極−
前記第２の電極としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、第１のゲート電極２０（図２Ｅ）、第２のゲート電極２１（図２Ｅ）などが挙げられる。前記第１及び第２のゲート電極２０，２１は、ゲート電圧を印加する。
前記第２の電極の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｍｏ、Ａｌ、Ａｇ、Ｃｕ等の金属乃至合金；ＩＴＯ、ＡＴＯ等の透明導電性酸化物；ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが挙げられる。
前記第２の電極の形成プロセスとしては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）スパッタ法、ディップコーティング法等による成膜後、フォトリソグラフィーによってパターニングする方法、（ｉｉ）インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法などが挙げられる。 -Second electrode-
There is no restriction | limiting in particular as said 2nd electrode, According to the objective, it can select suitably, For example, the 1st gate electrode 20 (FIG. 2E), the 2nd gate electrode 21 (FIG. 2E), etc. are mentioned. It is done. The first and second gate electrodes 20 and 21 apply a gate voltage.
There is no restriction | limiting in particular as a material of said 2nd electrode, According to the objective, it can select suitably, For example, metal or alloys, such as Mo, Al, Ag, Cu; Transparent conductive oxidation, such as ITO and ATO And organic conductors such as polyethylenedioxythiophene (PEDOT) and polyaniline (PANI).
There is no restriction | limiting in particular as a formation process of a said 2nd electrode, According to the objective, it can select suitably, For example, (i) The method of patterning by photolithography after film-forming by sputtering method, dip coating method, etc. (Ii) A method of directly forming a desired shape by a printing process such as inkjet, nanoimprint, or gravure.

（表示素子）
本発明の表示素子は、少なくとも、光制御素子と、前記光制御素子を駆動する駆動回路とを有してなり、更に必要に応じて、その他の部材を有してなる。 (Display element)
The display element of the present invention includes at least a light control element and a drive circuit that drives the light control element, and further includes other members as necessary.

＜光制御素子＞
前記光制御素子としては、駆動信号に応じて光出力を制御する素子である限り、特に制限はなく、目的に応じて適宜選択することができ、例えば、有機エレクトロルミネッセンス（ＥＬ）素子、エレクトロクロミック（ＥＣ）素子、液晶素子、電気泳動素子、エレクトロウェッティング素子などが挙げられる。 <Light control element>
The light control element is not particularly limited as long as it is an element that controls the light output in accordance with a drive signal, and can be appropriately selected according to the purpose. For example, an organic electroluminescence (EL) element, an electrochromic element Examples include (EC) elements, liquid crystal elements, electrophoretic elements, electrowetting elements, and the like.

＜駆動回路＞
前記駆動回路としては、前記ホール形成方法によって形成されたビアホールを有する限り、特に制限はなく、目的に応じて適宜選択することができる。 <Drive circuit>
The drive circuit is not particularly limited as long as it has a via hole formed by the hole forming method, and can be appropriately selected according to the purpose.

＜その他の部材＞
前記その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。 <Other members>
There is no restriction | limiting in particular as said other member, According to the objective, it can select suitably.

（表示素子及び表示素子の製造方法）
本発明の第１の表示素子は、
駆動信号に応じて光出力を制御する光制御素子と、
前記光制御素子を駆動する駆動回路と、を備える表示素子であって、
前記駆動回路は、
基板と、
ゲート電圧を印加するためのゲート電極と、
電流を取り出すためのソース電極及びドレイン電極と、
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を有する電界効果型トランジスタを少なくとも２つ有し、これらのうちの一の前記電界効果型トランジスタの前記ドレイン電極と、他の前記電界効果型トランジスタの前記ゲート電極とが、前記ゲート絶縁膜に形成されたビアホールを介して接続された回路を少なくとも１つ含む駆動回路であって、
前記ビアホールが本発明の前記ホール形成方法により形成されたことを特徴とする。
前記第１の表示素子は、例えば、図７Ｇに示すように、半導体装置１０と、有機ＥＬ素子３５０を組み合わせることにより、表示素子３０を作製することができる。 (Display element and display element manufacturing method)
The first display element of the present invention is
A light control element for controlling the light output according to the drive signal;
A display element comprising a drive circuit for driving the light control element,
The drive circuit is
A substrate,
A gate electrode for applying a gate voltage;
A source electrode and a drain electrode for extracting current;
A semiconductor layer formed at least between the source electrode and the drain electrode;
A gate insulating film provided between the gate electrode and the semiconductor layer;
And at least two of the field effect transistors having the drain electrode of the field effect transistor and the gate electrode of the other field effect transistor are formed on the gate insulating film. A drive circuit including at least one circuit connected through the via hole,
The via hole is formed by the hole forming method of the present invention.
As the first display element, for example, as shown in FIG. 7G, the display element 30 can be manufactured by combining the semiconductor device 10 and the organic EL element 350.

本発明の第１の表示素子の製造方法について説明する。
本発明の第１の表示素子の製造方法は、
少なくとも、基材配置工程と、第１の電極形成工程と、半導体層形成工程と、第１のピラー形成工程と、第１の絶縁膜形成工程と、第１のピラー除去工程と、第１の熱処理工程と、第２の電極形成工程と、表示層形成工程と、第３の電極形成工程とを含み、更に必要に応じて、その他の工程を含んでなる。
該方法により、図７Ｇに示すような、基材３１上に形成された第１のドレイン電極３３が、ゲート絶縁膜３８に形成されたビアホールを介して、第２のゲート電極４２と導通し、基材３１上に形成された第２のドレイン電極３５が、ゲート絶縁膜３８に形成されたビアホールを介して、画素電極４３と導通し、前記画素電極４３上に有機ＥＬ層、上部電極が形成された、低コストの表示素子３０が製造される。
表示素子３０の駆動回路は、少なくとも２つ以上の電界効果型トランジスタを有しており、２トランジスタ１キャパシタ構造、５トランジスタ２キャパシタ構造等の複数の電界効果型トランジスタ／キャパシタを有する駆動回路が適宜利用できる。
また、表示層については、有機ＥＬ層、エレクトロクロミック層、電気泳動層、エレクトロウェッティング層等を適宜利用することができる。
また、図７Ｅ〜図７Ｇにおいては、便宜上、第２のソース電極３４と第２のゲート電極４２との間や、第２のドレイン電極３５と画素電極４３との間にキャパシタが形成されているように見えるが、実際にはキャパシタ形成箇所は限定されず、適宜必要な容量のキャパシタを必要な箇所に設計しつつ形成することができる。 The manufacturing method of the 1st display element of this invention is demonstrated.
The manufacturing method of the first display element of the present invention is as follows:
At least a base material arranging step, a first electrode forming step, a semiconductor layer forming step, a first pillar forming step, a first insulating film forming step, a first pillar removing step, and a first It includes a heat treatment step, a second electrode formation step, a display layer formation step, and a third electrode formation step, and further includes other steps as necessary.
By this method, as shown in FIG. 7G, the first drain electrode 33 formed on the base material 31 is electrically connected to the second gate electrode 42 through the via hole formed in the gate insulating film 38. The second drain electrode 35 formed on the substrate 31 is electrically connected to the pixel electrode 43 through the via hole formed in the gate insulating film 38, and an organic EL layer and an upper electrode are formed on the pixel electrode 43. Thus, the low-cost display element 30 is manufactured.
The drive circuit of the display element 30 has at least two or more field effect transistors, and a drive circuit having a plurality of field effect transistors / capacitors such as a two-transistor one-capacitor structure and a five-transistor two-capacitor structure is appropriately used. Available.
As the display layer, an organic EL layer, an electrochromic layer, an electrophoretic layer, an electrowetting layer, or the like can be used as appropriate.
7E to 7G, for convenience, a capacitor is formed between the second source electrode 34 and the second gate electrode 42, or between the second drain electrode 35 and the pixel electrode 43. However, the capacitor formation location is not limited in practice, and a capacitor having a required capacity can be formed while being designed at a required location.

＜基材配置工程＞
前記基材配置工程は、基材を配置する工程である（図７Ａ参照）。
前記基材は、前述した多層配線の基材と同様である。 <Substrate placement process>
The base material placement step is a step of placing a base material (see FIG. 7A).
The base material is the same as the base material of the multilayer wiring described above.

＜第１の電極形成工程＞
前記第１の電極形成工程は、基材上に第１の電極を形成する工程である（図７Ａ参照）。例えば、図７Ａに示すように、基材３１上に、第１のソース電極３２／ドレイン電極３３、及び、第２のソース電極３４／ドレイン電極３５が形成される。
前記第１の電極の材質、形状、構造、大きさ、及び形成方法は、前述した半導体装置の第１の電極と同様である。 <First electrode forming step>
The first electrode forming step is a step of forming the first electrode on the substrate (see FIG. 7A). For example, as shown in FIG. 7A, a first source electrode 32 / drain electrode 33 and a second source electrode 34 / drain electrode 35 are formed on a base material 31.
The material, shape, structure, size, and formation method of the first electrode are the same as those of the first electrode of the semiconductor device described above.

＜半導体層形成工程＞
前記半導体層形成工程は、基材及び第１の電極上に、半導体層を形成する工程である（図７Ａ参照）。例えば、図７Ａに示すように、基材３１、第１のソース電極３２、及び第１のドレイン電極３３上に第１の半導体層３６が形成され、基材３１、第２のソース電極３４、及び第２のドレイン電極３５上に第２の半導体層３７が形成される。
前記半導体層の材質、形状、構造、大きさ、及び形成方法は、前述した半導体装置の半導体層と同様である。 <Semiconductor layer formation process>
The semiconductor layer forming step is a step of forming a semiconductor layer on the base material and the first electrode (see FIG. 7A). For example, as shown in FIG. 7A, the first semiconductor layer 36 is formed on the base material 31, the first source electrode 32, and the first drain electrode 33, and the base material 31, the second source electrode 34, A second semiconductor layer 37 is formed on the second drain electrode 35.
The material, shape, structure, size, and formation method of the semiconductor layer are the same as those of the semiconductor layer of the semiconductor device described above.

＜ピラー形成工程＞
前記ピラー形成工程は、第１の電極上のビアホール形成領域に、ピラーを形成する工程である（図７Ａ参照）。例えば、図７Ａに示すように、第１のドレイン電極３３上のビアホール形成領域にピラー３９が形成され、第２のドレイン電極３５上のビアホール形成領域にピラー４０が形成される。 <Pillar formation process>
The pillar forming step is a step of forming a pillar in a via hole forming region on the first electrode (see FIG. 7A). For example, as shown in FIG. 7A, pillars 39 are formed in the via hole formation region on the first drain electrode 33, and pillars 40 are formed in the via hole formation region on the second drain electrode 35.

＜絶縁膜形成工程＞
前記第１の絶縁膜形成工程は、基材、半導体層及び第１の電極上に第１の絶縁膜を形成する工程である（図７Ｂ参照）。例えば、図７Ｂに示すように、基材３１、半導体層３６，３７、ソース電極３２，３４、及びドレイン電極３３，３５上に、ゲート絶縁膜３８が形成される。 <Insulating film formation process>
The first insulating film forming step is a step of forming a first insulating film on the base material, the semiconductor layer, and the first electrode (see FIG. 7B). For example, as illustrated in FIG. 7B, the gate insulating film 38 is formed on the base material 31, the semiconductor layers 36 and 37, the source electrodes 32 and 34, and the drain electrodes 33 and 35.

＜第１のピラー除去工程＞
前記ピラー除去工程は、ピラーを除去して、絶縁膜に開口部を形成する工程である（図７Ｃ参照）。例えば、図７Ｃに示すように、ゲート絶縁膜３８に開口部が形成される。 <First pillar removing step>
The pillar removing step is a step of removing the pillar and forming an opening in the insulating film (see FIG. 7C). For example, as shown in FIG. 7C, an opening is formed in the gate insulating film 38.

＜第１の熱処理工程＞
前記第１の熱処理工程は、第１の絶縁膜を熱処理する工程である（図７Ｃ参照）。熱処理によって、開口部周縁の突起部の熱ダレにより、テーパー形状を制御することが可能であり、例えば、図７Ｄに示すように、順テーパー状ホールが形成される。
なお、熱硬化性樹脂の熱硬化や、熱可塑性樹脂の熱処理による溶媒除去等、別の目的での熱処理が必要な場合、前記熱処理にて同時に行ってもよく、別途行ってもよい。 <First heat treatment step>
The first heat treatment step is a step of heat treating the first insulating film (see FIG. 7C). By the heat treatment, the taper shape can be controlled by the thermal sagging of the protrusion at the periphery of the opening. For example, a forward tapered hole is formed as shown in FIG. 7D.
Note that when heat treatment for another purpose such as thermosetting of the thermosetting resin or removal of the solvent by heat treatment of the thermoplastic resin is necessary, the heat treatment may be performed simultaneously or separately.

＜第２の電極形成工程＞
前記第２の電極形成工程は、第１の絶縁膜上に第２の電極を形成する工程である（図７Ｅ参照）。例えば、図７Ｅに示すように、ゲート絶縁膜３８上に第１及び第２のゲート電極４１，４２、更には画素電極４３が形成される。
前記第２の電極の材質、形状、構造、大きさ、及び形成方法は、前述した多層配線の第２の電極と同様である。 <Second electrode forming step>
The second electrode forming step is a step of forming a second electrode on the first insulating film (see FIG. 7E). For example, as shown in FIG. 7E, the first and second gate electrodes 41 and 42 and the pixel electrode 43 are formed on the gate insulating film 38.
The material, shape, structure, size, and formation method of the second electrode are the same as those of the second electrode of the multilayer wiring described above.

＜隔壁形成工程＞
前記隔壁形成工程は、画素電極４３上に表示のための開口部以外の領域に、隔壁４４を形成する工程である。
様々な材料、プロセス、パターニング方法が利用可能である。前記材料としては、例えば、ＳｉＯ_２等の既に広く量産に利用されている材料；ポリイミド（ＰＩ）、アクリル樹脂、フッ素系樹脂等の有機材料などが利用できる。前記プロセスとしては、例えば、スパッタ法、化学気相蒸着（ＣＶＤ）等の真空成膜法やスピンコート法、ダイコート等の溶液プロセスによる成膜後、フォトリソグラフィーによるパターンニング、インクジェット、ノズルプリンター等の印刷プロセスによって、所望の形状を直接成膜することも可能である。 <Partition forming process>
The partition formation step is a step of forming the partition 44 on the pixel electrode 43 in a region other than the display opening.
Various materials, processes, and patterning methods are available. Examples of the material that can be used include materials that are already widely used for mass production such as SiO ₂ ; organic materials such as polyimide (PI), acrylic resin, and fluorine-based resin. Examples of the process include a vacuum film formation method such as sputtering and chemical vapor deposition (CVD), a film formation by a solution process such as a spin coating method, and a die coating, followed by patterning by photolithography, an inkjet, a nozzle printer, and the like. It is also possible to directly form a desired shape by a printing process.

＜表示層形成工程＞
前記表示層形成工程は、画素電極４３上に、表示層４５を形成する工程である（図７Ｇ参照）。
前記表示層としては、有機ＥＬ層、エレクトロクロミック層、電気泳動層、エレクトロウェッティング層等を適宜利用することができ、プロセスについても、特に制限はなく、目的に応じて適宜選択できる。 <Display layer forming step>
The display layer forming step is a step of forming the display layer 45 on the pixel electrode 43 (see FIG. 7G).
As the display layer, an organic EL layer, an electrochromic layer, an electrophoretic layer, an electrowetting layer, and the like can be used as appropriate, and the process is not particularly limited and can be appropriately selected according to the purpose.

＜第３の電極形成工程＞
前記第３の電極形成工程は、前記表示層４５上に、上部電極４６を形成する工程である（図７Ｇ参照）。
前記第３の電極の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｍｏ、Ａｌ、Ａｇ、Ｃｕ等の金属乃至合金；ＩＴＯ、ＡＴＯ等の透明導電性酸化物；ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが挙げられる。
前記第３の電極の形成プロセスとしては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）真空蒸着法、スパッタ法、ディップコーティング法等による成膜後、必要に応じてフォトリソグラフィーによってパターニングする方法、（ｉｉ）インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法などが挙げられる。
これらの工程により、低コストで表示素子３０を作製することができる。 <Third electrode forming step>
The third electrode forming step is a step of forming the upper electrode 46 on the display layer 45 (see FIG. 7G).
There is no restriction | limiting in particular as a material of said 3rd electrode, According to the objective, it can select suitably, For example, metals or alloys, such as Mo, Al, Ag, Cu; Transparent conductive oxidation, such as ITO and ATO And organic conductors such as polyethylenedioxythiophene (PEDOT) and polyaniline (PANI).
There is no restriction | limiting in particular as a formation process of the said 3rd electrode, According to the objective, it can select suitably, For example, (i) After film-forming by a vacuum evaporation method, a sputtering method, a dip coating method, etc., it is required Accordingly, a method of patterning by photolithography, (ii) a method of directly forming a desired shape by a printing process such as ink jet, nanoimprint, gravure, and the like.
Through these steps, the display element 30 can be manufactured at low cost.

（第２の表示素子）
本発明の第２の表示素子は、
駆動信号に応じて光出力を制御する光制御素子と、
前記光制御素子を駆動する駆動回路と、
前記光制御素子と前記駆動回路との間に設けられた層間絶縁膜と、
を備える表示素子であり、
前記駆動回路が、
基板と、
ゲート電圧を印加するためのゲート電極と、
電流を取り出すためのソース電極及びドレイン電極と、
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を有する電界効果型トランジスタを少なくとも1つ有する駆動回路であって、
前記駆動回路の前記ドレイン電極と、前記光制御素子に含まれる少なくとも１つの電極とが、
層間絶縁膜に形成されたビアホールを介して接続されており、
前記ビアホールが本発明の前記ホール形成方法により形成されたことを特徴とする。 (Second display element)
The second display element of the present invention is
A light control element for controlling the light output according to the drive signal;
A drive circuit for driving the light control element;
An interlayer insulating film provided between the light control element and the drive circuit;
A display element comprising:
The drive circuit is
A substrate,
A gate electrode for applying a gate voltage;
A source electrode and a drain electrode for extracting current;
A semiconductor layer formed at least between the source electrode and the drain electrode;
A gate insulating film provided between the gate electrode and the semiconductor layer;
A drive circuit having at least one field effect transistor having
The drain electrode of the drive circuit and at least one electrode included in the light control element;
Connected via via holes formed in the interlayer insulation film,
The via hole is formed by the hole forming method of the present invention.

本発明の第２の表示素子の製造方法について説明する。
本発明の第２の表示素子の製造方法は、少なくとも、基材配置工程と、第１の電極形成工程と、第１の絶縁膜形成工程と、第２の電極形成工程と、半導体層形成工程と、ピラー形成工程と、第２の絶縁膜形成工程と、ピラー除去工程と、熱処理工程と、第３の電極形成工程と、表示層形成工程と、第四の電極形成工程とを含んでなり、必要に応じて、その他の工程を含む。
該方法により、図８Ｆに示すような、ゲート絶縁膜５３上に形成されたドレイン電極５５が、層間絶縁膜５７に形成されたビアホールを介して、画素電極５９と導通し、更に表示層６０、上部電極６１が形成された低コストの表示素子５０が製造される。
表示素子５０に含まれる駆動回路は、電界効果型トランジスタの数が１つであってもよく、２トランジスタ１キャパシタ構造、５トランジスタ２キャパシタ等の複数の電界効果型トランジスタ／キャパシタを有する半導体装置を有するものであってもよい。また、表示素子は、有機エレクトロルミネッセンス（ＥＬ）素子、エレクトロクロミック素子、液晶素子、エレクトロウェッティング素子等のその他の表示素子であってもよい。 The manufacturing method of the 2nd display element of this invention is demonstrated.
The manufacturing method of the 2nd display element of this invention is a base material arrangement | positioning process, a 1st electrode formation process, a 1st insulating film formation process, a 2nd electrode formation process, and a semiconductor layer formation process at least. A pillar forming step, a second insulating film forming step, a pillar removing step, a heat treatment step, a third electrode forming step, a display layer forming step, and a fourth electrode forming step. If necessary, other steps are included.
By this method, as shown in FIG. 8F, the drain electrode 55 formed on the gate insulating film 53 is electrically connected to the pixel electrode 59 through the via hole formed in the interlayer insulating film 57, and the display layer 60, A low-cost display element 50 in which the upper electrode 61 is formed is manufactured.
The drive circuit included in the display element 50 may include one field effect transistor, or a semiconductor device having a plurality of field effect transistors / capacitors such as a two-transistor one-capacitor structure, a five-transistor two-capacitor, and the like. You may have. The display element may be other display elements such as an organic electroluminescence (EL) element, an electrochromic element, a liquid crystal element, and an electrowetting element.

＜基材配置工程＞
前記基材配置工程は、基材を配置する工程である（図８Ａ参照）。
前記基材は、前述した多層配線の基材と同様である。 <Substrate placement process>
The base material placement step is a step of placing a base material (see FIG. 8A).
The base material is the same as the base material of the multilayer wiring described above.

＜第１の電極形成工程＞
前記第１の電極形成工程は、基材上に第１の電極を形成する工程である（図８Ａ参照）。例えば、図８Ａに示すように、基材５１上にゲート電極５２が形成される。
前記第１の電極の材質、形状、構造、大きさ、及び形成方法は、前述した半導体装置の第１の電極と同様である。 <First electrode forming step>
The first electrode forming step is a step of forming the first electrode on the substrate (see FIG. 8A). For example, as shown in FIG. 8A, the gate electrode 52 is formed on the base material 51.
The material, shape, structure, size, and formation method of the first electrode are the same as those of the first electrode of the semiconductor device described above.

＜第１の絶縁膜形成工程＞
前記第１の絶縁膜形成工程は、基材及び第１の電極上に第１の絶縁膜を形成する工程である（図８Ａ参照）。例えば、図８Ａに示すように、基材５１及びゲート電極５２上にゲート絶縁膜５３が形成される。
前記第１の絶縁膜は、様々な材料、プロセス、パターニング方法が利用可能である。前記材料としては、例えば、ＳｉＯ_２、ＳｉＮ_ｘ等の既に広く量産に利用されている材料；Ｌａ_２Ｏ_３、ＨｆＯ_２等の高誘電率材料；ポリイミド（ＰＩ）、フッ素系樹脂等の有機材料などが利用できる。前記プロセスとしては、スパッタ法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）等の真空成膜法やスピンコート、ダイコート等の溶液プロセスによる成膜後、フォトリソグラフィーによるパターンニング、インクジェット、ノズルプリンター等の印刷プロセスによって、所望の形状を直接成膜することも可能である。 <First insulating film forming step>
The first insulating film forming step is a step of forming a first insulating film on the base material and the first electrode (see FIG. 8A). For example, as illustrated in FIG. 8A, the gate insulating film 53 is formed on the base material 51 and the gate electrode 52.
Various materials, processes, and patterning methods can be used for the first insulating film. Examples of the material include materials that are already widely used for mass production such as SiO ₂ and SiN _x ; high dielectric constant materials such as La ₂ O ₃ and HfO ₂ ; organic materials such as polyimide (PI) and fluorine-based resin. Etc. are available. The processes include vacuum film formation methods such as sputtering, chemical vapor deposition (CVD), and atomic layer deposition (ALD), and film formation by solution processes such as spin coating and die coating, followed by patterning by photolithography, inkjet It is also possible to directly form a desired shape by a printing process such as a nozzle printer.

＜第２の電極形成工程＞
前記第２の電極形成工程は、第１の絶縁膜上に第２の電極を形成する工程である（図８Ａ参照）。例えば、図８Ａに示すように、ゲート絶縁膜５３上にソース電極５４、ドレイン電極５５が形成される。
前記第２の電極の材質、形状、構造、大きさ、及び形成方法は、前述した半導体装置の第２の電極と同様である。 <Second electrode forming step>
The second electrode forming step is a step of forming a second electrode on the first insulating film (see FIG. 8A). For example, as illustrated in FIG. 8A, the source electrode 54 and the drain electrode 55 are formed on the gate insulating film 53.
The material, shape, structure, size, and formation method of the second electrode are the same as those of the second electrode of the semiconductor device described above.

＜半導体層形成工程＞
前記半導体層形成工程は、第２の電極及び第１の絶縁膜上に、半導体層を形成する工程である（図８Ａ参照）。例えば、図８Ａに示すように、ゲート絶縁膜５３及びソース電極５４、ドレイン電極５５上に半導体層５６が形成される。
前記半導体層は、前述した半導体装置における半導体層と同様である。 <Semiconductor layer formation process>
The semiconductor layer forming step is a step of forming a semiconductor layer on the second electrode and the first insulating film (see FIG. 8A). For example, as illustrated in FIG. 8A, the semiconductor layer 56 is formed on the gate insulating film 53, the source electrode 54, and the drain electrode 55.
The semiconductor layer is the same as the semiconductor layer in the semiconductor device described above.

また、前記半導体層上に保護層を形成してもよい。
前記保護層の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ_２、ＳｉＮｘ、Ａｌ_２Ｏ_３、フッ素系ポリマーなどが挙げられる。
前記保護層の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＣＶＤ法、スパッタ法などが挙げられる。 A protective layer may be formed on the semiconductor layer.
The material of the protective layer is not particularly limited and may be appropriately selected depending on the purpose, for _{_{example, SiO 2, SiNx, Al 2}} O 3, and fluorine-based polymers.
There is no restriction | limiting in particular as a formation method of the said protective layer, According to the objective, it can select suitably, For example, CVD method, a sputtering method, etc. are mentioned.

＜ピラー形成工程＞
前記ピラー形成工程は、第２の電極上のビアホール形成領域に、ピラーを形成する工程である（図８Ａ参照）。例えば、図８Ａに示すように、ドレイン電極５５上のビアホール形成領域にピラー５８が形成される。 <Pillar formation process>
The pillar forming step is a step of forming a pillar in a via hole forming region on the second electrode (see FIG. 8A). For example, as shown in FIG. 8A, pillars 58 are formed in the via hole formation region on the drain electrode 55.

−ピラー−
前記ピラーは、前述した多層配線におけるピラーと同様である。 -Pillar-
The pillar is the same as the pillar in the multilayer wiring described above.

＜第２の絶縁膜形成工程＞
前記第２の絶縁膜形成工程は、ピラーが形成された第２の電極上に第２の絶縁膜を形成する工程である（図８Ｂ参照）。例えば、図８Ｂに示すように、ピラー５８が形成されたドレイン電極５５上に層間絶縁膜５７が形成される。
前記第２の絶縁膜は、前述した多層配線の絶縁膜と同様である。 <Second insulating film forming step>
The second insulating film forming step is a step of forming a second insulating film on the second electrode on which the pillar is formed (see FIG. 8B). For example, as shown in FIG. 8B, an interlayer insulating film 57 is formed on the drain electrode 55 in which the pillars 58 are formed.
The second insulating film is similar to the insulating film of the multilayer wiring described above.

＜ピラー除去工程＞
前記ピラー除去工程は、ピラーを除去して、絶縁膜に開口部を形成する工程である（図８Ｃ参照）。例えば、図８Ｃに示すように、ドレイン電極５５上に形成された第２の絶縁膜５７にビアホールが形成される。 <Pillar removal process>
The pillar removing step is a step of removing the pillar and forming an opening in the insulating film (see FIG. 8C). For example, as shown in FIG. 8C, a via hole is formed in the second insulating film 57 formed on the drain electrode 55.

＜熱処理工程＞
前記熱処理工程は、第２の絶縁膜を熱処理する工程である（図８Ｄ参照）。熱処理によって、開口部周縁の突起部の熱ダレにより、テーパー形状を制御することが可能であり、例えば、図８Ｄに示すように、順テーパー状ホールが形成される。
なお、熱硬化性樹脂の熱硬化や、熱可塑性樹脂の熱処理による溶媒除去等、別の目的での熱処理が必要な場合、前記熱処理にて同時に行ってもよく、別途行ってもよい。 <Heat treatment process>
The heat treatment step is a step of heat treating the second insulating film (see FIG. 8D). By the heat treatment, the taper shape can be controlled by the thermal sagging of the protrusion at the periphery of the opening. For example, as shown in FIG. 8D, a forward tapered hole is formed.
Note that when heat treatment for another purpose such as thermosetting of the thermosetting resin or removal of the solvent by heat treatment of the thermoplastic resin is necessary, the heat treatment may be performed simultaneously or separately.

＜第３の電極形成工程＞
前記第３の電極形成工程は、第２の電極及び第２の絶縁膜上に第３の電極を形成する工程である（図８Ｅ参照）。例えば、図８Ｅに示すように、ドレイン電極５５及び第２の絶縁膜５７上に画素電極５９が形成される。 <Third electrode forming step>
The third electrode forming step is a step of forming a third electrode on the second electrode and the second insulating film (see FIG. 8E). For example, as shown in FIG. 8E, the pixel electrode 59 is formed on the drain electrode 55 and the second insulating film 57.

−第３の電極−
前記第３の電極の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。 -Third electrode-
There is no restriction | limiting in particular as a shape, a structure, and a magnitude | size of a said 3rd electrode, According to the objective, it can select suitably.

前記第３の電極の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｍｏ、Ａｌ、Ａｇ、Ｃｕ等の金属乃至合金；ＩＴＯ、ＡＴＯ等の透明導電性酸化物；ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが挙げられる。 There is no restriction | limiting in particular as a material of said 3rd electrode, According to the objective, it can select suitably, For example, metals or alloys, such as Mo, Al, Ag, Cu; Transparent conductive oxidation, such as ITO and ATO And organic conductors such as polyethylenedioxythiophene (PEDOT) and polyaniline (PANI).

前記第３の電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）スパッタ法、ディップコーティング法等による成膜後、フォトリソグラフィーによってパターニングする方法、（ｉｉ）インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法などが挙げられる。 There is no restriction | limiting in particular as a formation method of the said 3rd electrode, According to the objective, it can select suitably, For example, (i) The method of patterning by photolithography after film-forming by sputtering method, dip coating method, etc. (Ii) A method of directly forming a desired shape by a printing process such as inkjet, nanoimprint, or gravure.

＜表示層形成工程＞
前記表示層形成工程は、第３の電極上に、表示層６０を形成する工程である（図８Ｆ）。
前記表示層としては、有機ＥＬ層、エレクトロクロミック層、電気泳動層、エレクトロウェッティング層等を適宜利用することができ、プロセスについても、特に制限はなく、目的に応じて適宜選択できる。 <Display layer forming step>
The display layer forming step is a step of forming the display layer 60 on the third electrode (FIG. 8F).
As the display layer, an organic EL layer, an electrochromic layer, an electrophoretic layer, an electrowetting layer, and the like can be used as appropriate, and the process is not particularly limited and can be appropriately selected according to the purpose.

＜第４の電極形成工程＞
前記第４の電極形成工程は、前記表示層６０上に、上部電極６１を形成する工程である（図８Ｆ）。
前記第４の電極の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｍｏ、Ａｌ、Ａｇ、Ｃｕ等の金属乃至合金、ＩＴＯ、ＡＴＯ等の透明導電性酸化物、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが挙げられる。
前記第４の電極の形成プロセスとしては、特に制限はなく、目的に応じて適宜選択することができ、例えば、（ｉ）真空蒸着法、スパッタ法、ディップコーティング法等による成膜後、必要に応じてフォトリソグラフィーによってパターニングする方法、（ｉｉ）インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法、などが挙げられる。
これらの工程により、低コストで表示素子５０を作製することができる。 <Fourth electrode forming step>
The fourth electrode forming step is a step of forming the upper electrode 61 on the display layer 60 (FIG. 8F).
The material of the fourth electrode is not particularly limited and may be appropriately selected depending on the purpose. For example, a metal or alloy such as Mo, Al, Ag, or Cu, or transparent conductive oxide such as ITO or ATO. And organic conductors such as polyethylenedioxythiophene (PEDOT) and polyaniline (PANI).
There is no restriction | limiting in particular as a formation process of the said 4th electrode, According to the objective, it can select suitably, For example, (i) After film-forming by a vacuum evaporation method, a sputtering method, a dip coating method, etc., it is required Accordingly, a method of patterning by photolithography, (ii) a method of directly forming a desired shape by a printing process such as inkjet, nanoimprint, gravure, and the like can be given.
Through these steps, the display element 50 can be manufactured at low cost.

（システム）
本発明のシステムは、少なくとも、本発明の画像表示装置と、画像データ出力装置とを有する。
前記画像データ出力装置は、表示する画像情報に基づいて画像データを作成し、該画像データを前記画像表示装置に出力する。 (system)
The system of the present invention includes at least the image display device of the present invention and an image data output device.
The image data output device creates image data based on image information to be displayed, and outputs the image data to the image display device.

（画像表示装置）
本発明の画像表示装置は、少なくとも、表示素子と、配線と、表示制御装置とを有してなり、更に必要に応じて、その他の部材を有してなる。 (Image display device)
The image display device of the present invention includes at least a display element, wiring, and a display control device, and further includes other members as necessary.

＜表示素子＞
前記表示素子としては、マトリックス状に配置された本発明の表示素子である限り、特に制限はなく、目的に応じて適宜選択することができる。 <Display element>
The display element is not particularly limited as long as it is the display element of the present invention arranged in a matrix, and can be appropriately selected according to the purpose.

＜配線＞
前記配線は、前記表示素子における各電界効果型トランジスタにゲート電圧を個別に印加可能である限り、特に制限はなく、目的に応じて適宜選択することができる。 <Wiring>
The wiring is not particularly limited and can be appropriately selected depending on the purpose as long as a gate voltage can be individually applied to each field effect transistor in the display element.

＜表示制御装置＞
前記表示制御装置としては、画像データに応じて、各電界効果型トランジスタのゲート電圧を複数の配線を介して個別に制御可能である限り、特に制限はなく、目的に応じて適宜選択することができる。 <Display control device>
The display control device is not particularly limited as long as the gate voltage of each field effect transistor can be individually controlled via a plurality of wirings according to image data, and can be appropriately selected according to the purpose. it can.

本発明のシステムとしてのテレビジョン装置を、図９を用いて説明する。
図９は、本発明のシステムとしてのテレビジョン装置の一例を示す概略構成図である。なお、図９における接続線は、代表的な信号や情報の流れを示すものであり、各ブロックの接続関係の全てを表すものではない。 A television device as a system of the present invention will be described with reference to FIG.
FIG. 9 is a schematic configuration diagram showing an example of a television device as a system of the present invention. In addition, the connection line in FIG. 9 shows the flow of a typical signal and information, and does not show all the connection relations of each block.

図９において、テレビジョン装置１００は、主制御装置１０１、チューナ１０３、ＡＤコンバータ（ＡＤＣ）１０４、復調回路１０５、ＴＳ（ＴｒａｎｓｐｏｒｔＳｔｒｅａｍ）デコーダ１０６、音声デコーダ１１１、ＤＡコンバータ（ＤＡＣ）１１２、音声出力回路１１３、スピーカ１１４、映像デコーダ１２１、映像・ＯＳＤ合成回路１２２、映像出力回路１２３、画像表示装置１２４、ＯＳＤ描画回路１２５、メモリ１３１、操作装置１３２、ドライブインターフェース（ドライブＩＦ）１４１、ハードディスク装置１４２、光ディスク装置１４３、ＩＲ受光器１５１、及び通信制御装置１５２を備える。
映像デコーダ１２１と、映像・ＯＳＤ合成回路１２２と、映像出力回路１２３と、ＯＳＤ描画回路１２５とが、画像データ出力装置を構成する。 In FIG. 9, a television apparatus 100 includes a main control device 101, a tuner 103, an AD converter (ADC) 104, a demodulation circuit 105, a TS (Transport Stream) decoder 106, an audio decoder 111, a DA converter (DAC) 112, an audio output. Circuit 113, speaker 114, video decoder 121, video / OSD synthesis circuit 122, video output circuit 123, image display device 124, OSD drawing circuit 125, memory 131, operation device 132, drive interface (drive IF) 141, hard disk device 142 An optical disk device 143, an IR light receiver 151, and a communication control device 152.
The video decoder 121, the video / OSD synthesis circuit 122, the video output circuit 123, and the OSD drawing circuit 125 constitute an image data output device.

主制御装置１０１は、ＣＰＵと、フラッシュＲＯＭと、ＲＡＭと、その他の部材とから構成され、テレビジョン装置１００の全体を制御する。
前記フラッシュＲＯＭには、前記ＣＰＵにて解読可能なコードで記述されたプログラム、及び前記ＣＰＵでの処理に用いられる各種データなどが格納されている。
また、ＲＡＭは、作業用のメモリである。 The main control device 101 includes a CPU, a flash ROM, a RAM, and other members, and controls the entire television device 100.
The flash ROM stores a program described by codes readable by the CPU, various data used for processing by the CPU, and the like.
The RAM is a working memory.

チューナ１０３は、アンテナ２１０で受信された放送波の中から、予め設定されているチャンネルの放送を選局する。 The tuner 103 selects a preset channel broadcast from the broadcast waves received by the antenna 210.

ＡＤＣ１０４は、チューナ１０３の出力信号（アナログ情報）をデジタル情報に変換する。 The ADC 104 converts the output signal (analog information) of the tuner 103 into digital information.

復調回路１０５は、ＡＤＣ１０４からのデジタル情報を復調する。 The demodulation circuit 105 demodulates the digital information from the ADC 104.

ＴＳデコーダ１０６は、復調回路１０５の出力信号をＴＳデコードし、音声情報及び映像情報を分離する。 The TS decoder 106 performs TS decoding on the output signal of the demodulation circuit 105 and separates audio information and video information.

音声デコーダ１１１は、ＴＳデコーダ１０６からの音声情報をデコードする。 The audio decoder 111 decodes the audio information from the TS decoder 106.

ＤＡコンバータ（ＤＡＣ）１１２は、音声デコーダ１１１の出力信号をアナログ信号に変換する。 The DA converter (DAC) 112 converts the output signal of the audio decoder 111 into an analog signal.

音声出力回路１１３は、ＤＡコンバータ（ＤＡＣ）１１２の出力信号をスピーカ１１４に出力する。 The audio output circuit 113 outputs the output signal of the DA converter (DAC) 112 to the speaker 114.

映像デコーダ１２１は、ＴＳデコーダ１０６からの映像情報をデコードする。 The video decoder 121 decodes the video information from the TS decoder 106.

映像・ＯＳＤ合成回路１２２は、映像デコーダ１２１の出力信号とＯＳＤ描画回路１２５の出力信号を合成する。 The video / OSD synthesis circuit 122 synthesizes the output signal of the video decoder 121 and the output signal of the OSD drawing circuit 125.

映像出力回路１２３は、映像・ＯＳＤ合成回路１２２の出力信号を画像表示装置１２４に出力する。 The video output circuit 123 outputs the output signal of the video / OSD synthesis circuit 122 to the image display device 124.

ＯＳＤ描画回路１２５は、画像表示装置１２４の画面に文字や図形を表示するためのキャラクタ・ジェネレータを備えており、操作装置１３２、ＩＲ受光器１５１からの指示に応じて表示情報が含まれる信号を生成する。 The OSD drawing circuit 125 includes a character generator for displaying characters and figures on the screen of the image display device 124. The OSD drawing circuit 125 receives a signal including display information in response to an instruction from the operation device 132 and the IR light receiver 151. Generate.

メモリ１３１には、ＡＶ（Ａｕｄｉｏ−Ｖｉｓｕａｌ）データ等が一時的に蓄積される。 AV (Audio-Visual) data and the like are temporarily stored in the memory 131.

操作装置１３２は、例えば、コントロールパネルなどの入力媒体（図示省略）を備え、ユーザから入力された各種情報を主制御装置１０１に通知する。 The operation device 132 includes, for example, an input medium (not shown) such as a control panel, and notifies the main control device 101 of various information input by the user.

ドライブＩＦ１４１は、双方向の通信インターフェースであり、一例としてＡＴＡＰＩ（ＡＴＡｔｔａｃｈｍｅｎｔＰａｃｋｅｔＩｎｔｅｒｆａｃｅ）に準拠している。 The drive IF 141 is a bidirectional communication interface, and is compliant with ATAPI (AT Attachment Packet Interface) as an example.

ハードディスク装置１４２は、ハードディスクと、該ハードディスクを駆動するための駆動装置などから構成されている。駆動装置は、ハードディスクにデータを記録するとともに、ハードディスクに記録されているデータを再生する。 The hard disk device 142 includes a hard disk and a drive device for driving the hard disk. The drive device records data on the hard disk and reproduces data recorded on the hard disk.

光ディスク装置１４３は、光ディスク（例えば、ＤＶＤなど）にデータを記録するとともに、光ディスクに記録されているデータを再生する。 The optical disk device 143 records data on an optical disk (for example, a DVD) and reproduces data recorded on the optical disk.

ＩＲ受光器１５１は、リモコン送信機２２０からの光信号を受信し、主制御装置１０１に通知する。 The IR light receiver 151 receives the optical signal from the remote control transmitter 220 and notifies the main control device 101 of it.

通信制御装置１５２は、インターネットとの通信を制御する。インターネットを介して各種情報を取得することができる。 The communication control device 152 controls communication with the Internet. Various information can be acquired via the Internet.

図１０は、本発明の画像表示装置の一例を示す概略構成図である。
図１０において、画像表示装置１２４は、表示器３００と、表示制御装置４００とを有する。
表示器３００は、図１１に示されるように、複数（ここでは、ｎ×ｍ個）の表示素子３０２がマトリックス状に配置されたディスプレイ３１０を有する。
また、ディスプレイ３１０は、図１２に示されるように、Ｘ軸方向に沿って等間隔に配置されているｎ本の走査線（Ｘ０、Ｘ１、Ｘ２、Ｘ３、・・・、Ｘｎ−２、Ｘｎ−１）と、Ｙ軸方向に沿って等間隔に配置されているｍ本のデータ線（Ｙ０、Ｙ１、Ｙ２、Ｙ３、・・・、Ｙｍ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本の電流供給線（Ｙ０ｉ、Ｙ１ｉ、Ｙ２ｉ、Ｙ３ｉ、・・・・・、Ｙｍ−１ｉ）とを有する。
よって、走査線とデータ線とによって、表示素子を特定することができる。 FIG. 10 is a schematic configuration diagram showing an example of the image display apparatus of the present invention.
In FIG. 10, the image display device 124 includes a display device 300 and a display control device 400.
As shown in FIG. 11, the display device 300 includes a display 310 in which a plurality of (here, n × m) display elements 302 are arranged in a matrix.
Further, as shown in FIG. 12, the display 310 has n scanning lines (X0, X1, X2, X3,..., Xn-2, Xn) arranged at equal intervals along the X-axis direction. -1) and m data lines (Y0, Y1, Y2, Y3,..., Ym-1) arranged at equal intervals along the Y-axis direction, at equal intervals along the Y-axis direction. And m current supply lines (Y0i, Y1i, Y2i, Y3i,..., Ym-1i) arranged.
Therefore, the display element can be specified by the scanning line and the data line.

以下、本発明の表示素子を、図１３を用いて説明する。
図１３は、本発明の表示素子の一例を示す概略構成図である。
図１３において、表示素子としてのディスプレイ３１０は、いわゆるアクティブマトリックス方式の有機ＥＬディスプレイであり、光制御素子としての有機ＥＬ（エレクトロルミネッセンス）素子３５０と、有機ＥＬ素子３５０を発光させるためのドライブ回路（駆動回路）３２０とを有する。 Hereinafter, the display element of the present invention will be described with reference to FIG.
FIG. 13 is a schematic configuration diagram showing an example of the display element of the present invention.
In FIG. 13, a display 310 as a display element is a so-called active matrix organic EL display, an organic EL (electroluminescence) element 350 as a light control element, and a drive circuit for causing the organic EL element 350 to emit light ( Drive circuit) 320.

図１４は、有機ＥＬ素子の一例を示す概略構成図である。
図１４において、有機ＥＬ素子３５０は、陰極３１２と、陽極３１４と、有機ＥＬ薄膜層３４０とを有する。 FIG. 14 is a schematic configuration diagram illustrating an example of an organic EL element.
In FIG. 14, the organic EL element 350 includes a cathode 312, an anode 314, and an organic EL thin film layer 340.

陰極３１２の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）−銀（Ａｇ）合金、アルミニウム（Ａｌ）−リチウム（Ｌｉ）合金、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）などが挙げられる。なお、マグネシウム（Ｍｇ）−銀（Ａｇ）合金は、半透明電極である。 The material of the cathode 312 is not particularly limited and may be appropriately selected depending on the purpose. For example, aluminum (Al), magnesium (Mg) -silver (Ag) alloy, aluminum (Al) -lithium (Li) An alloy, ITO (Indium Tin Oxide), etc. are mentioned. The magnesium (Mg) -silver (Ag) alloy is a translucent electrode.

陽極３１４の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）、ＩＺＯ（ＩｎｄｉｕｍＺｉｎｃＯｘｉｄｅ）、銀（Ａｇ）−ネオジウム（Ｎｄ）合金などが挙げられる。なお、銀（Ａｇ）−ネオジウム（Ｎｄ）合金を用いた場合は、高反射率電極となる。 There is no restriction | limiting in particular as a material of the anode 314, According to the objective, it can select suitably, For example, ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), a silver (Ag) -neodymium (Nd) alloy, etc. Is mentioned. In addition, when a silver (Ag) -neodymium (Nd) alloy is used, it becomes a high reflectance electrode.

有機ＥＬ薄膜層３４０は、電子輸送層３４２と、発光層３４４と、正孔輸送層３４６とを有する。電子輸送層３４２は、陰極３１２に接続され、正孔輸送層３４６は、陽極３１４に接続されている。陽極３１４と陰極３１２との間に所定の電圧を印加すると、発光層３４４が発光する。 The organic EL thin film layer 340 includes an electron transport layer 342, a light emitting layer 344, and a hole transport layer 346. The electron transport layer 342 is connected to the cathode 312, and the hole transport layer 346 is connected to the anode 314. When a predetermined voltage is applied between the anode 314 and the cathode 312, the light emitting layer 344 emits light.

ここで、電子輸送層３４２と発光層３４４が１つの層を形成してもよく、また、電子輸送層３４２と陰極３１２との間に電子注入層が設けられてもよく、更に、正孔輸送層３４６と陽極３１４との間に正孔注入層３４６が設けられてもよい。 Here, the electron transport layer 342 and the light emitting layer 344 may form one layer, an electron injection layer may be provided between the electron transport layer 342 and the cathode 312, and hole transport is further performed. A hole injection layer 346 may be provided between the layer 346 and the anode 314.

また、基材側から光を取り出すいわゆる「ボトムエミッション」の場合について説明したが、基材と反対側から光を取り出す「トップエミッション」であってもよい。 Further, the case of so-called “bottom emission” in which light is extracted from the substrate side has been described, but “top emission” in which light is extracted from the side opposite to the substrate may be used.

ドライブ回路３２０は、２つの電界効果型トランジスタ３２１及び３２２（図１３）と、コンデンサ３２３(図１３)とを有する。 The drive circuit 320 includes two field effect transistors 321 and 322 (FIG. 13) and a capacitor 323 (FIG. 13).

電界効果型トランジスタ３２１（図１３）は、スイッチ素子として動作する。ゲート電極Ｇ（図１３）は、所定の走査線に接続され、ソース電極Ｓ（図１３）は、所定のデータ線に接続されている。また、ドレイン電極Ｄ（図１３）は、コンデンサ３２３(図１３)の一方の端子に接続されている。 The field effect transistor 321 (FIG. 13) operates as a switch element. The gate electrode G (FIG. 13) is connected to a predetermined scanning line, and the source electrode S (FIG. 13) is connected to a predetermined data line. The drain electrode D (FIG. 13) is connected to one terminal of the capacitor 323 (FIG. 13).

電界効果型トランジスタ３２２（図１３）は、有機ＥＬ素子３５０に大きな電流を供給する。電界効果型トランジスタ３２２（図１３）のゲート電極Ｇは、電界効果型トランジスタ３２１のドレイン電極Ｄと接続されている。そして、電界効果型トランジスタ３２２（図１３）がドレイン電極Ｄは、有機ＥＬ素子３５０の陽極３１４に接続され、ソース電極Ｓは、所定の電流供給線に接続されている。 The field effect transistor 322 (FIG. 13) supplies a large current to the organic EL element 350. The gate electrode G of the field effect transistor 322 (FIG. 13) is connected to the drain electrode D of the field effect transistor 321. In the field effect transistor 322 (FIG. 13), the drain electrode D is connected to the anode 314 of the organic EL element 350, and the source electrode S is connected to a predetermined current supply line.

そこで、電界効果型トランジスタ３２１が「オン」状態になると、電界効果型トランジスタ３２２によって、有機ＥＬ素子３５０は駆動される。 Therefore, when the field effect transistor 321 is turned on, the organic EL element 350 is driven by the field effect transistor 322.

コンデンサ３２３は、電界効果型トランジスタ３２１の状態、即ちデータを記憶する。コンデンサ３２３の他方の端子は、所定の電流供給線に接続されている。 The capacitor 323 stores the state of the field effect transistor 321, that is, data. The other terminal of the capacitor 323 is connected to a predetermined current supply line.

図１５は、本発明の画像表示装置の他の一例を示す概略構成図である。
図１５において、画像表示装置は、表示素子３０２と、配線（走査線、データ線）と、表示制御装置４００とを有する。
表示制御装置４００は、画像データ処理回路４０２と、走査線駆動回路４０４と、データ線駆動回路４０６とを有する。
画像データ処理回路４０２は、映像出力回路１２３の出力信号に基づいて、ディスプレイ３１０における複数の表示素子３０２の輝度を判断する。
走査線駆動回路４０４は、画像データ処理回路４０２の指示に応じてｎ本の走査線に個別に電圧を印加する。
データ線駆動回路４０６は、画像データ処理回路４０２の指示に応じてｍ本のデータ線に個別に電圧を印加する。 FIG. 15 is a schematic configuration diagram illustrating another example of the image display device of the present invention.
In FIG. 15, the image display device includes a display element 302, wiring (scanning line, data line), and a display control device 400.
The display control device 400 includes an image data processing circuit 402, a scanning line driving circuit 404, and a data line driving circuit 406.
The image data processing circuit 402 determines the brightness of the plurality of display elements 302 in the display 310 based on the output signal of the video output circuit 123.
The scanning line driving circuit 404 individually applies voltages to the n scanning lines in accordance with an instruction from the image data processing circuit 402.
The data line driving circuit 406 individually applies voltages to the m data lines in accordance with an instruction from the image data processing circuit 402.

以上の説明から明らかなように、本実施形態に係るテレビジョン装置１００では、映像デコーダ１２１と映像・ＯＳＤ合成回路１２２と映像出力回路１２３とＯＳＤ描画回路１２５とによって画像データ作成装置が構成されている。 As is apparent from the above description, in the television apparatus 100 according to the present embodiment, the video decoder 121, the video / OSD synthesis circuit 122, the video output circuit 123, and the OSD drawing circuit 125 constitute an image data creation apparatus. Yes.

本実施の形態での有機ＥＬ素子３５０と、ドライブ回路（駆動回路）３２０によって構成された表示素子３０２として、前記表示素子３０、又は前記表示素子５０を利用することによって、低コストで画像表示装置を提供することが可能となる。
また、上記実施形態では、光制御素子が有機ＥＬ素子の場合について説明したが、これに限定されるものではなく、例えば、光制御素子がエレクトロクロミック素子であってもよい。この場合は、上記ディスプレイ３１０は、エレクトロクロミックディスプレイとなる。
また、前記光制御素子が液晶素子であってもよく、この場合ディスプレイ３１０は、液晶ディスプレイとなり、図１６に示されるように、表示素子３０２´に対する電流供給線は不要となる。また、図１７に示されるように、ドライブ回路３２０´は、後述する電界効果型トランジスタ３２１及び３２２、と同様の電界効果型トランジスタ３２４及びキャパシタ３２５により構成することができる。電界効果型トランジスタ３２４において、ゲート電極Ｇが所定の走査線に接続され、ソース電極Ｓが所定のデータ線に接続されている。また、ドレイン電極Ｄが、キャパシタ３２５及び液晶素子３７０の画素電極に接続されている。
この場合、ドライブ回路３２０´と液晶素子３７０によって構成された表示素子３０２として、前記表示素子５０を利用することができ、低コストで液晶表示素子を提供することができる。
また、前記光制御素子は、電気泳動素子、エレクトロウェッティング素子であってもよい。 By using the display element 30 or the display element 50 as the display element 302 constituted by the organic EL element 350 and the drive circuit (drive circuit) 320 in the present embodiment, an image display device can be manufactured at low cost. Can be provided.
Moreover, although the said embodiment demonstrated the case where a light control element was an organic EL element, it is not limited to this, For example, a light control element may be an electrochromic element. In this case, the display 310 is an electrochromic display.
In addition, the light control element may be a liquid crystal element. In this case, the display 310 is a liquid crystal display, and a current supply line to the display element 302 ′ is unnecessary as shown in FIG. Also, as shown in FIG. 17, the drive circuit 320 ′ can be configured by field effect transistors 324 and 325 similar to field effect transistors 321 and 322 described later. In the field effect transistor 324, the gate electrode G is connected to a predetermined scanning line, and the source electrode S is connected to a predetermined data line. Further, the drain electrode D is connected to the capacitor 325 and the pixel electrode of the liquid crystal element 370.
In this case, the display element 50 can be used as the display element 302 including the drive circuit 320 ′ and the liquid crystal element 370, and a liquid crystal display element can be provided at low cost.
The light control element may be an electrophoretic element or an electrowetting element.

以上、本発明のシステムがテレビジョン装置である場合について説明したが、これに限定されるものではなく、画像及び情報を表示する装置として画像表示装置１２４を備えていればよい。例えば、コンピュータ（パソコンを含む）と画像表示装置１２４とが接続されたコンピュータシステムであってもよい。 As described above, the case where the system of the present invention is a television device has been described. However, the present invention is not limited to this, and the image display device 124 may be provided as a device for displaying images and information. For example, a computer system in which a computer (including a personal computer) and an image display device 124 are connected may be used.

以下、本発明の実施例を説明するが、本発明は、これらの実施例に何ら限定されるものではない。 Examples of the present invention will be described below, but the present invention is not limited to these examples.

（実施例１）
図１８Ａ〜図１８Ｅに示すように、フォトリソグラフィー法によって、ガラス基板７１上に、下部電極の配線パターン７２を形成した。 Example 1
As shown in FIGS. 18A to 18E, a lower electrode wiring pattern 72 was formed on a glass substrate 71 by photolithography.

具体的には、まず、厚み０．７ｍｍのガラス基板に、常温下のＤＣスパッタリング（装置名：ｉ−Ｍｉｌｌｅｒ、芝浦メカトロニクス社製）により、ＩＴＯ（スズドープ酸化インジウム）からなる導電性酸化物薄膜を、厚みが２００ｎｍとなるように成膜した後、２５０℃で３０分間の熱処理を行った。 Specifically, a conductive oxide thin film made of ITO (tin-doped indium oxide) is first formed on a glass substrate having a thickness of 0.7 mm by DC sputtering at normal temperature (device name: i-Miller, manufactured by Shibaura Mechatronics). After forming the film so as to have a thickness of 200 nm, a heat treatment was performed at 250 ° C. for 30 minutes.

−下部電極の形成−
次に、ＩＴＯからなる導電性酸化物薄膜上に、フォトレジストをスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）にて塗布後、９０℃で３０分間のプリベークを行った。続いて、フォトマスクを用いて、ｇ、ｈ、及びｉ混合ＵＶ光を１５０ｍＪ／ｃｍ^２で露光し、東京応化株式会社製の現像液ＮＭＤ−Ｗ２．３８を用いて現像した後、１２０℃で３０分間のポストベークを行い、フォトレジストのパターンを形成した。その後、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりレジストパターンが形成されていない領域のＩＴＯ膜を除去し、その後、レジストパターンを除去することにより、ＩＴＯ膜からなる下部電極７２を形成した（図１８Ａ）。 -Formation of lower electrode-
Next, a photoresist was applied onto the conductive oxide thin film made of ITO by spin coating (device name: 1X-DX2, manufactured by Mikasa Co., Ltd.), and then prebaked at 90 ° C. for 30 minutes. Subsequently, using a photomask, g, h, and i mixed UV light was exposed at 150 mJ / cm ² and developed using a developer NMD-W2.38 manufactured by Tokyo Ohka Kogyo Co., Ltd., then at 120 ° C. Post baking was performed for 30 minutes to form a photoresist pattern. Thereafter, the ITO film in the region where the resist pattern is not formed is removed by RIE (Reactive Ion Etching), and then the resist pattern is removed to form the lower electrode 72 made of the ITO film (FIG. 18A).

−ピラーの形成−
ピラー形成液として、γ−ブチロラクトンによって希釈した熱可塑性アクリル樹脂溶液（商品名:ＫＨ−ＣＴ−８６５、日立化成工業株式会社製）を用意した。ピラー形成液中の熱可塑性アクリル樹脂の含有量は２５質量％であった。
下部電極７２上に、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法（吐出条件：電圧２２０Ｖ、周波数１００Ｈｚ）により、ピラー形成液（インク）を吐出させて最大直径１５μｍ、最大高さ７μｍのピラー７３を形成した。ピラー７３を形成後、６５℃で３０分間の条件で乾燥させた（図１８Ｂ）。 -Formation of pillars-
As a pillar forming liquid, a thermoplastic acrylic resin solution (trade name: KH-CT-865, manufactured by Hitachi Chemical Co., Ltd.) diluted with γ-butyrolactone was prepared. The content of the thermoplastic acrylic resin in the pillar forming liquid was 25% by mass.
A pillar forming liquid (ink) is ejected onto the lower electrode 72 by a droplet ejection method (ejection condition: voltage 220 V, frequency 100 Hz) using an inkjet apparatus (trade name: Super inkjet apparatus, manufactured by SIJ Technology). A pillar 73 having a maximum diameter of 15 μm and a maximum height of 7 μm was formed. After the pillar 73 was formed, it was dried at 65 ° C. for 30 minutes (FIG. 18B).

−絶縁膜の形成−
絶縁膜形成材料として、フッ素系溶媒パーフルオロトリブチルアミンを溶媒とした熱可塑性フッ素系樹脂（旭硝子株式会社製、サイトップ、（Ｃ_６Ｆ_１０Ｏ）_ｎ（ｎ＝約８０，０００））を用意した。絶縁膜形成材料中の熱可塑性フッ素系樹脂の含有量は９質量％であった。
下部電極７２及びピラー７３が形成されたガラス基板７１に絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜７４を成膜した（図１８Ｃ）。 -Formation of insulating film-
As a material for forming an insulating film, a thermoplastic fluorine-based resin (Cytop, (C ₆ F ₁₀ O) _n (n = about 80,000)) manufactured by Asahi Glass Co., Ltd. using a fluorine-based solvent perfluorotributylamine as a solvent did. The content of the thermoplastic fluororesin in the insulating film forming material was 9% by mass.
An insulating film forming material is applied to the glass substrate 71 on which the lower electrode 72 and the pillar 73 are formed by spin coating (device name: 1X-DX2, manufactured by Mikasa Co., Ltd.), dried at 65 ° C. for 30 minutes, and average thickness is obtained. A 1 μm insulating film 74 was formed (FIG. 18C).

−ピラー除去−
次に、絶縁膜７４を成膜したガラス基板７１をγ−ブチロラクトンに室温で５分間浸漬することにより、ピラー７３を溶解させて、ピラー７３を除去し、周縁に突起部が形成された開口部を形成した（図１８Ｄ）。 -Pillar removal-
Next, the glass substrate 71 on which the insulating film 74 is formed is immersed in γ-butyrolactone at room temperature for 5 minutes, thereby dissolving the pillar 73, removing the pillar 73, and opening having protrusions on the periphery. Was formed (FIG. 18D).

−熱処理−
次に、絶縁膜に開口部が形成されたガラス基板を、オーブン（ＤＴＳ８２、ヤマト科学社製）を用いて、室温から２３０℃まで１℃／分間の昇温速度で加熱し、その後２３０℃で１時間の熱処理を行うことで、絶縁膜の突起部が消失して、順テーパー状ホールが形成された。 -Heat treatment-
Next, the glass substrate with the opening formed in the insulating film is heated from room temperature to 230 ° C. at a rate of 1 ° C./min using an oven (DTS82, manufactured by Yamato Scientific Co., Ltd.), and then at 230 ° C. By performing the heat treatment for 1 hour, the protruding portion of the insulating film disappeared, and a forward tapered hole was formed.

次に、残渣を除去するために、Ａｒプラズマを用いてアッシング処理を行った。アッシング処理の条件は、Ａｒ流量５０ｓｃｃｍ、圧力３５Ｐａ、パワー５００Ｗ、処理時間３０秒間とした。 Next, in order to remove the residue, an ashing process was performed using Ar plasma. The ashing process was performed at an Ar flow rate of 50 sccm, a pressure of 35 Pa, a power of 500 W, and a processing time of 30 seconds.

最後に、アルミニウムを蒸着源として、メタルマスクを用いた抵抗加熱真空蒸着装置（装置名:ＥＢＸ−６０Ｄ、アルバック社製）を用いて抵抗加熱真空蒸着法によって上部電極７５を形成し、多層配線７０を形成した（図１８Ｅ）。蒸着の背圧は３×１０^−６Ｔｏｒｒであった。 Finally, the upper electrode 75 is formed by the resistance heating vacuum deposition method using a resistance heating vacuum deposition apparatus (device name: EBX-60D, manufactured by ULVAC) using aluminum as a deposition source, and the multilayer wiring 70 Was formed (FIG. 18E). The back pressure of the deposition was 3 × 10 ⁻⁶ Torr.

＜絶縁膜の平均厚みに対するピラーの最大高さと、ビアホール形成の可否との関係＞
実施例１において、下記表１に示すように、ピラーの最大高さ及び絶縁膜の平均厚みを変化させた以外は、実施例１と同様にして、多層配線を作製した。表１に絶縁膜の平均厚みに対するピラーの最大高さと、ビアホール形成の可否との関係を示す。 <Relationship between maximum pillar height with respect to average thickness of insulating film and possibility of via hole formation>
In Example 1, as shown in Table 1 below, a multilayer wiring was produced in the same manner as in Example 1 except that the maximum pillar height and the average thickness of the insulating film were changed. Table 1 shows the relationship between the maximum pillar height with respect to the average thickness of the insulating film and whether or not via holes can be formed.

−ピラーの最大高さ−
前記ピラーの最大高さは、原子間力顕微鏡（ＡＦＭ、ＰａｃｉｆｉｃＮａｎｏｔｅｃｈｎｏｌｏｇｙ社製）によりピラーの三次元形状を測定することにより求めた。 -Maximum pillar height-
The maximum height of the pillar was determined by measuring the three-dimensional shape of the pillar with an atomic force microscope (AFM, manufactured by Pacific Nanotechnology).

−絶縁膜の平均厚み−
前記絶縁膜の平均厚みは、触針式段差計（Ａｌｐｈａ−ＳｔｅｐＩＱ、ＫＬＡＴｅｎｃｏｒＪａｐａｎ社製）により測定した。 -Average thickness of insulating film-
The average thickness of the insulating film was measured by a stylus type step meter (Alpha-Step IQ, manufactured by KLA Tencor Japan).

−ビアホール形成の可否の評価−
ピラー除去前後のＡＦＭ（ＰａｃｉｆｉｃＮａｎｏｔｅｃｈｎｏｌｏｇｙ社製）を用いた１断面のプロファイルの計測により、下記基準でビアホール形成の可否を評価した。
〔評価基準〕
○：ピラー部が凸状から凹状へ変化した（ビアホール形成可）
×：ピラー部が凸状のままであった（ビアホール形成否） -Evaluation of the possibility of via hole formation-
By measuring the profile of one cross section using AFM (manufactured by Pacific Nanotechnology) before and after removing the pillar, the possibility of via hole formation was evaluated according to the following criteria.
〔Evaluation criteria〕
○: Pillar portion changed from convex to concave (possible via hole formation)
X: The pillar part remained convex (via hole formation failure)

表１の結果から、ピラーの最大高さが絶縁膜の平均厚みの５倍以上の高さである場合は、ビアホールが形成でき、ピラーの最大高さが絶縁膜の平均厚みの５倍未満の高さである場合は、ピラーが絶縁膜に埋め込まれてしまい、γ−ブチロラクトンの浸漬によるピラー除去によってビアホールが形成できないことが分かった。 From the results of Table 1, when the maximum height of the pillar is 5 times or more the average thickness of the insulating film, a via hole can be formed, and the maximum height of the pillar is less than 5 times the average thickness of the insulating film. When the height is high, the pillar is embedded in the insulating film, and it has been found that a via hole cannot be formed by removing the pillar by dipping γ-butyrolactone.

（比較例１）
実施例１において、ピラー除去後の熱処理工程（２３０℃で１時間の熱処理）を行わなかった以外は、実施例１と同様にして、多層配線を形成した。 (Comparative Example 1)
In Example 1, a multilayer wiring was formed in the same manner as in Example 1 except that the heat treatment step after pillar removal (heat treatment at 230 ° C. for 1 hour) was not performed.

ここで、図１９Ａは、比較例１でのγ−ブチロラクトンの浸漬後に形成された開口部の断面形状を示す。図１９Ｂは、実施例１での絶縁膜７４の熱処理後のビアホールの断面形状を示す。図１９Ｃは、比較例１でのγ−ブチロラクトンの浸漬後に形成された開口部のＳＥＭ観察結果を示す。図１９Ｄは、実施例１での絶縁膜７４の熱処理後のビアホールのＳＥＭ観察結果を示す。なお、前記断面形状はＡＦＭ（ＰａｃｉｆｉｃＮａｎｏｔｅｃｈｎｏｌｏｇｙ社製）解析より測定した。
図１９Ａにおいて、ビアホールのエッジ部（周縁）の厚みが極端に厚くなっている。また、図１９ＣのＳＥＭ観察より、図１９Ａのビアホールは逆テーパー状となっていることが分かった。 Here, FIG. 19A shows a cross-sectional shape of the opening formed after the immersion of γ-butyrolactone in Comparative Example 1. FIG. 19B shows the cross-sectional shape of the via hole after the heat treatment of the insulating film 74 in the first embodiment. FIG. 19C shows the SEM observation result of the opening formed after immersion of γ-butyrolactone in Comparative Example 1. FIG. 19D shows the SEM observation result of the via hole after the heat treatment of the insulating film 74 in Example 1. The cross-sectional shape was measured by AFM (Pacific Nanotechnology) analysis.
In FIG. 19A, the thickness of the edge part (periphery) of the via hole is extremely thick. Further, from the SEM observation in FIG. 19C, it was found that the via hole in FIG. 19A has a reverse taper shape.

一方、図１９Ｂでは、ビアホールのテーパーは、なだらかな順テーパーとなっていることが分かった。これは、絶縁膜７４が２３０℃で１時間の熱処理によって形状が変化したことにより、順テーパー形状となったと考えられる。図１９Ｂのテーパー角は、約１０°であった。よって、上部電極７５を形成する工程において、上部電極７５の断線や、ビアホール内への気泡の侵入などを回避することができた。 On the other hand, in FIG. 19B, it was found that the taper of the via hole is a gentle forward taper. This is presumably because the insulating film 74 has a forward tapered shape due to a change in shape due to heat treatment at 230 ° C. for 1 hour. The taper angle in FIG. 19B was about 10 °. Therefore, in the step of forming the upper electrode 75, disconnection of the upper electrode 75, intrusion of bubbles into the via hole, and the like can be avoided.

また、図２０に、下部電極７２と上部電極７５とのＩ−Ｖ特性を示す。ビアホールの数は、１個、４個、及び９個とした。いずれの場合もオーミックコンタクトをとっており、ビアホールを介して下部電極７２と上部電極７５が導通していることが分かった。 FIG. 20 shows IV characteristics of the lower electrode 72 and the upper electrode 75. The number of via holes was 1, 4, and 9. In either case, an ohmic contact was made, and it was found that the lower electrode 72 and the upper electrode 75 were electrically connected via the via hole.

（実施例２）
実施例１において、「絶縁膜の形成」、及び「熱処理」を下記のように変更した以外は、実施例１と同様にして、実施例２の多層配線を作製した。
−絶縁膜の形成−
絶縁膜形成材料として、キシレンを溶媒とした熱硬化性シリコーン樹脂（商品名:ＫＲ−２７１、信越化学工業社製）を用意した。絶縁膜形成材料中の熱硬化性シリコーン樹脂の含有量は５０質量％であった。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 (Example 2)
A multilayer wiring of Example 2 was fabricated in the same manner as in Example 1 except that “Formation of insulating film” and “Heat treatment” in Example 1 were changed as follows.
-Formation of insulating film-
A thermosetting silicone resin (trade name: KR-271, manufactured by Shin-Etsu Chemical Co., Ltd.) using xylene as a solvent was prepared as an insulating film forming material. The content of the thermosetting silicone resin in the insulating film forming material was 50% by mass.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

−熱処理−
絶縁膜に開口部が形成されたガラス基板を、オーブン（ＤＴＳ８２、ヤマト科学社製）を用いて、室温から２００℃まで１℃／分間の昇温速度で加熱し、その後２００℃で１時間の熱処理を行うことで、絶縁膜の突起部が消失して、順テーパー状ホールが形成された。 -Heat treatment-
The glass substrate having an opening formed in the insulating film is heated from room temperature to 200 ° C. at a rate of 1 ° C./min using an oven (DTS82, manufactured by Yamato Scientific Co., Ltd.), and then at 200 ° C. for 1 hour. By performing the heat treatment, the protruding portion of the insulating film disappeared and a forward tapered hole was formed.

（実施例３）
実施例１において、「絶縁膜の形成」を下記のように変更した以外は、実施例１と同様にして、実施例３の多層配線を作製した。
−絶縁膜の形成−
絶縁膜形成材料として、シクロヘキサンを溶媒とした熱硬化性ＰＤＭＳ（ポリジメチルシロキサン）系有機無機ハイブリッド材料を用意した。絶縁膜形成材料中の熱硬化性ＰＤＭＳ系有機無機ハイブリッド材料の含有量は５０質量％であった。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 (Example 3)
A multilayer wiring of Example 3 was produced in the same manner as in Example 1 except that “Formation of insulating film” was changed as follows in Example 1.
-Formation of insulating film-
A thermosetting PDMS (polydimethylsiloxane) organic-inorganic hybrid material using cyclohexane as a solvent was prepared as an insulating film forming material. The content of the thermosetting PDMS organic / inorganic hybrid material in the insulating film forming material was 50% by mass.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

（実施例４）
実施例１において、「ピラーの形成」を下記のように代えた以外は、実施例１と同様にして、実施例４の多層配線を作製した。
−ピラーの形成−
ピラー形成液として、γ−ブチロラクトンによって希釈した熱硬化性ポリイミド樹脂溶液（商品名:ユピコートＦＳ−１００Ｌ、宇部興産社製）を用意した。ピラー形成液中の熱硬化性ポリイミドの含有量は３０質量％であった。
下部電極上に、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法（吐出条件：電圧２２０Ｖ、周波数１００Ｈｚ）により、ピラー形成液（インク）を吐出させて最大直径１５μｍ、最大高さ７μｍのピラーを形成した。ピラーを形成後、６５℃で３０分間の条件で乾燥させた。 (Example 4)
In Example 1, the multilayer wiring of Example 4 was produced in the same manner as in Example 1 except that the “pillar formation” was changed as follows.
-Formation of pillars-
A thermosetting polyimide resin solution (trade name: Iupicoat FS-100L, manufactured by Ube Industries) diluted with γ-butyrolactone was prepared as a pillar forming solution. The content of the thermosetting polyimide in the pillar forming liquid was 30% by mass.
A pillar forming liquid (ink) is ejected onto the lower electrode by a droplet ejection method (ejection condition: voltage 220 V, frequency 100 Hz) using an inkjet apparatus (trade name: Super inkjet apparatus, manufactured by SIJ Technology). Pillars having a maximum diameter of 15 μm and a maximum height of 7 μm were formed. After forming the pillar, it was dried at 65 ° C. for 30 minutes.

（実施例５）
実施例２において、「ピラーの形成」を下記のように代えた以外は、実施例２と同様にして、実施例５の多層配線を作製した。
−ピラーの形成−
ピラー形成液として、γ−ブチロラクトンによって希釈した熱硬化性ポリイミド樹脂溶液（商品名:ユピコートＦＳ−１００Ｌ、宇部興産社製）を用意した。ピラー形成液中の熱硬化性ポリイミドの含有量は３０質量％であった。
下部電極上に、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法（吐出条件：電圧２２０Ｖ、周波数１００Ｈｚ）により、ピラー形成液（インク）を吐出させて最大直径１５μｍ、最大高さ７μｍのピラーを形成した。ピラーを形成後、６５℃で３０分間の条件で乾燥させた。 (Example 5)
In Example 2, the multilayer wiring of Example 5 was produced in the same manner as Example 2 except that the “pillar formation” was changed as follows.
-Formation of pillars-
A thermosetting polyimide resin solution (trade name: Iupicoat FS-100L, manufactured by Ube Industries) diluted with γ-butyrolactone was prepared as a pillar forming solution. The content of the thermosetting polyimide in the pillar forming liquid was 30% by mass.
A pillar forming liquid (ink) is ejected onto the lower electrode by a droplet ejection method (ejection condition: voltage 220 V, frequency 100 Hz) using an inkjet apparatus (trade name: Super inkjet apparatus, manufactured by SIJ Technology). Pillars having a maximum diameter of 15 μm and a maximum height of 7 μm were formed. After forming the pillar, it was dried at 65 ° C. for 30 minutes.

（実施例６）
実施例３において、「ピラーの形成」を下記のように代えた以外は、実施例３と同様にして、実施例６の多層配線を作製した。
−ピラーの形成−
ピラー形成液として、γ−ブチロラクトンによって希釈した熱硬化性ポリイミド樹脂溶液（商品名:ユピコートＦＳ−１００Ｌ、宇部興産社製）を用意した。ピラー形成液中の熱硬化性ポリイミドの含有量は３０質量％であった。
下部電極上に、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法（吐出条件：電圧２２０Ｖ、周波数１００Ｈｚ）により、ピラー形成液（インク）を吐出させて最大直径１５μｍ、最大高さ７μｍのピラーを形成した。ピラーを形成後、６５℃で３０分間の条件で乾燥させた。 (Example 6)
In Example 3, the multilayer wiring of Example 6 was produced in the same manner as in Example 3 except that the “pillar formation” was changed as follows.
-Formation of pillars-
A thermosetting polyimide resin solution (trade name: Iupicoat FS-100L, manufactured by Ube Industries) diluted with γ-butyrolactone was prepared as a pillar forming solution. The content of the thermosetting polyimide in the pillar forming liquid was 30% by mass.
A pillar forming liquid (ink) is ejected onto the lower electrode by a droplet ejection method (ejection condition: voltage 220 V, frequency 100 Hz) using an inkjet apparatus (trade name: Super inkjet apparatus, manufactured by SIJ Technology). Pillars having a maximum diameter of 15 μm and a maximum height of 7 μm were formed. After forming the pillar, it was dried at 65 ° C. for 30 minutes.

（実施例７）
実施例１において、「ピラーの形成」、「絶縁膜の形成」、「ピラー除去」、及び「熱処理」を下記のように代えた以外は、実施例１と同様にして、実施例７の多層配線を作製した。
−ピラーの形成−
ピラー形成液として、ｎ−テトラデカンを溶媒とした銀ナノ粒子（商品名:ＮＰＳ−Ｊ、ハリマ化成社製、平均粒径１２ｎｍ）を用意した。ピラー形成液中の銀ナノ粒子の含有量は６５質量％であった。
下部電極上に、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法（吐出条件：電圧４００Ｖ、周波数５０Ｈｚ）により、ピラー形成液（インク）を吐出させて、１８０℃で３０分間の条件で熱処理して、最大直径１５μｍ、最大高さ１０μｍのピラーを形成した。 (Example 7)
In Example 1, the multilayer structure of Example 7 was changed in the same manner as in Example 1 except that the “pillar formation”, “insulation film formation”, “pillar removal”, and “heat treatment” were changed as follows. A wiring was produced.
-Formation of pillars-
Silver nanoparticles (trade name: NPS-J, manufactured by Harima Kasei Co., Ltd., average particle size of 12 nm) using n-tetradecane as a solvent were prepared as the pillar forming liquid. Content of the silver nanoparticle in a pillar formation liquid was 65 mass%.
A pillar forming liquid (ink) is ejected onto the lower electrode by a droplet ejection method (ejection conditions: voltage 400 V, frequency 50 Hz) using an inkjet apparatus (trade name: Super inkjet apparatus, manufactured by SIJ Technology). A pillar having a maximum diameter of 15 μm and a maximum height of 10 μm was formed by heat treatment at 180 ° C. for 30 minutes.

−絶縁膜の形成−
絶縁膜形成材料として、γ−ブチロラクトンを主溶媒とした熱硬化性ポリイミド樹脂（商品名:ＤＬ−１０００、東レ株式会社製）を用意した。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成液をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 -Formation of insulating film-
A thermosetting polyimide resin (trade name: DL-1000, manufactured by Toray Industries, Inc.) using γ-butyrolactone as a main solvent was prepared as an insulating film forming material.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming solution is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

−ピラー除去−
絶縁膜を形成したガラス基板を、Ａｇエッチング液（商品名：ＳＥＡ−１、関東化学社製）を用いて、室温で５分間浸漬することにより、ピラーを除去し、周縁に突起部が形成された開口部を形成した。 -Pillar removal-
The glass substrate on which the insulating film is formed is immersed for 5 minutes at room temperature using an Ag etching solution (trade name: SEA-1, manufactured by Kanto Chemical Co., Ltd.), thereby removing the pillars and forming protrusions on the periphery. Opening was formed.

−熱処理−
絶縁膜に開口部が形成されたガラス基板を、オーブン（ＤＴＳ８２、ヤマト科学社製）を用いて、室温から２３０℃まで１℃／分間の昇温速度で加熱し、その後２３０℃で１時間の熱処理を行うことで、絶縁膜の突起部が消失して、順テーパー状ホールが形成された。 -Heat treatment-
The glass substrate having an opening formed in the insulating film is heated from room temperature to 230 ° C. at a rate of 1 ° C./min using an oven (DTS82, manufactured by Yamato Scientific Co., Ltd.), and then at 230 ° C. for 1 hour. By performing the heat treatment, the protruding portion of the insulating film disappeared and a forward tapered hole was formed.

（実施例８）
実施例７において、「絶縁膜の形成」を下記のように代えた以外は、実施例７と同様にして、実施例８の多層配線を作製した。
−絶縁膜の形成−
絶縁膜形成材料として、γ−ブチロラクトンを溶媒とした熱硬化性アクリル樹脂を用意した。絶縁膜形成材料中の熱硬化性アクリル樹脂の含有量は３０質量％であった。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 (Example 8)
In Example 7, the multilayer wiring of Example 8 was produced in the same manner as in Example 7 except that “Insulation film formation” was changed as follows.
-Formation of insulating film-
A thermosetting acrylic resin using γ-butyrolactone as a solvent was prepared as an insulating film forming material. The content of the thermosetting acrylic resin in the insulating film forming material was 30% by mass.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

（実施例９）
実施例７において、「絶縁膜の形成」を下記のように代えた以外は、実施例７と同様にして、実施例９の多層配線を作製した。
−絶縁膜の形成−
絶縁膜形成材料として、γ−ブチロラクトンを溶媒とした熱硬化性エポキシ樹脂を用意した。絶縁膜形成材料中の熱硬化性エポキシ樹脂の含有量は３０質量％であった。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 Example 9
In Example 7, a multilayer wiring of Example 9 was produced in the same manner as in Example 7 except that “Formation of insulating film” was changed as follows.
-Formation of insulating film-
A thermosetting epoxy resin using γ-butyrolactone as a solvent was prepared as an insulating film forming material. The content of the thermosetting epoxy resin in the insulating film forming material was 30% by mass.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

（実施例１０）
実施例７において、「絶縁膜の形成」を下記のように代えた以外は、実施例７と同様にして、実施例１０の多層配線を作製した。
−絶縁膜の形成−
絶縁膜形成材料として、パーフルオロトリブチルアミンを溶媒とした熱可塑性フッ素樹脂（商品名:サイトップ、（Ｃ_６Ｆ_１０Ｏ）_ｎ（ｎ＝約８０，０００）、旭硝子株式会社製）を用意した。絶縁膜形成材料中の熱可塑性フッ素樹脂の含有量は９質量％であった。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 (Example 10)
In Example 7, the multilayer wiring of Example 10 was produced in the same manner as in Example 7 except that “Formation of insulating film” was changed as follows.
-Formation of insulating film-
A thermoplastic fluororesin (trade name: Cytop, (C ₆ F ₁₀ O) _n (n = about 80,000), manufactured by Asahi Glass Co., Ltd.) using perfluorotributylamine as a solvent was prepared as an insulating film forming material. . The content of the thermoplastic fluororesin in the insulating film forming material was 9% by mass.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

（実施例１１）
実施例７において、「絶縁膜の形成」及び「熱処理」を下記のように代えた以外は、実施例７と同様にして、実施例１１の多層配線を作製した。
−絶縁膜の形成−
絶縁膜形成材料として、キシレンを溶媒とした熱硬化性シリコーン樹脂（商品名:ＫＲ−２７１、信越化学工業株式会社製）を用意した。絶縁膜形成材料中の熱硬化性シリコーン樹脂の含有量は５０質量％であった。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 (Example 11)
In Example 7, the multilayer wiring of Example 11 was produced in the same manner as in Example 7 except that “Insulating film formation” and “Heat treatment” were changed as follows.
-Formation of insulating film-
A thermosetting silicone resin (trade name: KR-271, manufactured by Shin-Etsu Chemical Co., Ltd.) using xylene as a solvent was prepared as an insulating film forming material. The content of the thermosetting silicone resin in the insulating film forming material was 50% by mass.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

（実施例１２）
実施例７において、「絶縁膜の形成」及び「熱処理」を下記のように代えた以外は、実施例７と同様にして、実施例１２の多層配線を作製した。
−絶縁膜の形成−
絶縁膜形成材料として、シクロヘキサンを溶媒とした熱硬化性ＰＤＭＳ（ポリジメチルシロキサン）系有機無機ハイブリッド材料を用意した。絶縁膜形成材料中の熱硬化性ＰＤＭＳ系有機無機ハイブリッド材料の含有量は５０質量％であった。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 (Example 12)
A multilayer wiring of Example 12 was produced in the same manner as in Example 7 except that “Insulating film formation” and “Heat treatment” were changed as follows in Example 7.
-Formation of insulating film-
A thermosetting PDMS (polydimethylsiloxane) organic-inorganic hybrid material using cyclohexane as a solvent was prepared as an insulating film forming material. The content of the thermosetting PDMS organic / inorganic hybrid material in the insulating film forming material was 50% by mass.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

（実施例１３）
実施例７において、「絶縁膜の形成」及び「熱処理」を下記のように代えた以外は、実施例７と同様にして、実施例１３の多層配線を作製した。
−絶縁膜の形成−
絶縁膜形成材料として、アルコールを溶媒とした有機無機ハイブリッド材料（商品名:グラスカ、ＪＳＲ社製）を用意した。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み１μｍの絶縁膜を形成した。 (Example 13)
In Example 7, a multilayer wiring of Example 13 was produced in the same manner as Example 7 except that “Insulation film formation” and “Heat treatment” were changed as follows.
-Formation of insulating film-
As an insulating film forming material, an organic-inorganic hybrid material (trade name: Glasca, manufactured by JSR) using alcohol as a solvent was prepared.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 1 μm. An insulating film was formed.

（実施例１４）
実施例７において、「ピラーの形成」、「絶縁膜の形成」、「ピラー除去」、及び「熱処理」を下記のように代えた以外は、実施例７と同様にして、実施例１４の多層配線を作製した。
−ピラーの形成−
ピラー形成液として、ｎ−テトラデカンを溶媒とした銀ナノ粒子（商品名:ＮＰＳ−Ｊ、ハリマ化成社製、平均粒径１２ｎｍ）を用意した。ピラー形成液中の銀ナノ粒子の含有量は６５質量％であった。
下部電極上に、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法（吐出条件：電圧４００Ｖ、周波数５０Ｈｚ）により、ピラー形成液（インク）を吐出させて、１８０℃で３０分間の条件で熱処理して、最大直径１５μｍ、高さ５μｍのピラーを形成した。 (Example 14)
In Example 7, the multilayer structure of Example 14 was changed in the same manner as in Example 7 except that “formation of pillars”, “formation of insulating film”, “pillar removal”, and “heat treatment” were changed as follows. A wiring was produced.
-Formation of pillars-
Silver nanoparticles (trade name: NPS-J, manufactured by Harima Kasei Co., Ltd., average particle size of 12 nm) using n-tetradecane as a solvent were prepared as the pillar forming liquid. Content of the silver nanoparticle in a pillar formation liquid was 65 mass%.
A pillar forming liquid (ink) is ejected onto the lower electrode by a droplet ejection method (ejection conditions: voltage 400 V, frequency 50 Hz) using an inkjet apparatus (trade name: Super inkjet apparatus, manufactured by SIJ Technology). A pillar having a maximum diameter of 15 μm and a height of 5 μm was formed by heat treatment at 180 ° C. for 30 minutes.

−絶縁膜の形成−
絶縁膜形成材料として、メチルイソブチルケトンを溶媒としたスピンオングラス材料（商品名:ＦＯＸ（Ｒ）−１６、東レ・ダウコーニング社製）を用意した。絶縁膜形成材料中のスピンオングラス材料の含有量は２０質量％であった。
下部電極及びピラーが形成されたガラス基板上に、絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、平均厚み５００ｎｍの絶縁膜を形成した。 -Formation of insulating film-
As an insulating film forming material, a spin-on-glass material (trade name: FOX (R) -16, manufactured by Toray Dow Corning) using methyl isobutyl ketone as a solvent was prepared. The content of the spin-on glass material in the insulating film forming material was 20% by mass.
On the glass substrate on which the lower electrode and the pillar are formed, an insulating film forming material is applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), dried at 65 ° C. for 30 minutes, and an average thickness of 500 nm. An insulating film was formed.

−熱処理−
絶縁膜に開口部が形成されたガラス基板を、電気炉（ＫＤＦ００８Ｈ、デンケン社製）を用い、室温から４５０℃まで５℃／分間の昇温速度で加熱し、その後４５０℃で１時間の熱処理を行うことで、絶縁膜の突起部が消失して、順テーパー状ホールが形成された。 -Heat treatment-
A glass substrate having an opening formed in an insulating film is heated from room temperature to 450 ° C. at a rate of 5 ° C./minute using an electric furnace (KDF008H, manufactured by Denken), and then heat-treated at 450 ° C. for 1 hour. As a result, the protruding portion of the insulating film disappeared, and a forward tapered hole was formed.

次に、実施例１〜１４及び比較例１で作製した多層配線について、以下のようにして、「ビアホールの最大直径の測定」、「ビアホールのテーパー角の測定」、「ビアホールへの導電性材料のステップカバレッジの測定」、「多層配線の導通性の評価」、及び「プロセス再現性の評価」を行った。結果を表３に示す。 Next, for the multilayer wirings produced in Examples 1 to 14 and Comparative Example 1, “Measurement of the maximum diameter of the via hole”, “Measurement of the taper angle of the via hole”, “Conductive material to the via hole” Measurement of step coverage "," Evaluation of continuity of multilayer wiring ", and" Evaluation of process reproducibility ". The results are shown in Table 3.

＜ビアホールの最大直径の測定＞
ビアホールにおける開口部の露出開口端の最大直径を光学顕微鏡によって測長した。 <Measurement of via hole maximum diameter>
The maximum diameter of the exposed opening end of the opening in the via hole was measured with an optical microscope.

＜ビアホールのテーパー角の測定＞
ビアホールのテーパー角を、ＡＦＭ（ＰａｃｉｆｉｃＮａｎｏｔｅｃｈｎｏｌｏｇｙ社製）により測定した。 <Measurement of taper angle of via hole>
The taper angle of the via hole was measured by AFM (manufactured by Pacific Nanotechnology).

＜ビアホールへの導電性材料のステップカバレッジの評価＞
ビアホールへの導電性材料のステップカバレッジを、断面ＳＥＭ写真観察により、下記基準で評価した。
〔評価基準〕
○：断線等が見られず、下部電極と上部電極が接続されていることを確認できた場合 ×：断線等の不具合が確認された場合 <Evaluation of step coverage of conductive material to via hole>
The step coverage of the conductive material to the via hole was evaluated based on the following criteria by observing a cross-sectional SEM photograph.
〔Evaluation criteria〕
○: When disconnection or the like is not seen and it can be confirmed that the lower electrode and the upper electrode are connected. ×: When failure such as disconnection is confirmed.

＜導通性の評価＞
導通性について、上部−下部電極間に、±０．１Ｖの電圧を印加し、Ａｇｉｌｅｎｔ社製４１５６Ｃにより電流値を計測し、下記基準で評価した。
〔評価基準〕
○：オーミックコンタクトの特性が確認できた場合
×：上記以外の場合 <Evaluation of conductivity>
About continuity, the voltage of +/- 0.1V was applied between upper-lower electrodes, the electric current value was measured by Agilent 4156C, and the following reference | standard evaluated.
〔Evaluation criteria〕
○: When characteristics of ohmic contact can be confirmed ×: Other than above

＜プロセス再現性の評価＞
５回同様の実験を行い、前記プロセス再現性を評価した。毎回ホールが形成され、又はホール最大直径が３０μｍ以内となった場合「○」、それ以外を「×」と判定した。 <Evaluation of process reproducibility>
The same experiment was performed five times to evaluate the process reproducibility. When a hole was formed each time or when the maximum hole diameter was within 30 μm, “◯” was determined, and the others were determined as “X”.

（実施例１５）
図２Ａ〜図２Ｅに基づいて、実施例１５の詳細について説明する。
まず、厚み０．７ｍｍのガラス基板１１に対し、ＵＶオゾン洗浄の前処理を行った。ＵＶオゾン洗浄については、ＵＶランプとしての低圧水銀ランプを用いて、９０℃で１０分間の処理条件で行った。 (Example 15)
Based on FIG. 2A-FIG. 2E, the detail of Example 15 is demonstrated.
First, pretreatment for UV ozone cleaning was performed on a glass substrate 11 having a thickness of 0.7 mm. The UV ozone cleaning was performed using a low-pressure mercury lamp as a UV lamp at 90 ° C. for 10 minutes.

次に、ガラス基板１１上に、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極１４、及び第２のドレイン電極１５を形成した（図２Ａ）。
具体的には、常温下のＤＣスパッタリング（装置名：ｉ−Ｍｉｌｌｅｒ、芝浦メカトロニクス社製）により、ＩＴＯからなる導電性酸化物薄膜を、ガラス基板１１に、厚みが１００ｎｍとなるように成膜した。 Next, the first source electrode 12, the first drain electrode 13, the second source electrode 14, and the second drain electrode 15 were formed on the glass substrate 11 (FIG. 2A).
Specifically, a conductive oxide thin film made of ITO was formed on the glass substrate 11 to have a thickness of 100 nm by DC sputtering at normal temperature (device name: i-Miller, manufactured by Shibaura Mechatronics). .

次に、ＩＴＯからなる導電性酸化物皮膜上に、フォトレジストをスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）にて塗布後、９０℃で３０分間のプリベークを行った。続いてフォトマスクを用いてｇ、ｈ、及びｉ混合ＵＶ光を１５０ｍＪ／ｃｍ^２で露光し、東京応化株式会社製現像液ＮＭＤ−Ｗ２．３８を用いて現像した後、１２０℃で３０分間のポストベークを行い、フォトレジストのパターンを形成した。その後、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりレジストパターンが形成されていない領域のＩＴＯ膜を除去し、その後、レジストパターンを除去した（図２Ａ）。更に、２５０℃で３０分間の熱処理を行った。このようにして、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極１４、及び第２のドレイン電極１５を形成した。 Next, a photoresist was applied onto the conductive oxide film made of ITO by spin coating (device name: 1X-DX2, manufactured by Mikasa Co., Ltd.), and then prebaked at 90 ° C. for 30 minutes. Subsequently, g, h, and i mixed UV light was exposed at 150 mJ / cm ² using a photomask and developed using a developer NMD-W2.38 manufactured by Tokyo Ohka Kogyo Co., Ltd., and then at 120 ° C. for 30 minutes. Post baking was performed to form a photoresist pattern. Thereafter, the ITO film in the region where the resist pattern was not formed was removed by RIE (Reactive Ion Etching), and then the resist pattern was removed (FIG. 2A). Further, heat treatment was performed at 250 ° C. for 30 minutes. In this way, the first source electrode 12, the first drain electrode 13, the second source electrode 14, and the second drain electrode 15 were formed.

次に、第１及び第２の半導体層１６，１７を形成した（図２Ａ）。
具体的には、ＤＣスパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜を、厚みが約１００ｎｍとなるように成膜し、その後、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、レジストパターンを形成し、更に、ＲＩＥにより、レジストパターンの形成されていない領域のＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜を除去し、その後、レジストパターンも除去することにより、第１及び第２の半導体層１６，１７を形成した。
次に、第１のドレイン電極１３上に、ビアホールが形成されたゲート絶縁膜１８を形成した（図２Ｂ〜図２Ｄ）。 Next, first and second semiconductor layers 16 and 17 were formed (FIG. 2A).
Specifically, an In—Ga—Zn—O oxide film with a thickness of about 100 nm is formed by a DC sputtering method, and then a photocatalyst is formed over the In—Ga—Zn—O oxide film. A resist is applied, a resist pattern is formed by pre-baking, exposure by an exposure apparatus, and development, and further, an In—Ga—Zn—O oxide film in a region where the resist pattern is not formed is removed by RIE. The first and second semiconductor layers 16 and 17 were formed by removing the resist pattern.
Next, a gate insulating film 18 in which a via hole was formed was formed on the first drain electrode 13 (FIGS. 2B to 2D).

−ピラーの形成−
ピラー形成液として、γ−ブチロラクトンによって希釈した熱可塑性アクリル樹脂溶液（商品名:ＫＨ−ＣＴ−８６５、日立化成工業株式会社製）を用意した。ピラー形成液中の熱可塑性アクリル樹脂の含有量は２５質量％であった。
具体的には、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法により、ピラー形成液（インク）を吐出させて最大直径１５μｍ、最大高さ５μｍのピラー１９を形成した（図２Ａ）。ピラー１９形成後、６５℃で３０分間の条件で乾燥させた。 -Formation of pillars-
As a pillar forming liquid, a thermoplastic acrylic resin solution (trade name: KH-CT-865, manufactured by Hitachi Chemical Co., Ltd.) diluted with γ-butyrolactone was prepared. The content of the thermoplastic acrylic resin in the pillar forming liquid was 25% by mass.
Specifically, a pillar forming liquid (ink) is ejected by a droplet ejection method using an inkjet apparatus (trade name: Super Inkjet apparatus, manufactured by SIJ Technology), and a pillar having a maximum diameter of 15 μm and a maximum height of 5 μm. 19 was formed (FIG. 2A). After the pillar 19 was formed, the film was dried at 65 ° C. for 30 minutes.

−絶縁膜の形成−
絶縁膜形成材料として、フッ素系溶媒パーフルオロトリブチルアミンを溶媒とした熱可塑性フッ素系樹脂（旭硝子株式会社製、サイトップ、（Ｃ_６Ｆ_１０Ｏ）_ｎ（ｎ＝約８０，０００））を用意した。絶縁膜形成材料中の熱可塑性フッ素系樹脂の含有量は９質量％であった。
ピラー１９が形成されたガラス基板１１に絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）によって塗布し、６５℃で３０分間の条件で乾燥させ、厚み５００ｎｍのゲート絶縁膜１８を成膜した（図２Ｂ）。 -Formation of insulating film-
As a material for forming an insulating film, a thermoplastic fluorine-based resin (Cytop, (C ₆ F ₁₀ O) _n (n = about 80,000)) manufactured by Asahi Glass Co., Ltd. using a fluorine-based solvent perfluorotributylamine as a solvent did. The content of the thermoplastic fluororesin in the insulating film forming material was 9% by mass.
An insulating film forming material is applied to the glass substrate 11 on which the pillar 19 is formed by spin coating (device name: 1X-DX2, manufactured by Mikasa Co., Ltd.), dried at 65 ° C. for 30 minutes, and a gate insulating film having a thickness of 500 nm. 18 was deposited (FIG. 2B).

−ピラー除去−
次に、ゲート絶縁膜１８を成膜したガラス基板１１を、γ−ブチロラクトンに室温で５分間浸漬することにより、ピラー１９を溶解させて、ピラー１９を除去し、周縁に突起部が形成された開口部を形成した（図２Ｃ）。 -Pillar removal-
Next, the glass substrate 11 on which the gate insulating film 18 was formed was immersed in γ-butyrolactone at room temperature for 5 minutes to dissolve the pillars 19, thereby removing the pillars 19 and forming protrusions on the periphery. An opening was formed (FIG. 2C).

−熱処理−
絶縁膜に開口部が形成されたガラス基板を、オーブン（ＤＴＳ８２、ヤマト科学社製）を用いて、室温から２３０℃まで１℃／分間の昇温速度で加熱し、その後２３０℃で１時間の熱処理を行うことで、絶縁膜の突起部が消失して、順テーパー状ホールが形成された（図２Ｄ）。 -Heat treatment-
The glass substrate having an opening formed in the insulating film is heated from room temperature to 230 ° C. at a rate of 1 ° C./min using an oven (DTS82, manufactured by Yamato Scientific Co., Ltd.), and then at 230 ° C. for 1 hour. By performing the heat treatment, the protruding portion of the insulating film disappeared and a forward tapered hole was formed (FIG. 2D).

次に、第１及び第２のゲート電極２０，２１を形成し、半導体装置１０を形成した（図２Ｅ）。
具体的には、常温下のＤＣスパッタリング法によって、ゲート絶縁膜１８を硬化させたガラス基板１１にモリブデン（Ｍｏ）を１００ｎｍ成膜した後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、レジストパターンを形成し、更に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりレジストパターンの形成されていない領域のＭｏ膜を除去し、その後、レジストパターンを除去した。
以上の工程により、第１のドレイン電極１３と、第２のゲート電極２１とが、ビアホールを介して接続されており、更に、第２のゲート電極と第２のソース電極間にキャパシタが形成された、２トランジスタ１キャパシタ構造の半導体装置を得た。 Next, the first and second gate electrodes 20 and 21 were formed, and the semiconductor device 10 was formed (FIG. 2E).
Specifically, after a 100 nm film of molybdenum (Mo) is formed on the glass substrate 11 on which the gate insulating film 18 is cured by a DC sputtering method at room temperature, a photoresist is applied, and pre-baking and exposure and development with an exposure apparatus are performed. Then, a resist pattern was formed, and the Mo film in a region where the resist pattern was not formed was removed by RIE (Reactive Ion Etching), and then the resist pattern was removed.
Through the above steps, the first drain electrode 13 and the second gate electrode 21 are connected via the via hole, and a capacitor is formed between the second gate electrode and the second source electrode. In addition, a semiconductor device having a 2-transistor 1-capacitor structure was obtained.

次に、実施例１５の２トランジスタ１キャパシタ構造の半導体装置について、実施例１と同様にして、「ビアホールの最大直径の測定」、「ビアホールのテーパー角の測定」、「ビアホールへの導電性材料のステップカバレッジの測定」、「多層配線の導通性の評価」、及び「プロセス再現性の評価」を行った。結果を表４に示す。 Next, with respect to the semiconductor device of the two-transistor one-capacitor structure of Example 15, “Measurement of maximum diameter of via hole”, “Measurement of taper angle of via hole”, “Conductive material to via hole” in the same manner as Example 1. Measurement of step coverage "," Evaluation of continuity of multilayer wiring ", and" Evaluation of process reproducibility ". The results are shown in Table 4.

（実施例１６）
図７Ａ〜図７Ｇに基づいて、実施例１６の詳細を説明する。 (Example 16)
Details of the sixteenth embodiment will be described with reference to FIGS. 7A to 7G.

まず、厚み０．７ｍｍのガラス基板３１に対し、ＵＶオゾン洗浄の前処理を行った。ＵＶオゾン洗浄は、ＵＶランプとしての低圧水銀ランプを用いて、９０℃で１０分間の処理条件で行った。 First, pretreatment for UV ozone cleaning was performed on a glass substrate 31 having a thickness of 0.7 mm. UV ozone cleaning was performed using a low-pressure mercury lamp as a UV lamp at 90 ° C. for 10 minutes.

次に、ガラス基板３１上に、第１のソース電極３２、第１のドレイン電極３３、第２のソース電極３４、及び第２のドレイン電極３５を形成した（図７Ａ）。
具体的には、常温下のＤＣスパッタリング（装置名：ｉ−Ｍｉｌｌｅｒ、芝浦メカトロニクス社製）により、ＩＴＯからなる導電性酸化物薄膜を、ガラス基板３１に、厚みが１００ｎｍとなるように成膜した。 Next, a first source electrode 32, a first drain electrode 33, a second source electrode 34, and a second drain electrode 35 were formed on the glass substrate 31 (FIG. 7A).
Specifically, a conductive oxide thin film made of ITO was formed on the glass substrate 31 to a thickness of 100 nm by DC sputtering at normal temperature (device name: i-Miller, manufactured by Shibaura Mechatronics). .

次に、ＩＴＯからなる導電性酸化物皮膜上に、フォトレジストをスピンコートにて塗布後、９０℃で３０分間のプリベークを行った。続いて、フォトマスクを用いてｇ、ｈ、及びｉ混合ＵＶ光を１５０ｍＪ／ｃｍ^２で露光し、東京応化社製現像液ＮＭＤ−Ｗ２．３８を用いて現像した後、１２０℃で３０分間のポストベークを行い、フォトレジストのパターンを形成した。その後、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりレジストパターンが形成されていない領域のＩＴＯ膜を除去し、その後、レジストパターンを除去した（図７Ａ）。更に、２５０℃で３０分間の熱処理を行った。このようにして、第１のソース電極３２、第１のドレイン電極３３、第２のソース電極３４、及び第２のドレイン電極３５を形成した。 Next, a photoresist was applied onto the conductive oxide film made of ITO by spin coating, and then prebaked at 90 ° C. for 30 minutes. Subsequently, g, h, and i mixed UV light was exposed at 150 mJ / cm ² using a photomask, developed using a developer NMD-W 2.38 manufactured by Tokyo Ohka Kogyo Co., Ltd., and then heated at 120 ° C. for 30 minutes. Post baking was performed to form a photoresist pattern. Thereafter, the ITO film in the region where the resist pattern was not formed was removed by RIE (Reactive Ion Etching), and then the resist pattern was removed (FIG. 7A). Further, heat treatment was performed at 250 ° C. for 30 minutes. In this way, the first source electrode 32, the first drain electrode 33, the second source electrode 34, and the second drain electrode 35 were formed.

次に、第１及び第２の半導体層３６，３７を形成した（図７Ａ）。
具体的には、ＤＣスパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜を、厚みが約１００ｎｍとなるように成膜し、その後、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、レジストパターンを形成し、更に、ＲＩＥにより、レジストパターンの形成されていない領域のＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜を除去し、その後、レジストパターンも除去することにより、第１及び第２の半導体層３６，３７を形成した（図７Ａ）。
次に、第１、第２のドレイン電極３３、３５上に、ビアホールが形成されたゲート絶縁膜１８を形成した（図７Ｂ〜図７Ｄ）。 Next, first and second semiconductor layers 36 and 37 were formed (FIG. 7A).
Specifically, an In—Ga—Zn—O oxide film with a thickness of about 100 nm is formed by a DC sputtering method, and then a photocatalyst is formed over the In—Ga—Zn—O oxide film. A resist is applied, a resist pattern is formed by pre-baking, exposure by an exposure apparatus, and development, and further, an In—Ga—Zn—O oxide film in a region where the resist pattern is not formed is removed by RIE. The first and second semiconductor layers 36 and 37 were formed by removing the resist pattern (FIG. 7A).
Next, the gate insulating film 18 having via holes was formed on the first and second drain electrodes 33 and 35 (FIGS. 7B to 7D).

−ピラーの形成−
ピラー形成液としては、γ−ブチロラクトンによって希釈した熱可塑性アクリル樹脂（商品名:ＫＨ−ＣＴ−８６５、日立化成工業株式会社製）を用意した。ピラー形成液中の熱可塑性アクリル樹脂の含有量は２５質量％であった。
具体的には、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法により、ピラー形成液（インク）を吐出させて第１、第２のドレイン電極３３、３５上に、最大直径１５μｍ、最大高さ５μｍのピラー３９、４０を形成した（図７Ａ）。ピラー３９を形成後、６５℃で３０分間の条件で乾燥させた。 -Formation of pillars-
As the pillar forming liquid, a thermoplastic acrylic resin (trade name: KH-CT-865, manufactured by Hitachi Chemical Co., Ltd.) diluted with γ-butyrolactone was prepared. The content of the thermoplastic acrylic resin in the pillar forming liquid was 25% by mass.
Specifically, the first and second drain electrodes 33 are formed by discharging a pillar forming liquid (ink) by a droplet discharge method using an inkjet apparatus (trade name: Super Inkjet apparatus, manufactured by SIJ Technology). Pillars 39 and 40 having a maximum diameter of 15 μm and a maximum height of 5 μm were formed on 35 (FIG. 7A). After the pillar 39 was formed, it was dried at 65 ° C. for 30 minutes.

−絶縁膜の形成−
絶縁膜形成材料として、フッ素系溶媒パーフルオロトリブチルアミンを溶媒とした熱可塑性フッ素系樹脂（旭硝子株式会社製、サイトップ、（Ｃ_６Ｆ_１０Ｏ）_ｎ（ｎ＝約８０，０００））を用意した。絶縁膜形成材料中の熱可塑性フッ素系樹脂の含有量は９質量％であった。
ピラー１９が形成されたガラス基板１１に絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）によって塗布し、６５℃で３０分間の条件で乾燥させ、厚み５００ｎｍのゲート絶縁膜１８を成膜した（図７Ｂ）。 -Formation of insulating film-
As a material for forming an insulating film, a thermoplastic fluorine-based resin (Cytop, (C ₆ F ₁₀ O) _n (n = about 80,000)) manufactured by Asahi Glass Co., Ltd. using a fluorine-based solvent perfluorotributylamine as a solvent did. The content of the thermoplastic fluororesin in the insulating film forming material was 9% by mass.
An insulating film forming material is applied to the glass substrate 11 on which the pillar 19 is formed by spin coating (device name: 1X-DX2, manufactured by Mikasa Co., Ltd.), dried at 65 ° C. for 30 minutes, and a gate insulating film having a thickness of 500 nm. 18 was deposited (FIG. 7B).

−ピラーの除去−
次に、ゲート絶縁膜１８を成膜したガラス基板１１を、γ−ブチロラクトンに室温で５分間浸漬することにより、ピラー３９、４０を溶解させて、ピラー３９、４０を除去し、周縁に突起部が形成された開口部を形成した（図７Ｃ）。 -Removal of pillars-
Next, the glass substrate 11 on which the gate insulating film 18 is formed is immersed in γ-butyrolactone at room temperature for 5 minutes to dissolve the pillars 39 and 40, thereby removing the pillars 39 and 40, and protruding portions on the periphery. An opening in which was formed was formed (FIG. 7C).

−熱処理−
絶縁膜に開口部が形成されたガラス基板を、オーブン（ＤＴＳ８２、ヤマト科学社製）を用いて、室温から２３０℃まで１℃／分間の昇温速度で加熱し、その後２３０℃で１時間の熱処理によりゲート絶縁膜３８を硬化させることで、突起部が消失して、順テーパー状ホールが形成された（図７Ｄ）。 -Heat treatment-
The glass substrate having an opening formed in the insulating film is heated from room temperature to 230 ° C. at a rate of 1 ° C./min using an oven (DTS82, manufactured by Yamato Scientific Co., Ltd.), and then at 230 ° C. for 1 hour. By curing the gate insulating film 38 by heat treatment, the protrusion disappeared and a forward tapered hole was formed (FIG. 7D).

次に、第１及び第２のゲート電極４１，４２、画素電極（陽極）４３を形成した（図７Ｅ）。
具体的には、常温下のＤＣスパッタリング法によって、ゲート絶縁膜３８を硬化させたガラス基板３１にＩＴＯからなる導電性酸化物薄膜を１００ｎｍ成膜した後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、レジストパターンを形成し、更に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりレジストパターンの形成されていない領域のＩＴＯ膜を除去し、その後、レジストパターンを除去した。
次に、隔壁４４を形成した。具体的にはポジ型感光性ポリイミド樹脂を用いて、スピンコートにより塗布し、プリベーク、露光装置による露光、現像により、所望のパターンを得た後、２３０℃でのポストベークすることにより、隔壁４４を形成した（図７Ｆ）。
次に、高分子有機発光材料を用いて、液滴吐出法により、隔壁４４の開口領域に表示層としての有機ＥＬ層４５を形成した。
次に、上部電極（陰極）４６を形成した。具体的には、ＭｇＡｇを真空蒸着することにより、上部電極（陰極）４６を形成した（図７Ｇ）。
以上より、有機ＥＬ表示素子３０を形成し、コストダウンが可能となった。 Next, first and second gate electrodes 41 and 42 and a pixel electrode (anode) 43 were formed (FIG. 7E).
Specifically, a conductive oxide thin film made of ITO is formed to a thickness of 100 nm on a glass substrate 31 on which the gate insulating film 38 is cured by a DC sputtering method at room temperature, and then a photoresist is applied, and a prebake and exposure apparatus is applied. A resist pattern was formed by exposure and development according to, and an ITO film in a region where the resist pattern was not formed was removed by RIE (Reactive Ion Etching), and then the resist pattern was removed.
Next, the partition wall 44 was formed. Specifically, a positive photosensitive polyimide resin is applied by spin coating, and a desired pattern is obtained by pre-baking, exposure with an exposure apparatus, and development, and then post-baking at 230 ° C. Was formed (FIG. 7F).
Next, an organic EL layer 45 as a display layer was formed in the opening region of the partition wall 44 by a droplet discharge method using a polymer organic light emitting material.
Next, an upper electrode (cathode) 46 was formed. Specifically, the upper electrode (cathode) 46 was formed by vacuum-depositing MgAg (FIG. 7G).
As described above, the organic EL display element 30 is formed, and the cost can be reduced.

次に、実施例１６の有機ＥＬ表示素子について、実施例１と同様にして、「ビアホールの最大直径の測定」、「ビアホールのテーパー角の測定」、「ビアホールへの導電性材料のステップカバレッジの測定」、「多層配線の導通性の評価」、及び「プロセス再現性の評価」を行った。結果を表４に示す。 Next, for the organic EL display element of Example 16, as in Example 1, “Measurement of maximum diameter of via hole”, “Measurement of taper angle of via hole”, “Step coverage of conductive material to via hole” Measurement, evaluation of continuity of multilayer wiring, and evaluation of process reproducibility were performed. The results are shown in Table 4.

（実施例１７）
図２１Ａ〜図２１Ｆに基づいて、実施例１７の詳細を説明する。 (Example 17)
The details of the seventeenth embodiment will be described based on FIGS. 21A to 21F.

まず、厚み０．７ｍｍのガラス基板８１に対し、ＵＶオゾン洗浄の前処理を行った。ＵＶオゾン洗浄については、ＵＶランプ：低圧水銀ランプ、処理条件：９０℃で１０分間とした。 First, pretreatment for UV ozone cleaning was performed on a glass substrate 81 having a thickness of 0.7 mm. For UV ozone cleaning, UV lamp: low-pressure mercury lamp, treatment conditions: 90 ° C. for 10 minutes.

次に、ガラス基板８１上に、第１及び第２のゲート電極８２、８３を形成した。具体的には、ガラス基板８１上に、ＤＣスパッタリング（装置名：ｉ−Ｍｉｌｌｅｒ、芝浦メカトロニクス社製）により透明導電膜であるＩＴＯ膜を厚さが約１００ｎｍとなるよう成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成される第１及び第２のゲート電極８２、８３のパターンと同様のレジストパターンを形成し、更に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により、レジストパターンの形成されていない領域のＩＴＯ膜を除去した。この後、レジストパターンも除去することにより、第１及び第２のゲート電極８２、８３を形成した（図２１Ａ参照）。 Next, first and second gate electrodes 82 and 83 were formed on the glass substrate 81. Specifically, an ITO film, which is a transparent conductive film, was formed on the glass substrate 81 by DC sputtering (device name: i-Miller, manufactured by Shibaura Mechatronics Co., Ltd.) to a thickness of about 100 nm. Thereafter, a photoresist is applied, and a resist pattern similar to the pattern of the first and second gate electrodes 82 and 83 to be formed is formed by pre-baking, exposure by an exposure apparatus, and development. Further, RIE (Reactive Ion) is formed. The ITO film in the region where the resist pattern is not formed was removed by Etching. Thereafter, the resist pattern is also removed to form first and second gate electrodes 82 and 83 (see FIG. 21A).

次に、ゲート絶縁層８４を形成した。具体的には、第１及び第２のゲート電極８２、８３及びガラス基板８１上に、ＲＦスパッタリングによりＳｉＯ_２膜を約３００ｎｍ成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるゲート絶縁層８４のパターンと同様のレジストパターンを形成し、更に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により、レジストパターンの形成されていない領域のＳｉＯ_２膜を除去し、この後、レジストパターンも除去することによりゲート絶縁層８４を形成した（図２１Ａ参照）。 Next, the gate insulating layer 84 was formed. More specifically, an SiO ₂ film having a thickness of about 300 nm was formed on the first and second gate electrodes 82 and 83 and the glass substrate 81 by RF sputtering. Thereafter, a photoresist is applied, and a resist pattern similar to the pattern of the formed gate insulating layer 84 is formed by pre-baking, exposure by an exposure apparatus, and development, and further, the resist pattern is formed by RIE (Reactive Ion Etching). The gate insulating layer 84 was formed by removing the SiO ₂ film in the region where it was not formed, and then removing the resist pattern (see FIG. 21A).

次に、第１及び第２のソース電極８５、８６及び第１及び第２のドレイン電極８７、８８を形成した。具体的には、ゲート絶縁層８４上にＤＣスパッタリングにより透明導電膜であるＩＴＯ膜を膜厚が約１００ｎｍとなるように成膜し、この後、ＩＴＯ膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成される第１及び第２のソース電極８５、８６及び第１及び第２のドレイン電極８７、８８のパターンと同様のレジストパターンを形成し、更に、ＲＩＥにより、レジストパターンの形成されていない領域のＩＴＯ膜を除去した。この後、レジストパターンも除去することにより、ＩＴＯ膜からなる第１及び第２のソース電極８５、８６並びに第１及び第２のドレイン電極８７、８８を形成した（図２１Ａ参照）。 Next, first and second source electrodes 85 and 86 and first and second drain electrodes 87 and 88 were formed. Specifically, an ITO film, which is a transparent conductive film, is formed on the gate insulating layer 84 by DC sputtering so as to have a film thickness of about 100 nm. After that, a photoresist is applied on the ITO film and prebaked. A resist pattern similar to the pattern of the first and second source electrodes 85 and 86 and the first and second drain electrodes 87 and 88 to be formed is formed by exposure and development by an exposure apparatus, and further by RIE. Then, the ITO film in the region where the resist pattern was not formed was removed. Thereafter, the resist pattern was also removed to form first and second source electrodes 85 and 86 made of an ITO film, and first and second drain electrodes 87 and 88 (see FIG. 21A).

次に、第１及び第２の半導体層８９、９０を形成した。具体的には、ＤＣスパッタリングにより、Ｍｇ−Ｉｎ系酸化物膜を膜厚が約１００ｎｍとなるように成膜し、この後、Ｍｇ−Ｉｎ系酸化物膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成される第１及び第２の半導体層８９、９０のパターンと同様のレジストパターンを形成し、更に、ＲＩＥにより、レジストパターンの形成されていない領域のＭｇ−Ｉｎ系酸化物膜を除去した。この後、レジストパターンも除去することにより、第１及び第２の半導体層８９、９０を形成した。これにより、第１のソース電極８５と第１のドレイン電極８７との間にチャネルが形成されるように第１の半導体層８９が、第２のソース電極８６と第２のドレイン電極８８との間にチャネルが形成されるように第２の半導体層９０が形成された（図２１Ａ参照）。
次に、ドレイン電極８８上にビアホールを有した層間絶縁膜９２を形成した（図２１Ｂ〜図２１Ｅ）。 Next, first and second semiconductor layers 89 and 90 were formed. Specifically, an Mg—In based oxide film is formed to a thickness of about 100 nm by DC sputtering, and then a photoresist is applied on the Mg—In based oxide film and prebaked. Then, a resist pattern similar to the pattern of the first and second semiconductor layers 89 and 90 to be formed is formed by exposure and development with an exposure apparatus, and further, Mg− in a region where the resist pattern is not formed is formed by RIE. The In-based oxide film was removed. Thereafter, the first and second semiconductor layers 89 and 90 were formed by removing the resist pattern. Thus, the first semiconductor layer 89 is formed between the second source electrode 86 and the second drain electrode 88 so that a channel is formed between the first source electrode 85 and the first drain electrode 87. A second semiconductor layer 90 was formed so that a channel was formed therebetween (see FIG. 21A).
Next, an interlayer insulating film 92 having a via hole was formed on the drain electrode 88 (FIGS. 21B to 21E).

−ピラーの形成−
ピラー形成液として、γ−ブチロラクトンによって希釈した熱可塑性アクリル樹脂溶液（商品名:ＫＨ−ＣＴ−８６５、日立化成工業株式会社製）を用意した。ピラー形成液中の熱可塑性アクリル樹脂の含有量は２５質量％であった。
具体的には、インクジェット装置（商品名：スーパーインクジェット装置、ＳＩＪテクノロジ社製）を用いて、液滴吐出法により、ピラー形成液（インク）を吐出させて最大直径１５μｍ、最大高さ１０μｍのピラー９１を形成した（図２１Ｂ）。ピラー９１を形成後、６５℃で３０分間の条件で乾燥させた（図２１Ｂ）。 -Formation of pillars-
As a pillar forming liquid, a thermoplastic acrylic resin solution (trade name: KH-CT-865, manufactured by Hitachi Chemical Co., Ltd.) diluted with γ-butyrolactone was prepared. The content of the thermoplastic acrylic resin in the pillar forming liquid was 25% by mass.
Specifically, a pillar forming liquid (ink) is ejected by a droplet ejection method using an inkjet apparatus (trade name: Super Inkjet apparatus, manufactured by SIJ Technology), and a pillar having a maximum diameter of 15 μm and a maximum height of 10 μm. 91 was formed (FIG. 21B). After the pillar 91 was formed, it was dried at 65 ° C. for 30 minutes (FIG. 21B).

−絶縁膜の形成−
次に、絶縁膜形成材料としてフッ素系樹脂（旭硝子株式会社製、サイトップ、（Ｃ_６Ｆ_１０Ｏ）_ｎ（ｎ＝約８０，０００））を用意した。絶縁膜形成材料中の熱可塑性フッ素系樹脂の含有量は９質量％であった。
ピラー９１が形成されたガラス基板８１に絶縁膜形成材料をスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）により塗布し、６５℃で３０分間の条件で乾燥させ、厚み１．５μｍの層間絶縁膜９２を成膜した（図２１Ｃ）。 -Formation of insulating film-
Next, a fluorine resin (Cytop, (C ₆ F ₁₀ O) _n (n = about 80,000)) prepared by Asahi Glass Co., Ltd. was prepared as an insulating film forming material. The content of the thermoplastic fluororesin in the insulating film forming material was 9% by mass.
An insulating film forming material is applied to the glass substrate 81 on which the pillar 91 is formed by spin coating (device name: 1X-DX2, manufactured by Mikasa Co., Ltd.), dried at 65 ° C. for 30 minutes, and an interlayer having a thickness of 1.5 μm. An insulating film 92 was formed (FIG. 21C).

−ピラーの除去−
次に、層間絶縁膜９２が成膜されたガラス基板８１を、γ−ブチロラクトンに室温で５分間浸漬することにより、ピラー９１を溶解させて、ピラー９１を除去し、周縁に突起部が形成された開口部を形成した（図２１Ｄ）。 -Removal of pillars-
Next, the glass substrate 81 on which the interlayer insulating film 92 is formed is immersed in γ-butyrolactone at room temperature for 5 minutes to dissolve the pillar 91, thereby removing the pillar 91 and forming a protrusion on the periphery. An opening was formed (FIG. 21D).

−熱処理−
層間絶縁膜に開口部が形成されたガラス基板を、オーブン（ＤＴＳ８２、ヤマト科学社製）を用いて、室温から２３０℃まで１℃／分間の昇温速度で加熱し、その後２３０℃で１時間の熱処理により層間絶縁膜９２を硬化させることで、突起部が消失して、順テーパー状ホールが形成された（図２１Ｅ）。 -Heat treatment-
A glass substrate having an opening formed in an interlayer insulating film is heated from room temperature to 230 ° C. at a rate of 1 ° C./min using an oven (DTS82, manufactured by Yamato Scientific Co., Ltd.), and then at 230 ° C. for 1 hour. By curing the interlayer insulating film 92 by this heat treatment, the protrusion disappeared and a forward tapered hole was formed (FIG. 21E).

次に、残渣を除去するために、Ａｒプラズマを用いてアッシング処理を行った。アッシング処理の条件は、Ａｒ流量５０ｓｃｃｍ、圧力３５Ｐａ、パワー５００Ｗ、処理時間３０秒とした。 Next, in order to remove the residue, an ashing process was performed using Ar plasma. The ashing process was performed at an Ar flow rate of 50 sccm, a pressure of 35 Pa, a power of 500 W, and a processing time of 30 seconds.

次に、ＤＣスパッタリング法によりＩＴＯ薄膜を成膜後、フォトレジストをスピンコート（装置名：１Ｘ−ＤＸ２、ミカサ社製）にて塗布後、９０℃で３０分間のプリベークを行った。続いて、フォトマスクを用いてｇ、ｈ、及びｉ混合ＵＶ光を１５０ｍＪ／ｃｍ^２露光し、東京応化株式会社製の現像液ＮＭＤ−Ｗ２．３８を用いて現像した後、１２０℃で３０分間のポストベークを行い、フォトレジストのパターンを形成した。
更に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により、レジストパターンの形成されていない領域のＩＴＯ薄膜を除去し、その後、レジストパターンも除去することにより、陽極９４を形成した（図２１Ｆ）。 Next, after forming an ITO thin film by DC sputtering, a photoresist was applied by spin coating (device name: 1X-DX2, manufactured by Mikasa), and then prebaked at 90 ° C. for 30 minutes. Subsequently, g, h, and i mixed UV light was exposed to 150 mJ / cm ² using a photomask and developed using a developer NMD-W2.38 manufactured by Tokyo Ohka Kogyo Co., Ltd., and then at 120 ° C. for 30 minutes. Was post-baked to form a photoresist pattern.
Further, the ITO thin film in the region where the resist pattern was not formed was removed by RIE (Reactive Ion Etching), and then the resist pattern was also removed to form the anode 94 (FIG. 21F).

次に、隔壁９３を形成した。具体的には、ポジ型感光性ポリイミド樹脂を用いて、スピンコートにより塗布し、プリベーク、露光装置による露光、現像により、所望のパターンを得た後、２３０℃でのポストベークすることにより、隔壁９３を形成した（図２１Ｆ）。 Next, the partition wall 93 was formed. Specifically, a positive type photosensitive polyimide resin is applied by spin coating, a desired pattern is obtained by pre-baking, exposure by an exposure apparatus, and development, and then post-baking at 230 ° C. 93 was formed (FIG. 21F).

次に、高分子有機発光材料を用いて、液滴吐出法により、隔壁９３の開口領域に有機ＥＬ層９５を形成した（図２１Ｆ）。 Next, an organic EL layer 95 was formed in the opening region of the partition wall 93 by a droplet discharge method using a polymer organic light emitting material (FIG. 21F).

次に、陰極９６を形成した。具体的には、ＭｇＡｇを真空蒸着することにより、陰極９６を形成した（図２１Ｆ）。
以上より、有機ＥＬ表示素子８０を形成し、コストダウンが可能となった。 Next, the cathode 96 was formed. Specifically, the cathode 96 was formed by vacuum vapor deposition of MgAg (FIG. 21F).
As described above, the organic EL display element 80 is formed, and the cost can be reduced.

次に、実施例１７の有機ＥＬ表示素子について、実施例１と同様にして、「ビアホールの最大直径の測定」、「ビアホールのテーパー角の測定」、「ビアホールへの導電性材料のステップカバレッジの測定」、「多層配線の導通性の評価」、及び「プロセス再現性の評価」を行った。結果を表４に示す。 Next, with respect to the organic EL display element of Example 17, in the same manner as in Example 1, “Measurement of maximum diameter of via hole”, “Measurement of taper angle of via hole”, “Step coverage of conductive material to via hole” Measurement, evaluation of continuity of multilayer wiring, and evaluation of process reproducibility were performed. The results are shown in Table 4.

本発明のホール形成方法、並びに、該ホール方法を用いて形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムは、携帯電話、携帯型音楽再生装置、携帯型動画再生装置、電子ＢＯＯＫ、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）等の携帯情報機器、スチルカメラ、ビデオカメラ等の撮像機器における表示手段として好適に利用可能である。 A hole forming method of the present invention, and a multilayer wiring, a semiconductor device, a display element, an image display device, and a system formed by using the hole method include a mobile phone, a portable music player, a portable video player, an electronic It can be suitably used as display means in portable information devices such as BOOK and PDA (Personal Digital Assistant), and imaging devices such as still cameras and video cameras.

また、本発明のホール形成方法、並びに、該ホール形成方法を用いて形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムは、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段として好適に利用可能である。更に、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段に画像表示装置を用いることができる。
なお、本発明のホール形成方法、並びに、該ホール方法を用いて形成した多層配線、半導体装置は、表示素子以外のもの（例えば、ＩＣカード、ＩＤタグなど）にも用いることができる。 In addition, the hole forming method of the present invention, and the multilayer wiring, semiconductor device, display element, image display device, and system formed by using the hole forming method are used in a mobile system such as a car, an aircraft, a train, and a ship. It can be suitably used as a display means for various information. Furthermore, an image display device can be used as a display unit for various information in a measurement device, an analysis device, a medical device, and an advertising medium.
Note that the hole forming method of the present invention and the multilayer wiring and semiconductor device formed by using the hole method can be used for devices other than display elements (for example, IC cards, ID tags, etc.).

更に、本発明のホール形成方法、並びに、該ホール形成方法を用いて形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムは、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段として好適に利用可能である。 Furthermore, the hole forming method of the present invention, and the multilayer wiring, semiconductor device, display element, image display device, and system formed by using the hole forming method are various in measuring devices, analyzers, medical devices, and advertising media. It can be suitably used as information display means.

１基材
２第１の配線
３ピラー
４絶縁膜
５第２の配線
７突起部
２２基材
２３ソース電極
２４ドレイン電極
２５半導体層
２６ゲート絶縁膜
２７ゲート電極
３７２液晶素子の対向電極（コモン電極）
３７４コンデンサの対向電極（コモン電極） DESCRIPTION OF SYMBOLS 1 Base material 2 1st wiring 3 Pillar 4 Insulating film 5 2nd wiring 7 Protrusion part 22 Base material 23 Source electrode 24 Drain electrode 25 Semiconductor layer 26 Gate insulating film 27 Gate electrode 372 Counter electrode (common electrode) of a liquid crystal element
374 Capacitor counter electrode (common electrode)

特表２００３−５１８７５５号公報Special table 2003-518755 gazette 特開２００９−２１５５２号公報JP 2009-21552 A 特開２００７−９５７８３号公報JP 2007-95783 A 特開２００５−５０５５８号公報Japanese Patent Laying-Open No. 2005-50558

Ｔ．Ｏｋｕｂｏ，ｅｔａｌ．：ＩＤＷ ’０７，（２００７），ｐｐ．４６３−４６４．T.A. Okbo, et al. : IDW '07, (2007), pp. 463-464. Ｋ．Ｙａｓｅ，ｅｔａｌ．：ＩＤＷ ’０９，（２００９），ｐｐ．７１７−７２０．K. Yase, et al. : IDW '09, (2009), pp. 717-720. Ｋ．Ｓｕｚｕｋｉ，ｅｔａｌ．：ＩＤＷ ’０９，（２００９），ｐｐ．１５８１−１５８４．K. Suzuki, et al. : IDW '09, (2009), pp. 1581-1584.

Claims

基材上にピラー形成液を付与してピラーを形成するピラー形成工程と、A pillar forming step of forming a pillar by applying a pillar forming liquid on the substrate;
前記ピラーが形成された基材上に絶縁膜形成材料を付与して絶縁膜を形成する絶縁膜形成工程と、An insulating film forming step of forming an insulating film by applying an insulating film forming material on the substrate on which the pillar is formed;
前記ピラーを除去して前記絶縁膜に開口部を形成するピラー除去工程と、A pillar removing step of removing the pillar to form an opening in the insulating film;
前記開口部が形成された絶縁膜を熱処理する熱処理工程と、A heat treatment step of heat treating the insulating film in which the opening is formed;
を含み、Including
前記ピラー形成液が、導電性無機ナノ粒子を含有し、The pillar-forming liquid contains conductive inorganic nanoparticles,
前記絶縁膜形成材料が、有機絶縁材料、有機無機ハイブリッド材料、及び無機酸化物絶縁材料のいずれかを含有する、The insulating film forming material contains any one of an organic insulating material, an organic-inorganic hybrid material, and an inorganic oxide insulating material.
ことを特徴とするホール形成方法。A hole forming method characterized by the above.

基材上にピラー形成液を付与してピラーを形成するピラー形成工程と、A pillar forming step of forming a pillar by applying a pillar forming liquid on the substrate;
前記ピラーが形成された基材上に絶縁膜形成材料を付与して絶縁膜を形成する絶縁膜形成工程と、An insulating film forming step of forming an insulating film by applying an insulating film forming material on the substrate on which the pillar is formed;
前記ピラーを除去して前記絶縁膜に開口部を形成するピラー除去工程と、A pillar removing step of removing the pillar to form an opening in the insulating film;
前記開口部が形成された絶縁膜を熱処理する熱処理工程と、A heat treatment step of heat treating the insulating film in which the opening is formed;
を含み、Including
前記ピラー形成液が、樹脂と極性溶媒とを含有し、The pillar forming liquid contains a resin and a polar solvent,
前記絶縁膜形成材料が、フッ素系溶媒を含有する、The insulating film forming material contains a fluorine-based solvent;
ことを特徴とするホール形成方法。A hole forming method characterized by the above.

フッ素系溶媒が、テトラデカフルオロヘキサン、パーフルオロヘプタン、オクタデカフルオロオクタン、パーフルオロノナン、ヘキサフルオロベンゼン、オクタフルオロトルエン、オクタフルオロシクロペンテン、ヘプタコサフルオロトリブチルアミン、パーフルオロトリエチルアミン、パーフルオロトリブチルアミン、パーフルオロトリアミルアミン、パーフルオロ(１，３−ジメチルシクロヘキサン)、パーフルオロメチルシクロヘキサン、オクタデカフルオロデカヒドロナフタレン、及びパーフルオロ−２−メチルペンタンの少なくともいずれかである請求項２に記載のホール形成方法。The fluorine-based solvent is tetradecafluorohexane, perfluoroheptane, octadecafluorooctane, perfluorononane, hexafluorobenzene, octafluorotoluene, octafluorocyclopentene, heptacosafluorotributylamine, perfluorotriethylamine, perfluorotributylamine, The hole according to claim 2, which is at least one of perfluorotriamylamine, perfluoro (1,3-dimethylcyclohexane), perfluoromethylcyclohexane, octadecafluorodecahydronaphthalene, and perfluoro-2-methylpentane. Forming method.

極性溶媒が、メタノール、エタノール、イソプロピルアルコール、ｎ−ブタノール、ｎ−ヘキサノール、ｎ−オクタノール、エチレングリコール、ジエチレングリコール、プロピレングリコール、１，３−ブチレングリコール、ベンジルアルコール、２−メトキシエタノール、２−エトキシエタノール、２−ブトキシエタノール、ジプロピレングリコールモノメチルエーテル、アセトン、メチルエチルケトン、メチルイソブチルケトン、メチルｎ−ブチルケトン、メチルｎ−アミルケトン、アセトフェノン、シクロヘキサノン、γ−ブチロラクトン、炭酸プロピレン、ホルムアミド、Ｎ，Ｎ−ジメチルホルムアミド、Ｎ，Ｎ−ジメチルアセトアミド、１，３−ジメチル−２−イミダゾリジノン、Ｎ，Ｎ’−ジメチルプロピレンウレア、２−ピロリジノン、Ｎ−メチルピロリドン、ニトロメタン、ニトロベンゼン、及びメチルスルホキシドの少なくともいずれかである請求項２及び３のいずれかに記載のホール形成方法。Polar solvent is methanol, ethanol, isopropyl alcohol, n-butanol, n-hexanol, n-octanol, ethylene glycol, diethylene glycol, propylene glycol, 1,3-butylene glycol, benzyl alcohol, 2-methoxyethanol, 2-ethoxyethanol 2-butoxyethanol, dipropylene glycol monomethyl ether, acetone, methyl ethyl ketone, methyl isobutyl ketone, methyl n-butyl ketone, methyl n-amyl ketone, acetophenone, cyclohexanone, γ-butyrolactone, propylene carbonate, formamide, N, N-dimethylformamide, N, N-dimethylacetamide, 1,3-dimethyl-2-imidazolidinone, N, N′-dimethylpropyleneurea, 2-pi Rijinon, N- methylpyrrolidone, nitromethane, nitrobenzene, and hole forming method according to any one of claims 2 and 3 at least one of methyl sulfoxide.

基材上にピラー形成液を付与してピラーを形成するピラー形成工程と、A pillar forming step of forming a pillar by applying a pillar forming liquid on the substrate;
前記ピラーが形成された基材上に熱硬化性の絶縁膜形成材料を付与して絶縁膜を形成する絶縁膜形成工程と、An insulating film forming step of forming an insulating film by applying a thermosetting insulating film forming material on the substrate on which the pillar is formed;
前記ピラーを除去して前記絶縁膜に開口部を形成するピラー除去工程と、A pillar removing step of removing the pillar to form an opening in the insulating film;
前記開口部が形成された絶縁膜を熱処理する熱処理工程と、A heat treatment step of heat treating the insulating film in which the opening is formed;
を含み、Including
前記ピラー形成液が、樹脂と極性溶媒とを含有し、The pillar forming liquid contains a resin and a polar solvent,
前記熱処理工程における前記熱処理が、前記絶縁膜形成材料の硬化開始温度以下の温度での熱処理であることを特徴とするホール形成方法。The hole forming method, wherein the heat treatment in the heat treatment step is a heat treatment at a temperature lower than a curing start temperature of the insulating film forming material.

絶縁膜形成材料を基材全面上に付与する請求項１から５のいずれかに記載のホール形成方法。The hole forming method according to claim 1, wherein the insulating film forming material is applied to the entire surface of the base material.

絶縁膜形成材料を基材上にラインアンドスペース状に付与し、その後絶縁膜形成材料の流動性を利用して基材全面上に付与する請求項１から６のいずれかに記載のホール形成方法。The hole forming method according to any one of claims 1 to 6, wherein the insulating film forming material is applied in a line-and-space manner on the base material, and then applied to the entire surface of the base material using the fluidity of the insulating film forming material. .

ピラーの最大高さが、絶縁膜の平均厚みの５倍以上である請求項１から７のいずれかに記載のホール形成方法。The hole forming method according to claim 1, wherein the maximum height of the pillar is at least five times the average thickness of the insulating film.

基材上にピラー形成液を付与してピラーを形成するピラー形成工程と、A pillar forming step of forming a pillar by applying a pillar forming liquid on the substrate;
前記基材上及び前記ピラー上に絶縁膜形成材料を付与して絶縁膜を形成する絶縁膜形成工程と、An insulating film forming step of forming an insulating film by applying an insulating film forming material on the substrate and the pillar; and
前記ピラーを除去して前記絶縁膜に開口部を形成するピラー除去工程と、A pillar removing step of removing the pillar to form an opening in the insulating film;
前記開口部が形成された絶縁膜を熱処理する熱処理工程と、A heat treatment step of heat treating the insulating film in which the opening is formed;
を含み、Including
前記ピラー形成液が、樹脂と極性溶媒とを含有し、The pillar forming liquid contains a resin and a polar solvent,
前記絶縁膜形成材料が、有機絶縁材料、及び有機無機ハイブリッド材料のいずれかを含有し、The insulating film forming material contains any one of an organic insulating material and an organic-inorganic hybrid material,
前記ピラーの最大高さが、前記絶縁膜の平均厚みの７倍以上であることを特徴とするホール形成方法。The hole forming method, wherein the maximum height of the pillar is at least 7 times the average thickness of the insulating film.

極性溶媒が、メタノール、エタノール、イソプロピルアルコール、ｎ−ブタノール、ｎ−ヘキサノール、ｎ−オクタノール、エチレングリコール、ジエチレングリコール、プロピレングリコール、１，３−ブチレングリコール、ベンジルアルコール、２−メトキシエタノール、２−エトキシエタノール、２−ブトキシエタノール、ジプロピレングリコールモノメチルエーテル、アセトン、メチルエチルケトン、メチルイソブチルケトン、メチルｎ−ブチルケトン、メチルｎ−アミルケトン、アセトフェノン、シクロヘキサノン、γ−ブチロラクトン、炭酸プロピレン、ホルムアミド、Ｎ，Ｎ−ジメチルホルムアミド、Ｎ，Ｎ−ジメチルアセトアミド、１，３−ジメチル−２−イミダゾリジノン、Ｎ，Ｎ’−ジメチルプロピレンウレア、２−ピロリジノン、Ｎ−メチルピロリドン、ニトロメタン、ニトロベンゼン、及びメチルスルホキシドの少なくともいずれかである請求項９のいずれかに記載のホール形成方法。Polar solvent is methanol, ethanol, isopropyl alcohol, n-butanol, n-hexanol, n-octanol, ethylene glycol, diethylene glycol, propylene glycol, 1,3-butylene glycol, benzyl alcohol, 2-methoxyethanol, 2-ethoxyethanol 2-butoxyethanol, dipropylene glycol monomethyl ether, acetone, methyl ethyl ketone, methyl isobutyl ketone, methyl n-butyl ketone, methyl n-amyl ketone, acetophenone, cyclohexanone, γ-butyrolactone, propylene carbonate, formamide, N, N-dimethylformamide, N, N-dimethylacetamide, 1,3-dimethyl-2-imidazolidinone, N, N′-dimethylpropyleneurea, 2-pi Rijinon, N- methylpyrrolidone, nitromethane, nitrobenzene, and hole forming method according to any one of claims 9 at least one of methyl sulfoxide.

第１の配線と、前記第１の配線を被覆する絶縁膜と、前記絶縁膜上に配置された第２の配線とを有し、前記第１の配線と前記第２の配線とが、前記絶縁膜に形成されたビアホールを介して接続された多層配線の製造方法であって、A first wiring; an insulating film covering the first wiring; and a second wiring disposed on the insulating film, wherein the first wiring and the second wiring are A method of manufacturing a multilayer wiring connected via via holes formed in an insulating film,
前記ビアホールを、請求項１から１０のいずれかに記載のホール形成方法により形成することを特徴とする多層配線の製造方法。A method for manufacturing a multilayer wiring, wherein the via hole is formed by the hole forming method according to claim 1.

基板と、A substrate,
ゲート電圧を印加するためのゲート電極と、A gate electrode for applying a gate voltage;
電流を取り出すためのソース電極及びドレイン電極と、A source electrode and a drain electrode for extracting current;
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、A semiconductor layer formed at least between the source electrode and the drain electrode;
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、A gate insulating film provided between the gate electrode and the semiconductor layer;
を有する電界効果型トランジスタを少なくとも２つ有し、これらのうちの１つの前記電界効果型トランジスタの前記ドレイン電極と、他の前記電界効果型トランジスタの前記ゲート電極とが、前記ゲート絶縁膜に形成されたビアホールを介して接続された回路を少なくとも１つ含む半導体装置の製造方法であって、At least two of the field effect transistors having the drain electrode of one of the field effect transistors and the gate electrode of the other field effect transistor formed on the gate insulating film. A method of manufacturing a semiconductor device including at least one circuit connected through a via hole,
前記ビアホールを、請求項１から１０のいずれかに記載のホール形成方法により形成することを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device, wherein the via hole is formed by the hole forming method according to claim 1.

駆動信号に応じて光出力を制御する光制御素子と、A light control element for controlling the light output according to the drive signal;
前記光制御素子を駆動する駆動回路と、を備える表示素子の製造方法であって、A driving circuit for driving the light control element, and a manufacturing method of a display element comprising:
前記駆動回路が、The drive circuit is
基板と、A substrate,
ゲート電圧を印加するためのゲート電極と、A gate electrode for applying a gate voltage;
電流を取り出すためのソース電極及びドレイン電極と、A source electrode and a drain electrode for extracting current;
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、A semiconductor layer formed at least between the source electrode and the drain electrode;
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、A gate insulating film provided between the gate electrode and the semiconductor layer;
を有する電界効果型トランジスタを少なくとも２つ有し、これらのうちの１つの前記電界効果型トランジスタの前記ドレイン電極と、他の前記電界効果型トランジスタの前記ゲート電極とが、前記ゲート絶縁膜に形成されたビアホールを介して接続された回路を少なくとも１つ含む駆動回路であって、At least two of the field effect transistors having the drain electrode of one of the field effect transistors and the gate electrode of the other field effect transistor formed on the gate insulating film. A drive circuit including at least one circuit connected through the via hole,
前記ビアホールを、請求項１から１０のいずれかに記載のホール形成方法により形成することを特徴とする表示素子の製造方法。A method for manufacturing a display element, wherein the via hole is formed by the hole forming method according to claim 1.

駆動信号に応じて光出力を制御する光制御素子と、A light control element for controlling the light output according to the drive signal;
前記光制御素子を駆動する駆動回路と、A drive circuit for driving the light control element;
前記光制御素子と前記駆動回路との間に設けられた層間絶縁膜と、An interlayer insulating film provided between the light control element and the drive circuit;
を備える表示素子の製造方法であり、A display element manufacturing method comprising:
前記駆動回路が、The drive circuit is
基板と、A substrate,
ゲート電圧を印加するためのゲート電極と、A gate electrode for applying a gate voltage;
電流を取り出すためのソース電極及びドレイン電極と、A source electrode and a drain electrode for extracting current;
少なくとも前記ソース電極及び前記ドレイン電極との間に形成された半導体層と、A semiconductor layer formed at least between the source electrode and the drain electrode;
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、A gate insulating film provided between the gate electrode and the semiconductor layer;
を有する電界効果型トランジスタを少なくとも１つ有する駆動回路であって、A drive circuit having at least one field effect transistor having
前記駆動回路の前記ドレイン電極と、前記光制御素子に含まれる少なくとも１つの電極とが、The drain electrode of the drive circuit and at least one electrode included in the light control element;
前記層間絶縁膜に形成されたビアホールを介して接続されており、Connected via via holes formed in the interlayer insulating film,
前記ビアホールを、請求項１から１０のいずれかに記載のホール形成方法により形成することを特徴とする表示素子の製造方法。A method for manufacturing a display element, wherein the via hole is formed by the hole forming method according to claim 1.

光制御素子が、有機エレクトロルミネッセンス素子、エレクトロクロミック素子、液晶素子、電気泳動素子、及びエレクトロウェッティング素子の少なくともいずれかを有する請求項１３から１４のいずれかに記載の表示素子の製造方法。The method for manufacturing a display element according to claim 13, wherein the light control element has at least one of an organic electroluminescence element, an electrochromic element, a liquid crystal element, an electrophoretic element, and an electrowetting element.

マトリックス状に複数配置された表示素子と、A plurality of display elements arranged in a matrix;
前記表示素子に電圧を個別に印加するための複数の配線と、A plurality of wirings for individually applying a voltage to the display element;
画像データに応じて、前記表示素子に印加された電圧を前記複数の配線を介して個別に制御する表示制御装置と、A display control device for individually controlling the voltage applied to the display element via the plurality of wirings according to image data;
を有する画像表示装置の製造方法であって、A method of manufacturing an image display device having
前記表示素子を、請求項１３から１５のいずれかに記載の表示素子の製造方法により製造することを特徴とする画像表示装置の製造方法。A method for manufacturing an image display device, wherein the display element is manufactured by the method for manufacturing a display element according to claim 13.

画像表示装置と、An image display device;
表示する画像情報に基づいて画像データを作成し、該画像データを前記画像表示装置に出力する画像データ出力装置と、を有するシステムの製造方法であって、An image data output device for creating image data based on image information to be displayed and outputting the image data to the image display device, comprising:
前記画像表示装置を、請求項１６に記載の画像表示装置の製造方法により製造することを特徴とするシステムの製造方法。A method for manufacturing a system, wherein the image display device is manufactured by the method for manufacturing an image display device according to claim 16.