JP6394760B1 - 電力変換装置及び電力変換装置の制御方法 - Google Patents

Abstract

【課題】ＨＥＲＩＣ型回路をより効率的に制御できる技術を提供する。【解決手段】制御部は、ＨＥＲＩＣ型回路１２に対して、ＳＷ素子ＵＳがオンとなっており、且つ、ＳＷ素子ＷＳがオフとなっている期間中に、ＳＷ素子ＵＬ及びＳＷ素子ＷＨがオンとなり、ＳＷ素子ＵＳがオフとなっており、且つ、ＳＷ素子ＷＳがオンとなっている期間中に、ＳＷ素子ＵＨ及びＳＷ素子ＷＬがオンとなり、ＳＷ素子ＵＨ及びＷＬがオフとなった後、且つ、ＳＷ素子ＷＳがオフとなる前に、ＳＷ素子ＵＳがオンとなり、ＳＷ素子ＵＬ及びＷＨがオフとなった後、且つ、ＳＷ素子ＵＳがオフとなる前に、ＳＷ素子ＷＳがオンとなるよように、各ＳＷ素子を制御する。【選択図】図４

Description

本発明は、電力変換装置と電力変換装置の制御方法とに係り、特に、フルブリッジ回路と当該フルブリッジ回路の出力を短絡可能な短絡回路とを含む電力変換装置と、そのような電力変換装置の制御方法とに関する。

太陽電池用のパワーコンディショナとして、図１に示したような、フルブリッジ回路と当該フルブリッジ回路の出力を短絡するための回路とを有する回路を備え、自立運転時に、当該回路（以下、ＨＥＲＩＣ型回路と表記する）内の各スイッチング素子が、スイッチング周期（ＴＳＷ）毎に、図２に示したようにＯＮ／ＯＦＦされるものが知られている（例えば、特許文献１参照）。

特開２０１５−７７０６１号公報

本発明は、ＨＥＲＩＣ型回路をより効率的に制御できる技術を提供することを目的とする。

上記目的を達成するために、本発明の電力変換装置は、負荷が接続される第１出力端子及び第２出力端子と、ハイサイドスイッチング素子である第１スイッチング素子とローサイドスイッチング素子である第２スイッチング素子とを含む第１レグと、ハイサイドスイッチング素子である第３スイッチング素子とローサイドスイッチング素子である第４スイッチング素子とを含む第２レグとを有し、前記第１レグの前記第１スイッチング素子と前記第２スイッチング素子の接続点である第１接続点が前記第１出力端子と接続され、前記第２レグの前記第３スイッチング素子と前記第４スイッチング素子の接続点である第２接続点が前記第２出力端子と接続されたフルブリッジインバータ回路と、前記第１接続点と前記第２接続点との間を短絡可能な短絡回路であって、前記第２接続点側から前記第１接続点側へ流れる電流をオン／オフ可能な第５スイッチング素子と、前記第１接続点側から前記第２接続点側へ流れる電流をオン／オフ可能な第６スイッチング素子とを含む短絡回路と、前記フルブリッジインバータ回路及び前記短絡回路内の各スイッチング素子のオン／オフ制御を行う制御部であって、前記第５スイッチング素子がオンとなっており、且つ、前記第６スイッチング素子がオフとなっている期間中に、前記第２スイッチング素子及び前記第３スイッチング素子をオンとし、前記第５スイッチング素子がオフとなっており、且つ、前記第６スイッチング素子がオンとなっている期間中に、前記第１スイッチング素子及び前記第４スイッチング素子をオンとし、前記第１及び第４スイッチング素子がオフとなった後、且つ、前記第６スイッチング素子がオフとなる前に、前記第５スイッチング素子をオンとし、前記第２及び第３スイッチング素子がオフとなった後、且つ、前記第５スイッチング素子がオフとなる前に、前記第６スイッチング素子をオンとする制御処理を繰り返す制御部と、を備える。

電力変換装置の制御部の、上記制御処理の内容は、ＨＥＲＩＣ型回路（フルブリッジ回路及び短絡回路）の効率を向上させるべく、鋭意、研究を行った結果として、得られたものである。上記制御処理によれば、処理（制御）中に、従来（図２参照）とは異なる経路
で電流が流れることになる（詳細は後述）ため、従来よりも効率的にＨＥＲＩＣ型回路を動作させることができる。

本発明の電力変換装置の制御部が実行する制御処理は、前記第１及び第４スイッチング素子をオフとしてから第１所定時間後に前記第５スイッチング素子をオンとし、前記第６スイッチング素子をオフとしてから第２所定時間後に前記第２及び第３スイッチング素子をオンとし、前記第２及び第３スイッチング素子をオフとしてから第３所定時間後に前記第６スイッチング素子をオンとし、前記第５スイッチング素子をオフとしてから第４所定時間後に前記第１及び第４スイッチング素子をオンとする処理であってもよい。なお、第１〜第４所定時間は、同じ時間であってもよく、スイッチングされるスイッチング素子のターンオン／オフ時間に応じて定めた時間であってもよい。

また、本発明の電力変換装置の制御部は、前記制御処理と共に、各スイッチング素子の制御タイミング間に前記第１乃至第４所定時間を設けたことによる出力波形の歪を補償するデッドタイム補償処理を行うものであってもよい。

また、本発明の電力変換装置の制御方法は、負荷が接続される第１出力端子及び第２出力端子と、ハイサイドスイッチング素子である第１スイッチング素子とローサイドスイッチング素子である第２スイッチング素子とを含む第１レグと、ハイサイドスイッチング素子である第３スイッチング素子とローサイドスイッチング素子である第４スイッチング素子とを含む第２レグとを有し、前記第１レグの前記第１スイッチング素子と前記第２スイッチング素子の接続点である第１接続点が前記第１出力端子と接続され、前記第２レグの前記第３スイッチング素子と前記第４スイッチング素子の接続点である第２接続点が前記第２出力端子と接続されたフルブリッジインバータ回路と、前記第１接続点と前記第２接続点との間を短絡可能な短絡回路であって、前記第２接続点側から前記第１接続点側へ流れる電流をオン／オフ可能な第５スイッチング素子と、前記第１接続点側から前記第２接続点側へ流れる電流をオン／オフ可能な第６スイッチング素子とを含む短絡回路と、を備える電力変換装置の制御するための方法である。そして、本発明の電力変換装置の制御方法では、コンピュータにより、前記第５スイッチング素子がオンとなっており、且つ、前記第６スイッチング素子がオフとなっている期間中に、前記第２スイッチング素子及び前記第３スイッチング素子をオンとし、前記第５スイッチング素子がオフとなっており、且つ、前記第６スイッチング素子がオンとなっている期間中に、前記第１スイッチング素子及び前記第４スイッチング素子をオンとし、前記第１及び第４スイッチング素子がオフとなった後、且つ、前記第６スイッチング素子がオフとなる前に、前記第５スイッチング素子をオンとし、前記第２及び第３スイッチング素子がオフとなった後、且つ、前記第５スイッチング素子がオフとなる前に、前記第６スイッチング素子をオンとする制御処理が繰り返される。

この本発明の電力変換装置の制御方法によれば、ＨＥＲＩＣ型回路の制御中に、従来（図２参照）とは異なる経路で電流が流れることになるため、従来よりも効率的にＨＥＲＩＣ型回路を動作させることができる。なお、本発明の電力変換装置の制御方法における“コンピュータ”は、電力変換装置内のコンピュータ（制御ユニット等）であっても、電力変換装置外のコンピュータであっても、よい。

本発明によれば、ＨＥＲＩＣ型回路をより効率的に制御できる技術を提供することができる。

図１は、ＨＥＲＩＣ型回路の説明図である。 図２は、ＨＥＲＩＣ型回路の従来の制御処理の内容を説明するためのタイミングチャートである。 図３は、本発明の一実施形態に係る電力変換装置の構成及び使用形態の説明図である。 図４は、実施形態に係る電力変換装置が備えるインバータ回路の構成の説明図である。 図５は、実施形態に係る電力変換装置が備える制御部が行う制御処理の内容を説明するためのタイミングチャートである。 図６Ａは、旧制御処理（従来の制御処理）により形成される各状態における各スイッチング素子のＯＮ／ＯＦＦ状態と、各状態におけるインバータ回路の出力電圧との説明図である。 図６Ｂは、新制御処理（制御部が行う制御処理）により形成される各状態における各スイッチング素子のＯＮ／ＯＦＦ状態と、各状態におけるインバータ回路の出力電圧との説明図である。 図７−１は、インバータ瞬時出力電流が０以上である場合における旧制御処理及び新制御処理中の電流経路の説明図である。 図７−２は、図７−１に続く、インバータ瞬時出力電流が０以上である場合における旧制御処理及び新制御処理中の電流経路の説明図である。 図８−１は、旧制御処理の実行によりインバータ瞬時出力電流が０以上である場合に各状態において発生する損失を説明するための図である。 図８−２は、図８−１に続く、旧制御処理の実行によりインバータ瞬時出力電流が０以上である場合に各状態において発生する損失を説明するための図である。 図９−１は、新制御処理の実行によりインバータ瞬時出力電流が０以上である場合に各状態において発生する損失を説明するための図である。 図９−２は、図９−１に続く、新制御処理の実行によりインバータ瞬時出力電流が０以上である場合に各状態において発生する損失を説明するための図である。 図１０Ａは、旧制御処理による、インバータ瞬時出力電流が０以上である場合における各種損失の発生回数の説明図である。 図１０Ｂは、新制御処理による、インバータ瞬時出力電流が０以上である場合における各種損失の発生回数の説明図である。 図１１−１は、インバータ瞬時出力電流が０未満である場合における旧制御処理及び新制御処理中の電流経路の説明図である。 図１１−２は、図１１−１に続く、インバータ瞬時出力電流が０未満である場合における旧制御処理及び新制御処理中の電流経路の説明図である。 図１２Ａは、旧制御処理による、インバータ瞬時出力電流が０未満である場合における各種損失の発生回数の説明図である。 図１２Ｂは、新制御処理による、インバータ瞬時出力電流が０未満である場合における各種損失の発生回数の説明図である。 図１３−１は、インバータ瞬時出力電流の符号が変わる場合における旧制御処理及び新制御処理中の電流経路の説明図である。 図１３−２は、図１３−１に続く、インバータ瞬時出力電流の符号が変わる場合における旧制御処理及び新制御処理中の電流経路の説明図である。 図１４Ａは、出力電流が小さい場合に旧制御処理により生ずるインバータ瞬時出力電流の説明図である。 図１４Ｂは、出力電流が小さい場合に新制御処理により生ずるインバータ瞬時出力電流の説明図である。 図１５Ａは、旧制御処理による、インバータ瞬時出力電流の符号が変わる場合における各種損失の発生回数の説明図である。 図１５Ｂは、新制御処理による、インバータ瞬時出力電流の符号が変わる場合における各種損失の発生回数の説明図である。 図１６Ａは、インバータ瞬時出力電流が０以上である状況下、旧制御処理を行った場合に、必要となるデッドタイム補償量を説明するための図である。 図１６Ｂは、インバータ瞬時出力電流が０以上である状況下において新制御処理を行った場合に、必要となるデッドタイム補償量を説明するための図である。 図１７Ａは、インバータ瞬時出力電流が０未満である状況下、旧制御処理を行った場合に、必要となるデッドタイム補償量を説明するための図である。 図１７Ｂは、インバータ瞬時出力電流が０未満上である状況下、新制御処理を行った場合に、必要となるデッドタイム補償量を説明するための図である。 図１８Ａは、インバータ瞬時出力電流の符号が変わる状況下、旧制御処理を行った場合に、必要となるデッドタイム補償量を説明するための図である。 図１８Ｂは、インバータ瞬時出力電流の符号が変わる状況下、新制御処理を行った場合に、必要となるデッドタイム補償量を説明するための図である。 図１９は、制御部が行うデッドタイム補償処理の説明図である。

以下、本発明の実施の形態を、図面を参照して説明する。なお、以下で説明する実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。

図３に、本発明の一実施形態に係る電力変換装置１０の構成及び使用形態を示す。

本実施形態に係る電力変換装置１０は、太陽電池（太陽電池アレイ）３５と接続されて使用される、系統と連系可能なパワーコンディショナである。図示してあるように、電力変換装置１０は、昇圧回路１１と、インバータ回路（ＩＮＶ回路）１２と、一対の出力端子２１及び２２と、制御部３０とを備える。

電力変換装置１０が備える一対の出力端子２１及び２２は、家庭内の交流消費機器が負荷４０として接続される、自立運転時にインバータ回路１２の出力が供給される出力端子である。この出力端子２１及び２２間には、コンデンサ１７が配置されている。なお、電力変換装置１０は、系統と連系可能なものであるため、連系運転時にインバータ回路１２の出力が供給される一対の出力端子（図示略）も備えている。

昇圧回路１１は、太陽電池３５の出力電圧を昇圧するための、スイッチング素子と受動素子（リアクトル、ダイオード等）とを組み合わせた昇圧チョッパ回路である。この昇圧回路１１の入力端子間（電力変換装置１０の入力端子間）には、コンデンサ１５が配置されている。

インバータ回路１２は、昇圧回路１１が出力する直流電圧を、交流電圧に変換するためのＨＥＲＩＣ型回路（詳細は後述）である。図示してあるように、このインバータ回路１２の入力端子間（昇圧回路１１の出力端子間）には、コンデンサ１６が配置されている。また、インバータ回路１２の各出力端子は、リアクトル１８を介して、出力端子２１又は出力端子２２に接続されている。

以下、図４を用いて、インバータ回路１２の構成をさらに具体的に説明する。

図４に示してあるように、インバータ回路１２は、インバータ回路１２の一対の入力端子２３ｐ、２３ｎ間に並列に接続された第１レグ２５と第２レグ２６とにより構成されたフルブリッジ回路を備える。

第１レグ２５は、直列接続されたスイッチング素子ＵＨ及びＵＬと、各スイッチング素子（ＩＧＢＴ）のエミッタ、コレクタ間に配置された環流ダイオードとにより構成されている。第２レグ２６は、直列接続されたスイッチング素子ＷＨ及びＷＬと、各スイッチング素子のエミッタ、コレクタ間に配置された環流ダイオードとにより構成されている。そして、第１レグ２５の、スイッチング素子ＵＨ及びＵＬの接続点２５ｃは、リアクトル１８を介して出力端子２１と接続されており、第２レグ２６の、スイッチング素子ＷＨ及びＷＬの接続点２６ｃは、リアクトル１８を介して出力端子２２と接続されている。なお、入力端子２３ｐが、高電位側の入力端子である。従って、スイッチング素子ＵＨ及びＷＨが、ハイサイドスイッチング素子であり、スイッチング素子ＵＬ及びＷＬが、ローサイドスイッチング素子である。

さらに、インバータ回路１２は、短絡回路２７を備えている。図示してあるように、短絡回路２７は、エミッタが接続点２５ｃに接続されたスイッチング素子ＷＳと、スイッチング素子ＷＳのコレクタにコレクタが接続され、接続点２６ｃにエミッタが接続されたスイッチング素子ＵＳと、各スイッチング素子のエミッタ、コレクタ間に配置された環流ダイオードとにより構成されている。すなわち、短絡回路２７は、スイッチング素子ＷＳのオン／オフにより、接続点２５ｃ側から接続点２６ｃ側へ流れる電流（出力端子２１側から出力端子２２側へ流れる電流）のオン／オフが可能な回路であると共に、スイッチング素子ＵＳのオン／オフにより、接続点２６ｃ側から接続点２５ｃ側へ流れる電流のオン／オフが可能な回路となっている。

図３に戻って、電力変換装置１０の構成の説明を続ける。

制御部３０は、電力変換装置１０内の各部（昇圧回路１１、インバータ回路１２）を統合的に制御するユニットである。制御部３０は、プロセッサ（ＣＰＵ、マイクロコントローラ等）とその周辺回路から構成されており、制御部３０には、電力変換装置１０の各所に設けられたセンサ（電流センサ、電圧センサ；図示略）の出力が入力されている。

以下、本実施形態に係る電力変換装置１０の制御部３０の、自立運転時におけるインバータ回路１２の制御機能を説明する。

制御部３０は、自立運転中は、スイッチング周期（Ｔ_ＳＷ）毎に、インバータ回路１２内の各スイッチング素子を図５に示したパターンでＯＮ／ＯＦＦする制御処理を繰り返すように、構成（プログラミング）されている。

すなわち、制御部３０は、制御処理時、インバータ回路１２内の各スイッチング素子を、以下の条件を満たすようにＯＮ／ＯＦＦする。

条件１：スイッチング素子ＵＳがオンとなっており、且つ、スイッチング素子ＷＳがオフとなっている期間中に、スイッチング素子ＵＬ及びスイッチング素子ＷＨがオンとなる。条件２：スイッチング素子ＵＳがオフとなっており、且つ、スイッチング素子ＷＳがオンとなっている期間中に、スイッチング素子ＵＨ及びスイッチング素子ＷＬがオンとなる。条件３：スイッチング素子ＵＨ及びＷＬがオフとなった後、且つ、スイッチング素子ＷＳがオフとなる前に、スイッチング素子ＵＳがオンとなる。
条件４：スイッチング素子ＵＬ及びＷＨがオフとなった後、且つ、スイッチング素子ＵＳがオフとなる前に、スイッチング素子ＷＳがオンとなる。
条件５：スイッチング素子ＵＨ及びＷＬをオフとしてからスイッチング素子ＵＳをオンとするまでの時間、スイッチング素子ＷＳをオフとしてからスイッチング素子ＵＬ及びＷＨをオンとするまでの時間、スイッチング素子ＵＬ及びＷＨをオフとしてからスイッチング素子ＷＳをオンとするまでの時間、スイッチング素子ＵＳをオフとしてからスイッチング素子ＵＨ及びＷＬをオンとするまでの時間が、いずれも、予め設定されているデッドタイム（本実施形態では、２μｓ）となる。

この制御処理の内容は、ＨＥＲＩＣ型回路であるインバータ回路１２の効率を向上させるべく、鋭意、研究を行った結果として、得られたものである。以下、従来の制御処理（図２）と比較することにより、上記制御処理により得られる効果を具体的に説明する。なお、以下では、図１に示したＨＥＲＩＣ型回路のこともインバータ回路１２と表記し、インバータ回路１２の入力電圧（昇圧回路１１の出力電圧、コンデンサ１６の端子間電圧）のことを、ＤＤＶと表記する。また、従来の制御処理（図２）、制御部３０が行う制御処理（図５）ことを、それぞれ、旧制御処理、新制御処理と表記する。

図６Ａに、旧制御処理（図２）により形成される状態１〜８における各スイッチング素子のＯＮ／ＯＦＦ状態を、各状態におけるインバータ回路１２の出力電圧と共に示す。また、図６Ｂに、新制御処理（図５）により形成される状態１〜８における各スイッチング素子のＯＮ／ＯＦＦ状態を、各状態におけるインバータ回路１２の出力電圧と共に示す。

これらの図から明らかなように、新制御処理では、インバータ回路１２のフルブリッジ回路内の各スイッチング素子は、旧制御処理と同様にオン／オフ制御される。ただし、新制御処理は、スイッチング素子ＵＳ及びＷＳに対する制御内容が、旧制御処理とは全く異なる処理となっている。そのため、新制御処理が行われると、インバータ回路１２内の電流経路が、旧制御処理時とは異なるパターンで時間変化することになる。

以下、新制御処理、旧制御処理によるインバータ回路１２内の電流経路の時間変化パターンの違いを、１制御処理中（１スイッチング周期中）のインバータ瞬時出力電流が０以上である場合と、０未満である場合と、１制御処理中にインバータ瞬時出力電流の符号が変わる場合とに分けて、説明する。

・インバータ瞬時出力電流≧０の場合
この場合、新制御処理及び旧制御処理によりインバータ回路１２内の電流経路は、図７−１及び図７−２に示したように時間変化する。なお、図７−１及び図７−２中の、（Ａｎ）（ｎ＝１〜８）とラベルを付してある図は、旧制御処理が行われているインバータ回路１２内の状態ｎにおける電流経路の説明図である。図７−１及び図７−２中の、（Ｂｎ）（ｎ＝１〜８）とラベルを付してある図は、新制御処理が行われているインバータ回路１２内の状態ｎにおける電流経路の説明図である。また、各説明図において、その名称（“ＵＨ”、“ＷＨ”等）が矩形枠で囲まれているスイッチング素子が、オンとなっているスイッチング素子である。

図７−１及び図７−２から明らかなように、旧制御処理が行われた場合も、新制御処理が行われた場合も、状態１、３〜７におけるインバータ回路１２内の電流経路は同じものとなる。ただし、新制御処理が行われた場合、状態２（説明図（Ａ２）、（Ｂ２）参照）と状態８（説明図（Ａ８）、（Ｂ８）参照）において、インバータ回路１２内を、旧制御処理が行われた場合とは異なる経路で電流が流れる。

そのため、新制御処理によれば、旧制御処理よりもインバータ回路１２を効率的に制御できる。

具体的には、インバータ回路１２では、各スイッチング素子のターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆ及び導通損失Ｅｓａｔと、各ダイオードの導通損失Ｅｆ及びリカバリー損失Ｅｒｒとが発生し得る。状態Ｘ（Ｘ＝１〜８）への移行時に発生するターンオン損失Ｅｏｎ、状態Ｘから次状態への移行時に発生するターンオフ損失Ｅｏｆｆ及びリカバリー損失Ｅｒｒを、状態Ｘにおける損失として取り扱うと、旧制御処理では、図８−１及び図８−２に示したような形で各損失が発生することになる。

すなわち、図８−１に示してあるように、旧制御処理が行われた場合、状態１では、スイッチング素子ＵＨとスイッチング素子ＷＬとを電流が流れるため、スイッチング素子ＵＨの導通損失Ｅｓａｔとスイッチング素子ＷＬの導通損失Ｅｓａｔとが発生する。また、状態１から状態２への移行時には、電流が流れているスイッチング素子ＵＨ及びＷＬがオフとなって、インバータ回路１２の出力電位が反転する。そのため、状態１から状態２への移行時には、スイッチング素子ＵＨのターンオフ損失Ｅｏｆｆとスイッチング素子ＷＬのターンオフ損失ＥｏｆｆとダイオードＤ_ＷＳのリカバリー損失Ｅｒｒとが発生する。なお、上記説明及び以下の説明において、ダイオードＤ_α（α＝ＷＳ、ＵＨ等）とは、スイッチング素子αに並列に接続されている環流ダイオードのことである。

また、状態８（図８−２参照）から状態１への移行時には、スイッチング素子ＵＨ及びＷＬがオンされて、ダイオードＤ_ＵＬ及びＤ_ＷＨを流れていた電流がスイッチング素子ＵＨ及びＷＨを流れるようになってインバータ回路１２の出力電位が反転する。そのため、状態８から状態１への移行時には、スイッチング素子ＵＨ及びＷＬのターンオン損失Ｅｏｎが発生すると共に、ダイオードＤ_ＵＬ、Ｄ_ＷＨ及びＤ_ＵＳのリカバリー損失Ｅｒｒが発生する。ただし、既に説明したように、ダイオードＤ_ＵＬ、Ｄ_ＷＨ及びＤ_ＵＳのリカバリー損失Ｅｒｒは、状態８における損失として取り扱われる。従って、状態１では、図８−１に示してあるように、ターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆ、導通損失Ｅｓａｔ、リカバリー損失Ｅｒｒが、それぞれ、２回、２回、２回、１回発生することになる。

また、図８−１に示してあるように、状態２では、ダイオードＤ_ＵＬとダイオードＤ_ＷＨとを電流が流れるため、ダイオードＤ_ＵＬの導通損失ＥｆとダイオードＤ_ＷＨの導通損失Ｅｆとが発生する。そして、状態２から状態３への移行時には、スイッチング素子ＵＳ及びＷＳがオンとなって、ダイオードＤ_ＵＬ及びＤ_ＷＨを流れていた電流が、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを流れるようになる。そのため、ダイオードＤ_ＵＬ及びＤ_ＷＨの導通損失Ｅｆとスイッチング素子ＷＳのターンオン損失Ｅｏｎとが発生するが、スイッチング素子ＷＳのターンオン損失Ｅｏｎは、状態３の損失として取り扱われる。従
って、状態２では、導通損失Ｅｆ、リカバリー損失Ｅｒｒが、それぞれ、２回ずつ発生することになる。

図８−１に示してあるように、状態３では、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを電流が流れる。また、状態３から状態４への移行時には、電流が流れているスイッチング素子ＷＳがオフされる。そして、既に説明したように、状態２から状態３への移行時に、スイッチング素子ＷＳのターンオン損失Ｅｏｎが発生するので、状態３では、ターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆ、導通損失Ｅｓａｔ、導通損失Ｅｆが、それぞれ、１回ずつ発生する。

図８−１に示してあるように、状態４では、ダイオードＤ_ＵＬとダイオードＤ_ＷＨとを電流が流れる。従って、状態４では、導通損失Ｅｆが２回発生することになる。なお、状態４から状態５への移行時に、スイッチング素子ＵＬ及びＷＨがオンとなるが、スイッチング素子ＵＬ及びＷＨがオンとなっても、各スイッチング素子に電流が流れない。そのため、状態４では、ターンオン損失Ｅｏｎは発生せずに、導通損失Ｅｆだけが２回発生する。

図８−２に示してあるように、状態５においても、ダイオードＤ_ＵＬとダイオードＤ_ＷＨとを電流が流れる。そして、状態５におけるスイッチング素子ＵＬ及びＷＨには、電流が流れていないため、状態６への移行時にスイッチング素子ＵＬ及びＷＨがオフとなっても、ターンオフ損失Ｅｏｆｆは発生しない。従って、状態５では、導通損失Ｅｆだけが２回発生する。

図８−２に示してあるように、状態６においても、ダイオードＤ_ＵＬとダイオードＤ_ＷＨとを電流が流れる。そのため、ダイオードＤ_ＵＬの導通損失ＥｆとダイオードＤ_ＷＨの導通損失Ｅｆとが発生する。また、状態６から状態７への移行時には、スイッチング素子ＷＳがオンされて、ダイオードＤ_ＵＬ及びＤ_ＷＨを流れていた電流が、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを流れるようになる。そのため、状態６から状態７への移行時には、ダイオードＤ_ＵＬ及びＤ_ＷＨのリカバリー損失Ｅｒｒとスイッチング素子ＷＳのターンオン損失Ｅｏｎとが発生する。ただし、スイッチング素子ＷＳのターンオン損失Ｅｏｎは、状態７の損失として取り扱われるため、状態６では、導通損失Ｅｆとリカバリー損失Ｅｒｒとがそれぞれ２回ずつ発生することになる。

図８−２に示してあるように、状態７では、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを電流が流れるため、ダイオードＤ_ＵＳの導通損失Ｅｒとスイッチング素子ＷＳの導通損失Ｅｓａｔとが発生する。また、上記したように、状態６から状態７への移行時に、スイッチング素子ＷＳのターンオン損失Ｅｏｎが発生する。さらに、状態７から状態８への移行時に、電流が流れているスイッチング素子ＷＳがオフされるため、スイッチング素子ＷＳのターンオフ損失Ｅｏｆｆが発生する。従って、状態７では、ターンオン損失Ｅｏｎとターンオフ損失Ｅｏｆｆと導通損失Ｅｓａｔと導通損失Ｅｆとがそれぞれ１回ずつ発生する。

図８−２に示してあるように、状態７から状態８への移行時には、電流が流れていたスイッチング素子ＷＳがオフされ、状態８への移行後には、ダイオードＤ_ＵＬとダイオードＤ_ＷＨとを電流が流れる。そして、既に説明したように、状態８から状態１への移行時には、ダイオードＤ_ＵＬ、Ｄ_ＷＨ及びＤ_ＵＳのリカバリー損失Ｅｒｒが発生するので、状態８では、導通損失Ｅｆが２回発生し、リカバリー損失Ｅｒｒが３回発生する。

一方、新制御処理を行った場合、図９−１及び図９−２に示したような形で各損失が発生することになる。

すなわち、図９−１に示してあるように、新制御処理が行われた場合にも、旧制御処理が行われた場合（図８−１参照）と同様に、状態８から状態１への移行時には、スイッチング素子ＵＨとスイッチング素子ＷＬとがオンとなる。また、新制御処理が行われた場合にも、旧制御処理が行われた場合と同様に、状態１の移行後には、スイッチング素子ＵＨとスイッチング素子ＷＬとを電流が流れる。そのため、新制御処理が行われた場合の状態１でも、スイッチング素子ＵＨ及びＷＬのターンオン損失Ｅｏｎとスイッチング素子ＵＨ及びＷＬの導通損失Ｅｓａｔとが発生する。

また、新制御処理でも、状態１から状態２への移行時に、電流が流れているスイッチング素子ＵＨ及びＷＬがオフされる。そのため、新制御処理が行われた場合の状態１でも、スイッチング素子ＵＨ及びＷＬのターンオフ損失Ｅｏｆｆが発生する。ただし、新制御処理が行われた場合には、図９−１に示してあるように、状態１から状態２への移行時に、インバータ回路１２の出力電位が反転しない。従って、新制御処理が行われた場合の状態１では、リカバリー損失Ｅｒｒが発生せずに（図８−１参照）、ターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆ、導通損失Ｅｓａｔが、それぞれ、２回ずつ発生することになる。

また、新制御処理が行われている場合、図９−１に示してあるように、状態２では、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを電流が流れる。そのため、状態２では、スイッチング素子ＷＳの導通損失ＥｓａｔとダイオードＤ_ＵＳの導通損失Ｅｆとが発生する。また、状態２から状態３への移行時には、スイッチング素子ＵＳがオンとなる。ただし、スイッチング素子ＵＳがオンとなってもスイッチング素子ＵＳには電流が流れないため、スイッチング素子ＵＳのターンオン損失Ｅｏｎは発生しない。従って、状態２では、導通損失Ｅｓａｔ、導通損失Ｅｆが、それぞれ、１回ずつ発生することになる。

状態３においても、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを電流が流れるため、ダイオードＤ_ＵＳの導通損失Ｅｆとスイッチング素子ＷＳの導通損失Ｅｓａｔとが発生する。また、状態３から状態４への移行時には、電流が流れている状態にあるスイッチング素子ＷＳがオフとなるため、スイッチング素子ＷＳのターンオフ損失Ｅｏｆｆが発生する。従って、状態３では、ターンオフ損失Ｅｏｆｆ、導通損失Ｅｓａｔ、導通損失Ｅｆが、それぞれ、１回ずつ発生することになる。

図９−１に示してあるように、状態４では、ダイオードＤ_ＵＬとダイオードＤ_ＷＨとを電流が流れる。また、状態４から状態５への移行時には、スイッチング素子ＵＬ及びＷＨがオンとなるが、各スイッチング素子がオンとなっても各スイッチング素子には電流が流れない。従って、状態４では、ターンオン損失Ｅｏｎが発生せずに、導通損失Ｅｆが２回発生する。

状態５においても、状態４と同様に、ダイオードＤ_ＵＬとダイオードＤ_ＷＨとを電流が流れる。また、状態５から状態６への移行時には、スイッチング素子ＵＬ、ＷＨがオフされる。ただし、図９−１に示してあるように、状態５におけるスイッチング素子ＵＬ、ＷＨには、電流が流れていないため、ターンオフ損失Ｅｏｆｆは、発生しない。従って、状態５では、導通損失Ｅｆだけが２回発生する。

図９−２に示してあるように、状態６では、ダイオードＤ_ＵＬとダイオードＤ_ＷＨとを電流が流れるため、ダイオードＤ_ＵＬの導通損失ＥｆとダイオードＤ_ＷＨの導通損失Ｅｆとが発生する。また、状態６から状態７への移行時には、スイッチング素子ＷＳがオンされて、ダイオードＤ_ＵＬ及びＤ_ＷＨを流れていた電流が、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを流れるようになる。そのため、状態６から状態７への移行時には、ダイオ
ードＤ_ＵＬ及びＤ_ＷＨのリカバリー損失Ｅｒｒとスイッチング素子ＷＳのターンオン損失Ｅｏｎとが発生する。ただし、スイッチング素子ＷＳのターンオン損失Ｅｏｎは、状態７の損失として取り扱われるため、状態６では、導通損失Ｅｆとリカバリー損失Ｅｒｒとがそれぞれ２回ずつ発生することになる。

状態７では、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを電流が流れる。また、上記したように、状態６から状態７への移行時に、スイッチング素子ＷＳのターンオン損失Ｅｏｎが発生する。そして、状態７から状態８への移行時には、電流が流れていないスイッチング素子ＵＳがオフされるだけであるため、特に損失は発生しない。従って、状態７では、図９−２に示してあるように、ターンオン損失Ｅｏｎと導通損失Ｅｓａｔと導通損失Ｅｆとがそれぞれ１回ずつ発生することになる。

状態８においても、ダイオードＤ_ＵＳとスイッチング素子ＷＳとを電流が流れるため、スイッチング素子ＷＳの導通損失ＥｓａｔとダイオードＤ_ＵＳの導通損失Ｅｆとが発生する。そして、状態８から状態１への移行時にインバータ回路１２の出力電位が反転してダイオードＤ_ＵＳのリカバリー損失Ｅｒｒが発生するので、状態８では、導通損失Ｅｓａｔと導通損失Ｅｆとリカバリー損失Ｅｒｒとがそれぞれ１回ずつ発生することになる。

以上、制御処理別及び状態別に説明した各損失の発生回数を纏めると、旧制御処理を行った場合には、図１０Ａに示した形で各損失が発生し、新制御処理を行った場合には、図１０Ｂに示した形で各損失が発生することになる。

これらの図から明らかなように、インバータ瞬時出力電流≧０である場合、新制御処理を行えば、スイッチング素子と環流ダイオードの導通損失の合計は変わらないが、スイッチング損失（ターンオン損失、ターンオフ損失及びリカバリー損失）を総計で７回低減することができる。従って、インバータ瞬時出力電流≧０である場合に新制御処理を行えば、旧制御処理よりもインバータ回路１２を効率的に（損失が少ない形で）動作させることができる。

・インバータ瞬時出力電流＜０の場合
この場合、新制御処理及び旧制御処理によりインバータ回路１２内の電流経路は、図１１−１及び図１１−２に示したように時間変化する。なお、図１１−１及び図１１−２中の、（Ａｎ）（ｎ＝１〜８）とラベルを付してある図は、旧制御処理が行われているインバータ回路１２内の状態ｎにおける電流経路の説明図である。図１１−１及び図１１−２中の、（Ｂｎ）（ｎ＝１〜８）とラベルを付してある図は、新制御処理が行われているインバータ回路１２内の状態ｎにおける電流経路の説明図である。また、各説明図において、その名称（“ＵＨ”、“ＷＨ”等）が矩形枠で囲まれているスイッチング素子が、オンとなっているスイッチング素子である。

図１１−１及び図１１−２から明らかなように、いずれの制御処理を行った場合にも、状態１〜３、５、７、８におけるインバータ回路１２内の電流経路は同じものとなる。ただし、新制御処理を行うと、インバータ回路１２の状態が状態４（説明図（Ａ４）、（Ｂ４）参照）である場合と状態６（説明図（Ａ６）、（Ｂ６）参照）である場合とに、インバータ回路１２内を旧制御処理時とは異なる経路で電流が流れる。

そのため、旧制御処理、新制御処理を行った場合におけるスイッチング素子のターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆ及び導通損失Ｅｓａｔと、ダイオードの導通損失Ｅｆ及びリカバリー損失Ｅｒｒの発生回数は、それぞれ、図１２Ａ、図１２Ｂに示したものとなる。なお、これらの図に示してある各損失の発生回数も、状態Ｘ（Ｘ＝１〜８）への移行時に発生するターンオン損失Ｅｏｎ、状態Ｘから次状態への移行時に発生するターンオフ損失Ｅｏｆｆ及びリカバリー損失Ｅｒｒを、状態Ｘにおける損失として取り扱ったものである。

図１２Ａ及び図１２Ｂから明らかなように、インバータ瞬時出力電流＜０である場合、新制御処理を行えば、スイッチング素子と環流ダイオードの導通損失の合計は変わらないが、スイッチング損失（ターンオン損失、ターンオフ損失及びリカバリー損失）を総計で７回低減することができる。従って、インバータ瞬時出力電流＜０である場合に新制御処理を行えば、旧制御処理よりもインバータ回路１２を効率的に（損失が少ない形で）動作させることができる。

・インバータ瞬時出力電流の符号が変わる場合
新制御処理及び旧制御処理によりインバータ回路１２内の電流経路は、図１３−１及び図１３−２に示したように時間変化する。

図１３−１及び図１３−２中の、（Ａｎ）（ｎ＝２〜４，６〜８）とラベルを付してある図は、旧制御処理が行われているインバータ回路１２内の状態ｎにおける電流経路の説明図である。図１３−１中の、（Ａ１ａ）とラベルを付してある図は、旧制御処理が行われているインバータ回路１２の状態が状態１であり、且つ、インバータ瞬時出力電流が負である場合における電流経路の説明図である。図１３−１中の、（Ａ１ｂ）とラベルを付してある図は、旧制御処理が行われているインバータ回路１２の状態が状態１であり、且つ、インバータ瞬時出力電流が正である場合における電流経路の説明図である。図１３−２中の、（Ａ５ａ）とラベルを付してある図は、旧制御処理が行われているインバータ回路１２の状態が状態５であり、且つ、インバータ瞬時出力電流が正である場合における電流経路の説明図である。図１３−２中の、（Ａ５ｂ）とラベルを付してある図は、旧制御処理が行われているインバータ回路１２の状態が状態５であり、且つ、インバータ瞬時出力電流が負である場合における電流経路の説明図である。

図１３−１及び図１３−２中の、（Ｂｎ）（ｎ＝２〜４，６〜８）とラベルを付してある図は、新制御処理が行われているインバータ回路１２内の状態ｎにおける電流経路の説明図である。図１３−１中の、（Ｂ１ａ）とラベルを付してある図は、新制御処理が行われているインバータ回路１２の状態が状態１であり、且つ、インバータ瞬時出力電流が負である場合における電流経路の説明図である。図１３−１中の、（Ｂ１ｂ）とラベルを付してある図は、新制御処理が行われているインバータ回路１２の状態が状態１であり、且つ、インバータ瞬時出力電流が正である場合における電流経路の説明図である。図１３−２中の、（Ｂ５ａ）とラベルを付してある図は、新制御処理が行われているインバータ回路１２の状態が状態５であり、且つ、インバータ瞬時出力電流が正である場合における電流経路の説明図である。図１３−２中の、（Ｂ５ｂ）とラベルを付してある図は、新制御処理が行われているインバータ回路１２の状態が状態５であり、且つ、インバータ瞬時出力電流が負である場合における電流経路の説明図である。

すなわち、旧制御処理中にインバータ瞬時出力電流の符号が変わる場合、インバータ瞬時出力電流は、図１４Ａに示したように変化する。そのため、インバータ回路１２（ＨＥＲＩＣ型回路）の状態が状態１である期間中及び状態５である期間中に、インバータ回路１２（ＨＥＲＩＣ型回路）内の電流経路が変化する（図１３−１及び図１３−２の説明図（Ａ１ａ）、（Ａ１ｂ）、（Ａ５ａ）、（Ａ５ｂ）参照）。新制御処理中にインバータ瞬時出力電流の符号が変わる場合にも、インバータ瞬時出力電流は、図１４Ｂに示したように変化する。従って、新制御処理時にも、インバータ回路１２の状態が状態１である期間中及び状態５である期間中に、インバータ回路１２内の電流経路が変化する（図１３−１及び図１３−２の説明図（Ｂ１ａ）、（Ｂ１ｂ）、（Ｂ５ａ）、（Ｂ５ｂ）参照）。

図１３−１及び図１３−２から、旧制御処理、新制御処理を行った場合におけるスイッチング素子のターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆ、導通損失Ｅｓａｔと、ダイオードの導通損失Ｅｆ及びリカバリー損失Ｅｒｒの発生回数をカウントすると、旧制御処理を行った場合の各損失の発生回数は、図１５Ａに示したものとなる。また、新制御処理を行った場合の各損失の発生回数は、図１５Ｂに示したものとなる。なお、これらの図に示してある各損失の発生回数も、状態Ｘ（Ｘ＝１〜８）への移行時に発生するターンオン損失Ｅｏｎ、状態Ｘから次状態への移行時に発生するターンオフ損失Ｅｏｆｆ及びリカバリー損失Ｅｒｒを、状態Ｘにおける損失として取り扱ったものである。

図１５Ａ及び図１５Ｂから明らかなように、インバータ瞬時出力電流の符号が変わる場合、新制御処理を行えば、スイッチング素子と環流ダイオードの導通損失の合計は変わらないが、スイッチング損失（ターンオン損失、ターンオフ損失及びリカバリー損失）を総計で８回低減することができる。

そして、新制御処理によれば、上記したように、インバータ瞬時出力電流が０以上である場合にも、インバータ瞬時出力電流が０未満である場合にも、旧制御処理よりもインバータ回路１２を効率的に（損失が少ない形で）動作させることができる。従って、新制御処理によれば、常に、旧制御処理よりもインバータ回路１２を効率的に（損失が少ない形で）動作させることができることになる。

また、新制御処理によれば、デッドタイム補償量を低減することも可能となる。

具体的には、新制御処理は、上記した２μｓのデッドタイム（“条件５”参照）を設けるために、各スイッチング素子のゲートに供給する各パルスの前縁側及び後縁側を、１μｓずつ削減する処理となっている。

旧制御処理も、各スイッチング素子のゲートに供給する各パルスの前縁側及び後縁側を、１μｓずつ削減する処理であると仮定すると、インバータ瞬時出力電流が０以上である場合に、図７−１及び図７−２における説明図（Ａ１）〜（Ａ８）のように電流経路が時間変化する旧制御処理では、状態１から状態２への遷移時に、本来、ＤＤＶが出力されるべきであるにも拘わらず、−ＤＤＶが出力される時間が１μｓ存在することになる。また、状態２から状態３への遷移時に、本来、０Ｖが出力されるべきであるにも拘わらず、−ＤＤＶが出力される時間が１μｓ存在することにもなる。他の各遷移についても同様に考えていくと、旧制御処理では、インバータ瞬時出力電流が０以上である場合、図１６Ａに示したように、デッドタイムによる出力の変化分を補償するために、トータルで“ＤＤＶ×８μｓ”分のデッドタイム補償を行う必要があることになる。

一方、新制御処理では、インバータ瞬時出力電流が０以上である場合、図７−１及び図７−２における説明図（Ｂ１）〜（Ｂ８）のように電流経路が時間変化する。従って、新制御処理では、インバータ瞬時出力電流が０以上である場合、図１６Ｂに示したように、デッドタイムによる出力の変化分を補償するために、トータルで“ＤＤＶ×４μｓ”分のデッドタイム補償を行えばよいことになる。

また、インバータ瞬時出力電流が０未満である場合、旧制御処理では、図１１−１及び図１１−２における説明図（Ａ１）〜（Ａ８）のように電流経路が時間変化し、新制御処理では、図１１−１及び図１１−２における説明図（Ｂ１）〜（Ｂ８）のように電流経路が時間変化する。従って、インバータ瞬時出力電流が０未満である場合、旧制御処理では、図１７Ａに示したように、デッドタイムによる出力の変化分を補償するために、トータルで“−ＤＤＶ×８μｓ”分のデッドタイム補償を行う必要があることになる。一方、新制御処理では、インバータ瞬時出力電流が０未満である場合、図１７Ｂに示したように、
デッドタイムによる出力の変化分を補償するために、トータルで“−ＤＤＶ×４μｓ”分のデッドタイム補償を行えばよいことになる。

また、インバータ瞬時出力電流の符号が変わる場合、旧制御処理では、図１３−１及び図１３−２における説明図（Ａ１ａ）〜（Ａ８）のように電流経路が時間変化し、新制御処理では、図１３−１及び図１３−２における説明図（Ｂ１ａ）〜（Ｂ８）のように電流経路が時間変化する。従って、インバータ瞬時出力電流の符号が変わる場合、旧制御処理では、図１８Ａに示したように、デッドタイムによる出力の変化分を補償する必要はないことになる。また、新制御処理でも、図１８Ｂに示したように、デッドタイムによる出力の変化分を補償する必要はないことになる。

以上の説明から明らかなように、新制御処理は、旧制御処理よりも、デッドタイムによる出力の変化分を補償するために必要とされるデッドタイム補償量が少ない処理となっている。そして、デッドタイム補償を行うためのエネルギーは、ＤＤＶから供給されるのであるから、新制御処理によれば、デッドタイム補償のために消費されるＤＤＶが少ない分、ＤＤＶが低くても、インバータ回路１２を問題なく機能させることができる。そのため、電力変換装置１０（パワーコンディショナ）は、動作可能であると判断する太陽電池３５の最小出力電圧をより低く設定したものとなっている。

最後に、制御部３０が行うデッドタイム補償処理について説明する。
制御部３０は、上記した制御処理と共に、デッドタイム補償処理を行う。上記したように、制御部３０が行う制御処理は、１制御処理中のインバータ瞬時出力電流が０以上である場合（つまり、比較的に大きな正の電流を出力すべき場合）には、“ＤＤＶ×４μｓ”分のデッドタイム補償を行えばよく、１制御処理中のインバータ瞬時出力電流が０未満である場合（つまり、比較的に大きな負の電流を出力すべき場合）には、“−ＤＤＶ×４μｓ”分のデッドタイム補償処理を行えばよいものである。

そのため、制御部３０は、図１９に模式的に示したように、出力電流が所定の閾値（＞０）である場合には、“ＤＤＶ×４μｓ”分のデッドタイム補償を行い、出力電流が所定の閾値（＜０）である場合には、“−ＤＤＶ×４μｓ”分のデッドタイム補償を行い、出力電流が“０”近傍である場合には、出力電流に比例した量のデッドタイム補償を行うように構成されている。

以上、説明したように、本実施形態に係る電力変換装置１０の制御部３０は、上記条件１〜６を満たすように、インバータ回路１２内の各スイッチング素子をＯＮ／ＯＦＦする制御処理を繰り返す。従って、本実施形態に係る電力変換装置１０によれば、従来よりも効率的にインバータ回路１２（ＨＥＲＩＣ型回路）を動作させることができる。

《変形形態》
上記した実施形態に係る電力変換装置１０は、各種の変形を行えるものである。例えば、スイッチング素子ＵＨ及びＷＬをオフとしてからスイッチング素子ＵＳをオンとするまでの時間、スイッチング素子ＷＳをオフとしてからスイッチング素子ＵＬ及びＷＨをオンとするまでの時間、スイッチング素子ＵＬ及びＷＨをオフとしてからスイッチング素子ＷＳをオンとするまでの時間、スイッチング素子ＵＳをオフとしてからスイッチング素子ＵＨ及びＷＬをオンとするまでの時間が、同一ではない装置に、電力変換装置１０を変形してもよい。

制御部３０を、出力電流が“０”近傍である場合に、出力電流が増加するにつれ、階段状にデッドタイム補償量が増加していくデッドタイム補償処理を行うものに変形してもよい。また、電力変換装置１０から、デッドタイム補償を行う機能を取り除いておいてもよ
いことや、電力変換装置１０を、パワーコンディショナではない装置に変形してもよいことなどは、当然のことである。

１０ 電力変換装置
１１ 昇圧回路
１２ インバータ回路
１５、１６、１７ コンデンサ
１８ リアクトル
２１、２２ 出力端子
２３ｐ、２３ｎ 入力端子
２５ｃ、２６ｃ 接続点
２５ 第１レグ
２６ 第２レグ
２７ 短絡回路
３０ 制御部
３５ 太陽電池
４０ 負荷

Claims (4)

1. 負荷が接続される第１出力端子及び第２出力端子と、
   ハイサイドスイッチング素子である第１スイッチング素子とローサイドスイッチング素子である第２スイッチング素子とを含む第１レグと、ハイサイドスイッチング素子である第３スイッチング素子とローサイドスイッチング素子である第４スイッチング素子とを含む第２レグとを有し、前記第１レグの前記第１スイッチング素子と前記第２スイッチング素子の接続点である第１接続点が前記第１出力端子と接続され、前記第２レグの前記第３スイッチング素子と前記第４スイッチング素子の接続点である第２接続点が前記第２出力端子と接続されたフルブリッジインバータ回路と、
   前記第１接続点と前記第２接続点との間を短絡可能な短絡回路であって、前記第２接続点側から前記第１接続点側へ流れる電流をオン／オフ可能な第５スイッチング素子と、前記第１接続点側から前記第２接続点側へ流れる電流をオン／オフ可能な第６スイッチング素子とを含む短絡回路と、
   前記フルブリッジインバータ回路及び前記短絡回路内の各スイッチング素子のオン／オフ制御を行う制御部であって、前記第５スイッチング素子がオンとなっており、且つ、前記第６スイッチング素子がオフとなっている期間中に、前記第２スイッチング素子及び前記第３スイッチング素子をオンとし、前記第５スイッチング素子がオフとなっており、且つ、前記第６スイッチング素子がオンとなっている期間中に、前記第１スイッチング素子及び前記第４スイッチング素子をオンとし、前記第１及び第４スイッチング素子がオフとなった後、且つ、前記第６スイッチング素子がオフとなる前に、前記第５スイッチング素子をオンとし、前記第２及び第３スイッチング素子がオフとなった後、且つ、前記第５スイッチング素子がオフとなる前に、前記第６スイッチング素子をオンとする制御処理を繰り返す制御部と、
   を備えることを特徴とする電力変換装置。
2. 前記制御処理が、前記第１及び第４スイッチング素子をオフとしてから第１所定時間後に前記第５スイッチング素子をオンとし、前記第６スイッチング素子をオフとしてから第２所定時間後に前記第２及び第３スイッチング素子をオンとし、前記第２及び第３スイッチング素子をオフとしてから第３所定時間後に前記第６スイッチング素子をオンとし、前記第５スイッチング素子をオフとしてから第４所定時間後に前記第１及び第４スイッチング素子をオンとする処理である
   ことを特徴とする請求項１に記載の電力変換装置。
3. 前記制御部は、前記制御処理と共に、各スイッチング素子の制御タイミング間に前記第１乃至第４所定時間を設けたことによる出力波形の歪を補償するデッドタイム補償処理を行う、
   ことを特徴とする請求項２に記載の電力変換装置。
4. 負荷が接続される第１出力端子及び第２出力端子と、
   ハイサイドスイッチング素子である第１スイッチング素子とローサイドスイッチング素子である第２スイッチング素子とを含む第１レグと、ハイサイドスイッチング素子である第３スイッチング素子とローサイドスイッチング素子である第４スイッチング素子とを含む第２レグとを有し、前記第１レグの前記第１スイッチング素子と前記第２スイッチング素子の接続点である第１接続点が前記第１出力端子と接続され、前記第２レグの前記第３スイッチング素子と前記第４スイッチング素子の接続点である第２接続点が前記第２出力端子と接続されたフルブリッジインバータ回路と、
   前記第１接続点と前記第２接続点との間を短絡可能な短絡回路であって、前記第２接続点側から前記第１接続点側へ流れる電流をオン／オフ可能な第５スイッチング素子と、前記第１接続点側から前記第２接続点側へ流れる電流をオン／オフ可能な第６スイッチング
   素子とを含む短絡回路と、
   を備える電力変換装置の制御方法であって、
   コンピュータが、
   前記第５スイッチング素子がオンとなっており、且つ、前記第６スイッチング素子がオフとなっている期間中に、前記第２スイッチング素子及び前記第３スイッチング素子をオンとし、前記第５スイッチング素子がオフとなっており、且つ、前記第６スイッチング素子がオンとなっている期間中に、前記第１スイッチング素子及び前記第４スイッチング素子をオンとし、前記第１及び第４スイッチング素子がオフとなった後、且つ、前記第６スイッチング素子がオフとなる前に、前記第５スイッチング素子をオンとし、前記第２及び第３スイッチング素子がオフとなった後、且つ、前記第５スイッチング素子がオフとなる前に、前記第６スイッチング素子をオンとする制御処理を繰り返す、
   ことを特徴とする電力変換装置の制御方法。