JP6390343B2 - Semiconductor device and power supply method for semiconductor device - Google Patents

Description

本発明は、半導体装置および半導体装置の給電方法に関する。   The present invention relates to a semiconductor device and a power supply method for the semiconductor device.

半導体装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのバックゲート（基板）にバックゲート電圧を印加する電圧供給回路を有している。例えば、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタでは、ソースに接地電圧（例えば、０Ｖ）が印加され、接地電圧以下のバックゲート電圧がバックゲートに印加される。また、Ｐ型のＭＯＳトランジスタでは、ソースに電源電圧が印加され、電源電圧以上のバックゲート電圧がバックゲートに印加される。   The semiconductor device has a voltage supply circuit that applies a back gate voltage to a back gate (substrate) of a complementary metal oxide semiconductor (CMOS) transistor. For example, in an N-type MOS (Metal Oxide Semiconductor) transistor, a ground voltage (for example, 0 V) is applied to the source, and a back gate voltage equal to or lower than the ground voltage is applied to the back gate. In the P-type MOS transistor, a power supply voltage is applied to the source, and a back gate voltage higher than the power supply voltage is applied to the back gate.

なお、トランジスタの閾値は、バックゲートとソースとの間に印加される逆バイアスの電圧（バックゲート電圧とソース電圧との差）が大きいほど、大きくなる。したがって、半導体チップに配置されたトランジスタの閾値は、半導体チップ内でのトランジスタの位置等に依存するバックゲート電圧のばらつきにより、ばらつく。トランジスタの閾値がばらつくことにより、トランジスタのゲートに印加された電圧の変化がトランジスタのドレインに反映されるまでの時間が、ばらつく。以下、トランジスタのゲートに印加された電圧の変化がトランジスタのドレインに反映されるまでの時間は、トランジスタの遅延時間とも称される。   Note that the threshold value of the transistor increases as the reverse bias voltage (difference between the back gate voltage and the source voltage) applied between the back gate and the source increases. Therefore, the threshold value of the transistor arranged in the semiconductor chip varies due to variations in the back gate voltage depending on the position of the transistor in the semiconductor chip. When the threshold value of the transistor varies, the time until the change in the voltage applied to the gate of the transistor is reflected on the drain of the transistor varies. Hereinafter, the time until the change in the voltage applied to the gate of the transistor is reflected on the drain of the transistor is also referred to as the delay time of the transistor.

このように、半導体チップに配置されたトランジスタの遅延時間がバックゲート電圧のばらつきによりばらつくため、基板に供給するバックゲート電圧の半導体チップ内でのばらつきを小さくする半導体集積回路が提案されている（例えば、特許文献１参照）。   As described above, since the delay time of the transistors arranged in the semiconductor chip varies due to the variation in the back gate voltage, a semiconductor integrated circuit that reduces the variation in the back gate voltage supplied to the substrate in the semiconductor chip has been proposed ( For example, see Patent Document 1).

また、電源電圧は、例えば、電源端子から離れるほど電圧降下の量が大きくなり、半導体チップ内でばらつく。電源電圧がばらつくことにより、トランジスタの遅延時間等の動作特性がばらつく。このため、半導体装置内で電源電圧の電圧降下の量が異なる場合にも、ＭＯＳトランジスタの動作特性のばらつきを抑制する半導体装置が提案されている（例えば、特許文献２参照）。   In addition, the power supply voltage, for example, increases in the amount of voltage drop as the distance from the power supply terminal increases, and varies within the semiconductor chip. When the power supply voltage varies, the operation characteristics such as the delay time of the transistor vary. For this reason, even when the amount of voltage drop of the power supply voltage is different in the semiconductor device, a semiconductor device that suppresses variation in operating characteristics of the MOS transistor has been proposed (see, for example, Patent Document 2).

特開２００７−２５８２３２号公報JP 2007-258232 A 特開２０１３−２５８２６６号公報JP 2013-258266 A

バックゲート電圧のばらつきに起因するトランジスタの遅延時間のばらつきと、電源電圧のばらつきに起因するトランジスタの遅延時間のばらつきとが足し合わさると、半導体チップ内のトランジスタの遅延時間のばらつきが大きくなる。   When the variation in the delay time of the transistor due to the variation in the back gate voltage and the variation in the delay time of the transistor due to the variation in the power supply voltage are added together, the variation in the delay time of the transistor in the semiconductor chip becomes large.

１つの側面では、本件開示の半導体装置および半導体装置の給電方法は、半導体チップ内のトランジスタの遅延時間のばらつきを低減することを目的とする。   In one aspect, a semiconductor device and a power feeding method for a semiconductor device disclosed herein are aimed at reducing variations in delay times of transistors in a semiconductor chip.

一観点によれば、半導体装置は、複数のトランジスタを含む半導体チップと、半導体チップに配置され、複数のトランジスタに接続される第１の配線網と、半導体チップに配置され、第１の配線網の周縁部に接続される電源端子と、半導体チップに配置され、複数のトランジスタのバックゲートに接続される第２の配線網と、半導体チップに配置され、バックゲートに供給されるバックゲート電圧を生成する電圧生成部と、電圧生成部の出力と第２の配線網の周縁部の複数箇所のみとをそれぞれ接続する複数の接続配線とを備え、複数の接続配線は、配線長がほぼ同じである。 According to one aspect, a semiconductor device includes a semiconductor chip including a plurality of transistors, a first wiring network disposed on the semiconductor chip and connected to the plurality of transistors, and a first wiring network disposed on the semiconductor chip. A power supply terminal connected to the peripheral edge of the semiconductor chip, a second wiring network arranged on the semiconductor chip and connected to the back gates of the plurality of transistors, and a back gate voltage arranged on the semiconductor chip and supplied to the back gate. A voltage generation unit to be generated, and a plurality of connection wirings respectively connecting the output of the voltage generation unit and only a plurality of locations on the peripheral portion of the second wiring network , and the plurality of connection wirings have substantially the same wiring length. is there.

別の観点によれば、複数のトランジスタと、複数のトランジスタに接続される第１の配線網と、第１の配線網の周縁部に接続される電源端子と、複数のトランジスタのバックゲートに接続される第２の配線網と、電圧生成部とを含む半導体チップを有し、電圧生成部の出力と第２の配線網の周縁部の複数箇所のみとがほぼ同じ配線長の複数の接続配線でそれぞれ接続される半導体装置の給電方法では、電圧生成部が、バックゲート電圧を生成し、電圧生成部が、複数の接続配線および第２の配線網を介して、複数のトランジスタの各々のバックゲートにバックゲート電圧を供給する。 According to another aspect, a plurality of transistors, a first wiring network connected to the plurality of transistors, a power supply terminal connected to a peripheral portion of the first wiring network, and a back gate of the plurality of transistors A plurality of connecting wires having a semiconductor chip including a second wiring network and a voltage generation unit, wherein the output of the voltage generation unit and only a plurality of locations on the peripheral portion of the second wiring network have substantially the same wiring length In the power supply method for the semiconductor devices connected to each other , the voltage generation unit generates a back gate voltage, and the voltage generation unit transmits the back of each of the plurality of transistors via the plurality of connection wirings and the second wiring network. A back gate voltage is supplied to the gate.

本件開示の半導体装置および半導体装置の給電方法は、半導体チップ内のトランジスタの遅延時間のばらつきを低減できる。   The semiconductor device and the power supply method for the semiconductor device disclosed herein can reduce variations in delay time of transistors in the semiconductor chip.

半導体装置および半導体装置の給電方法の一実施形態を示す図である。It is a figure which shows one Embodiment of the power supply method of a semiconductor device and a semiconductor device. 半導体装置および半導体装置の給電方法の別の実施形態を示す図である。It is a figure which shows another embodiment of the power supply method of a semiconductor device and a semiconductor device. 図２に示した電圧生成部の一例を示す図である。It is a figure which shows an example of the voltage generation part shown in FIG. 図２に示した半導体装置のトランジスタの遅延量のばらつきの一例を示す図である。FIG. 3 is a diagram illustrating an example of variations in delay amounts of transistors in the semiconductor device illustrated in FIG. 2. 半導体装置および半導体装置の給電方法の別の実施形態を示す図である。It is a figure which shows another embodiment of the power supply method of a semiconductor device and a semiconductor device. 図５に示したスイッチ部の動作の一例を示す図である。It is a figure which shows an example of operation | movement of the switch part shown in FIG. 図５に示した半導体装置のトランジスタの遅延量のばらつきの一例を示す図である。FIG. 6 is a diagram illustrating an example of variations in delay amounts of transistors in the semiconductor device illustrated in FIG. 5. 図５に示した半導体装置のトランジスタの遅延量のばらつきの別の例を示す図である。FIG. 6 is a diagram showing another example of variation in the delay amount of the transistor of the semiconductor device shown in FIG. 5. 図５に示した半導体装置のトランジスタの遅延量のばらつきの別の例を示す図である。FIG. 6 is a diagram showing another example of variation in the delay amount of the transistor of the semiconductor device shown in FIG. 5. 図５に示した半導体装置の給電方法の一例を示す図である。FIG. 6 is a diagram illustrating an example of a power feeding method for the semiconductor device illustrated in FIG. 5. 半導体装置および半導体装置の給電方法の別の実施形態を示す図である。It is a figure which shows another embodiment of the power supply method of a semiconductor device and a semiconductor device. 図１１に示したスイッチ部の動作の一例を示す図である。It is a figure which shows an example of operation | movement of the switch part shown in FIG. 図１１に示した半導体装置のトランジスタの遅延量のばらつきの一例を示す図である。FIG. 12 is a diagram illustrating an example of variations in delay amounts of transistors in the semiconductor device illustrated in FIG. 11. 図１１に示した半導体装置のトランジスタの遅延量のばらつきの別の例を示す図である。FIG. 12 is a diagram showing another example of variation in the delay amount of the transistor of the semiconductor device shown in FIG. 11. 半導体装置および半導体装置の給電方法の別の実施形態を示す図である。It is a figure which shows another embodiment of the power supply method of a semiconductor device and a semiconductor device. 図１５に示したスイッチ部の動作の一例を示す図である。FIG. 16 is a diagram illustrating an example of the operation of the switch unit illustrated in FIG. 15. 図１５に示した半導体装置のトランジスタの遅延量のばらつきの一例を示す図である。FIG. 16 is a diagram showing an example of variation in the delay amount of a transistor in the semiconductor device shown in FIG. 15. 半導体装置および半導体装置の給電方法の別の実施形態を示す図である。It is a figure which shows another embodiment of the power supply method of a semiconductor device and a semiconductor device. 半導体装置および半導体装置の給電方法の別の実施形態を示す図である。It is a figure which shows another embodiment of the power supply method of a semiconductor device and a semiconductor device.

以下、実施形態を図面を用いて説明する。   Hereinafter, embodiments will be described with reference to the drawings.

図１は、半導体装置および半導体装置の給電方法の一実施形態を示している。図１の破線の矢印は、トランジスタＴＲに供給される電源電圧ＶｄｄおよびトランジスタＴＲのバックゲートＢＧに供給されるバックゲート電圧Ｖｂｂを示している。なお、バックゲート電圧Ｖｂｂが接地電圧より低い場合、バックゲート電圧Ｖｂｂの矢印の向きは、電流の流れる向きと逆である。   FIG. 1 shows an embodiment of a semiconductor device and a power supply method for the semiconductor device. 1 indicate the power supply voltage Vdd supplied to the transistor TR and the back gate voltage Vbb supplied to the back gate BG of the transistor TR. When the back gate voltage Vbb is lower than the ground voltage, the direction of the arrow of the back gate voltage Vbb is opposite to the direction of current flow.

この実施形態の半導体装置ＳＥＭは、トランジスタＴＲ等の半導体素子を含む半導体チップＣＨＩＰを有している。半導体チップＣＨＩＰは、電圧生成部ＶＧ（ＶＧ１、ＶＧ２）、パッドＰＤ（ＰＤｖｄｄ、ＰＤｇｎｄ）、配線網ＷＮ（ＷＮｖｄｄ、ＷＮｖｂｂ）、複数の配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ）およびコンタクト部ＣＴ１０を有している。   The semiconductor device SEM of this embodiment has a semiconductor chip CHIP including a semiconductor element such as a transistor TR. The semiconductor chip CHIP includes a voltage generation unit VG (VG1, VG2), a pad PD (PDvdd, PDgnd), a wiring network WN (WNvdd, WNvbb), a plurality of wirings WL10 (WL10a, WL10b, WL10c, WL10d) and a contact unit CT10. Have.

なお、図１では、図を見やすくするために、パッドＰＤｖｄｄ、ＰＤｇｎｄ以外のパッドＰＤおよびパッドＰＤｇｎｄに接続される配線網ＷＮ等の記載を省略している。パッドＰＤｖｄｄは、電源線に接続される電源パッドであり、パッドＰＤｇｎｄは、接地線に接続される電源パッドである。図１では、電源パッドＰＤｖｄｄを薄い網掛けで示し、電源パッドＰＤｇｎｄを濃い網掛けで示している。   In FIG. 1, the illustration of the pads PD other than the pads PDvdd and PDgnd, the wiring network WN connected to the pad PDgnd, and the like is omitted for easy understanding of the drawing. The pad PDvdd is a power pad connected to the power line, and the pad PDgnd is a power pad connected to the ground line. In FIG. 1, the power supply pad PDvdd is indicated by thin shading, and the power supply pad PDgnd is indicated by dark shading.

電源パッドＰＤｖｄｄ、ＰＤｇｎｄは、半導体チップＣＨＩＰの周縁部に配置される。そして、電源パッドＰＤｖｄｄは、電源電圧ＶｄｄをトランジスタＴＲ等に供給するための配線網ＷＮｖｄｄの周縁部に接続される。また、電源パッドＰＤｇｎｄは、接地電圧をトランジスタＴＲ等に供給するための配線網ＷＮ（図示せず）の周縁部に接続される。例えば、電源パッドＰＤｖｄｄには、正の電源電圧Ｖｄｄが印加され、電源パッドＰＤｇｎｄには、接地電圧（例えば、０Ｖ）が印加される。   The power pads PDvdd and PDgnd are arranged on the peripheral edge of the semiconductor chip CHIP. The power supply pad PDvdd is connected to the periphery of the wiring network WNvdd for supplying the power supply voltage Vdd to the transistor TR and the like. The power supply pad PDgnd is connected to a peripheral portion of a wiring network WN (not shown) for supplying a ground voltage to the transistor TR and the like. For example, a positive power supply voltage Vdd is applied to the power supply pad PDvdd, and a ground voltage (for example, 0 V) is applied to the power supply pad PDgnd.

配線網ＷＮｖｄｄは、例えば、配線層の１層目等を用いてメッシュ状に配置された配線を有し、トランジスタＴＲに接続される。同様に、電源パッドＰＤｇｎｄに接続される配線網ＷＮ（図示せず）は、例えば、配線層の１層目等を用いてメッシュ状に配置された配線を有し、トランジスタＴＲに接続される。なお、電源パッドＰＤｇｎｄに接続される配線網ＷＮと配線網ＷＮｖｄｄとが交差する部分では、互いに異なる配線層が用いられる。以下、接地電圧をトランジスタＴＲ等に供給するための配線網ＷＮおよび配線網ＷＮｖｄｄは、電源網ＷＮとも称される。   The wiring network WNvdd has, for example, wiring arranged in a mesh shape using the first layer of the wiring layer and the like, and is connected to the transistor TR. Similarly, a wiring network WN (not shown) connected to the power supply pad PDgnd has wirings arranged in a mesh shape using, for example, the first layer of the wiring layer and is connected to the transistor TR. Note that different wiring layers are used in a portion where the wiring network WN connected to the power supply pad PDgnd and the wiring network WNvdd intersect. Hereinafter, the wiring network WN and the wiring network WNvdd for supplying the ground voltage to the transistor TR and the like are also referred to as a power supply network WN.

電圧生成部ＶＧ（ＶＧ１、ＶＧ２）は、複数のトランジスタＴＲのバックゲートＢＧに供給するバックゲート電圧Ｖｂｂを生成する。トランジスタＴＲは、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタまたはＮ型のＭＯＳトランジスタである。例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタは、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを有する。Ｐ型のＭＯＳトランジスタの場合、トランジスタＴＲのバックゲートＢＧは、ｎウエル（ｎ形不純物が導入された拡散領域）である。また、Ｎ型のＭＯＳトランジスタの場合、トランジスタＴＲのバックゲートＢＧは、ｐウエル（ｐ形不純物が導入された拡散領域）である。   The voltage generator VG (VG1, VG2) generates a back gate voltage Vbb to be supplied to the back gates BG of the plurality of transistors TR. The transistor TR is a P-type MOS (Metal Oxide Semiconductor) transistor or an N-type MOS transistor. For example, a complementary metal oxide semiconductor (CMOS) transistor has a P-type MOS transistor and an N-type MOS transistor. In the case of a P-type MOS transistor, the back gate BG of the transistor TR is an n-well (a diffusion region into which an n-type impurity is introduced). In the case of an N-type MOS transistor, the back gate BG of the transistor TR is a p-well (a diffusion region into which a p-type impurity is introduced).

例えば、電圧生成部ＶＧ１は、Ｎ型のＭＯＳトランジスタのバックゲートＢＧに供給するバックゲート電圧Ｖｂｂとして、接地電圧より低いバックゲート電圧Ｖｂｂを生成する。そして、電圧生成部ＶＧ１は、複数の配線ＷＬ１０、配線網ＷＮｖｂｂおよび複数のコンタクト部ＣＴ１０を介して、複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧにバックゲート電圧Ｖｂｂを供給する。   For example, the voltage generator VG1 generates a back gate voltage Vbb lower than the ground voltage as the back gate voltage Vbb supplied to the back gate BG of the N-type MOS transistor. The voltage generator VG1 supplies the back gate voltage Vbb to the back gates BG of the plurality of N-type MOS transistors TR via the plurality of wirings WL10, the wiring network WNvbb, and the plurality of contacts CT10.

また、電圧生成部ＶＧ２は、Ｐ型のＭＯＳトランジスタのバックゲートＢＧに供給するバックゲート電圧Ｖｂｂとして、電源電圧Ｖｄｄより高いバックゲート電圧Ｖｂｂを生成する。なお、図１では、図を見やすくするために、電圧生成部ＶＧ２から複数のＰ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧまでの配線経路の記載を省略している。なお、電圧生成部ＶＧ２から複数のＰ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧまでの配線経路の要素は、電圧生成部ＶＧ１から複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧまでの配線経路の要素と同一または同様である。したがって、図１では、電圧生成部ＶＧ１から複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧまでの配線経路の要素（複数の配線ＷＬ１０、配線網ＷＮｖｂｂおよび複数のコンタクト部ＣＴ１０）について説明する。   The voltage generator VG2 generates a back gate voltage Vbb higher than the power supply voltage Vdd as the back gate voltage Vbb supplied to the back gate BG of the P-type MOS transistor. In FIG. 1, in order to make the drawing easier to see, description of wiring paths from the voltage generation unit VG2 to the back gates BG of the plurality of P-type MOS transistors TR is omitted. Note that the elements of the wiring path from the voltage generator VG2 to the back gates BG of each of the plurality of P-type MOS transistors TR are from the voltage generator VG1 to each of the back gates BG of the plurality of N-type MOS transistors TR. It is the same as or similar to the element of the wiring path. Therefore, in FIG. 1, the elements of the wiring path (the plurality of wirings WL10, the wiring network WNvbb, and the plurality of contact parts CT10) from the voltage generation unit VG1 to each back gate BG of the plurality of N-type MOS transistors TR will be described. .

配線網ＷＮｖｂｂは、複数のＮ型のＭＯＳトランジスタＴＲのバックゲートＢＧに接続される配線網である。例えば、配線網ＷＮｖｂｂは、配線層の２層目等を用いてメッシュ状に配置された配線を有し、複数のＮ型のＭＯＳトランジスタＴＲのバックゲートＢＧに複数のコンタクト部ＣＴ１０を介して接続される。すなわち、複数のコンタクト部ＣＴ１０は、複数のＮ型のＭＯＳトランジスタＴＲのバックゲートＢＧと配線網ＷＮｖｂｂとを接続する配線である。   The wiring network WNvbb is a wiring network connected to the back gates BG of the plurality of N-type MOS transistors TR. For example, the wiring network WNvbb has wirings arranged in a mesh shape using the second layer of the wiring layer, and is connected to the back gates BG of the plurality of N-type MOS transistors TR through the plurality of contact portions CT10. Is done. That is, the plurality of contact portions CT10 are wirings that connect the back gates BG of the plurality of N-type MOS transistors TR and the wiring network WNvbb.

なお、複数のＰ型のＭＯＳトランジスタＴＲのバックゲートＢＧに接続される配線網ＷＮ（図示せず）と配線網ＷＮｖｂｂとの交差部分では互いに異なる配線層が用いられる。以下、バックゲート電圧ＶｂｂをＰ型のＭＯＳトランジスタＴＲのバックゲートＢＧに供給するための配線網ＷＮおよび配線網ＷＮｖｂｂは、バックゲート電圧網ＷＮとも称される。   Note that different wiring layers are used at the intersections of the wiring network WN (not shown) connected to the back gates BG of the plurality of P-type MOS transistors TR and the wiring network WNvbb. Hereinafter, wiring network WN and wiring network WNvbb for supplying back gate voltage Vbb to back gate BG of P-type MOS transistor TR are also referred to as back gate voltage network WN.

複数の配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ）は、電圧生成部ＶＧ１の出力端子ＰＯＵＴと配線網ＷＮｖｂｂの周縁部とを接続する。図１の例では、配線ＷＬ１０の部分ＰＴ１０から電圧生成部ＶＧ１の出力端子ＰＯＵＴまでは、複数の配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ）で共有される。なお、部分ＰＴ１０は、例えば、半導体チップＣＨＩＰの中心に対応する位置に設けられる。   A plurality of wirings WL10 (WL10a, WL10b, WL10c, WL10d) connect the output terminal POUT of the voltage generation unit VG1 and the peripheral part of the wiring network WNvbb. In the example of FIG. 1, the portion PT10 of the wiring WL10 to the output terminal POUT of the voltage generation unit VG1 is shared by a plurality of wirings WL10 (WL10a, WL10b, WL10c, WL10d). The portion PT10 is provided at a position corresponding to the center of the semiconductor chip CHIP, for example.

配線ＷＬ１０の部分ＰＴ１０、ＰＴ１２、ＰＴ２０（ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄ）は、例えば、配線層の３層目等に配置される。配線ＷＬ１０の部分ＰＴ１２は、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄで共有され、電圧生成部ＶＧ１の出力端子ＰＯＵＴにスルーホール等を介して接続される。また、配線ＷＬ１０の部分ＰＴ１２から部分ＰＴ１０までは、配線層の３層目等を用いて配置され、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄで共有される。   The portions PT10, PT12, PT20 (PT20a, PT20b, PT20c, PT20d) of the wiring WL10 are arranged, for example, in the third layer of the wiring layer. The portion PT12 of the wiring WL10 is shared by the wirings WL10a, WL10b, WL10c, and WL10d, and is connected to the output terminal POUT of the voltage generation unit VG1 through a through hole or the like. Further, the portion PT12 to the portion PT10 of the wiring WL10 are arranged by using the third layer or the like of the wiring layer and are shared by the wirings WL10a, WL10b, WL10c, and WL10d.

配線ＷＬ１０の部分ＰＴ１０から部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄの各々までは、配線層の３層目等を用いて配置され、部分ＰＴ１０から部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄまでの長さを揃えて配線される。例えば、半導体チップＣＨＩＰが正方形または正方形に近い場合、部分ＰＴ１０から各部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄまでの距離は、同じまたはほぼ同じである。   The portion PT10 to the portions PT20a, PT20b, PT20c, and PT20d of the wiring WL10 are arranged using the third layer of the wiring layer, and the lengths from the portion PT10 to the portions PT20a, PT20b, PT20c, and PT20d are aligned. Wired. For example, when the semiconductor chip CHIP is a square or close to a square, the distances from the portion PT10 to each portion PT20a, PT20b, PT20c, PT20d are the same or substantially the same.

配線ＷＬ１０の各部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄは、配線網ＷＮｖｂｂの周縁部（図１では、部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）にスルーホール等を介して接続される。以下、部分ＰＴ２１は、端部ＰＴ２１あるいは接続部分ＰＴ２１とも称される。例えば、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々の端部ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近にそれぞれ接続される。   Each portion PT20a, PT20b, PT20c, PT20d of the wiring WL10 is connected to a peripheral portion of the wiring network WNvbb (the portions PT21a, PT21b, PT21c, PT21d in FIG. 1) through a through hole or the like. Hereinafter, the portion PT21 is also referred to as an end portion PT21 or a connection portion PT21. For example, the end portions PT21a, PT21b, PT21c, and PT21d of the wirings WL10a, WL10b, WL10c, and WL10d are respectively connected near the center of each side of the outermost periphery (peripheral portion) of the wiring network WNvbb.

これにより、複数の配線ＷＬ１０は、配線網ＷＮｖｂｂの周縁部との接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄを半導体チップＣＨＩＰの中心に対して点対称にして配線される。例えば、端部ＰＴ２１ａと端部ＰＴ２１ｄとが半導体チップＣＨＩＰの中心に対して点対称になるように配置され、端部ＰＴ２１ｂと端部ＰＴ２１ｃとが半導体チップＣＨＩＰの中心に対して点対称になるように配置される。   Thus, the plurality of wirings WL10 are wired with point-symmetrical connection portions PT21a, PT21b, PT21c, and PT21d with the peripheral edge of the wiring network WNvbb with respect to the center of the semiconductor chip CHIP. For example, the end PT21a and the end PT21d are arranged so as to be point-symmetric with respect to the center of the semiconductor chip CHIP, and the end PT21b and the end PT21c are point-symmetric with respect to the center of the semiconductor chip CHIP. Placed in.

このように、配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１０まで共通の経路で配線され、部分ＰＴ１０から分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線される。上述したように、配線ＷＬ１０の部分ＰＴ１０から部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄまでは、互いの長さを揃えて配線される。このため、複数の配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部（例えば、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）までの長さを揃えて配線される。   In this way, the wiring WL10 is wired in a common path from the output terminal POUT of the voltage generation unit VG1 to the part PT10, and is branched from the part PT10 to the connection parts PT21a, PT21b, PT21c, PT21d. As described above, the portion from the portion PT10 to the portions PT20a, PT20b, PT20c, and PT20d of the wiring WL10 are wired with the same length. Therefore, the plurality of wirings WL10 are wired with the same length from the output terminal POUT of the voltage generation unit VG1 to the peripheral edge of the wiring network WNvbb (for example, the connection portions PT21a, PT21b, PT21c, PT21d).

電圧生成部ＶＧ１の出力端子ＰＯＵＴから接続部分ＰＴ２１までの各配線長が互いに同じまたはほぼ同じであるため、電圧生成部ＶＧ１の出力端子ＰＯＵＴと各接続部分ＰＴ２１との間での電圧降下の量は、各部分ＰＴ２１で同じまたはほぼ同じになる。このため、バックゲート電圧Ｖｂｂの各接続部分ＰＴ２１での電圧値は、互いに同じまたはほぼ同じになる。   Since the wiring lengths from the output terminal POUT of the voltage generator VG1 to the connection part PT21 are the same or substantially the same, the amount of voltage drop between the output terminal POUT of the voltage generator VG1 and each connection part PT21 is In each part PT21, the same or substantially the same. For this reason, the voltage values at the connection portions PT21 of the back gate voltage Vbb are the same or substantially the same.

電圧生成部ＶＧ１から各接続部分ＰＴ２１に供給されたバックゲート電圧Ｖｂｂは、配線網ＷＮｖｂｂおよびコンタクト部ＣＴ１０等を介してトランジスタＴＲのバックゲートＢＧに供給される。このため、各接続部分ＰＴ２１から半導体チップＣＨＩＰの中心に近づくほど、トランジスタＴＲのバックゲートＢＧに印加される電圧（バックゲートＢＧでのバックゲート電圧値）は、接地電圧に近づく。すなわち、トランジスタＴＲのバックゲートＢＧとソースとの間に印加される逆バイアスの電圧（バックゲート電圧Ｖｂｂとソース電圧との差）は、半導体チップＣＨＩＰの中心に近づくほど、小さくなる。以下、トランジスタＴＲのバックゲートＢＧとソースとの間に印加される逆バイアスの電圧（バックゲート電圧Ｖｂｂとソース電圧との差）は、バックゲート電圧Ｖｂｂの深さとも称される。   The back gate voltage Vbb supplied from the voltage generator VG1 to each connection part PT21 is supplied to the back gate BG of the transistor TR via the wiring network WNvbb and the contact part CT10. For this reason, the voltage applied to the back gate BG of the transistor TR (the back gate voltage value at the back gate BG) approaches the ground voltage as it approaches the center of the semiconductor chip CHIP from each connection portion PT21. That is, the reverse bias voltage (difference between the back gate voltage Vbb and the source voltage) applied between the back gate BG and the source of the transistor TR becomes smaller as it approaches the center of the semiconductor chip CHIP. Hereinafter, the reverse bias voltage (difference between the back gate voltage Vbb and the source voltage) applied between the back gate BG and the source of the transistor TR is also referred to as the depth of the back gate voltage Vbb.

また、電源電圧Ｖｄｄの電圧降下の量は、電源パッドＰＤｖｄｄから離れるほど、大きくなる。すなわち、電源電圧Ｖｄｄの電圧降下の量は、半導体チップＣＨＩＰの中心に近づくほど、大きくなる。   Further, the amount of voltage drop of the power supply voltage Vdd increases as the distance from the power supply pad PDvdd increases. That is, the amount of the voltage drop of the power supply voltage Vdd increases as it approaches the center of the semiconductor chip CHIP.

このように、半導体装置ＳＥＭは、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃える。なお、バックゲート電圧Ｖｂｂの深さを浅くする電圧降下の向きは、電源電圧を小さくする電圧降下の向きに対応する。   As described above, the semiconductor device SEM has a voltage drop direction of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and a voltage drop of the back gate voltage Vbb supplied to the back gate voltage network WN. Align the direction. Note that the direction of the voltage drop for decreasing the depth of the back gate voltage Vbb corresponds to the direction of the voltage drop for decreasing the power supply voltage.

例えば、半導体装置ＳＥＭは、配線網ＷＮｖｄｄに供給される電源電圧Ｖｄｄの電圧降下の向きと、Ｐ型のＭＯＳトランジスタＴＲ用のバックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃える。あるいは、半導体装置ＳＥＭは、接地電圧用の配線網ＷＮに供給される接地電圧の電圧降下の向きと、配線網ＷＮｖｂｂに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃える。   For example, the semiconductor device SEM includes the direction of the voltage drop of the power supply voltage Vdd supplied to the wiring network WNvdd and the direction of the voltage drop of the back gate voltage Vbb supplied to the back gate voltage network WN for the P-type MOS transistor TR. And align. Alternatively, the semiconductor device SEM aligns the direction of the voltage drop of the ground voltage supplied to the wiring network WN for the ground voltage and the direction of the voltage drop of the back gate voltage Vbb supplied to the wiring network WNvbb.

ここで、トランジスタＴＲの閾値は、バックゲートＢＧとソースとの間に印加される逆バイアスの電圧（バックゲート電圧Ｖｂｂとソース電圧との差）が小さいほど、小さくなる。また、トランジスタＴＲの閾値が小さくなるほど、トランジスタＴＲのゲートに印加された電圧の変化がトランジスタＴＲのドレインに反映されるまでの時間が短くなる。すなわち、トランジスタのゲートに印加された電圧の変化がトランジスタのドレインに反映されるまでの時間は、バックゲート電圧Ｖｂｂとソース電圧との差が小さいほど、短くなる。以下、トランジスタのゲートに印加された電圧の変化がトランジスタのドレインに反映されるまでの時間は、トランジスタの遅延時間とも称される。   Here, the threshold value of the transistor TR decreases as the reverse bias voltage (difference between the back gate voltage Vbb and the source voltage) applied between the back gate BG and the source decreases. Further, the smaller the threshold value of the transistor TR, the shorter the time until the change in the voltage applied to the gate of the transistor TR is reflected on the drain of the transistor TR. That is, the time until the change in the voltage applied to the gate of the transistor is reflected on the drain of the transistor becomes shorter as the difference between the back gate voltage Vbb and the source voltage is smaller. Hereinafter, the time until the change in the voltage applied to the gate of the transistor is reflected on the drain of the transistor is also referred to as the delay time of the transistor.

図１の例では、トランジスタＴＲのバックゲートＢＧとソースとの間に印加される逆バイアスの電圧は、半導体チップＣＨＩＰの中心に近づくほど小さくなる。このため、トランジスタＴＲの閾値は、半導体チップＣＨＩＰの中心に近づくほど、小さくなる。トランジスタＴＲの閾値が小さくなるほどトランジスタＴＲの遅延時間が減少するため、半導体チップＣＨＩＰの中心に近づくほど、トランジスタＴＲの遅延時間は、減少する。   In the example of FIG. 1, the reverse bias voltage applied between the back gate BG and the source of the transistor TR decreases as it approaches the center of the semiconductor chip CHIP. For this reason, the threshold value of the transistor TR decreases as it approaches the center of the semiconductor chip CHIP. Since the delay time of the transistor TR decreases as the threshold value of the transistor TR decreases, the delay time of the transistor TR decreases as it approaches the center of the semiconductor chip CHIP.

一方、配線網ＷＮｖｄｄに供給される電源電圧Ｖｄｄは、半導体チップＣＨＩＰの中心に近づくほど、小さくなる。電源電圧Ｖｄｄが小さくなるほどトランジスタＴＲの遅延時間が増加するため、半導体チップＣＨＩＰの中心に近づくほど、トランジスタＴＲの遅延時間は、増加する。   On the other hand, the power supply voltage Vdd supplied to the wiring network WNvdd decreases as it approaches the center of the semiconductor chip CHIP. Since the delay time of the transistor TR increases as the power supply voltage Vdd decreases, the delay time of the transistor TR increases as it approaches the center of the semiconductor chip CHIP.

ここで、例えば、配線網ＷＮｖｂｂの周縁部におけるバックゲート電圧Ｖｂｂの供給部（図１の接続部分ＰＴ２１に対応）が１カ所の場合、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、１カ所の供給部に近づくほど、増加する。例えば、配線網ＷＮｖｂｂの右側の縁部の１カ所からバックゲート電圧Ｖｂｂが供給される場合、配線網ＷＮｖｂｂの左側の縁部から半導体チップＣＨＩＰの中心に近づくほど、トランジスタＴＲの遅延時間は、増加する。この場合、半導体チップＣＨＩＰの左半分の領域では、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化で相殺されない。   Here, for example, when there is one back gate voltage Vbb supply portion (corresponding to the connection portion PT21 in FIG. 1) at the periphery of the wiring network WNvbb, the delay amount of the transistor TR due to the back gate voltage Vbb is 1 The closer to the supply section, the more it increases. For example, when the back gate voltage Vbb is supplied from one place on the right edge of the wiring network WNvbb, the delay time of the transistor TR increases as the distance from the left edge of the wiring network WNvbb approaches the center of the semiconductor chip CHIP. To do. In this case, in the left half region of the semiconductor chip CHIP, the change in the delay time of the transistor TR caused by the power supply voltage Vdd is not offset by the change in the delay time of the transistor TR caused by the back gate voltage Vbb.

これに対し、半導体装置ＳＥＭでは、バックゲート電圧Ｖｂｂを複数の接続部分ＰＴ２１からトランジスタＴＲのバックゲートＢＧに供給する。このため、半導体装置ＳＥＭでは、半導体チップＣＨＩＰの中心に近づくほど、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間は減少し、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間は増加する。   In contrast, in the semiconductor device SEM, the back gate voltage Vbb is supplied from the plurality of connection portions PT21 to the back gate BG of the transistor TR. Therefore, in the semiconductor device SEM, the closer to the center of the semiconductor chip CHIP, the shorter the delay time of the transistor TR caused by the back gate voltage Vbb, and the longer the delay time of the transistor TR caused by the power supply voltage Vdd.

このように、半導体チップＣＨＩＰ内の任意の位置において、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化の特性は、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化の特性と逆の特性になる。このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。この結果、半導体装置ＳＥＭは、半導体チップＣＨＩＰ内のトランジスタＴＲの遅延時間のばらつきを低減できる。   Thus, at any position in the semiconductor chip CHIP, the characteristics of the change in the delay time of the transistor TR caused by the back gate voltage Vbb are opposite to the characteristics of the change in the delay time of the transistor TR caused by the power supply voltage Vdd. Become a characteristic. For this reason, the change in the delay time of the transistor TR caused by the power supply voltage Vdd is offset by the change in the delay time of the transistor TR caused by the back gate voltage Vbb. As a result, the semiconductor device SEM can reduce variation in delay time of the transistor TR in the semiconductor chip CHIP.

なお、半導体装置ＳＥＭの構成は、この例に限定されない。例えば、配線ＷＬ１０は、部分ＰＴ１２から分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線されてもよい。この場合、配線ＷＬ１０は、部分ＰＴ１２から接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまでの経路の長さを揃えて配線される。あるいは、配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線されてもよい。また、接続部分ＰＴ２１の数は、４個に限定されない。例えば、接続部分ＰＴ２１は、２個でもよい。また、配線網ＷＮｖｄｄ、ＷＮｖｂｂ、配線ＷＬ１０等を配線層の何層目に配置するかは、この例に限定されない。   Note that the configuration of the semiconductor device SEM is not limited to this example. For example, the wiring WL10 may be branched from the portion PT12 to the connecting portions PT21a, PT21b, PT21c, and PT21d. In this case, the wiring WL10 is wired with the length of the path from the portion PT12 to the connection portions PT21a, PT21b, PT21c, and PT21d aligned. Alternatively, the wiring WL10 may be branched from the output terminal POUT of the voltage generation unit VG1 to the connection portions PT21a, PT21b, PT21c, and PT21d. Further, the number of connection portions PT21 is not limited to four. For example, the number of connection portions PT21 may be two. In addition, the number of wiring layers in which the wiring networks WNvdd, WNvbb, the wiring WL10, and the like are arranged is not limited to this example.

以上、図１に示した実施形態の半導体装置ＳＥＭおよび半導体装置ＳＥＭの給電方法では、電圧生成部ＶＧ１、ＶＧ２が、バックゲート電圧Ｖｂｂを生成し、生成したバックゲート電圧Ｖｂｂを複数のトランジスタＴＲの各々のバックゲートＢＧに供給する。例えば、電圧生成部ＶＧ１は、複数の配線ＷＬ１０および配線網ＷＮｖｂｂを介して、複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧにバックゲート電圧Ｖｂｂを供給する。   As described above, in the semiconductor device SEM and the power feeding method of the semiconductor device SEM of the embodiment illustrated in FIG. 1, the voltage generation units VG1 and VG2 generate the back gate voltage Vbb, and the generated back gate voltage Vbb is transmitted to the plurality of transistors TR. Supply to each back gate BG. For example, the voltage generation unit VG1 supplies the back gate voltage Vbb to each back gate BG of the plurality of N-type MOS transistors TR via the plurality of wirings WL10 and the wiring network WNvbb.

これにより、例えば、電圧生成部ＶＧ１で生成されたバックゲート電圧Ｖｂｂが配線網ＷＮｖｂｂの周縁部に供給され、配線網ＷＮｖｂｂの周縁部に供給されたバックゲート電圧Ｖｂｂが複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧに供給される。   Thereby, for example, the back gate voltage Vbb generated by the voltage generation unit VG1 is supplied to the peripheral portion of the wiring network WNvbb, and the back gate voltage Vbb supplied to the peripheral portion of the wiring network WNvbb is a plurality of N-type MOS transistors. It is supplied to each back gate BG of TR.

また、電源電圧Ｖｄｄは、配線網ＷＮｖｄｄの周縁部から各トランジスタＴＲに供給され、接地電圧は、接地電圧用の配線網ＷＮの周縁部から各トランジスタＴＲに供給される。このように、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。   The power supply voltage Vdd is supplied to each transistor TR from the periphery of the wiring network WNvdd, and the ground voltage is supplied to each transistor TR from the periphery of the wiring network WN for ground voltage. Thus, in this embodiment, the direction of the voltage drop of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and the voltage drop of the back gate voltage Vbb supplied to the back gate voltage network WN. You can align the direction.

これにより、例えば、半導体チップＣＨＩＰの中心に近づくほど、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間は減少し、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間は増加する。このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。この結果、この実施形態では、半導体チップＣＨＩＰ内のトランジスタＴＲの遅延時間のばらつきを低減できる。   Thereby, for example, the closer to the center of the semiconductor chip CHIP, the shorter the delay time of the transistor TR due to the back gate voltage Vbb, and the longer the delay time of the transistor TR due to the power supply voltage Vdd. For this reason, the change in the delay time of the transistor TR caused by the power supply voltage Vdd is offset by the change in the delay time of the transistor TR caused by the back gate voltage Vbb. As a result, in this embodiment, variation in delay time of the transistor TR in the semiconductor chip CHIP can be reduced.

図２は、半導体装置および半導体装置の給電方法の別の実施形態を示している。なお、図２は、半導体チップＣＨＩＰ２の平面を示している。この実施形態の半導体装置ＳＥＭ２は、図１に示した半導体チップＣＨＩＰの代わりに半導体チップＣＨＩＰ２を有していることを除いて、図１に示した半導体装置ＳＥＭと同一または同様である。半導体チップＣＨＩＰ２は、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々の部分ＰＴ２０、ＰＴ２１の位置が図１に示した半導体チップＣＨＩＰと相違する。半導体チップＣＨＩＰ２のその他の構成は、図１に示した半導体チップＣＨＩＰと同一または同様である。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。なお、図２では、図を見やすくするために、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｇｎｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。   FIG. 2 shows another embodiment of the semiconductor device and the power supply method for the semiconductor device. FIG. 2 shows a plane of the semiconductor chip CHIP2. The semiconductor device SEM2 of this embodiment is the same as or similar to the semiconductor device SEM shown in FIG. 1 except that it has a semiconductor chip CHIP2 instead of the semiconductor chip CHIP shown in FIG. The semiconductor chip CHIP2 is different from the semiconductor chip CHIP shown in FIG. 1 in the positions of the portions PT20 and PT21 of the wirings WL10a, WL10b, WL10c, and WL10d. The other configuration of the semiconductor chip CHIP2 is the same as or similar to that of the semiconductor chip CHIP shown in FIG. The same or similar elements as those described in FIG. 1 are denoted by the same or similar reference numerals, and detailed description thereof will be omitted. In FIG. 2, the voltage generator VG2, the power supply pad PDgnd, the contact part CT10, the transistor TR, and the like illustrated in FIG.

部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄと配線網ＷＮｖｂｂの周縁部との接続部分であり、配線網ＷＮｖｂｂの角付近にそれぞれ配置される。これにより、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、半導体チップＣＨＩＰ２の中心に対して点対称になるように配置される。   The portions PT21a, PT21b, PT21c, and PT21d are connection portions between the wirings WL10a, WL10b, WL10c, and WL10d and the peripheral edge of the wiring network WNvbb, and are respectively disposed near the corners of the wiring network WNvbb. Accordingly, the connection portions PT21a, PT21b, PT21c, and PT21d are disposed so as to be point-symmetric with respect to the center of the semiconductor chip CHIP2.

配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１０まで共通の経路で配線され、部分ＰＴ１０から分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線される。例えば、配線ＷＬ１０の部分ＰＴ１０から部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄまでは、互いの長さを揃えて配線される。すなわち、複数の配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ）は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部（例えば、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）までの長さを揃えて配線される。   The wiring WL10 is wired in a common path from the output terminal POUT of the voltage generation unit VG1 to the part PT10, and is branched from the part PT10 and wired to the connection parts PT21a, PT21b, PT21c, and PT21d. For example, from the part PT10 to the parts PT20a, PT20b, PT20c, and PT20d of the wiring WL10, wirings are arranged with the same length. That is, the plurality of wirings WL10 (WL10a, WL10b, WL10c, WL10d) have a length from the output terminal POUT of the voltage generation unit VG1 to the peripheral part of the wiring network WNvbb (for example, the connection parts PT21a, PT21b, PT21c, PT21d). Wired together.

このため、図１で説明したように、バックゲート電圧Ｖｂｂの各接続部分ＰＴ２１での電圧値は、互いに同じまたはほぼ同じになる。したがって、半導体装置ＳＥＭ２においても、図１に示した半導体装置ＳＥＭと同様の効果を得ることができる。   Therefore, as described with reference to FIG. 1, the voltage values of the back gate voltage Vbb at the connection portions PT21 are the same or substantially the same. Therefore, also in the semiconductor device SEM2, the same effect as that of the semiconductor device SEM shown in FIG. 1 can be obtained.

なお、半導体装置ＳＥＭ２の構成は、この例に限定されない。例えば、接続部ＰＴ２１は、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近と角付近との８カ所に配置されてもよい。   Note that the configuration of the semiconductor device SEM2 is not limited to this example. For example, the connection parts PT21 may be arranged at eight places near the center and near the corners of each side of the outermost periphery (peripheral part) of the wiring network WNvbb.

図３は、図２に示した電圧生成部ＶＧ１の一例を示している。図３では、電圧生成部ＶＧ１の出力端子ＰＯＵＴに接続される負荷ＬＤをキャパシタＣＬおよび電流源ＩＬで示している。電圧生成部ＶＧ１の出力端子ＰＯＵＴは、配線網ＷＮｖｂｂ、配線ＷＬ１０等を介して、半導体チップＣＨＩＰ２内のＮ型のＭＯＳトランジスタＴＲのバックゲートＢＧ（ｐウエル）に接続される。   FIG. 3 shows an example of the voltage generator VG1 shown in FIG. In FIG. 3, the load LD connected to the output terminal POUT of the voltage generator VG1 is indicated by a capacitor CL and a current source IL. The output terminal POUT of the voltage generator VG1 is connected to the back gate BG (p well) of the N-type MOS transistor TR in the semiconductor chip CHIP2 via the wiring network WNvbb, the wiring WL10, and the like.

電圧生成部ＶＧ１は、電圧検出部ＤＥＴおよびチャージポンプ回路ＣＰを有している。電圧検出部ＤＥＴは、出力端子ＰＯＵＴでのバックゲート電圧Ｖｂｂを検出する。そして、電圧検出部ＤＥＴは、バックゲート電圧Ｖｂｂが所定の閾値（例えば、−０．５Ｖ）を超えた場合、チャージポンプ回路ＣＰのオシレータＯＳＣを発振させる。換言すれば、電圧検出部ＤＥＴは、バックゲート電圧Ｖｂｂが所定の閾値（例えば、−０．５Ｖ）以下の場合、オシレータＯＳＣの発振を停止させる。   The voltage generation unit VG1 includes a voltage detection unit DET and a charge pump circuit CP. The voltage detection unit DET detects the back gate voltage Vbb at the output terminal POUT. The voltage detection unit DET oscillates the oscillator OSC of the charge pump circuit CP when the back gate voltage Vbb exceeds a predetermined threshold (for example, −0.5 V). In other words, the voltage detection unit DET stops the oscillation of the oscillator OSC when the back gate voltage Vbb is equal to or lower than a predetermined threshold (for example, −0.5 V).

チャージポンプ回路ＣＰは、オシレータＯＳＣ、キャパシタＣ１およびスイッチ部ＳＷ１、ＳＷ２を有している。チャージポンプ回路ＣＰは、容量結合を用いて、Ｎ型のＭＯＳトランジスタのバックゲートＢＧ（ｐウエル）から電荷を引き抜く。これにより、電圧生成部ＶＧ１の出力端子ＰＯＵＴに負電位が発生する。   The charge pump circuit CP includes an oscillator OSC, a capacitor C1, and switch units SW1 and SW2. The charge pump circuit CP extracts charges from the back gate BG (p well) of the N-type MOS transistor by using capacitive coupling. As a result, a negative potential is generated at the output terminal POUT of the voltage generator VG1.

例えば、オシレータＯＳＣの出力は、キャパシタＣ１の一端に接続されている。キャパシタＣ１の他端は、スイッチ部ＳＷ１の一端およびスイッチ部ＳＷ２の一端に接続されている。スイッチ部ＳＷ１の他端は接地され、スイッチ部ＳＷ２の他端は出力端子ＰＯＵＴに接続されている。   For example, the output of the oscillator OSC is connected to one end of the capacitor C1. The other end of the capacitor C1 is connected to one end of the switch unit SW1 and one end of the switch unit SW2. The other end of the switch unit SW1 is grounded, and the other end of the switch unit SW2 is connected to the output terminal POUT.

オシレータＯＳＣは、電圧検出部ＤＥＴにより制御され、所定の周波数のクロック（例えば、低レベルが接地電圧で、高レベルが電源電圧Ｖｄｄのクロック）をキャパシタＣ１に出力する。スイッチ部ＳＷ１、ＳＷ２は、図３の括弧内に示すように、オシレータＯＳＣのクロックに同期して、導通状態（オン状態）と非導通状態（オフ状態）とに切り替えられる。例えば、スイッチ部ＳＷ１は、スイッチ部ＳＷ２がオフ状態のときにオン状態に設定され、スイッチ部ＳＷ２がオン状態のときにオフ状態に設定される。   The oscillator OSC is controlled by the voltage detection unit DET, and outputs a clock having a predetermined frequency (for example, a clock whose low level is the ground voltage and whose high level is the power supply voltage Vdd) to the capacitor C1. As shown in parentheses in FIG. 3, the switch units SW1 and SW2 are switched between a conduction state (on state) and a non-conduction state (off state) in synchronization with the clock of the oscillator OSC. For example, the switch unit SW1 is set to an on state when the switch unit SW2 is in an off state, and is set to an off state when the switch unit SW2 is in an on state.

例えば、スイッチ部ＳＷ２がオン状態で、オシレータＯＳＣの出力が電源電圧Ｖｄｄから接地電圧に変化したとき（オシレータＯＳＣのクロックの立ち下がり）、負荷ＬＤから電荷が引き抜かれる。これにより、バックゲート電圧Ｖｂｂが接地電圧より低くなる。そして、バックゲートＢＧのリーク電流等により、バックゲート電圧Ｖｂｂが徐々に上昇する。このため、バックゲート電圧Ｖｂｂにリップルが発生する。   For example, when the switch section SW2 is turned on and the output of the oscillator OSC changes from the power supply voltage Vdd to the ground voltage (falling of the clock of the oscillator OSC), the charge is extracted from the load LD. As a result, the back gate voltage Vbb becomes lower than the ground voltage. Then, the back gate voltage Vbb gradually increases due to the leakage current of the back gate BG and the like. For this reason, a ripple occurs in the back gate voltage Vbb.

なお、バックゲート電圧Ｖｂｂのリップルの大きさは、出力端子ＰＯＵＴから離れるほど小さくなる。これは、配線と寄生容量（配線の容量、バックゲートＢＧの容量等）により、配線網ＷＮｖｂｂがローパスフィルタとして機能し、交流成分（リップル）が取り除かれるためである。   Note that the magnitude of the ripple of the back gate voltage Vbb decreases as the distance from the output terminal POUT increases. This is because the wiring network WNvbb functions as a low-pass filter due to wiring and parasitic capacitance (wiring capacitance, back gate BG capacitance, etc.), and AC components (ripples) are removed.

半導体装置ＳＥＭ２では、出力端子ＰＯＵＴと配線網ＷＮｖｂｂの周縁部とを複数の配線ＷＬ１０で接続するため、従来（出力端子ＰＯＵＴと配線網ＷＮｖｂｂの周縁部とを１本の配線で接続する場合）に比べて、電圧生成部ＶＧ１から配線網ＷＮｖｂｂの周縁部までの配線抵抗を小さくできる。すなわち、半導体装置ＳＥＭ２では、出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部までの各配線ＷＬ１０の配線長を従来に比べて長くした場合でも、出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部までの配線抵抗が大きくなることを抑制できる。   In the semiconductor device SEM2, since the output terminal POUT and the peripheral part of the wiring network WNvbb are connected by the plurality of wirings WL10, conventionally (when the output terminal POUT and the peripheral part of the wiring network WNvbb are connected by a single wiring). In comparison, the wiring resistance from the voltage generator VG1 to the peripheral edge of the wiring network WNvbb can be reduced. That is, in the semiconductor device SEM2, even when the wiring length of each wiring WL10 from the output terminal POUT to the peripheral portion of the wiring network WNvbb is made longer than that in the conventional case, the wiring resistance from the output terminal POUT to the peripheral portion of the wiring network WNvbb is reduced. It can suppress becoming large.

これにより、半導体装置ＳＥＭ２では、出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部までの電圧降下の量が大きくなることを抑制しつつ、トランジスタＴＲのバックゲートＢＧでのリップルの大きさを小さくできる。なお、図１に示した半導体装置ＳＥＭも同様に、出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部までの電圧降下の量が大きくなることを抑制しつつ、トランジスタＴＲのバックゲートＢＧでのリップルの大きさを小さくできる。   Thus, in the semiconductor device SEM2, the magnitude of the ripple at the back gate BG of the transistor TR can be reduced while suppressing an increase in the amount of voltage drop from the output terminal POUT to the peripheral edge of the wiring network WNvbb. Similarly, the semiconductor device SEM shown in FIG. 1 also suppresses an increase in the amount of voltage drop from the output terminal POUT to the peripheral portion of the wiring network WNvbb, while increasing the ripple at the back gate BG of the transistor TR. Can be reduced.

図４は、図２に示した半導体装置ＳＥＭ２のトランジスタＴＲの遅延量のばらつきの一例を示している。なお、図４では、半導体チップＣＨＩＰ２内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。例えば、濃い網掛けの部分は、薄い網掛けの部分に比べて、トランジスタＴＲの遅延量が大きいことを示している。なお、図４では、電源電圧Ｖｄｄに起因する遅延量のばらつきとバックゲート電圧Ｖｂｂに起因する遅延量のばらつきとを互いに独立に示している。したがって、電源電圧Ｖｄｄに起因する遅延量のばらつきに示した網掛けの濃さとバックゲート電圧Ｖｂｂに起因する遅延量のばらつきに示した網掛けの濃さとが同じでも、遅延量が同じとは限らない。   FIG. 4 shows an example of variation in the delay amount of the transistor TR of the semiconductor device SEM2 shown in FIG. In FIG. 4, the variation in the delay amount (delay time) of the transistor TR in the semiconductor chip CHIP2 is schematically shown by shaded shades. For example, the dark shaded portion indicates that the delay amount of the transistor TR is larger than that of the thin shaded portion. In FIG. 4, the variation in the delay amount caused by the power supply voltage Vdd and the variation in the delay amount caused by the back gate voltage Vbb are shown independently of each other. Therefore, even if the shaded density indicated by the variation in delay amount caused by the power supply voltage Vdd and the shaded density indicated by the variation in delay amount caused by the back gate voltage Vbb are the same, the delay amount is not always the same. Absent.

電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ２の中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ２の角に近づくほど、増加する。このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。   The amount of delay of the transistor TR due to the power supply voltage Vdd increases as it approaches the center of the semiconductor chip CHIP2. On the other hand, the delay amount of the transistor TR due to the back gate voltage Vbb increases as it approaches the corner of the semiconductor chip CHIP2. Therefore, the variation in the delay amount of the transistor TR caused by the power supply voltage Vdd is offset by the variation in the delay amount of the transistor TR caused by the back gate voltage Vbb.

ここで、例えば、半導体チップＣＨＩＰ２の左上の角付近の１カ所からバックゲート電圧Ｖｂｂが供給される場合、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ２の左上の角に近づくほど、増加する。この場合、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきが、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきで相殺されない領域が増加する。このため、半導体チップＣＨＩＰ２内のトランジスタＴＲの遅延時間のばらつきは、低減されない。   Here, for example, when the back gate voltage Vbb is supplied from one place near the upper left corner of the semiconductor chip CHIP2, the delay amount of the transistor TR caused by the back gate voltage Vbb approaches the upper left corner of the semiconductor chip CHIP2. The more it increases. In this case, a region where the variation in the delay amount of the transistor TR caused by the power supply voltage Vdd is not offset by the variation in the delay amount of the transistor TR caused by the back gate voltage Vbb increases. For this reason, the variation in the delay time of the transistor TR in the semiconductor chip CHIP2 is not reduced.

これに対し、半導体装置ＳＥＭ２では、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきが、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきで相殺されない領域を低減できる。この結果、半導体装置ＳＥＭ２は、半導体チップＣＨＩＰ２内のトランジスタＴＲの遅延時間のばらつきを低減できる。   On the other hand, in the semiconductor device SEM2, it is possible to reduce a region where the variation in the delay amount of the transistor TR caused by the power supply voltage Vdd is not offset by the variation in the delay amount of the transistor TR caused by the back gate voltage Vbb. As a result, the semiconductor device SEM2 can reduce variation in delay time of the transistor TR in the semiconductor chip CHIP2.

以上、図２から図４に示した実施形態の半導体装置ＳＥＭ２および半導体装置ＳＥＭ２の給電方法においても、図１に示した実施形態の半導体装置ＳＥＭおよび半導体装置ＳＥＭの給電方法と同様の効果を得ることができる。例えば、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。これにより、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。この結果、この実施形態では、半導体チップＣＨＩＰ２内のトランジスタＴＲの遅延時間のばらつきを低減できる。   As described above, the semiconductor device SEM2 and the power feeding method of the semiconductor device SEM2 according to the embodiment shown in FIGS. 2 to 4 also obtain the same effects as those of the semiconductor device SEM and the semiconductor device SEM according to the embodiment shown in FIG. be able to. For example, in this embodiment, the direction of the voltage drop of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and the direction of the voltage drop of the back gate voltage Vbb supplied to the back gate voltage network WN Can be aligned. Thereby, the change in the delay time of the transistor TR caused by the power supply voltage Vdd is canceled by the change in the delay time of the transistor TR caused by the back gate voltage Vbb. As a result, in this embodiment, variation in delay time of the transistor TR in the semiconductor chip CHIP2 can be reduced.

図５は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ３は、図１に示した半導体チップＣＨＩＰの代わりに半導体チップＣＨＩＰ３を有していることを除いて、図１に示した半導体装置ＳＥＭと同一または同様である。半導体チップＣＨＩＰ３では、制御部ＣＮＴ１および複数のスイッチ部ＳＷ１０（ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ）が図１に示した半導体チップＣＨＩＰに追加されている。また、半導体チップＣＨＩＰ３内の回路は、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックＢＬ（ＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄ）に分けられている。半導体チップＣＨＩＰ３のその他の構成は、図１に示した半導体チップＣＨＩＰと同一または同様である。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。   FIG. 5 shows another embodiment of a semiconductor device and a power supply method for the semiconductor device. The semiconductor device SEM3 of this embodiment is the same as or similar to the semiconductor device SEM shown in FIG. 1 except that it has a semiconductor chip CHIP3 instead of the semiconductor chip CHIP shown in FIG. In the semiconductor chip CHIP3, a control unit CNT1 and a plurality of switch units SW10 (SW10a, SW10b, SW10c, SW10d) are added to the semiconductor chip CHIP shown in FIG. Further, the circuit in the semiconductor chip CHIP3 is divided into a plurality of circuit blocks BL (BLa, BLb, BLc, BLd) that can be switched to either the operating state or the non-operating state. Other configurations of the semiconductor chip CHIP3 are the same as or similar to those of the semiconductor chip CHIP shown in FIG. The same or similar elements as those described in FIG. 1 are denoted by the same or similar reference numerals, and detailed description thereof will be omitted.

なお、図５では、図を見やすくするために、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。また、図５に示した配線網ＷＮｖｂｂでは、最外周の配線以外の配線の記載を省略している。   In FIG. 5, the voltage generator VG2, the power supply pads PDvdd, PDgnd, the wiring network WNvdd, the contact part CT10, the transistor TR, and the like illustrated in FIG. Further, in the wiring network WNvbb shown in FIG. 5, the description of wirings other than the outermost peripheral wiring is omitted.

例えば、半導体チップＣＨＩＰ３では、図１で説明した半導体チップＣＨＩＰの要素の他に、複数の回路ブロックＢＬ、複数のスイッチ部ＳＷ１０および制御部ＣＮＴ１を有している。回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄは、半導体チップＣＨＩＰ３内の複数のトランジスタＴＲのうち、所定数のトランジスタＴＲをそれぞれ有している。例えば、半導体チップＣＨＩＰ３のトランジスタＴＲが配置される領域を縦方向および横方向にそれぞれ２分割した場合、回路ブロックＢＬａは、左上の領域に配置されるトランジスタＴＲを有する。また、回路ブロックＢＬｂは、左下の領域に配置されるトランジスタＴＲを有する。回路ブロックＢＬｃは、右上の領域に配置されるトランジスタＴＲを有する。そして、回路ブロックＢＬｄは、右下の領域に配置されるトランジスタＴＲを有する。   For example, the semiconductor chip CHIP3 includes a plurality of circuit blocks BL, a plurality of switch units SW10, and a control unit CNT1 in addition to the elements of the semiconductor chip CHIP described in FIG. The circuit blocks BLa, BLb, BLc, and BLd each have a predetermined number of transistors TR among the plurality of transistors TR in the semiconductor chip CHIP3. For example, when the region where the transistor TR of the semiconductor chip CHIP3 is arranged is divided into two in the vertical direction and the horizontal direction, the circuit block BLa includes the transistor TR arranged in the upper left region. The circuit block BLb has a transistor TR disposed in the lower left region. The circuit block BLc has a transistor TR disposed in the upper right region. The circuit block BLd includes a transistor TR disposed in the lower right region.

また、回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄは、動作状態または非動作状態のいずれかに切り替えられる。例えば、各回路ブロックＢＬは、それぞれのイネーブル信号ＥＮ（ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄ）を受け、イネーブル信号ＥＮに基づいて、動作状態または非動作状態のいずれかに切り替えられる。各回路ブロックＢＬは、例えば、論理値”１”のイネーブル信号ＥＮを受けた場合、動作状態に設定され、論理値”０”のイネーブル信号ＥＮを受けた場合、非動作状態に設定される。以下、イネーブル信号ＥＮは、信号ＥＮとも称される。なお、回路ブロックＢＬの数は、４つに限定されない。   Further, the circuit blocks BLa, BLb, BLc, and BLd are switched to either the operating state or the non-operating state. For example, each circuit block BL receives each enable signal EN (ENa, ENb, ENc, ENd), and is switched to either an operation state or a non-operation state based on the enable signal EN. For example, each circuit block BL is set to an operating state when receiving an enable signal EN having a logical value “1”, and is set to a non-operating state when receiving an enable signal EN having a logical value “0”. Hereinafter, the enable signal EN is also referred to as a signal EN. Note that the number of circuit blocks BL is not limited to four.

スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄは、電圧生成部ＶＧ１の出力端子ＰＯＵＴと配線網ＷＮｖｂｂの周縁部との間に配置され、導通状態（オン状態）または非導通状態（オフ状態）のいずれかに切り替えられる。スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄの構成は、互いに同じまたは同様である。スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄは、配線ＷＬ１０の部分ＰＴ１０と接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄとの間にそれぞれ配置される。   The switch units SW10a, SW10b, SW10c, and SW10d are arranged between the output terminal POUT of the voltage generation unit VG1 and the peripheral portion of the wiring network WNvbb, and are either in a conductive state (ON state) or a non-conductive state (OFF state). Can be switched to. The configurations of the switch units SW10a, SW10b, SW10c, and SW10d are the same or similar to each other. The switch portions SW10a, SW10b, SW10c, and SW10d are respectively disposed between the portion PT10 of the wiring WL10 and the connection portions PT21a, PT21b, PT21c, and PT21d.

したがって、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各スイッチ部ＳＷ１０までの配線と、各スイッチ部ＳＷ１０から各接続部分ＰＴ２１までの配線とを有する。例えば、配線ＷＬ１０ａは、電圧生成部ＶＧ１の出力端子ＰＯＵＴからスイッチ部ＳＷ１０ａまでの配線と、スイッチ部ＳＷ１０ａから接続部分ＰＴ２１ａまでの配線とを有する。   Therefore, each of the wirings WL10a, WL10b, WL10c, and WL10d includes a wiring from the output terminal POUT of the voltage generation unit VG1 to each switch unit SW10 and a wiring from each switch unit SW10 to each connection part PT21. For example, the wiring WL10a includes a wiring from the output terminal POUT of the voltage generation unit VG1 to the switch unit SW10a, and a wiring from the switch unit SW10a to the connection part PT21a.

なお、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各スイッチ部ＳＷ１０までの配線のうち、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１０までは、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄで共有される。また、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄは、例えば、電圧生成部ＶＧ１の出力端子ＰＯＵＴから接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまでの長さ（スイッチ部ＳＷ１０を除いた部分の配線長）を揃えて配線される。   Of the wiring from the output terminal POUT of the voltage generation unit VG1 to each switch unit SW10, the output terminal POUT of the voltage generation unit VG1 to the portion PT10 is shared by the wirings WL10a, WL10b, WL10c, WL10d. Further, the wirings WL10a, WL10b, WL10c, WL10d have, for example, the same length from the output terminal POUT of the voltage generation unit VG1 to the connection parts PT21a, PT21b, PT21c, PT21d (wiring lengths of parts excluding the switch part SW10). Wired.

制御部ＣＮＴ１は、複数の回路ブロックＢＬのうち、動作状態に設定された回路ブロックＢＬの半導体チップＣＨＩＰ３上での位置に応じて、複数のスイッチ部ＳＷ１０の状態を制御する。例えば、制御部ＣＮＴ１は、各回路ブロックＢＬのイネーブル信号ＥＮを受け、イネーブル信号ＥＮに基づいて、複数のスイッチ部ＳＷ１０の状態を制御する。これにより、半導体装置ＳＥＭ３は、動作状態の回路ブロックＢＬの半導体チップＣＨＩＰ３上での位置に応じて変化する電源電圧Ｖｄｄの電圧降下の量の分布に合わせて、バックゲート電圧Ｖｂｂの供給経路を能動的に制御できる。   The control unit CNT1 controls the state of the plurality of switch units SW10 according to the position on the semiconductor chip CHIP3 of the circuit block BL set to the operating state among the plurality of circuit blocks BL. For example, the control unit CNT1 receives the enable signal EN of each circuit block BL, and controls the states of the plurality of switch units SW10 based on the enable signal EN. As a result, the semiconductor device SEM3 activates the supply path of the back gate voltage Vbb in accordance with the distribution of the voltage drop amount of the power supply voltage Vdd that changes according to the position of the circuit block BL in the operating state on the semiconductor chip CHIP3. Can be controlled.

図６は、図５に示したスイッチ部ＳＷ１０の動作の一例を示している。制御部ＣＮＴ１は、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとが揃うように、スイッチ部ＳＷ１０の状態を制御する。   FIG. 6 shows an example of the operation of the switch unit SW10 shown in FIG. The control unit CNT1 has the same voltage drop direction of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and the voltage drop direction of the back gate voltage Vbb supplied to the back gate voltage network WN. As described above, the state of the switch unit SW10 is controlled.

例えば、信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”０”の場合（回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄが非動作状態の場合）、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮｄのみが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂがオフし、スイッチ部ＳＷ１０ｃ、ＳＷ１０ｄがオンする。なお、この場合のトランジスタＴＲの遅延量のばらつきの一例は、図７に示される。   For example, when the signals ENa, ENb, ENc, and ENd are all “0” (when the circuit blocks BLa, BLb, BLc, and BLd are in an inoperative state), the switch units SW10a, SW10b, SW10c, and SW10d are turned on. When only the signal ENd is “1”, the switch units SW10a and SW10b are turned off and the switch units SW10c and SW10d are turned on. An example of the variation in the delay amount of the transistor TR in this case is shown in FIG.

信号ＥＮａ、ＥＮｂが”０”で、信号ＥＮｃ、ＥＮｄが”１”の場合、スイッチ部ＳＷ１０ｂがオフし、スイッチ部ＳＷ１０ａ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄがそれぞれ、”０”、”１”、”１”、”０”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。なお、この場合のトランジスタＴＲの遅延量のばらつきの一例は、図８に示される。   When the signals ENa and ENb are “0” and the signals ENc and ENd are “1”, the switch unit SW10b is turned off and the switch units SW10a, SW10c, and SW10d are turned on. When the signals ENa, ENb, ENc, and ENd are “0”, “1”, “1”, and “0”, respectively, the switch units SW10a, SW10b, SW10c, and SW10d are turned on. An example of variation in the delay amount of the transistor TR in this case is shown in FIG.

信号ＥＮａのみが”０”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。なお、この場合のトランジスタＴＲの遅延量のばらつきの一例は、図９に示される。   When only the signal ENa is “0”, the switch units SW10a, SW10b, SW10c, and SW10d are turned on. When the signals ENa, ENb, ENc, and ENd are all “1”, the switch units SW10a, SW10b, SW10c, and SW10d are turned on. An example of the variation in the delay amount of the transistor TR in this case is shown in FIG.

図７は、図５に示した半導体装置ＳＥＭ３のトランジスタＴＲの遅延量のばらつきの一例を示している。なお、図７では、回路ブロックＢＬａ、ＢＬｂ、ＢＬｃが非動作状態で、回路ブロックＢＬｄが動作状態の場合における半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図７の網掛けの濃淡の意味は、図４と同一または同様である。   FIG. 7 shows an example of variation in the delay amount of the transistor TR of the semiconductor device SEM3 shown in FIG. In FIG. 7, the variation of the delay amount (delay time) of the transistor TR in the semiconductor chip CHIP3 when the circuit blocks BLa, BLb, and BLc are in an inactive state and the circuit block BLd is in an operating state is shaded. This is shown schematically. Note that the shaded shades in FIG. 7 are the same as or similar to those in FIG.

電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｄの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、回路ブロックＢＬｄの右上および左下の角に近づくほど、増加する。このため、動作状態に設定された回路ブロックＢＬｄでは、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。この結果、半導体装置ＳＥＭ３は、動作状態に設定された回路ブロックＢＬｄ内のトランジスタＴＲの遅延時間のばらつきを低減できる。   The delay amount of the transistor TR due to the power supply voltage Vdd increases as it approaches the center of the circuit block BLd set to the operating state. On the other hand, the delay amount of the transistor TR caused by the back gate voltage Vbb increases as it approaches the upper right and lower left corners of the circuit block BLd. For this reason, in the circuit block BLd set in the operating state, the variation in the delay amount of the transistor TR caused by the power supply voltage Vdd is offset by the variation in the delay amount of the transistor TR caused by the back gate voltage Vbb. As a result, the semiconductor device SEM3 can reduce variations in the delay time of the transistors TR in the circuit block BLd set to the operating state.

図８は、図５に示した半導体装置ＳＥＭ３のトランジスタＴＲの遅延量のばらつきの別の例を示している。なお、図８では、回路ブロックＢＬａ、ＢＬｄが非動作状態で、回路ブロックＢＬｂ、ＢＬｃが動作状態の場合における半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図８の網掛けの濃淡の意味は、図４と同一または同様である。   FIG. 8 shows another example of variation in the delay amount of the transistor TR of the semiconductor device SEM3 shown in FIG. In FIG. 8, the variation of the delay amount (delay time) of the transistor TR in the semiconductor chip CHIP3 when the circuit blocks BLa and BLd are in the non-operating state and the circuit blocks BLb and BLc are in the operating state is shaded. This is shown schematically. The meaning of the shaded shades in FIG. 8 is the same as or similar to that in FIG.

電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｂ、ＢＬｃの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ３の周縁部における各辺の中心（回路ブロックＢＬｂの左上および右下の角、回路ブロックＢＬｃの左上および右下の角）に近づくほど、増加する。   The delay amount of the transistor TR due to the power supply voltage Vdd increases as it approaches the center of the circuit blocks BLb and BLc set in the operating state. On the other hand, the delay amount of the transistor TR due to the back gate voltage Vbb is the center of each side in the peripheral portion of the semiconductor chip CHIP3 (upper left and lower right corners of the circuit block BLb, upper left and lower right corners of the circuit block BLc). The closer you are, the more it increases.

このため、半導体チップＣＨＩＰ３の中心付近の領域ＡＲ１では、回路ブロックＢＬｂの左上の角付近の領域等に比べて、トランジスタＴＲの遅延量のばらつきを抑制する効果は、小さい。なお、この場合でも、バックゲート電圧Ｖｂｂを配線網ＷＮｖｂｂの１カ所から供給する場合（例えば、半導体チップＣＨＩＰ３の左上の角付近の配線網ＷＮｖｂｂの周縁部）に比べて、半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延時間のばらつきを低減できる。   For this reason, in the area AR1 near the center of the semiconductor chip CHIP3, the effect of suppressing the variation in the delay amount of the transistor TR is small compared to the area near the upper left corner of the circuit block BLb. Even in this case, the transistor in the semiconductor chip CHIP3 is compared with the case where the back gate voltage Vbb is supplied from one place of the wiring network WNvbb (for example, the peripheral edge of the wiring network WNvbb near the upper left corner of the semiconductor chip CHIP3). Variation in the delay time of TR can be reduced.

図９は、図５に示した半導体装置ＳＥＭ３のトランジスタＴＲの遅延量のばらつきの別の例を示している。なお、図９では、回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄが動作状態の場合における半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図９の網掛けの濃淡の意味は、図４と同一または同様である。   FIG. 9 shows another example of variation in the delay amount of the transistor TR of the semiconductor device SEM3 shown in FIG. In FIG. 9, variation in the delay amount (delay time) of the transistor TR in the semiconductor chip CHIP3 when the circuit blocks BLa, BLb, BLc, and BLd are in an operating state is schematically shown by shading. The meanings of the shaded shades in FIG. 9 are the same as or similar to those in FIG.

電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、全ての回路ブロックＢＬが動作状態であるため、半導体チップＣＨＩＰ３の中心に近づくほど増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ３の各辺の中心に近づくほど、増加する。すなわち、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ３の中心に近づくほど、減少する。このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。この結果、半導体装置ＳＥＭ３は、半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延時間のばらつきを低減できる。   The delay amount of the transistor TR due to the power supply voltage Vdd increases as it approaches the center of the semiconductor chip CHIP3 because all the circuit blocks BL are in the operating state. On the other hand, the delay amount of the transistor TR caused by the back gate voltage Vbb increases as it approaches the center of each side of the semiconductor chip CHIP3. In other words, the delay amount of the transistor TR due to the back gate voltage Vbb decreases as the distance from the center of the semiconductor chip CHIP3 approaches. Therefore, the variation in the delay amount of the transistor TR caused by the power supply voltage Vdd is offset by the variation in the delay amount of the transistor TR caused by the back gate voltage Vbb. As a result, the semiconductor device SEM3 can reduce variation in delay time of the transistor TR in the semiconductor chip CHIP3.

図１０は、図５に示した半導体装置ＳＥＭ３の給電方法の一例を示している。図１０のステップＳ１００、Ｓ１２０は、電圧生成部ＶＧ１、ＶＧ２により実行される。また、ステップＳ１１０は、制御部ＣＮＴ１により実行される。なお、電圧生成部ＶＧ２の動作は、電圧生成部ＶＧ１の動作と同一または同様である。このため、図１０では、電圧生成部ＶＧ１および制御部ＣＮＴ１の動作を中心に説明する。   FIG. 10 shows an example of a power feeding method for the semiconductor device SEM3 shown in FIG. Steps S100 and S120 in FIG. 10 are executed by the voltage generators VG1 and VG2. Step S110 is executed by the control unit CNT1. The operation of the voltage generator VG2 is the same as or similar to the operation of the voltage generator VG1. For this reason, in FIG. 10, it demonstrates centering around operation | movement of voltage generation part VG1 and control part CNT1.

ステップＳ１００では、電圧生成部ＶＧ（ＶＧ１、ＶＧ２）は、バックゲート電圧Ｖｂｂを生成する。   In step S100, the voltage generator VG (VG1, VG2) generates the back gate voltage Vbb.

ステップＳ１１０では、制御部ＣＮＴ１は、複数の回路ブロックＢＬのうち、動作状態に設定された回路ブロックＢＬの半導体チップＣＨＩＰ３上での位置に応じて、複数のスイッチ部ＳＷ１０の状態を制御する。例えば、制御部ＣＮＴ１は、図６に示したように、各回路ブロックＢＬのイネーブル信号ＥＮに基づいて、複数のスイッチ部ＳＷ１０の状態を制御する。   In step S110, the control unit CNT1 controls the state of the plurality of switch units SW10 according to the position on the semiconductor chip CHIP3 of the circuit block BL set to the operating state among the plurality of circuit blocks BL. For example, as illustrated in FIG. 6, the control unit CNT1 controls the states of the plurality of switch units SW10 based on the enable signal EN of each circuit block BL.

ステップＳ１２０では、電圧生成部ＶＧは、ステップＳ１１０で生成したバックゲート電圧Ｖｂｂを、トランジスタＴＲのバックゲートＢＧに供給する。例えば、電圧生成部ＶＧ１は、複数の配線ＷＬ１０および配線網ＷＮｖｂｂを介して、複数のトランジスタＴＲの各々のバックゲートＢＧにバックゲート電圧Ｖｂｂを供給する。これにより、動作状態に設定された回路ブロックＢＬ内のトランジスタＴＲのバックゲートＢＧに、バックゲート電圧Ｖｂｂが供給される。   In step S120, the voltage generation unit VG supplies the back gate voltage Vbb generated in step S110 to the back gate BG of the transistor TR. For example, the voltage generation unit VG1 supplies the back gate voltage Vbb to the back gate BG of each of the plurality of transistors TR via the plurality of wirings WL10 and the wiring network WNvbb. As a result, the back gate voltage Vbb is supplied to the back gate BG of the transistor TR in the circuit block BL set in the operating state.

以上、図５から図１０に示した実施形態の半導体装置ＳＥＭ３および半導体装置ＳＥＭ３の給電方法においても、図１に示した実施形態の半導体装置ＳＥＭおよび半導体装置ＳＥＭの給電方法と同様の効果を得ることができる。例えば、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。これにより、この実施形態では、半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延時間のばらつきを低減できる。   As described above, the power supply method of the semiconductor device SEM3 and the semiconductor device SEM3 according to the embodiment shown in FIGS. 5 to 10 also achieves the same effect as the power supply method of the semiconductor device SEM and the semiconductor device SEM according to the embodiment shown in FIG. be able to. For example, in this embodiment, the direction of the voltage drop of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and the direction of the voltage drop of the back gate voltage Vbb supplied to the back gate voltage network WN Can be aligned. Thereby, in this embodiment, the dispersion | variation in the delay time of transistor TR in semiconductor chip CHIP3 can be reduced.

さらに、この実施形態では、動作状態の回路ブロックＢＬの半導体チップＣＨＩＰ３上での位置に応じて変化する電源電圧Ｖｄｄの電圧降下の量の分布に合わせて、バックゲート電圧Ｖｂｂの供給経路を能動的に制御できる。これにより、この実施形態では、半導体チップＣＨＩＰ３内の一部の回路ブロックＢＬが動作する場合、動作する回路ブロックＢＬ内のトランジスタＴＲの遅延時間のばらつきを低減できる。   Further, in this embodiment, the supply path of the back gate voltage Vbb is activated in accordance with the distribution of the amount of voltage drop of the power supply voltage Vdd that changes according to the position of the circuit block BL in the operating state on the semiconductor chip CHIP3. Can be controlled. Thereby, in this embodiment, when some circuit blocks BL in the semiconductor chip CHIP3 operate, variation in delay time of the transistors TR in the operating circuit block BL can be reduced.

図１１は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ４は、図５に示した半導体チップＣＨＩＰ３の代わりに半導体チップＣＨＩＰ４を有していることを除いて、図５に示した半導体装置ＳＥＭ３と同一または同様である。半導体チップＣＨＩＰ４は、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々の部分ＰＴ２０、ＰＴ２１の位置が図５に示した半導体チップＣＨＩＰ３と相違する。このため、半導体チップＣＨＩＰ４は、図５に示した制御部ＣＮＴ１の代わりに制御部ＣＮＴ２を有している。半導体チップＣＨＩＰ４のその他の構成は、図５に示した半導体チップＣＨＩＰ３と同一または同様である。図１から図１０で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。なお、図１１では、図５と同様に、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。   FIG. 11 shows another embodiment of the semiconductor device and the power supply method for the semiconductor device. The semiconductor device SEM4 of this embodiment is the same as or similar to the semiconductor device SEM3 shown in FIG. 5 except that it has a semiconductor chip CHIP4 instead of the semiconductor chip CHIP3 shown in FIG. The semiconductor chip CHIP4 is different from the semiconductor chip CHIP3 shown in FIG. 5 in the positions of the portions PT20 and PT21 of the wirings WL10a, WL10b, WL10c, and WL10d. Therefore, the semiconductor chip CHIP4 has a control unit CNT2 instead of the control unit CNT1 shown in FIG. The other configuration of the semiconductor chip CHIP4 is the same as or similar to that of the semiconductor chip CHIP3 shown in FIG. The same or similar elements as those described in FIGS. 1 to 10 are denoted by the same or similar reference numerals, and detailed description thereof will be omitted. In FIG. 11, as in FIG. 5, the voltage generator VG2, the power supply pads PDvdd, PDgnd, the wiring network WNvdd, the contact part CT10, the transistor TR, and the like illustrated in FIG.

部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄと配線網ＷＮｖｂｂの周縁部との接続部分であり、配線網ＷＮｖｂｂの角付近にそれぞれ配置される。これにより、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、半導体チップＣＨＩＰ４の中心に対して点対称になるように配置される。   The portions PT21a, PT21b, PT21c, and PT21d are connection portions between the wirings WL10a, WL10b, WL10c, and WL10d and the peripheral edge of the wiring network WNvbb, and are respectively disposed near the corners of the wiring network WNvbb. Thereby, the connection parts PT21a, PT21b, PT21c, PT21d are arranged so as to be point-symmetric with respect to the center of the semiconductor chip CHIP4.

配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１０まで共通の経路で配線され、部分ＰＴ１０から分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線される。また、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄは、配線ＷＬ１０の部分ＰＴ１０と接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄとの間にそれぞれ配置される。   The wiring WL10 is wired in a common path from the output terminal POUT of the voltage generation unit VG1 to the part PT10, and is branched from the part PT10 and wired to the connection parts PT21a, PT21b, PT21c, and PT21d. The switch units SW10a, SW10b, SW10c, and SW10d are respectively disposed between the portion PT10 of the wiring WL10 and the connection portions PT21a, PT21b, PT21c, and PT21d.

したがって、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各スイッチ部ＳＷ１０までの配線と、各スイッチ部ＳＷ１０から各接続部分ＰＴ２１までの配線とを有する。なお、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄは、例えば、電圧生成部ＶＧ１の出力端子ＰＯＵＴから接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまでの長さ（スイッチ部ＳＷ１０を除いた部分の配線長）を揃えて配線される。   Therefore, each of the wirings WL10a, WL10b, WL10c, and WL10d includes a wiring from the output terminal POUT of the voltage generation unit VG1 to each switch unit SW10 and a wiring from each switch unit SW10 to each connection part PT21. The wirings WL10a, WL10b, WL10c, and WL10d have, for example, the same length from the output terminal POUT of the voltage generation unit VG1 to the connection portions PT21a, PT21b, PT21c, and PT21d (wiring length of the portion excluding the switch unit SW10). Wired.

制御部ＣＮＴ２は、複数の回路ブロックＢＬのうち、動作状態に設定された回路ブロックＢＬの半導体チップＣＨＩＰ４上での位置に応じて、複数のスイッチ部ＳＷ１０の状態を制御する。例えば、制御部ＣＮＴ２は、各回路ブロックＢＬのイネーブル信号ＥＮを受け、イネーブル信号ＥＮに基づいて、複数のスイッチ部ＳＷ１０の状態を制御する。これにより、半導体装置ＳＥＭ４は、動作状態の回路ブロックＢＬの半導体チップＣＨＩＰ４上での位置に応じて変化する電源電圧Ｖｄｄの電圧降下の量の分布に合わせて、バックゲート電圧Ｖｂｂの供給経路を能動的に制御できる。   The control unit CNT2 controls the state of the plurality of switch units SW10 according to the position on the semiconductor chip CHIP4 of the circuit block BL set to the operating state among the plurality of circuit blocks BL. For example, the control unit CNT2 receives the enable signal EN of each circuit block BL, and controls the states of the plurality of switch units SW10 based on the enable signal EN. Thus, the semiconductor device SEM4 activates the supply path of the back gate voltage Vbb in accordance with the distribution of the amount of voltage drop of the power supply voltage Vdd that changes according to the position of the circuit block BL in the operating state on the semiconductor chip CHIP4. Can be controlled.

なお、半導体装置ＳＥＭ４の給電方法は、例えば、図１０に示した半導体装置ＳＥＭ３の給電方法と同一または同様である。例えば、半導体装置ＳＥＭ４の給電方法は、半導体装置ＳＥＭ３、半導体チップＣＨＩＰ３および制御部ＣＮＴ１を、半導体装置ＳＥＭ４、半導体チップＣＨＩＰ４および制御部ＣＮＴ２にそれぞれ読み替えることにより、図１０で説明される。   Note that the power supply method of the semiconductor device SEM4 is, for example, the same as or similar to the power supply method of the semiconductor device SEM3 illustrated in FIG. For example, the power supply method of the semiconductor device SEM4 will be described with reference to FIG. 10 by replacing the semiconductor device SEM3, the semiconductor chip CHIP3, and the control unit CNT1 with the semiconductor device SEM4, the semiconductor chip CHIP4, and the control unit CNT2, respectively.

図１２は、図１１に示したスイッチ部ＳＷ１０の動作の一例を示している。制御部ＣＮＴ２は、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとが揃うように、スイッチ部ＳＷ１０の状態を制御する。   FIG. 12 shows an example of the operation of the switch unit SW10 shown in FIG. The control unit CNT2 has the same voltage drop direction of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and the voltage drop direction of the back gate voltage Vbb supplied to the back gate voltage network WN. As described above, the state of the switch unit SW10 is controlled.

例えば、信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”０”の場合（回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄが非動作状態の場合）、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮｄのみが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃがオフし、スイッチ部ＳＷ１０ｄがオンする。なお、この場合のトランジスタＴＲの遅延量のばらつきの一例は、図１３に示される。   For example, when the signals ENa, ENb, ENc, and ENd are all “0” (when the circuit blocks BLa, BLb, BLc, and BLd are in an inoperative state), the switch units SW10a, SW10b, SW10c, and SW10d are turned on. When only the signal ENd is “1”, the switch units SW10a, SW10b, and SW10c are turned off, and the switch unit SW10d is turned on. An example of the variation in the delay amount of the transistor TR in this case is shown in FIG.

信号ＥＮａ、ＥＮｂが”０”で、信号ＥＮｃ、ＥＮｄが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂがオフし、スイッチ部ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄがそれぞれ、”０”、”１”、”１”、”０”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｄがオフし、スイッチ部ＳＷ１０ｂ、ＳＷ１０ｃがオンする。この場合のトランジスタＴＲの遅延量のばらつきの一例は、図１４に示される。   When the signals ENa and ENb are “0” and the signals ENc and ENd are “1”, the switch units SW10a and SW10b are turned off and the switch units SW10c and SW10d are turned on. When the signals ENa, ENb, ENc, and ENd are “0”, “1”, “1”, and “0”, respectively, the switch units SW10a and SW10d are turned off and the switch units SW10b and SW10c are turned on. An example of the variation in the delay amount of the transistor TR in this case is shown in FIG.

信号ＥＮａのみが”０”の場合、スイッチ部ＳＷ１０ａがオフし、スイッチ部ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。なお、図４に示したトランジスタＴＲの遅延量のばらつきの一例は、信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”１”の場合のトランジスタＴＲの遅延量のばらつきに対応している。   When only the signal ENa is “0”, the switch unit SW10a is turned off, and the switch units SW10b, SW10c, and SW10d are turned on. When the signals ENa, ENb, ENc, and ENd are all “1”, the switch units SW10a, SW10b, SW10c, and SW10d are turned on. Note that the example of the variation in the delay amount of the transistor TR illustrated in FIG. 4 corresponds to the variation in the delay amount of the transistor TR when the signals ENa, ENb, ENc, and ENd are all “1”.

図１３は、図１１に示した半導体装置ＳＥＭ４のトランジスタＴＲの遅延量のばらつきの一例を示している。なお、図１３では、回路ブロックＢＬａ、ＢＬｂ、ＢＬｃが非動作状態で、回路ブロックＢＬｄが動作状態の場合における半導体チップＣＨＩＰ４内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図１３の網掛けの濃淡の意味は、図４と同一または同様である。   FIG. 13 shows an example of variation in the delay amount of the transistor TR of the semiconductor device SEM4 shown in FIG. In FIG. 13, the variation in delay amount (delay time) of the transistor TR in the semiconductor chip CHIP4 when the circuit blocks BLa, BLb, and BLc are in an inactive state and the circuit block BLd is in an operating state is shaded. This is shown schematically. The meanings of the shaded shades in FIG. 13 are the same as or similar to those in FIG.

電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｄの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、回路ブロックＢＬｄの右下の角に近づくほど、増加する。このため、動作状態に設定された回路ブロックＢＬｄでは、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。この結果、半導体装置ＳＥＭ４は、動作状態に設定された回路ブロックＢＬｄ内のトランジスタＴＲの遅延時間のばらつきを低減できる。   The delay amount of the transistor TR due to the power supply voltage Vdd increases as it approaches the center of the circuit block BLd set to the operating state. On the other hand, the delay amount of the transistor TR caused by the back gate voltage Vbb increases as it approaches the lower right corner of the circuit block BLd. For this reason, in the circuit block BLd set in the operating state, the variation in the delay amount of the transistor TR caused by the power supply voltage Vdd is offset by the variation in the delay amount of the transistor TR caused by the back gate voltage Vbb. As a result, the semiconductor device SEM4 can reduce the variation in the delay time of the transistor TR in the circuit block BLd set in the operating state.

図１４は、図１１に示した半導体装置ＳＥＭ４のトランジスタＴＲの遅延量のばらつきの別の例を示している。なお、図１４では、回路ブロックＢＬａ、ＢＬｄが非動作状態で、回路ブロックＢＬｂ、ＢＬｃが動作状態の場合における半導体チップＣＨＩＰ４内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図１４の網掛けの濃淡の意味は、図４と同一または同様である。   FIG. 14 shows another example of variation in delay amount of the transistor TR of the semiconductor device SEM4 shown in FIG. In FIG. 14, the variation of the delay amount (delay time) of the transistor TR in the semiconductor chip CHIP4 in the case where the circuit blocks BLa and BLd are in the non-operating state and the circuit blocks BLb and BLc are in the operating state is shaded. This is shown schematically. The meanings of the shaded shades in FIG. 14 are the same as or similar to those in FIG.

電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｂ、ＢＬｃの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ４の右上および左下の角に近づくほど、増加する。   The delay amount of the transistor TR due to the power supply voltage Vdd increases as it approaches the center of the circuit blocks BLb and BLc set in the operating state. On the other hand, the delay amount of the transistor TR due to the back gate voltage Vbb increases as it approaches the upper right and lower left corners of the semiconductor chip CHIP4.

このため、半導体チップＣＨＩＰ４の中心付近の領域ＡＲ１では、回路ブロックＢＬｂの左下の角付近の領域等に比べて、トランジスタＴＲの遅延量のばらつきを抑制する効果は、小さい。なお、この場合でも、バックゲート電圧Ｖｂｂを配線網ＷＮｖｂｂの１カ所から供給する場合（例えば、半導体チップＣＨＩＰ４の左上の角付近の配線網ＷＮｖｂｂの周縁部）に比べて、半導体チップＣＨＩＰ４内のトランジスタＴＲの遅延時間のばらつきを低減できる。   For this reason, in the area AR1 near the center of the semiconductor chip CHIP4, the effect of suppressing variation in the delay amount of the transistor TR is small compared to the area near the lower left corner of the circuit block BLb. Even in this case, the transistors in the semiconductor chip CHIP4 are compared with the case where the back gate voltage Vbb is supplied from one place of the wiring network WNvbb (for example, the peripheral portion of the wiring network WNvbb near the upper left corner of the semiconductor chip CHIP4). Variation in the delay time of TR can be reduced.

以上、図１１から図１４に示した実施形態の半導体装置ＳＥＭ４および半導体装置ＳＥＭ４の給電方法においても、図５から図１０に示した実施形態の半導体装置ＳＥＭ３および半導体装置ＳＥＭ３の給電方法と同様の効果を得ることができる。例えば、この実施形態では、半導体チップＣＨＩＰ４内のトランジスタＴＲの遅延時間のばらつきを低減できる。また、この実施形態では、半導体チップＣＨＩＰ４内の一部の回路ブロックＢＬが動作する場合、動作する回路ブロックＢＬ内のトランジスタＴＲの遅延時間のばらつきを低減できる。   As described above, the power supply method of the semiconductor device SEM4 and the semiconductor device SEM4 of the embodiment shown in FIGS. 11 to 14 is the same as the power supply method of the semiconductor device SEM3 and the semiconductor device SEM3 of the embodiment shown in FIGS. An effect can be obtained. For example, in this embodiment, variation in delay time of the transistor TR in the semiconductor chip CHIP4 can be reduced. Further, in this embodiment, when some circuit blocks BL in the semiconductor chip CHIP4 operate, variation in delay time of the transistors TR in the operating circuit block BL can be reduced.

図１５は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ５は、図５に示した半導体チップＣＨＩＰ３の代わりに半導体チップＣＨＩＰ５を有していることを除いて、図５に示した半導体装置ＳＥＭ３と同一または同様である。半導体チップＣＨＩＰ５は、配線ＷＬ１０およびスイッチ部ＳＷ１０の数が図５に示した半導体チップＣＨＩＰ３と相違する。このため、半導体チップＣＨＩＰ５は、図５に示した制御部ＣＮＴ１の代わりに制御部ＣＮＴ３を有している。半導体チップＣＨＩＰ５のその他の構成は、図５に示した半導体チップＣＨＩＰ３と同一または同様である。図１から図１４で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。なお、図１５では、図５と同様に、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。また、図１５では、複数のスイッチ部ＳＷ１０の制御信号ＳＩＧＳＷをまとめて示している。   FIG. 15 shows another embodiment of a semiconductor device and a power feeding method for the semiconductor device. The semiconductor device SEM5 of this embodiment is the same as or similar to the semiconductor device SEM3 shown in FIG. 5 except that it has a semiconductor chip CHIP5 instead of the semiconductor chip CHIP3 shown in FIG. The semiconductor chip CHIP5 is different from the semiconductor chip CHIP3 shown in FIG. 5 in the number of wirings WL10 and switch units SW10. Therefore, the semiconductor chip CHIP5 has a control unit CNT3 instead of the control unit CNT1 shown in FIG. Other configurations of the semiconductor chip CHIP5 are the same as or similar to those of the semiconductor chip CHIP3 shown in FIG. The same or similar elements as those described in FIGS. 1 to 14 are denoted by the same or similar reference numerals, and detailed description thereof will be omitted. In FIG. 15, as in FIG. 5, the voltage generation unit VG2, the power supply pads PDvdd and PDgnd, the wiring network WNvdd, the contact unit CT10, the transistor TR, and the like illustrated in FIG. 1 are omitted. In FIG. 15, the control signals SIGSW of the plurality of switch units SW10 are collectively shown.

配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ、ＷＬ１０ｅ、ＷＬ１０ｆ、ＷＬ１０ｇ、ＷＬ１０ｈ、ＷＬ１０ｚ）は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１４まで共通の経路で配線される。そして、配線ＷＬ１０は、部分ＰＴ１４から分岐して各接続部分ＰＴ２１（ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ、ＰＴ２１ｅ、ＰＴ２１ｆ、ＰＴ２１ｇ、ＰＴ２１ｈ、ＰＴ２１ｚ）まで配線される。なお、配線ＷＬ１０ｚの端部ＰＴ２１ｚは、配線網ＷＮｖｂｂの中心付近に接続される。   The wiring WL10 (WL10a, WL10b, WL10c, WL10d, WL10e, WL10f, WL10g, WL10h, WL10z) is wired through a common path from the output terminal POUT of the voltage generator VG1 to the part PT14. The wiring WL10 branches from the portion PT14 and is wired to each connection portion PT21 (PT21a, PT21b, PT21c, PT21d, PT21e, PT21f, PT21g, PT21h, PT21z). Note that the end portion PT21z of the wiring WL10z is connected to the vicinity of the center of the wiring network WNvbb.

また、配線ＷＬ１０ａ、ＷＬ１０ｃ、ＷＬ１０ｅ、ＷＬ１０ｇの各々の端部ＰＴ２１ａ、ＰＴ２１ｃ、ＰＴ２１ｅ、ＰＴ２１ｇは、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近にそれぞれ接続される。そして、配線ＷＬ１０ｂ、ＷＬ１０ｄ、ＷＬ１０ｆ、ＷＬ１０ｈの各々の端部ＰＴ２１ｂ、ＰＴ２１ｄ、ＰＴ２１ｆ、ＰＴ２１ｈは、配線網ＷＮｖｂｂの角付近にそれぞれ接続される。これにより、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ、ＰＴ２１ｅ、ＰＴ２１ｆ、ＰＴ２１ｇ、ＰＴ２１ｈは、半導体チップＣＨＩＰ５の中心に対して点対称になるように配置される。   Further, the end portions PT21a, PT21c, PT21e, and PT21g of the wirings WL10a, WL10c, WL10e, and WL10g are respectively connected near the center of each side of the outermost periphery (peripheral portion) of the wiring network WNvbb. Then, the end portions PT21b, PT21d, PT21f, and PT21h of the wirings WL10b, WL10d, WL10f, and WL10h are respectively connected near the corners of the wiring network WNvbb. Thereby, the connection parts PT21a, PT21b, PT21c, PT21d, PT21e, PT21f, PT21g, and PT21h are arranged so as to be point-symmetric with respect to the center of the semiconductor chip CHIP5.

各スイッチ部ＳＷ１０（ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇ、ＳＷ１０ｈ、ＳＷ１０ｚ）は、配線ＷＬ１０の部分ＰＴ１４と各接続部分ＰＴ２１との間に配置される。   Each switch unit SW10 (SW10a, SW10b, SW10c, SW10d, SW10e, SW10f, SW10g, SW10h, SW10z) is disposed between the portion PT14 of the wiring WL10 and each connection portion PT21.

したがって、各配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各スイッチ部ＳＷ１０までの配線と、各スイッチ部ＳＷ１０から各接続部分ＰＴ２１までの配線とを有する。なお、各配線ＷＬ１０は、例えば、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各接続部分ＰＴ２１までの長さ（スイッチ部ＳＷ１０を除いた部分の配線長）を揃えて配線される。   Therefore, each wiring WL10 has a wiring from the output terminal POUT of the voltage generation unit VG1 to each switch unit SW10 and a wiring from each switch unit SW10 to each connection part PT21. Each wiring WL10 is wired with the same length from the output terminal POUT of the voltage generation unit VG1 to each connection part PT21 (the wiring length of the part excluding the switch part SW10), for example.

制御部ＣＮＴ３は、複数の回路ブロックＢＬのうち、動作状態に設定された回路ブロックＢＬの半導体チップＣＨＩＰ５上での位置に応じて、複数のスイッチ部ＳＷ１０の状態を制御する。例えば、制御部ＣＮＴ３は、各回路ブロックＢＬのイネーブル信号ＥＮを受け、イネーブル信号ＥＮに基づいて、複数のスイッチ部ＳＷ１０の状態を制御する。これにより、半導体装置ＳＥＭ５は、動作状態の回路ブロックＢＬの半導体チップＣＨＩＰ５上での位置に応じて変化する電源電圧Ｖｄｄの電圧降下の量の分布に合わせて、バックゲート電圧Ｖｂｂの供給経路を能動的に制御できる。   The control unit CNT3 controls the state of the plurality of switch units SW10 according to the position on the semiconductor chip CHIP5 of the circuit block BL set to the operating state among the plurality of circuit blocks BL. For example, the control unit CNT3 receives the enable signal EN of each circuit block BL, and controls the states of the plurality of switch units SW10 based on the enable signal EN. Accordingly, the semiconductor device SEM5 activates the supply path of the back gate voltage Vbb in accordance with the distribution of the amount of voltage drop of the power supply voltage Vdd that changes according to the position of the circuit block BL in the operating state on the semiconductor chip CHIP5. Can be controlled.

なお、半導体装置ＳＥＭ５の給電方法は、例えば、図１０に示した半導体装置ＳＥＭ３の給電方法と同一または同様である。例えば、半導体装置ＳＥＭ５の給電方法は、半導体装置ＳＥＭ３、半導体チップＣＨＩＰ３および制御部ＣＮＴ１を、半導体装置ＳＥＭ５、半導体チップＣＨＩＰ５および制御部ＣＮＴ３にそれぞれ読み替えることにより、図１０で説明される。   Note that the power supply method of the semiconductor device SEM5 is the same as or similar to the power supply method of the semiconductor device SEM3 illustrated in FIG. For example, the power supply method of the semiconductor device SEM5 is described with reference to FIG. 10 by replacing the semiconductor device SEM3, the semiconductor chip CHIP3, and the control unit CNT1 with the semiconductor device SEM5, the semiconductor chip CHIP5, and the control unit CNT3, respectively.

図１６は、図１５に示したスイッチ部ＳＷ１０の動作の一例を示している。制御部ＣＮＴ３は、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとが揃うように、スイッチ部ＳＷ１０の状態を制御する。   FIG. 16 shows an example of the operation of the switch unit SW10 shown in FIG. The control unit CNT3 aligns the direction of the voltage drop of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and the direction of the voltage drop of the back gate voltage Vbb supplied to the back gate voltage network WN. As described above, the state of the switch unit SW10 is controlled.

例えば、信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”０”の場合、スイッチ部ＳＷ１０ｚ、ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇ、ＳＷ１０ｈがオンする。信号ＥＮｄのみが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｈがオフし、スイッチ部ＳＷ１０ｚ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇがオンする。   For example, when the signals ENa, ENb, ENc, and ENd are all “0”, the switch units SW10z, SW10a, SW10b, SW10c, SW10d, SW10e, SW10f, SW10g, and SW10h are turned on. When only the signal ENd is “1”, the switch units SW10a, SW10b, SW10c, SW10d, and SW10h are turned off, and the switch units SW10z, SW10e, SW10f, and SW10g are turned on.

信号ＥＮａ、ＥＮｂが”０”で、信号ＥＮｃ、ＥＮｄが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｈがオフし、スイッチ部ＳＷ１０ｚ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄがそれぞれ、”０”、”１”、”１”、”０”の場合、スイッチ部ＳＷ１０ｚ、ＳＷ１０ｂ、ＳＷ１０ｆがオフし、スイッチ部ＳＷ１０ａ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｇ、ＳＷ１０ｈがオンする。この場合のトランジスタＴＲの遅延量のばらつきの一例は、図１７に示される。   When the signals ENa and ENb are “0” and the signals ENc and ENd are “1”, the switch units SW10a, SW10b, and SW10h are turned off, and the switch units SW10z, SW10c, SW10d, SW10e, SW10f, and SW10g are turned on. When the signals ENa, ENb, ENc, ENd are “0”, “1”, “1”, “0”, respectively, the switch units SW10z, SW10b, SW10f are turned off, and the switch units SW10a, SW10c, SW10d, SW10e, SW10g and SW10h are turned on. An example of the variation in the delay amount of the transistor TR in this case is shown in FIG.

信号ＥＮａのみが”０”の場合、スイッチ部ＳＷ１０ｚ、ＳＷ１０ｂがオフし、スイッチ部ＳＷ１０ａ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇ、ＳＷ１０ｈがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”１”の場合、スイッチ部ＳＷ１０ｚがオフし、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇ、ＳＷ１０ｈがオンする。   When only the signal ENa is “0”, the switch units SW10z and SW10b are turned off, and the switch units SW10a, SW10c, SW10d, SW10e, SW10f, SW10g, and SW10h are turned on. When the signals ENa, ENb, ENc, and ENd are all “1”, the switch unit SW10z is turned off, and the switch units SW10a, SW10b, SW10c, SW10d, SW10e, SW10f, SW10g, and SW10h are turned on.

図１７は、図１５に示した半導体装置ＳＥＭ５のトランジスタＴＲの遅延量のばらつきの一例を示している。なお、図１７では、回路ブロックＢＬａ、ＢＬｄが非動作状態で、回路ブロックＢＬｂ、ＢＬｃが動作状態の場合における半導体チップＣＨＩＰ５内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図１７の網掛けの濃淡の意味は、図４と同一または同様である。   FIG. 17 shows an example of variation in the delay amount of the transistor TR of the semiconductor device SEM5 shown in FIG. In FIG. 17, the variation of the delay amount (delay time) of the transistor TR in the semiconductor chip CHIP5 when the circuit blocks BLa and BLd are in an inactive state and the circuit blocks BLb and BLc are in an operating state is shaded. This is shown schematically. Note that the shaded shades in FIG. 17 are the same as or similar to those in FIG.

電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｂ、ＢＬｃの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｂでは、回路ブロックＢＬｂの左上、左下および右下の角に近づくほど、増加する。また、動作状態に設定された回路ブロックＢＬｃでは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、回路ブロックＢＬｃの左上、右上および右下の角に近づくほど、増加する。   The delay amount of the transistor TR due to the power supply voltage Vdd increases as it approaches the center of the circuit blocks BLb and BLc set in the operating state. On the other hand, the delay amount of the transistor TR due to the back gate voltage Vbb increases in the circuit block BLb set to the operating state as it approaches the upper left, lower left and lower right corners of the circuit block BLb. In the circuit block BLc set to the operating state, the delay amount of the transistor TR due to the back gate voltage Vbb increases as the upper left, upper right, and lower right corners of the circuit block BLc are approached.

このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。この結果、半導体装置ＳＥＭ５は、動作状態に設定された回路ブロックＢＬｂ、ＢＬｃ内のトランジスタＴＲの遅延時間のばらつきを低減できる。   Therefore, the variation in the delay amount of the transistor TR caused by the power supply voltage Vdd is offset by the variation in the delay amount of the transistor TR caused by the back gate voltage Vbb. As a result, the semiconductor device SEM5 can reduce variations in the delay time of the transistors TR in the circuit blocks BLb and BLc set to the operating state.

以上、図１５から図１７に示した実施形態の半導体装置ＳＥＭ５および半導体装置ＳＥＭ５の給電方法においても、図５から図１４に示した実施形態の半導体装置ＳＥＭ３、ＳＥＭ４および半導体装置ＳＥＭ３、ＳＥＭ４の給電方法と同様の効果を得ることができる。例えば、この実施形態では、半導体チップＣＨＩＰ５内のトランジスタＴＲの遅延時間のばらつきを低減できる。   As described above, also in the power supply method of the semiconductor device SEM5 and the semiconductor device SEM5 of the embodiment shown in FIGS. 15 to 17, the power supply of the semiconductor devices SEM3 and SEM4 and the semiconductor devices SEM3 and SEM4 of the embodiment shown in FIGS. The same effect as the method can be obtained. For example, in this embodiment, variation in delay time of the transistor TR in the semiconductor chip CHIP5 can be reduced.

さらに、この実施形態では、配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部に配置された各接続部分ＰＴ２１および配線網ＷＮｖｂｂの中心付近に配置された接続部分ＰＴ２１までの長さを揃えて配線される。これにより、この実施形態では、半導体チップＣＨＩＰ５内の一部の回路ブロックＢＬが動作する場合、動作する回路ブロックＢＬ内のトランジスタＴＲの遅延時間のばらつきを、図５および図１１に示した半導体装置ＳＥＭ３、ＳＥＭ４に比べて、低減できる。   Furthermore, in this embodiment, the wiring WL10 extends from the output terminal POUT of the voltage generation unit VG1 to each connection portion PT21 disposed in the peripheral portion of the wiring network WNvbb and the connection portion PT21 disposed near the center of the wiring network WNvbb. Wired with the same length. Thus, in this embodiment, when some circuit blocks BL in the semiconductor chip CHIP5 operate, the variation in delay time of the transistor TR in the operating circuit block BL is shown in FIG. 5 and FIG. Compared to SEM3 and SEM4, it can be reduced.

図１８は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ６では、パッケージ基板ＰＫＧＢが図２に示した半導体装置ＳＥＭ２に追加されている。また、半導体装置ＳＥＭ６は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ２１までの配線の仕方が図２に示した半導体装置ＳＥＭ２と相違する。このため、半導体装置ＳＥＭ６は、図２に示した配線ＷＬ１０および半導体チップＣＨＩＰ２の代わりに、配線ＷＬ２０（ＷＬ２０ｓ、ＷＬ２０ａ、ＷＬ２０ｂ、ＷＬ２０ｃ、ＷＬ２０ｄ）および半導体チップＣＨＩＰ６を有している。   FIG. 18 shows another embodiment of a semiconductor device and a power supply method for the semiconductor device. In the semiconductor device SEM6 of this embodiment, a package substrate PKGB is added to the semiconductor device SEM2 shown in FIG. Further, the semiconductor device SEM6 is different from the semiconductor device SEM2 shown in FIG. 2 in the way of wiring from the output terminal POUT of the voltage generator VG1 to the portion PT21. Therefore, the semiconductor device SEM6 includes a wiring WL20 (WL20s, WL20a, WL20b, WL20c, WL20d) and a semiconductor chip CHIP6 instead of the wiring WL10 and the semiconductor chip CHIP2 illustrated in FIG.

半導体装置ＳＥＭ６のその他の構成は、図２に示した半導体装置ＳＥＭ２と同一または同様である。半導体チップＣＨＩＰ６は、配線ＷＬ１０の代わりに配線ＷＬ２０の一部分（配線ＷＬＣ、パッドＰＤ１）を有していることを除いて、図２に示した半導体チップＣＨＩＰ２と同一または同様である。図１から図１７で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。   Other configurations of the semiconductor device SEM6 are the same as or similar to those of the semiconductor device SEM2 illustrated in FIG. The semiconductor chip CHIP6 is the same as or similar to the semiconductor chip CHIP2 shown in FIG. 2 except that the semiconductor chip CHIP6 has a part of the wiring WL20 (wiring WLC, pad PD1) instead of the wiring WL10. The same or similar elements as those described in FIGS. 1 to 17 are denoted by the same or similar reference numerals, and detailed description thereof will be omitted.

なお、図１８では、図を見やすくするために、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。また、図１８に示した配線網ＷＮｖｂｂでは、最外周の配線以外の配線の記載を省略している。さらに、図１８では、パッケージ基板ＰＫＧＢに配置される配線ＷＬＰのうち、配線ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄ以外の配線ＷＬＰの記載を省略している。   In FIG. 18, the voltage generator VG2, the power supply pads PDvdd, PDgnd, the wiring network WNvdd, the contact part CT10, the transistor TR, and the like illustrated in FIG. Also, in the wiring network WNvbb shown in FIG. 18, the description of wiring other than the outermost peripheral wiring is omitted. Further, in FIG. 18, the wiring WLP other than the wirings WLPs, WLPa, WLPb, WLPc, and WLPd among the wirings WLP arranged on the package substrate PKGB is omitted.

半導体装置ＳＥＭ６は、ワイヤボンディング用のパッケージ基板ＰＫＧＢと、パッケージ基板ＰＫＧＢ上に配置された半導体チップＣＨＩＰ６とを有している。例えば、パッケージ基板ＰＫＧＢは、配線ＷＬＰ（ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄ等）を有している。半導体チップＣＨＩＰ６の各パッドＰＤは、ボンディングワイヤＷＢ等で、パッケージ基板ＰＫＧＢの配線ＷＬＰに接続される。なお、配線ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄと、ボンディングワイヤＷＢｓ、ＷＢａ、ＷＢｂ、ＷＢｃ、ＷＢｄは、配線ＷＬ２０に含まれる。   The semiconductor device SEM6 includes a package substrate PKGB for wire bonding and a semiconductor chip CHIP6 disposed on the package substrate PKGB. For example, the package substrate PKGB has wirings WLP (WLPs, WLPa, WLPb, WLPc, WLPd, etc.). Each pad PD of the semiconductor chip CHIP6 is connected to the wiring WLP of the package substrate PKGB by a bonding wire WB or the like. Note that the wirings WLPs, WLPa, WLPb, WLPc, and WLPd and the bonding wires WBs, WBa, WBb, WBc, and WBd are included in the wiring WL20.

半導体チップＣＨＩＰ６は、図２に示した配線ＷＬ１０の代わりに、配線ＷＬＣ（ＷＬＣｓ、ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄ）およびパッドＰＤ１（ＰＤ１ｓ、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄ）を有している。パッドＰＤ１ｓは、半導体チップＣＨＩＰ６の複数のパッドＰＤのうち、バックゲート電圧Ｖｂｂの出力パッドＰＤである。また、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄは、半導体チップＣＨＩＰ６の複数のパッドＰＤのうち、バックゲート電圧Ｖｂｂの入力パッドＰＤである。   The semiconductor chip CHIP6 has a wiring WLC (WLCs, WLCa, WLCb, WLCc, WLCd) and a pad PD1 (PD1s, PD1a, PD1b, PD1c, PD1d) instead of the wiring WL10 shown in FIG. The pad PD1s is an output pad PD of the back gate voltage Vbb among the plurality of pads PD of the semiconductor chip CHIP6. The pads PD1a, PD1b, PD1c, and PD1d are input pads PD of the back gate voltage Vbb among the plurality of pads PD of the semiconductor chip CHIP6.

なお、配線ＷＬＣｓ、ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄと、パッドＰＤ１ｓ、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄは、配線ＷＬ２０に含まれる。すなわち、配線ＷＬ２０は、半導体チップＣＨＩＰ６に配置される配線ＷＬＣおよびパッドＰＤ１と、半導体チップＣＨＩＰ６の外部に配置される配線ＷＬＰおよびボンディングワイヤＷＢとを有している。例えば、配線ＷＬ２０ａは、配線ＷＬＣｓ、ＷＬＰｓ、ＷＬＰａ、ＷＬＣａ、パッドＰＤ１ｓ、ＰＤ１ａ、ボンディングワイヤＷＢｓ、ＷＢａを有している。   Note that the wirings WLCs, WLCa, WLCb, WLCc, and WLCd and the pads PD1s, PD1a, PD1b, PD1c, and PD1d are included in the wiring WL20. That is, the wiring WL20 includes the wiring WLC and the pad PD1 arranged on the semiconductor chip CHIP6, and the wiring WLP and the bonding wire WB arranged outside the semiconductor chip CHIP6. For example, the wiring WL20a includes wirings WLCs, WLPs, WLPa, WLCa, pads PD1s, PD1a, and bonding wires WBs, WBa.

配線ＷＬ２０ｂは、配線ＷＬＣｓ、ＷＬＰｓ、ＷＬＰｂ、ＷＬＣｂ、パッドＰＤ１ｓ、ＰＤ１ｂ、ボンディングワイヤＷＢｓ、ＷＢｂを有している。配線ＷＬ２０ｃは、配線ＷＬＣｓ、ＷＬＰｓ、ＷＬＰｃ、ＷＬＣｃ、パッドＰＤ１ｓ、ＰＤ１ｃ、ボンディングワイヤＷＢｓ、ＷＢｃを有している。配線ＷＬ２０ｄは、配線ＷＬＣｓ、ＷＬＰｓ、ＷＬＰｄ、ＷＬＣｄ、パッドＰＤ１ｓ、ＰＤ１ｄ、ボンディングワイヤＷＢｓ、ＷＢｄを有している。なお、配線ＷＬＣｓ、ＷＬＰｓ、パッドＰＤ１ｓおよびボンディングワイヤＷＢｓを含む配線ＷＬ２０ｓは、配線ＷＬ２０ａ、ＷＬ２０ｂ、ＷＬ２０ｃ、ＷＬ２０ｄで共有される。   The wiring WL20b includes wirings WLCs, WLPs, WLPb, WLCb, pads PD1s, PD1b, and bonding wires WBs, WBb. The wiring WL20c includes wirings WLCs, WLPs, WLPc, WLCc, pads PD1s, PD1c, and bonding wires WBs, WBc. The wiring WL20d includes wirings WLCs, WLPs, WLPd, WLCd, pads PD1s, PD1d, and bonding wires WBs, WBd. Note that the wiring WL20s including the wirings WLCs, WLPs, the pad PD1s, and the bonding wires WBs is shared by the wirings WL20a, WL20b, WL20c, and WL20d.

配線ＷＬＣｓは、半導体チップＣＨＩＰ６に配置され、半導体チップＣＨＩＰ６の複数のパッドＰＤのうちのパッドＰＤ１ｓと電圧生成部ＶＧ１の出力端子ＰＯＵＴとを接続し、複数の配線ＷＬ２０（ＷＬ２０ａ、ＷＬ２０ｂ、ＷＬ２０ｃ、ＷＬ２０ｄ）で共有される。配線ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄは、半導体チップＣＨＩＰ６に配置され、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄの各々と配線網ＷＮｖｂｂの周縁部とを接続する。例えば、配線ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄは、配線網ＷＮｖｂｂの角付近の部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄと、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄとをそれぞれ接続する。   The wiring WLCs is arranged in the semiconductor chip CHIP6, and connects the pad PD1s of the plurality of pads PD of the semiconductor chip CHIP6 and the output terminal POUT of the voltage generation unit VG1, and a plurality of wirings WL20 (WL20a, WL20b, WL20c, WL20d). ). The wirings WLCa, WLCb, WLCc, and WLCd are arranged on the semiconductor chip CHIP6 and connect each of the pads PD1a, PD1b, PD1c, and PD1d and the peripheral portion of the wiring network WNvbb. For example, the wirings WLCa, WLCb, WLCc, and WLCd connect the portions PT21a, PT21b, PT21c, and PT21d near the corners of the wiring network WNvbb and the pads PD1a, PD1b, PD1c, and PD1d, respectively.

パッドＰＤ１ｓ、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄは、ボンディングワイヤＷＢｓ、ＷＢａ、ＷＢｂ、ＷＢｃ、ＷＢｄにより、パッケージ基板ＰＫＧＢの配線ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄにそれぞれ接続される。   The pads PD1s, PD1a, PD1b, PD1c, and PD1d are connected to the wirings WLPs, WLPa, WLPb, WLPc, and WLPd of the package substrate PKGB by bonding wires WBs, WBa, WBb, WBc, and WBd, respectively.

配線ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、部分ＰＴ１６で互いに接続されている。なお、部分ＰＴ１６は、例えば、パッケージ基板ＰＫＧＢの中心に対応する位置に設けられる。このように、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、ボンディングワイヤＷＢａ、ＷＢｂ、ＷＢｃ、ＷＢｄに接続された部分から部分ＰＴ１６までの長さを揃えて配線される。   The wirings WLPs, WLPa, WLPb, WLPc, and WLPd are connected to each other at the portion PT16. The part PT16 is provided at a position corresponding to the center of the package substrate PKGB, for example. As described above, the wirings WLPa, WLPb, WLPc, and WLPd are wired with the same length from the portion connected to the bonding wires WBa, WBb, WBc, and WBd to the portion PT16.

すなわち、ボンディングワイヤＷＢａ、ＷＢｂ、ＷＢｃ、ＷＢｄおよび配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄの各々から配線ＷＬＰｓまで長さを揃えて配線される。これにより、配線ＷＬ２０ａ、ＷＬ２０ｂ、ＷＬ２０ｃ、ＷＬ２０ｄは、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部（例えば、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）までの長さを揃えて配線される。   That is, bonding wires WBa, WBb, WBc, WBd and wirings WLPa, WLPb, WLPc, WLPd are wired with the same length from each of pads PD1a, PD1b, PD1c, PD1d to wiring WLPs. Thereby, the wirings WL20a, WL20b, WL20c, and WL20d are wired with the same length from the output terminal POUT of the voltage generation unit VG1 to the peripheral part of the wiring network WNvbb (for example, the connection portions PT21a, PT21b, PT21c, and PT21d). The

なお、半導体装置ＳＥＭ６の構成は、この例に限定されない。例えば、接続部ＰＴ２１は、図１に示したように、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近に配置されてもよい。あるいは、接続部ＰＴ２１は、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近と角付近との８カ所に配置されてもよい。この場合、接続部ＰＴ２１に接続されるパッドＰＤ１は、接続部ＰＴ２１の近傍に配置される。   Note that the configuration of the semiconductor device SEM6 is not limited to this example. For example, as shown in FIG. 1, the connection part PT21 may be arranged near the center of each side of the outermost periphery (peripheral part) of the wiring network WNvbb. Or connection part PT21 may be arrange | positioned at eight places near the center of each edge | side of the outermost periphery (peripheral part) of wiring network WNvbb, and corner vicinity. In this case, the pad PD1 connected to the connection part PT21 is disposed in the vicinity of the connection part PT21.

以上、図１８に示した実施形態の半導体装置ＳＥＭ６および半導体装置ＳＥＭ６の給電方法においても、図２から図４に示した実施形態の半導体装置ＳＥＭ２および半導体装置ＳＥＭ２の給電方法と同様の効果を得ることができる。例えば、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。これにより、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。この結果、この実施形態では、半導体チップＣＨＩＰ６内のトランジスタＴＲの遅延時間のばらつきを低減できる。   As described above, the power supply method of the semiconductor device SEM6 and the semiconductor device SEM6 according to the embodiment shown in FIG. 18 also obtains the same effect as the power supply method of the semiconductor device SEM2 and the semiconductor device SEM2 according to the embodiment shown in FIGS. be able to. For example, in this embodiment, the direction of the voltage drop of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and the direction of the voltage drop of the back gate voltage Vbb supplied to the back gate voltage network WN Can be aligned. Thereby, the change in the delay time of the transistor TR caused by the power supply voltage Vdd is canceled by the change in the delay time of the transistor TR caused by the back gate voltage Vbb. As a result, in this embodiment, variation in delay time of the transistor TR in the semiconductor chip CHIP6 can be reduced.

さらに、この実施形態では、パッケージ基板ＰＫＧＢの配線ＷＬＰが配線ＷＬ２０の一部に使用される。パッケージ基板ＰＫＧＢでは、半導体チップＣＨＩＰ６内の配線ＷＬに比べて低いインピーダンスの配線ＷＬＰを使用できる。このため、この実施形態では、バックゲート電圧Ｖｂｂの電圧降下の量およびリップルの大きさを、図２に示した半導体装置ＳＥＭ２に比べて、小さくできる。   Furthermore, in this embodiment, the wiring WLP of the package substrate PKGB is used as a part of the wiring WL20. In the package substrate PKGB, the wiring WLP having a lower impedance than the wiring WL in the semiconductor chip CHIP6 can be used. For this reason, in this embodiment, the amount of the voltage drop of the back gate voltage Vbb and the magnitude of the ripple can be reduced as compared with the semiconductor device SEM2 shown in FIG.

図１９は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ７は、図１８に示したパッケージ基板ＰＫＧＢ、半導体チップＣＨＩＰ６およびボンディングワイヤＷＢの代わりに、パッケージ基板ＰＫＧＢ２、半導体チップＣＨＩＰ７およびバンプＢＰを有している。このため、半導体装置ＳＥＭ７は、図１８に示した配線ＷＬ２０の代わりに、配線ＷＬ２２を有している。半導体装置ＳＥＭ７のその他の構成は、図１８に示した半導体装置ＳＥＭ６と同一または同様である。半導体チップＣＨＩＰ７は、バンプ接続に対応していることを除いて、図１８に示した半導体チップＣＨＩＰ６と同一または同様である。図１から図１８で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。   FIG. 19 shows another embodiment of the semiconductor device and the power feeding method of the semiconductor device. The semiconductor device SEM7 of this embodiment has a package substrate PKGB2, a semiconductor chip CHIP7, and a bump BP instead of the package substrate PKGB, the semiconductor chip CHIP6, and the bonding wire WB shown in FIG. Therefore, the semiconductor device SEM7 includes a wiring WL22 instead of the wiring WL20 illustrated in FIG. Other configurations of the semiconductor device SEM7 are the same as or similar to those of the semiconductor device SEM6 illustrated in FIG. The semiconductor chip CHIP7 is the same as or similar to the semiconductor chip CHIP6 shown in FIG. 18 except that it corresponds to bump connection. Elements that are the same as or similar to those described in FIGS. 1 to 18 are given the same or similar reference numerals, and detailed descriptions thereof are omitted.

なお、図１９では、図１８と同様に、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。また、図１８では、電圧生成部ＶＧ１、パッドＰＤ、配線網ＷＮｖｂｂ等が配置される面がパッケージ基板ＰＫＧＢ２に対向しているため、電圧生成部ＶＧ１、パッドＰＤ、配線網ＷＮｖｂｂ等を破線で示している。   In FIG. 19, as in FIG. 18, the voltage generation unit VG2, the power supply pads PDvdd and PDgnd, the wiring network WNvdd, the contact unit CT10, the transistor TR, and the like illustrated in FIG. In FIG. 18, since the surface on which the voltage generation unit VG1, the pad PD, the wiring network WNvbb, and the like are arranged is opposed to the package substrate PKGB2, the voltage generation unit VG1, the pad PD, the wiring network WNvbb, and the like are indicated by broken lines. ing.

半導体装置ＳＥＭ７は、バンプ接続用のパッケージ基板ＰＫＧＢ２と、パッケージ基板ＰＫＧＢ２にバンプＢＰを介して接続される半導体チップＣＨＩＰ７とを有している。例えば、パッケージ基板ＰＫＧＢ２は、配線ＷＬＰ（ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄ等）を有している。半導体チップＣＨＩＰ７の各パッドＰＤは、バンプＢＰ（ＢＰｓ、ＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄ等）により、パッケージ基板ＰＫＧＢ２の配線ＷＬＰに接続される。なお、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄと、バンプＢＰｓ、ＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄは、配線ＷＬ２２に含まれる。   The semiconductor device SEM7 includes a package substrate PKGB2 for bump connection and a semiconductor chip CHIP7 connected to the package substrate PKGB2 via the bump BP. For example, the package substrate PKGB2 includes wirings WLP (WLPa, WLPb, WLPc, WLPd, etc.). Each pad PD of the semiconductor chip CHIP7 is connected to the wiring WLP of the package substrate PKGB2 by a bump BP (BPs, BPa, BPb, BPc, BPd, etc.). Note that the wirings WLPa, WLPb, WLPc, and WLPd and the bumps BPs, BPa, BPb, BPc, and BPd are included in the wiring WL22.

半導体チップＣＨＩＰ７は、配線ＷＬＣｓ、ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄおよびパッドＰＤ１ｓ、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄを、配線ＷＬ２２の一部として有している。すなわち、配線ＷＬ２２は、半導体チップＣＨＩＰ７に配置される配線ＷＬＣおよびパッドＰＤ１と、半導体チップＣＨＩＰ７の外部に配置される配線ＷＬＰおよびバンプＢＰとを有している。例えば、配線ＷＬ２２ａは、配線ＷＬＣｓ、ＷＬＰａ、ＷＬＣａ、パッドＰＤ１ｓ、ＰＤ１ａ、バンプＢＰｓ、ＢＰａを有している。   The semiconductor chip CHIP7 has wirings WLCs, WLCa, WLCb, WLCc, WLCd and pads PD1s, PD1a, PD1b, PD1c, PD1d as part of the wiring WL22. That is, the wiring WL22 includes the wiring WLC and the pad PD1 arranged on the semiconductor chip CHIP7, and the wiring WLP and the bump BP arranged outside the semiconductor chip CHIP7. For example, the wiring WL22a includes wirings WLCs, WLPa, WLCa, pads PD1s, PD1a, and bumps BPs, BPa.

配線ＷＬ２２ｂは、配線ＷＬＣｓ、ＷＬＰｂ、ＷＬＣｂ、パッドＰＤ１ｓ、ＰＤ１ｂ、バンプＢＰｓ、ＢＰｂを有している。配線ＷＬ２２ｃは、配線ＷＬＣｓ、ＷＬＰｃ、ＷＬＣｃ、パッドＰＤ１ｓ、ＰＤ１ｃ、バンプＢＰｓ、ＢＰｃを有している。配線ＷＬ２２ｄは、配線ＷＬＣｓ、ＷＬＰｄ、ＷＬＣｄ、パッドＰＤ１ｓ、ＰＤ１ｄ、バンプＢＰｓ、ＢＰｄを有している。なお、配線ＷＬＣｓ、パッドＰＤ１ｓおよびバンプＢＰｓを含む配線ＷＬ２２ｓは、配線ＷＬ２２ａ、ＷＬ２２ｂ、ＷＬ２２ｃ、ＷＬ２２ｄで共有される。また、半導体装置ＳＥＭ７では、バンプＢＰｓがパッケージ基板ＰＫＧＢ２の中心付近に配置されているため、図１８に示した配線ＷＬＰｓが省かれている。   The wiring WL22b has wirings WLCs, WLPb, WLCb, pads PD1s, PD1b, and bumps BPs, BPb. The wiring WL22c includes wirings WLCs, WLPc, WLCc, pads PD1s, PD1c, and bumps BPs, BPc. The wiring WL22d includes wirings WLCs, WLPd, WLCd, pads PD1s, PD1d, and bumps BPs, BPd. Note that the wiring WL22s including the wiring WLCs, the pad PD1s, and the bump BPs is shared by the wirings WL22a, WL22b, WL22c, and WL22d. Further, in the semiconductor device SEM7, since the bump BPs is arranged near the center of the package substrate PKGB2, the wiring WLPs shown in FIG. 18 is omitted.

配線ＷＬＣｓは、半導体チップＣＨＩＰ７に配置され、半導体チップＣＨＩＰ７の複数のパッドＰＤのうちのパッドＰＤ１ｓと電圧生成部ＶＧ１の出力端子ＰＯＵＴとを接続し、複数の配線ＷＬ２２（ＷＬ２２ａ、ＷＬ２２ｂ、ＷＬ２２ｃ、ＷＬ２２ｄ）で共有される。配線ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄは、半導体チップＣＨＩＰ７に配置され、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄの各々と配線網ＷＮｖｂｂの周縁部とを接続する。例えば、配線ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄは、配線網ＷＮｖｂｂの角付近の部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄと、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄとをそれぞれ接続する。   The wiring WLCs is arranged on the semiconductor chip CHIP7, connects the pad PD1s of the plurality of pads PD of the semiconductor chip CHIP7 and the output terminal POUT of the voltage generation unit VG1, and connects a plurality of wirings WL22 (WL22a, WL22b, WL22c, WL22d). ). The wirings WLCa, WLCb, WLCc, and WLCd are arranged on the semiconductor chip CHIP7, and connect each of the pads PD1a, PD1b, PD1c, and PD1d to the peripheral portion of the wiring network WNvbb. For example, the wirings WLCa, WLCb, WLCc, and WLCd connect the portions PT21a, PT21b, PT21c, and PT21d near the corners of the wiring network WNvbb and the pads PD1a, PD1b, PD1c, and PD1d, respectively.

パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄは、バンプＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄにより、パッケージ基板ＰＫＧＢ２の配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄにそれぞれ接続される。   The pads PD1a, PD1b, PD1c, and PD1d are connected to the wirings WLPa, WLPb, WLPc, and WLPd of the package substrate PKGB2 by bumps BPa, BPb, BPc, and BPd, respectively.

パッドＰＤ１ｓは、パッケージ基板ＰＫＧＢ２の配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄに、バンプＢＰｓで接続される。なお、バンプＢＰｓは、例えば、パッケージ基板ＰＫＧＢ２の中心に対応する位置に設けられる。すなわち、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、パッケージ基板ＰＫＧＢ２の中心に対応する部分で、互いに接続される。このように、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、バンプＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄに接続された部分からバンプＢＰｓまでの長さを揃えて配線される。   The pad PD1s is connected to the wirings WLPa, WLPb, WLPc, and WLPd of the package substrate PKGB2 by bumps BPs. The bump BPs is provided at a position corresponding to the center of the package substrate PKGB2, for example. That is, the wirings WLPa, WLPb, WLPc, and WLPd are connected to each other at a portion corresponding to the center of the package substrate PKGB2. Thus, the wirings WLPa, WLPb, WLPc, and WLPd are wired with the same length from the portion connected to the bumps BPa, BPb, BPc, and BPd to the bumps BPs.

すなわち、バンプＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄおよび配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄの各々からバンプＢＰｓまで長さを揃えて配線される。これにより、配線ＷＬ２２ａ、ＷＬ２２ｂ、ＷＬ２２ｃ、ＷＬ２２ｄは、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部（例えば、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）までの長さを揃えて配線される。   That is, the bumps BPa, BPb, BPc, BPd and the wirings WLPa, WLPb, WLPc, WLPd are wired with the same length from each of the pads PD1a, PD1b, PD1c, PD1d to the bumps BPs. Accordingly, the wirings WL22a, WL22b, WL22c, and WL22d are wired with the same length from the output terminal POUT of the voltage generation unit VG1 to the peripheral part of the wiring network WNvbb (for example, the connection portions PT21a, PT21b, PT21c, and PT21d). The

なお、半導体装置ＳＥＭ７の構成は、この例に限定されない。例えば、接続部ＰＴ２１は、図１に示したように、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近に配置されてもよい。あるいは、接続部ＰＴ２１は、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近と角付近との８カ所に配置されてもよい。この場合、接続部ＰＴ２１に接続されるパッドＰＤ１は、接続部ＰＴ２１の近傍に配置される。または、パッドＰＤ１ｓおよびバンプＢＰｓは、パッケージ基板ＰＫＧＢ２の中心に対応する位置から離れた位置に配置されてもよい。この場合、例えば、バンプＢＰｓは、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄが互いに接続される部分（パッケージ基板ＰＫＧＢ２の中心付近）に配線ＷＬＰで接続される。   Note that the configuration of the semiconductor device SEM7 is not limited to this example. For example, as shown in FIG. 1, the connection part PT21 may be arranged near the center of each side of the outermost periphery (peripheral part) of the wiring network WNvbb. Or connection part PT21 may be arrange | positioned at eight places near the center of each edge | side of the outermost periphery (peripheral part) of wiring network WNvbb, and corner vicinity. In this case, the pad PD1 connected to the connection part PT21 is disposed in the vicinity of the connection part PT21. Alternatively, the pad PD1s and the bump BPs may be arranged at a position away from a position corresponding to the center of the package substrate PKGB2. In this case, for example, the bumps BPs are connected to the portion where the wirings WLPa, WLPb, WLPc, and WLPd are connected to each other (near the center of the package substrate PKGB2) by the wiring WLP.

以上、図１９に示した実施形態の半導体装置ＳＥＭ７および半導体装置ＳＥＭ７の給電方法においても、図１８に示した実施形態の半導体装置ＳＥＭ６および半導体装置ＳＥＭ６の給電方法と同様の効果を得ることができる。例えば、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。これにより、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。   As described above, also in the power supply method of the semiconductor device SEM7 and the semiconductor device SEM7 of the embodiment shown in FIG. 19, the same effects as the power supply method of the semiconductor device SEM6 and the semiconductor device SEM6 of the embodiment shown in FIG. . For example, in this embodiment, the direction of the voltage drop of the power supply voltage (power supply voltage Vdd, ground voltage) supplied to the power supply network WN and the direction of the voltage drop of the back gate voltage Vbb supplied to the back gate voltage network WN Can be aligned. Thereby, the change in the delay time of the transistor TR caused by the power supply voltage Vdd is canceled by the change in the delay time of the transistor TR caused by the back gate voltage Vbb.

この結果、この実施形態では、半導体チップＣＨＩＰ７内のトランジスタＴＲの遅延時間のばらつきを低減できる。また、例えば、この実施形態では、半導体チップＣＨＩＰ７内の配線ＷＬに比べて低いインピーダンスの配線ＷＬＰを使用できるため、バックゲート電圧Ｖｂｂの電圧降下の量およびリップルの大きさを、図２に示した半導体装置ＳＥＭ２に比べて、小さくできる。   As a result, in this embodiment, variation in delay time of the transistor TR in the semiconductor chip CHIP7 can be reduced. Further, for example, in this embodiment, since the wiring WLP having a lower impedance than the wiring WL in the semiconductor chip CHIP7 can be used, the amount of voltage drop of the back gate voltage Vbb and the magnitude of the ripple are shown in FIG. Compared to the semiconductor device SEM2, the size can be reduced.

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のトランジスタを含む半導体チップと、
前記半導体チップに配置され、前記複数のトランジスタに接続される第１の配線網と、
前記半導体チップに配置され、前記第１の配線網の周縁部に接続される電源端子と、
前記半導体チップに配置され、前記複数のトランジスタのバックゲートに接続される第２の配線網と、
前記半導体チップに配置され、前記バックゲートに供給されるバックゲート電圧を生成する電圧生成部と、
前記電圧生成部の出力と前記第２の配線網の周縁部とを接続する複数の接続配線と
を備えていることを特徴とする半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記複数の接続配線は、前記電圧生成部の出力から前記第２の配線網の周縁部までの長さを揃えて配線される
ことを特徴とする半導体装置。
（付記３）
付記１または付記２に記載の半導体装置において、
前記半導体チップは、
前記複数のトランジスタのうちの所定数のトランジスタをそれぞれ有し、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックと、
前記電圧生成部の出力と前記第２の配線網の周縁部との間に配置され、導通状態または非導通状態のいずれかに切り替えられる複数のスイッチ部と、
前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部の状態を制御する制御部と
を備えていることを特徴とする半導体装置。
（付記４）
付記３に記載の半導体装置において、
導通状態または非導通状態のいずれかに切り替えられる第２のスイッチ部と、
前記電圧生成部の出力と前記第２の配線網の中央部とを前記第２のスイッチ部を介して接続し、前記電圧生成部の出力から前記第２の配線網の中央部までの長さを、前記電圧生成部の出力から前記第２の配線網の周縁部までの前記複数の接続配線の長さに揃えて配線される第２の接続配線とを備え、
前記制御部は、前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部および前記第２のスイッチ部の状態を制御する
ことを特徴とする半導体装置。
（付記５）
付記１に記載の半導体装置において、
前記複数の接続配線の各々は、
前記半導体チップに配置され、前記半導体チップの複数の端子のうちの第１の端子と前記電圧生成部の出力とを接続し、前記複数の接続配線で共有される第１の内部配線と、
前記半導体チップの外部に配置され、前記第１の端子に接続され、前記複数の接続配線で共有される第１の外部配線と、
前記半導体チップの外部に配置され、前記複数の端子のうちの複数の第２の端子の各々と前記第１の外部配線とを接続し、前記複数の第２の端子の各々から前記第１の外部配線まで長さを揃えて配線される第２の外部配線と、
前記半導体チップに配置され、前記複数の第２の端子の各々と前記第２の配線網の周縁部とを接続する第２の内部配線と
を備えていることを特徴とする半導体装置。
（付記６）
付記１ないし付記５のいずれか１項に記載の半導体装置において、
前記複数の接続配線は、前記第２の配線網の周縁部との接続部分を前記半導体チップの中心に対して点対称に配線される
ことを特徴とする半導体装置。
（付記７）
複数のトランジスタと、前記複数のトランジスタに接続される第１の配線網と、前記第１の配線網の周縁部に接続される電源端子と、前記複数のトランジスタのバックゲートに接続される第２の配線網と、電圧生成部とを含む半導体チップを有し、前記電圧生成部の出力と前記第２の配線網の周縁部とが複数の接続配線で接続される半導体装置の給電方法において、
前記電圧生成部が、バックゲート電圧を生成し、
前記電圧生成部が、前記複数の接続配線および前記第２の配線網を介して、前記複数のトランジスタの各々の前記バックゲートに前記バックゲート電圧を供給する
ことを特徴とする半導体装置の給電方法。
（付記８）
付記７に記載の半導体装置の給電方法において、
前記半導体チップは、前記複数のトランジスタのうちの所定数のトランジスタをそれぞれ有し、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックと、前記電圧生成部の出力と前記第２の配線網の周縁部との間に配置され、導通状態または非導通状態のいずれかに切り替えられる複数のスイッチ部と、制御部とをさらに含み、
前記制御部が、前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部の状態を制御する
ことを特徴とする半導体装置の給電方法。 The invention described in the above embodiments is organized and disclosed as an appendix.
(Appendix 1)
A semiconductor chip including a plurality of transistors;
A first wiring network disposed on the semiconductor chip and connected to the plurality of transistors;
A power supply terminal disposed on the semiconductor chip and connected to a peripheral portion of the first wiring network;
A second wiring network disposed on the semiconductor chip and connected to back gates of the plurality of transistors;
A voltage generating unit disposed on the semiconductor chip and generating a back gate voltage supplied to the back gate;
A semiconductor device comprising: a plurality of connection wirings for connecting the output of the voltage generation unit and the peripheral portion of the second wiring network.
(Appendix 2)
In the semiconductor device according to attachment 1,
The plurality of connection wirings are wired with the same length from the output of the voltage generation unit to the peripheral part of the second wiring network.
(Appendix 3)
In the semiconductor device according to appendix 1 or appendix 2,
The semiconductor chip is
A plurality of circuit blocks each having a predetermined number of transistors among the plurality of transistors and being switched to either an operating state or a non-operating state;
A plurality of switch units disposed between the output of the voltage generation unit and the peripheral portion of the second wiring network and switched to either a conductive state or a non-conductive state;
A control unit configured to control a state of the plurality of switch units in accordance with a position on the semiconductor chip of the circuit block set in an operation state among the plurality of circuit blocks. Semiconductor device.
(Appendix 4)
In the semiconductor device according to attachment 3,
A second switch portion that is switched to either a conductive state or a non-conductive state;
The output of the voltage generator and the center of the second wiring network are connected via the second switch unit, and the length from the output of the voltage generator to the center of the second wiring network A second connection wiring that is wired in line with the length of the plurality of connection wirings from the output of the voltage generation unit to the peripheral edge of the second wiring network,
The control unit controls a state of the plurality of switch units and the second switch unit according to a position on the semiconductor chip of a circuit block set in an operation state among the plurality of circuit blocks. A semiconductor device.
(Appendix 5)
In the semiconductor device according to attachment 1,
Each of the plurality of connection wirings is
A first internal wiring that is arranged on the semiconductor chip, connects a first terminal of the plurality of terminals of the semiconductor chip and the output of the voltage generation unit, and is shared by the plurality of connection wirings;
A first external wiring disposed outside the semiconductor chip, connected to the first terminal, and shared by the plurality of connection wirings;
The semiconductor chip is disposed outside the semiconductor chip, connects each of a plurality of second terminals of the plurality of terminals and the first external wiring, and connects the first terminals from each of the plurality of second terminals. A second external wiring that is wired with the same length to the external wiring;
A semiconductor device comprising: a second internal wiring disposed on the semiconductor chip and connecting each of the plurality of second terminals and a peripheral portion of the second wiring network.
(Appendix 6)
In the semiconductor device according to any one of appendix 1 to appendix 5,
The plurality of connection wirings are wired symmetrically with respect to the center of the semiconductor chip at a connection portion with a peripheral portion of the second wiring network.
(Appendix 7)
A plurality of transistors; a first wiring network connected to the plurality of transistors; a power supply terminal connected to a peripheral portion of the first wiring network; and a second connected to a back gate of the plurality of transistors. A semiconductor chip including a wiring network and a voltage generation unit, wherein the output of the voltage generation unit and the peripheral portion of the second wiring network are connected by a plurality of connection wirings.
The voltage generator generates a back gate voltage;
The power supply method for a semiconductor device, wherein the voltage generation unit supplies the back gate voltage to the back gate of each of the plurality of transistors via the plurality of connection wirings and the second wiring network. .
(Appendix 8)
In the power feeding method for the semiconductor device according to appendix 7,
The semiconductor chip includes a predetermined number of transistors among the plurality of transistors, and a plurality of circuit blocks that can be switched between an operating state and a non-operating state, an output of the voltage generation unit, and the second A plurality of switch units arranged between the peripheral portion of the wiring network and switched to either a conductive state or a non-conductive state; and a control unit,
The control unit controls a state of the plurality of switch units according to a position on the semiconductor chip of a circuit block set in an operation state among the plurality of circuit blocks. Power supply method.

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。   From the above detailed description, features and advantages of the embodiments will become apparent. This is intended to cover the features and advantages of the embodiments described above without departing from the spirit and scope of the claims. Also, any improvement and modification should be readily conceivable by those having ordinary knowledge in the art. Therefore, there is no intention to limit the scope of the inventive embodiments to those described above, and appropriate modifications and equivalents included in the scope disclosed in the embodiments can be used.

ＢＧ‥バックゲート；ＢＰ‥バンプ；Ｃ１、ＣＬ‥キャパシタ；ＣＨＩＰ、ＣＨＩＰ２−ＣＨＩＰ７‥半導体チップ；ＣＮＴ、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３‥制御部；ＣＰ‥チャージポンプ回路；ＣＴ１０‥コンタクト部；ＤＥＴ‥電圧検出部；ＩＬ‥電流源；ＬＤ‥負荷；ＯＳＣ‥オシレータ；ＰＤ１、ＰＤｖｄｄ、ＰＤｇｎｄ‥パッド；ＰＫＧＢ、ＰＫＧＢ２‥パッケージ基板；ＳＥＭ、ＳＥＭ２−ＳＥＭ７‥半導体装置；ＳＷ１、ＳＷ２、ＳＷ１０‥スイッチ部；ＴＲ‥トランジスタ；ＶＧ１、ＶＧ２‥電圧生成部；ＷＢ‥ボンディングワイヤ；ＷＬ１０、ＷＬ２０、ＷＬ２２、ＷＬＣ、ＷＬＰ‥配線；ＷＮｖｄｄ、ＷＮｖｂｂ‥配線網   BG, back gate; BP, bump; C1, CL, capacitor; CHIP, CHIP2-CHIP7, semiconductor chip; CNT, CNT1, CNT2, CNT3, control section; CP, charge pump circuit; CT10, contact section; Part: IL ... current source; LD ... load; OSC ... oscillator; PD1, PDvdd, PDgnd ... pad; PKGB, PKGB2 ... package substrate; SEM, SEM2-SEM7 ... semiconductor device; SW1, SW2, SW10 ... switch part; Transistors: VG1, VG2, voltage generator; WB, bonding wires; WL10, WL20, WL22, WLC, WLP, wiring; WNvdd, WNvbb, wiring network

Claims (6)

複数のトランジスタを含む半導体チップと、
前記半導体チップに配置され、前記複数のトランジスタに接続される第１の配線網と、
前記半導体チップに配置され、前記第１の配線網の周縁部に接続される電源端子と、
前記半導体チップに配置され、前記複数のトランジスタのバックゲートに接続される第２の配線網と、
前記半導体チップに配置され、前記バックゲートに供給されるバックゲート電圧を生成する電圧生成部と、
前記電圧生成部の出力と前記第２の配線網の周縁部の複数箇所のみとをそれぞれ接続する複数の接続配線とを備え、前記複数の接続配線は、配線長がほぼ同じであることを特徴とする半導体装置。 A semiconductor chip including a plurality of transistors;
A first wiring network disposed on the semiconductor chip and connected to the plurality of transistors;
A power supply terminal disposed on the semiconductor chip and connected to a peripheral portion of the first wiring network;
A second wiring network disposed on the semiconductor chip and connected to back gates of the plurality of transistors;
A voltage generating unit disposed on the semiconductor chip and generating a back gate voltage supplied to the back gate;
A plurality of connection wirings respectively connecting the output of the voltage generation unit and only a plurality of locations on the peripheral edge of the second wiring network, and the plurality of connection wirings have substantially the same wiring length. A semiconductor device. 請求項１に記載の半導体装置において、
前記半導体チップは、
前記複数のトランジスタのうちの所定数のトランジスタをそれぞれ有し、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックと、
前記電圧生成部の出力と前記第２の配線網の周縁部との間に配置され、導通状態または非導通状態のいずれかに切り替えられる複数のスイッチ部と、
前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部の状態を制御する制御部と
を備えていることを特徴とする半導体装置。 The semiconductor device according to claim 1 ,
The semiconductor chip is
A plurality of circuit blocks each having a predetermined number of transistors among the plurality of transistors and being switched to either an operating state or a non-operating state;
A plurality of switch units disposed between the output of the voltage generation unit and the peripheral portion of the second wiring network and switched to either a conductive state or a non-conductive state;
A control unit configured to control a state of the plurality of switch units in accordance with a position on the semiconductor chip of the circuit block set in an operation state among the plurality of circuit blocks. Semiconductor device. 請求項１に記載の半導体装置において、
前記複数の接続配線の各々は、
前記半導体チップに配置され、前記半導体チップの複数の端子のうちの第１の端子と前記電圧生成部の出力とを接続し、前記複数の接続配線で共有される第１の内部配線と、
前記半導体チップの外部に配置され、前記第１の端子に接続され、前記複数の接続配線で共有される第１の外部配線と、
前記半導体チップの外部に配置され、前記複数の端子のうちの複数の第２の端子の各々と前記第１の外部配線とを接続し、前記複数の第２の端子の各々から前記第１の外部配線まで長さを揃えて配線される第２の外部配線と、
前記半導体チップに配置され、前記複数の第２の端子の各々と前記第２の配線網の周縁部とを接続する第２の内部配線と
を備えていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
Each of the plurality of connection wirings is
A first internal wiring that is arranged on the semiconductor chip, connects a first terminal of the plurality of terminals of the semiconductor chip and the output of the voltage generation unit, and is shared by the plurality of connection wirings;
A first external wiring disposed outside the semiconductor chip, connected to the first terminal, and shared by the plurality of connection wirings;
The semiconductor chip is disposed outside the semiconductor chip, connects each of a plurality of second terminals of the plurality of terminals and the first external wiring, and connects the first terminals from each of the plurality of second terminals. A second external wiring that is wired with the same length to the external wiring;
A semiconductor device comprising: a second internal wiring disposed on the semiconductor chip and connecting each of the plurality of second terminals and a peripheral portion of the second wiring network. 請求項１ないし請求項３のいずれか１項に記載の半導体装置において、
前記複数の接続配線は、前記第２の配線網の周縁部との接続部分を前記半導体チップの中心に対して点対称に配線される
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3 ,
The plurality of connection wirings are wired symmetrically with respect to the center of the semiconductor chip at a connection portion with a peripheral portion of the second wiring network. 複数のトランジスタと、前記複数のトランジスタに接続される第１の配線網と、前記第１の配線網の周縁部に接続される電源端子と、前記複数のトランジスタのバックゲートに接続される第２の配線網と、電圧生成部とを含む半導体チップを有し、前記電圧生成部の出力と前記第２の配線網の周縁部の複数箇所のみとがほぼ同じ配線長の複数の接続配線でそれぞれ接続される半導体装置の給電方法において、
前記電圧生成部が、バックゲート電圧を生成し、
前記電圧生成部が、前記複数の接続配線および前記第２の配線網を介して、前記複数のトランジスタの各々の前記バックゲートに前記バックゲート電圧を供給する
ことを特徴とする半導体装置の給電方法。 A plurality of transistors; a first wiring network connected to the plurality of transistors; a power supply terminal connected to a peripheral portion of the first wiring network; and a second connected to a back gate of the plurality of transistors. A wiring chip and a semiconductor chip including a voltage generation unit, and the output of the voltage generation unit and only a plurality of peripheral portions of the second wiring network are respectively a plurality of connection wirings having the same wiring length. In a power supply method for a connected semiconductor device,
The voltage generator generates a back gate voltage;
The power supply method for a semiconductor device, wherein the voltage generation unit supplies the back gate voltage to the back gate of each of the plurality of transistors via the plurality of connection wirings and the second wiring network. . 請求項５に記載の半導体装置の給電方法において、
前記半導体チップは、前記複数のトランジスタのうちの所定数のトランジスタをそれぞれ有し、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックと、前記電圧生成部の出力と前記第２の配線網の周縁部との間に配置され、導通状態または非導通状態のいずれかに切り替えられる複数のスイッチ部と、制御部とをさらに含み、
前記制御部が、前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部の状態を制御する
ことを特徴とする半導体装置の給電方法。 The power supply method for a semiconductor device according to claim 5 ,
The semiconductor chip includes a predetermined number of transistors among the plurality of transistors, and a plurality of circuit blocks that can be switched between an operating state and a non-operating state, an output of the voltage generation unit, and the second A plurality of switch units arranged between the peripheral portion of the wiring network and switched to either a conductive state or a non-conductive state; and a control unit,
The control unit controls a state of the plurality of switch units according to a position on the semiconductor chip of a circuit block set in an operation state among the plurality of circuit blocks. Power supply method.

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