JP6386231B2 - 磁気トンネル接合素子を備えた記憶装置 - Google Patents

Description

本発明は、磁気トンネル接合素子を備えた記憶装置に関する。

不揮発性、高速応答性、書き換え耐性、高集積性等を兼ね備えた磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）素子が注目され、種々の研究開発がなされている。

ＭＴＪ素子は、論理回路内のフリップフロップ、大容量記憶回路、キャッシュ回路等、様々な記憶回路に利用されている（特許文献１，２参照）。ＭＴＪ素子への書き込みは、低電流スピン注入磁化反転書き込み（電流書き込み）が可能となったことから、磁界書き込みは、ほとんど使用されない状態となっている。

特開２０１３−２２９７２１号公報 特開２０１３−１９１８７３号公報

ＭＴＪ素子は、不揮発性記憶素子であり、電源供給が停止してもＭＴＪ素子に記憶されたデータは失われない。そのため、複数のＭＴＪ素子を備えた記憶装置に記憶されているデータを全て消去するには全てのＭＴＪ素子に初期化するためのデータを書き込む必要がある。ＭＴＪ素子の書き込み方式が電流書き込みである場合、記憶装置に記憶されているデータを全て消去するための手法として、ＭＴＪ素子を一つずつ選択し、選択したＭＴＪ素子に所定の電流を流す処理を順番に行う手法があるが、この手法では初期化処理に時間と手間がかかるという問題がある。

また、フリップフロップには、信号発生回路によって発生されたリセット信号やプリセット信号を入力し、記憶されているデータを初期化（リセット、プリセット）するための入力端子を備えたものがある。この入力端子は、信号発生回路と結線されており、フリップフロップと信号発生回路とを接続する配線の数は、フリップフロップの数が多いほど増加する。さらに、複数のフリップフロップを備えた装置全体で同時に初期化を行うには、ファンアウト用バッファや遅延バッファ等を配置しなければならず、さらに回路構成が複雑化する。

ＭＴＪ素子を利用した大容量記憶回路を初期化する場合も、通常はメモリセルを順次選択・指定して、所定のデータを順次書き込む必要があるため、初期化処理に時間がかかる。

本発明は、このような実情に鑑みてなされたものであり、書き込み方式が電流書き込みである場合のＭＴＪ素子を、単純な回路構成により簡単に初期化できる記憶装置を提供することを目的とする。

本発明に係る記憶装置は、
それぞれが、一対の磁気トンネル接合素子を備える複数の記憶素子と、
複数の前記記憶素子に、個別に、データを書き込む書込手段と、
複数の前記記憶素子に磁界を印加することにより、共通のデータを、書き込む磁界書込手段と、を備え、
前記磁気トンネル接合素子は、磁化の方向が固定された第１の層と磁化の方向が固定されていない第２の層とを備え、前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行なときに低抵抗となり、反平行のときに高抵抗となり、
各記憶素子を構成する前記一対の磁気トンネル接合素子は、いずれか一方の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行となり、いずれか他方の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに反平行となるように相補的に設定され、
前記磁界書込手段は、電流を流す電流ラインを備え、
各記憶素子を構成する一対の磁気トンネル接合素子のうちの第１の磁気トンネル接合素子と第２の磁気トンネル接合素子は、前記電流ラインを流れる１つの電流により発生する１つの磁界により、前記第１の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向は互いに平行となり、前記第２の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向は互いに反平行となる位置、に配置されている。

例えば、各前記一対の磁気トンネル接合素子の第１の層の磁化の向きは互いに同一方向に設定されており、各前記一対の磁気トンネル接合素子は、前記電流ラインを流れる電流により発生する磁界によって、前記第２の層の磁化の向きが互いに反対方向になる位置に配置されている。

例えば、各前記一対の磁気トンネル接合素子の第１の層の磁化の向きは互いに反対方向に設定されており、各前記一対の磁気トンネル接合素子は、前記電流ラインを流れる電流により発生する磁界によって、前記第２の層の磁化の向きが互いに同一方向になる位置に配置されている。

また、記憶装置は、例えば、
一対の磁気トンネル接合素子を備える複数の記憶素子と、
書き込み対象のデータに対応する電流を書き込み対象の前記記憶素子を構成する磁気トンネル接合素子に流すことにより、複数の前記記憶素子に、個別に、データを書き込む書込手段と、
磁界を発生する電流を流す電流ラインを備え、複数の前記記憶素子に磁界を印加することにより、共通のデータを記憶させる磁界書込手段と、を備え、
各前記磁気トンネル接合素子は、磁化の方向が固定された第１の層と磁化の方向が固定されていない第２の層とを備え、前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行なときに低抵抗となり、反平行のときに高抵抗となり、
各前記記憶素子を構成する前記一対の磁気トンネル接合素子は、何れか一方の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行となり、何れか他方の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに反平行となるように相補的に設定され、
前記記憶素子を構成する一対の磁気トンネル接合素子は、前記磁界書込手段が発生した磁界により、一方の磁気トンネル接合素子の前記第１の層と前記第２の層の磁化の方向が互いに平行となり、他方の磁気トンネル接合素子の前記第１の層と前記第２の層の磁化の方向が互いに反平行となるように配置される。

前記電流ラインは、例えば、ワードライン、ビットライン、ビットラインバー、電源ライン又は接地ラインの何れかから構成される。

また、記憶装置は、例えば、
それぞれが磁気トンネル接合素子を備える複数の記憶素子と、
前記記憶素子にデータを個別に記憶させる書込手段と、
電源ラインと接地ラインとの少なくとも１つを含み、複数の前記記憶素子を取り囲んで配置されたラインと、
前記電源ラインと接地ラインの少なくとも一方に電源電圧又は接地電圧を印加し、又は、前記ラインに電流を流すことにより、前記ラインにより取り囲まれた複数の前記記憶素子に同一方向の磁界を印加することにより、共通のデータを記憶させる電源制御装置と、
を備える。

例えば、前記記憶素子は、それぞれ、一対の磁気トンネル接合素子を備え、
前記磁気トンネル接合素子は、磁化の方向が固定された第１の層と磁化の方向が固定されていない第２の層とを備え、
前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行なときに低抵抗となり、反平行のときに高抵抗となり、
前記記憶素子を構成する一対の磁気トンネル接合素子の第１の層の磁化の向きは互いに反平行に設定されている。
また、例えば、前記記憶装置は、電源ラインと接地ラインとを両方備え、
電源ラインと接地ラインとは、それぞれ複数の前記記憶素子を取り囲んで配置され、
前記電源制御装置は、電源ラインと接地ラインの少なくとも一方に電流を流す。

本発明によれば、磁気トンネル接合素子を備える複数の記憶素子を、単純な回路構成により簡単に初期化等できる。

本発明の実施形態１に係る記憶装置の構成を示した図である。 図１に示した回路モジュールの構成を示した図である。 図２に示したフリップフロップの構成を示した図である。 （ａ）は低抵抗状態のＭＴＪ素子を示す図、（ｂ）は高抵抗状態のＭＴＪ素子を示した図である。 （ａ）は実施形態１に係る初期化用の磁界を発生させるための構成を示す図、（ｂ）初期化電流（パルス）の一例を示した図である。 ＭＴＪ素子の第１の配置例を示した図である。 ＭＴＪ素子の第２の配置例を示した図である。 （ａ）は低抵抗状態のＭＴＪ素子を示す図、（ｂ）は高抵抗状態のＭＴＪ素子を示す図、（ｃ）は、１つのＭＴＪ素子を初期化する様子を示す図、（ｄ）は一対のＭＴＪ素子を初期化する様子を示す図である。 本発明の実施形態２に係る記憶装置の構成を示した図である。 （ａ）は図９に示したメモリセルの構造を示す断面図、（ｂ）はメモリセルに初期化用の磁界を印加した状態を示した図である。 本発明の実施形態２に係る初期化用の磁界を発生させるための構成を示す図である。 本発明の実施形態３に係るメモリセルの構成を示した回路図である。 （ａ）は一対のＭＴＪ素子の配置例を示した図、（ｂ）は一対のＭＴＪ素子に初期化用の磁界を印加した状態を示した図である。 （ａ）は本発明の実施形態４に係る二つのＭＴＪ素子の配置を説明する図、（ｂ）と（ｃ）は異なる方向と大きさの磁界を順次印加することにより、フリー層の磁化方向を変化させて、メモリセルを初期化する手順を示した図である。 本発明の実施形態５に係る記憶装置の構成を示す図である。 本発明の実施形態６に係る記憶装置の構成を示した図である。 本発明の実施形態７に係る記憶装置の構成を示した図である。 初期化電流により近傍のＭＴＪを初期化する機能を説明するための図である。 初期化電流により近傍の一対のＭＴＪを初期化する機能を説明するための図である。 初期化電流により近傍の一対のＭＴＪを初期化する機能を説明するための図である。

（実施形態１）
以下、本発明の実施形態１に係る記憶装置を、ＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子を記憶素子として含むフリップフロップを備えるＬＳＩ（Large Scale Integration）チップ１００を例に、図面を参照して説明する。

ＬＳＩチップ１００は、図１に示すように、複数の回路モジュール１０Ａ，１０Ｂ，１０Ｃ・・・と、電源制御回路３１と、クロック生成回路４０と、電源ライン３３と、接地ライン３５と、定電流源３９ａ，３９ｂ，・・・とを備える。

なお、以下の説明では、回路モジュール１０Ａ，１０Ｂ，１０Ｃ・・・を区別しない場合は回路モジュール１０と総称する。

回路モジュール１０は、図２に示すように、各種論理ゲート１５と記憶回路であるフリップフロップＦＦとが接続された回路構成を備え、図１に示すように、電源ライン３３と接地ライン３５に接続され、電源制御回路３１から供給される電力により動作し、論理演算・記憶などの処理を行う。なお、各回路モジュール１０の回路構成自体は任意である。

回路モジュール１０に含まれているフリップフリップＦＦは、例えば、図３に示すＤ型のフリップフロップから構成され、データ入力端子Ｄと、データ出力端子Ｑと、クロック端子ＣＬＫと、ＭＴＪ素子１２を含んだ内部回路とを備える。なお、フリップフロップＦＦには、データを初期化するためのリセット端子（クリア端子）やプリセット端子は備えられていない。そのため、リセット信号やプリセット信号を発生する信号発生回路とフリップフロップＦＦとを接続する配線は不要である。ＬＳＩチップ１００は、回路モジュール１０内に配置されたフリップフロップＦＦに記憶されたデータを初期化する機能を備える。以下の説明において、データを初期化するとは、データをリセットまたはプリセットすることをいう。データをリセットするとはデータを「０」にすることをいい、データをプリセットするとはデータを「１」にすることをいう。

フリップフロップＦＦのデータ入力端子Ｄには、データ「０」（本実施形態では、ロウレベルの信号とする）又は「１」（本実施形態ではハイレベルの信号とする）が入力される。クロック端子ＣＬＫには、クロック生成回路４０によって生成されたクロック信号が供給される。フリップフロップＦＦは、クロック端子ＣＬＫに入力されたクロック信号の立ち上がりエッジ（クロック信号がロウレベルからハイレベルになるタイミング）に応答して、データ入力端子Ｄに入力されているデータを記憶素子であるＭＴＪ素子１２に記憶させると共に記憶データを読み出してデータ出力端子Ｑから出力する。なお、図２に示したフリップフロップＦＦのクロック端子ＣＬＫには、クロック生成回路４０によって生成されたクロック信号が直接的に入力されているが、フリップフロップＦＦのクロック端子ＣＬＫとクロック生成回路４０との間には、例えばＡＮＤゲートから構成されるクロックゲーティング回路が配置されても良い。

ＭＴＪ素子１２は不揮発性であり、フリップフロップＦＦは、電源の供給が停止された場合でも、その記憶データを失わない。

ＭＴＪ素子１２は、図４（ａ），（ｂ）に示すように、ピン（固定）層１２ａ、絶縁層１２ｂ、フリー（可動）層１２ｃの３層から構成されている。ＭＴＪ素子１２は、ピン層１２ａとフリー層１２ｃの磁化の方向が積層方向と垂直であり、ピン層１２ａを最下層に配置したボトムピン構造から構成されている。なお、ＭＴＪ素子１２は、ピン層１２ａとフリー層１２ｃの磁化の方向が積層方向と平行でも良いし、ピン層１２ａを最上層に配置したトップピン構造から構成されても良い。

ピン層１２ａとフリー層１２ｃは強磁性体、例えば、鉄（Fe）、コバルト−鉄合金（Co）、強磁性ホイスラー合金（例えばCo2FeAl、Co2MnSi、CoFeB）等の材料から構成される。

ピン層１２ａは、磁化の方向が固定されており、層内を電流が流れたり、磁界ＭＦが印加されても磁化の方向は変わらない性質を有する。一方、フリー層１２ｃは、磁化の方向が固定されておらず、層内を流れる電流の方向と大きさ又は磁界ＭＦの方向と大きさに従って磁化の方向が変化する性質を有する。

絶縁層１２ｂは、ピン層１２ａとフリー層１２ｃとの間に設けられた薄膜であり、例えば、マグネシア（MgO）、アルミナ（Al2O3）、スピネル単結晶（MgAl2O4）等の材料から形成される。

ＭＴＪ素子１２は、ピン層１２ａとフリー層１２ｃの磁化の方向が相対的に変化することにより抵抗値が変化する。図４（ａ）に示すように、ピン層１２ａとフリー層１２ｃの矢印で示す磁化の方向が揃っている平行状態にあるときはＭＴＪ素子１２の抵抗値は小さく（以下、低抵抗状態という）、図４（ｂ）に示すように、ピン層１２ａとフリー層１２ｃの矢印で示す磁化の方向が反対である反平行状態にあるときはＭＴＪ素子１２の抵抗値は大きい（以下、高抵抗状態という）。

図４（ａ）に示す低抵抗状態にあるＭＴＪ素子１２に、ピン層１２ａからフリー層１２ｃに向かって閾値以上の電流を流すと、又は、ピン層１２ａの磁化と同方向の磁界ＭＦが印加されると、図４（ｂ）に示すように、フリー層１２ｃの磁化の方向がピン層１２ａの磁化と逆方向（左方向）に変化し、ＭＴＪ素子１２は高抵抗状態となる。一方、図４（ｂ）に示す高抵抗状態にあるＭＴＪ素子１２に、フリー層１２ｃからピン層１２ａに閾値以上の電流を流すと、又は、ピン層１２ａの磁化と逆方向の磁界ＭＦが印加されると、図４（ａ）に示すように、フリー層１２ｃの磁化の方向がピン層１２ａの磁化と同方向（右方向）に変化し、ＭＴＪ素子１２は低抵抗状態となる。

フリップフロップＦＦの内部回路は、クロック信号の立ち上がり時にデータ端子Ｄに供給されているデータが「１」であるか「０」であるかによって、ＭＴＪ素子１２の高抵抗状態と低抵抗状態を切り替える回路（書き込み手段）と、ＭＴＪ素子１２の記憶データを読み出して、即ち、ＭＴＪ素子１２の高抵抗状態と低抵抗状態に応じて、出力端Ｑに対応するデータ「１」又は「０」を出力する回路（読み出し手段）とから構成される。
フリップフロップＦＦの回路構成自体は、既知の任意のものを使用可能である。

電源制御回路３１は、例えばＰＭＵ（Power Management Unit）等から構成される。電源制御回路３１は、通常時は、電源ライン３３に電源電圧ＶＤＤを印加し、接地ライン３５に接地電圧Ｖｓｓを印加する。これにより、ＬＳＩチップ１００内の各回路には動作用の電力が供給される。また、電源制御回路３１は、回路モジュール１０内に配置されたフリップフロップＦＦを一括して初期化（リセット又はプリセット）するタイミングで定電流源３９に動作制御信号と動作電力を供給する。動作制御信号には、フリップフロップＦＦの内部回路の記憶データをリセットする（「０」にする：ＭＴＪ素子１２を低抵抗状態に設定する）ためのリセット制御信号と、フリップフロップＦＦの内部回路の記憶データをプリセットする（「１」にする：ＭＴＪ素子１２を高抵抗状態に設定する）ためのプリセット制御信号と、がある。

電源ライン３３は、導体から構成され、電源制御回路３１から出力される電源電圧ＶＤＤをＬＳＩチップ１００内の回路に供給するラインである。本実施形態においては、電源ライン３３は、絶縁層を介して、回路部品の上層に配置されている。電源ライン３３のうち、回路モジュール１０の上に配置されている部分３３ａ，３３ｂ，・・・（以下、ループ状部という）は、ループ状に形成されている。

接地ライン３５は、全ての内部回路に接地電圧ＶＳＳを供給する。

定電流源３９ａ、３９ｂ・・・は、各ループ状部３３ａ、３３ｂ・・・と共に定電流回路を構成する。定電流源３９ａ，３９ｂ，・・・は、電源制御回路３１から専用ラインを介して供給される動作電力を用いて、制御信号に従って動作し、それぞれ、ループ状部３３ａ，３３ｂにフリップフロップＦＦを一括して初期化するための定電流（リセット電流又はプリセット電流：以下、初期化電流ＩＲと総称する）を流す。なお、以下の説明では、定電流源３９ａ，３９ｂ・・・を区別しない場合は定電流源３９と総称する。

定電流源３９ａ、３９ｂ・・・が動作する際は、電源制御回路３１は、電源ライン３３に電源電圧ＶＤＤを印加せず、定電流源３９ａ，３９ｂ・・・に専用線を介して個別に電力を供給する。

回路モジュール１０内のフリップフロップＦＦは、図５及び図６に示すように、ループ状部３３ａ、３３ｂ・・・を構成する導体の直下に、ピン層１２ａの磁化の方向が電源ライン３３内を流れる電流の方向と直交するように、該導体の近傍に配置されている。

定電流源３９は、電源制御回路３１から制御信号を受け取ると、定電流回路内のループ状部３３ａ，３３ｂに初期化電流ＩＲを流す。定電流源３９は、制御信号に従って、ループ状部３３ａ，３３ｂに流す電流の方向を設定する。ループ状部３３ａ，３３ｂには、データがリセット（「０」）される場合とプリセット（「１」）される場合とで逆方向の初期化電流ＩＲ（それぞれリセット電流、プリセット電流）が流れる。ループ状部３３ａ，３３ｂに初期化電流ＩＲが流れると、その周辺には磁界が発生する。例えば図５（ａ）に示すように、ループ状部３３ａに初期化電流ＩＲａが流れると、その導体の周辺には磁界ＭＦａが発生し、ループ状部３３ｂに初期化電流ＩＲｂが流れると、その導体の周辺には磁界ＭＦｂが発生する。なお、電源ライン３３（ループ状部３３ａ，３３ｂ）の周辺には、データがリセット（「０」）される場合とプリセット（「１」）される場合とで逆方向の磁界が発生する。なお、初期化電流ＩＲは、図５（ｂ）に示すように所定の書き込み時間を有するパルス電流であり、大きさ（振幅）はミリアンペアオーダ以上である。

電源ライン３３（ループ状部３３ａ，３３ｂ）周辺に発生する磁界の強さは、電源ライン３３からの距離（電源ライン３３と垂直方向の距離）に反比例し、ＭＴＪ素子１２は電源ライン３３に近いほど大きな磁界を受ける。そのため、電源ライン３３周辺に発生する磁界ＭＦが印加されるよう、初期化対象のＭＴＪ素子１２は、電源ライン３３に近接した位置に配置されている。具体的には、初期化対象のＭＴＪ素子１２は、図６に示すように、電源ライン３３の真下で電源ライン３３に近接した位置に配置されている。これにより、ＭＴＪ素子１２には電源ライン３３周辺に発生した磁界ＭＦが印加され、ＭＴＪ素子１２のフリー層１２ｃの磁化は、磁界の方向とは逆方向に変化する。

また、ＭＴＪ素子１２のピン層１２ａの磁化は、リセット時にフリー層１２ｃの磁化の方向と平行になり、プリセット時にフリー層１２ｃの磁化の方向と反平行になるように設定されている。これにより、ＭＴＪ素子１２は、リセットするための初期化電流ＩＲ（リセット電流）が電源ライン３３に流れたときに低抵抗状態となり、プリセットするための初期化電流ＩＲ（プリセット電流）が電源ライン３３に流れたときに高抵抗状態となる。

また、図５（ａ）、図６に示すように並列に配置された複数の電源ライン３３（ループ状部３３ａ，３３ｂ）に同じ方向の初期化電流ＩＲが流れた場合、各電源ライン３３の間には互いに逆方向の磁界が発生する（磁界が相殺される）。初期化対象のＭＴＪ素子１２は、何れか一つの電源ライン３３周辺に発生する磁界のみによってフリー層１２ｃの磁化の方向が変化するよう、他の電源ライン３３と間隔をおいて配置される。なお図６中のバツ印は、電源ライン３３に流れる初期化電流ＩＲの方向が紙面の表面から裏面に向かう方向であることを示している。

次に、上記構成を備えたＬＳＩチップ１００の動作を説明する。

（通常時）
通常状態では、電源制御回路３１は、電源ライン３３に電源電圧ＶＤＤを印加し、接地ライン３５に接地電圧Ｖｓｓを印加する。これにより、ＬＳＩチップ１００内の回路モジュール１０、電源制御回路３１、クロック生成回路４０等の各種回路には動作用の電力が供給される。

回路モジュール１０内のフリップフロップＦＦのデータ入力端子Ｄには、前段にある論理ゲート１５や他のフリップフロップＦＦ等からデータ「０」（ロウレベルの信号）又は「１」（ハイレベルの信号）が入力される。フリップフロップＦＦは、クロック端子ＣＬＫに供給されたクロック信号の立ち上がりに応答し、入力端子Ｄに入力されたデータに対応する電流をＭＴＪ素子１２に流すことにより、ＭＴＪ素子１２に入力データを書き込んで記憶すると共にＭＴＪ素子１２の抵抗状態に対応するデータ（記憶データ）を読み出してデータ出力端子Ｑから出力する。

ここで、ＭＴＪ素子１２は不揮発性記憶素子であり、電源制御回路３１から回路モジュール１０への電力の供給が停止したとしても、ＭＴＪ素子１２の記憶データは保持される。そして、電源電圧ＶＤＤの供給が再開されると、フリップフロップＦＦの内部回路は、ＭＴＪ素子１２の抵抗状態に対応するデータを読み出してデータ出力端子Ｑから再出力する。

（初期化動作）
つづいて各回路モジュール１０に備えられたフリップフロップＦＦの記憶データを一括して消去する動作（リセット処理）を説明する。
外部よりリセット指示信号が供給されるなどして、電源制御回路３１に、回路モジュール１０のリセットが指示されたとする。すると、電源制御回路３１は、電源電圧ＶＤＤを電源ライン３３に供給する動作を停止する。その一方で、電源制御回路３１は、定電流源３９に動作電力とリセット制御信号を供給する。

これにより、各定電流源３９は、電源ライン３３のループ状部３３ａ，３３ｂ，・・・には、図５（ａ），（ｂ）に示したリセットするための初期化電流ＩＲ（リセット電流）を一定期間流す。電源ライン３３に初期化電流ＩＲが流れると、電源ライン３３の周囲には磁界ＭＦが発生する。フリップフロップＦＦは、ループ状部３３ａ、３３ｂ・・・を構成する配線の直下に配置されているため、発生した磁界ＭＦは、図６に示すように、各フリップフロップＦＦ内の各ＭＴＪ素子１２に印加される。これにより、各ＭＴＪ素子１２のフリー層１２ｃの磁化の方向はピン層１２ａの磁化と同方向になり、低抵抗状態となる。これにより、全てのフリップフロップＦＦはデータ「０」を記憶し、リセットされる。

その後、電源制御回路３１は、定電流源３９へのリセット制御信号と動作電力の供給を停止し、定電流源３９の動作を停止させる。続いて、電源制御回路３１は、電源ライン３３に電源電圧ＶＤＤの供給を再開する。回路モジュール１０が動作を再開したとき、各フリップフロップＦＦの内部回路は、ＭＴＪ素子１２の抵抗状態に対応するデータ「０」を読み出し、データ出力端子Ｑから出力する。
以上により一連のリセット処理は完了し、以後は上述した通常の動作に移行する。

（プリセット動作）
つづいて各回路モジュール１０に備えられたフリップフロップＦＦの記憶データを一括して「１」にセットする動作（プリセット処理）を説明する。

外部よりプリセット指示信号が供給されるなどして、電源制御回路３１に、回路モジュール１０のプリセットが指示されたとする。すると、電源制御回路３１は、電源電圧ＶＤＤを電源ライン３３に供給する動作を停止し、定電流源３９に動作電力とプリセット制御信号を供給する。各定電流源３９は、電源ライン３３のループ状部３３ａ，３３ｂ，・・・にプリセット電流（図５（ａ）に示したリセット電流とは逆方向の定電流）を一定期間流す。電源ライン３３の周囲にはリセット時に発生する磁界ＭＦとは逆方向のプリセット用の磁界が発生し、これが各ＭＴＪ素子１２に印加される。これにより、各ＭＴＪ素子１２のフリー層１２ｃの磁化の方向はピン層１２ａの磁化と逆方向になり、高抵抗状態となる。これにより、全てのフリップフロップＦＦはデータ「１」を記憶し、プリセットされる。

その後、電源制御回路３１は、定電流源３９へのプリセット制御信号と動作電力の供給を停止し、定電流源３９の動作を停止させる。続いて、電源制御回路３１は、電源ライン３３に電源電圧ＶＤＤの供給を再開する。回路モジュール１０が動作を再開したとき、各フリップフロップＦＦの内部回路は、ＭＴＪ素子１２の抵抗状態に対応するデータ「１」を読み出し、データ出力端子Ｑから出力する。
以上により一連のプリセット処理は完了し、以後は上述した通常の動作に移行する。

以上説明したように、本実施形態１に係るＬＳＩチップ１００によれば、各回路モジュール１０が接続された電源ライン３３の周囲に磁界ＭＦを発生させ、各回路モジュール１０に備えられたＭＴＪ素子１２を一括して所定の抵抗状態に設定できる。このため、リセット信号やプリセット信号を発生する信号発生回路、及び、信号発生回路と各フリップフロップＦＦとを接続する配線が不要となり、フリップフロップＦＦ（ＭＴＪ素子１２）を単純な回路構成により簡単に初期化できる。

なお、上記実施形態１においては、フリップフロップＦＦの内部回路が、クロック端子ＣＬＫに入力されたクロック信号の立ち上がりエッジのタイミング毎に、データ入力端子Ｄに入力されているデータをＭＴＪ素子１２に記憶させる例を説明したが、回路モジュール１０への電源供給が遮断される直前に、データ入力端子Ｄに入力されているデータを記憶させても良い。また、上記実施形態１においては、フリップフロップＦＦの内部回路が、クロック端子ＣＬＫに入力されたクロック信号の立ち上がりエッジのタイミング毎にＭＴＪ素子１２に記憶されたデータをデータ出力端子Ｑに出力する（読み出す）例を説明したが、ＭＴＪ素子１２に記憶されたデータの読み出しは、回路モジュール１０への電源の供給が再開されたときにのみ行い、回路モジュール１０への電源が供給されている間は、クロック端子ＣＬＫに入力されたクロック信号の立ち上がりエッジのタイミング毎に、データ入力端子Ｄに入力されているデータをデータ出力端子Ｑに出力しても良い。

また、電源ライン３３とループ状部３３ａ、３３ｂ・・・との間にスイッチを配置し、初期化電流ＩＲ又はプリセット電流をループ状部３３ａ、３３ｂ・・・に流す時に、スイッチを開くように構成してもよい。このような構成であれば、電源制御回路３１が電源ライン３３に電源電圧ＶＤＤを印加した状態で、回路モジュール１０内のフリップフロップＦＦを一括して初期化（リセット又はプリセット）することが可能となる。

また、電源制御回路３１は、一部のループ状部３３ａ・・・にのみ初期化電流ＩＲを流し、当該ループ状部の近傍に配置されたフリップフロップのみを一括して初期化しても良い。例えば、図１に示した回路モジュール１０Ｃ内のフリップフロップＦＦを初期化対象とした場合、電源制御回路３１は、定電流源３９ａには初期化制御信号と動作電力を供給せず、定電流源３９ｂにのみ初期化制御信号と動作電力を供給すればよい。これにより、フリップフロップＦＦ（ＭＴＪ素子１２）の初期化を定電流回路毎（回路モジュール１０単位又は複数の回路モジュール１０を備えたブロック単位）で行うこともできる。

また、本実施形態１では、電源ライン３３の一部（ループ状部３３ａ，３３ｂ）に定電流回路が設けられた態様を説明したが、定電流回路は、回路モジュール１０が接続された接地ライン３５の一部に設けられても良い。この場合、初期化電流ＩＲは接地ライン３５の一部を流れ、各回路モジュール１０に備えられたＭＴＪ素子１２は、接地ライン３５の周囲に発生する磁界によって、一括して所定の抵抗状態（低抵抗状態、高抵抗状態）に設定される。

また、定電流回路は、初期化対象のＭＴＪ素子１２を備えた回路モジュール１０が接続された電源ライン３３又は接地ライン３５に初期化電流ＩＲを流すことができれば良く、ＬＳＩチップ１００において定電流回路が設置される位置や数量は適宜に変更できる。

また、本実施形態１では、フリップフロップＦＦ（ＭＴＪ素子１２）を電源ライン３３の真下で電源ライン３３に近接した位置に配置する態様を説明したが、図７に示すように、電源ライン３３の上下方向に対称的に一対のＭＴＪ素子１２，１４を配置することにより、電源ライン３３の周囲に発生する磁界によってＭＴＪ素子１２，１４を所定の抵抗状態に設定しても良い。また、一対のＭＴＪ素子１２，１４を備えたフリップフロップＦＦを、電源ライン３３の真下で電源ライン３３に近接した位置に配置しても良い。この場合、ＭＴＪ素子１２，１４のピン層１２ａ，１４ａの磁化の方向は同一方向となるように設定される。これにより、一対のＭＴＪ素子１２，１４の抵抗状態は、一方が高抵抗状態、他方が低抵抗状態というように相補的に設定され、一対のＭＴＪ素子１２，１４の抵抗状態の組み合わせは、データ「１」又は「０」と対応付けられる。これにより、一対のＭＴＪ素子１２，１４を備えたフリップフロップＦＦによって１ビットのデータを記憶することができる。

また、ＭＴＪ素子１２は、図８（ａ），（ｂ）に示すように、ピン層１２ａとフリー層１２ｃの磁化の方向が積層方向と平行なものでも良く、ピン層１２ａを最上層に配置したトップピン構造としたものでも良い。この場合、ＭＴＪ素子１２は、図８（ｃ）に示すように、電源ライン３３の真横に配置される。また、図８（ｄ）に示すように、電源ライン３３の左右方向に対称的に一対のＭＴＪ素子１２，１４が配置されても良い。

以上の説明では、初期化電流（リセット電流又はプリセット電流）を流す電流路を確保するために、電源ライン３３（又は接地ライン３５）の一部をループ状に形成したが、磁界による一括書込用の電流路を確保できるならば、その構成自体は任意である。

例えば、電源ライン３３と接地ライン３５との間に抵抗とスイッチの直列回路を接続しておき、初期化時に、電源制御回路３１がスイッチをオンするように構成してもよい。スイッチがオンすると、電源制御回路３１→電源ライン３３→抵抗とスイッチの直列回路→接地ライン３５→電源制御回路３１、という電流路が生成される。この電流路の近傍にフリップフロップＦＦを配置しておけば、流れる電流によって発生する磁界により複数のフリップフロップＦＦ（ＭＴＪ素子１２）の初期化を並行して行うことが可能となる。

（実施形態２）
上記実施形態１では、ＭＴＪ素子を記憶素子として用いたフリップフロップＦＦの記憶データを一括して初期化（リセット又はプリセット）する例を説明したが、一括初期化の対象は、ＭＴＪ素子を記憶素子として用いる回路ならば任意である。本実施形態２では、一括初期化の対象が複数のメモリセルを備えた大容量記憶回路である場合について説明する。

また、実施形態１では、リセット電流を流す配線の周囲に発生する磁界により近傍のＭＴＪ素子を初期化する例を説明したが、本実施形態においては、初期化電流を流すループ状回路の内に配置されている複数のＭＴＪ素子を一括して初期化する例を説明する。

図９に示すように、記憶装置２００は、複数のメモリセル１１を備える。各メモリセル１１は不揮発性記憶素子としてＭＴＪ素子１２を備える。記憶装置２００は、各メモリセル１１に備えられたＭＴＪ素子１２へのデータの書き込みを低電流スピン注入によって行う機能と、ＭＴＪ素子１２を一括して初期化する機能とを備える。また、記憶装置２００は、電源制御回路３１を備え、電源制御回路３１は閉ループ状に形成された電源ライン３３及び接地ライン３５と接続されている。また、記憶装置２００に備えられた各メモリセル１１の周囲には電源ライン３３及び接地ライン３５が配置されている。

記憶装置２００は、マトリクス状（図９では、３行３列）に配置された複数のメモリセル１１と、複数のメモリセル１１の行毎に配置されたワードラインＷＬ（図９ではＷＬ１〜ＷＬ３）と、複数のメモリセル１１の列毎に配置された一対のビットラインＢＬ及びビットラインバー／ＢＬ（図９では、ＢＬ１〜ＢＬ３、／ＢＬ１〜／ＢＬ３）と、ワードラインＷＬに接続されたロウデコーダ２１と、ビットラインＢＬとビットラインバー／ＢＬに接続されたリード／ライト回路２２と、電源制御回路３１と、電源ライン３３と、接地ライン３５とを備える。

各メモリセル１１は、ＭＴＪ素子１２と、選択トランジスタとして機能するＮＭＯＳＦＥＴ（ＮチャネルMetal Oxide Semiconductor Field Effect Transistor)１３とを備える。

図９に示したように、ＭＴＪ素子１２のピン層１２ａは、同列に配置されたビットラインＢＬに接続されている。ＭＴＪ素子１２のフリー層１２ｃは、同一メモリセル１１内のＮＭＯＳＦＥＴ１３のドレインに接続されている。ＮＭＯＳＦＥＴ１３のソースは、同列に配置されたビットラインバー／ＢＬに接続されている。ＮＭＯＳＦＥＴ１３のゲートは、同一行に配置されたワードラインＷＬに接続されている。

図１０にメモリセル１１の立体的構成を模式的に示す。ＮＭＯＳＦＥＴ１３は、半導体基板１０１上に形成され、絶縁膜１０２を介して、その上方に、ＭＴＪ素子１２、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー／ＢＬが形成されている。

ＭＴＪ素子１２は、ここではトップピン構造を有し、半導体基板１０１に近い下層側にフリー層１２ｃが配置され、半導体基板１０１から遠い上層側にピン層１２ａが配置されている。ピン層１２ａは、ビットラインＢＬに接続されている。フリー層１２ｃは、プラグ１０３を介してＮＭＯＳＦＥＴ１３のドレイン１３Ｄに接続されている。ＮＭＯＳＦＥＴ１３のソース１３Ｓは、プラグ１０４を介してビットラインバー／ＢＬに接続されている。ＮＭＯＳＦＥＴ１３のゲート１３Ｇは、ワードラインＷＬに接続されている。

ワードラインＷＬと、ビットラインＢＬ及びビットラインバー／ＢＬとは、直交する方向に延在している。

図９に示したロウデコーダ２１は、外部から受け取ったロウアドレスをデコードし、アクセス対象のロウ（行）を特定する。ロウデコーダ２１は、特定したロウのワードラインＷＬに選択レベルの選択信号を出力する。例えば、ロウデコーダ２１は、ワードラインＷＬにハイレベルの選択信号を出力することにより、ワードラインＷＬをアクティブにする。

リード／ライト回路２２は、データの読み出し時に、外部から受け取ったカラムアドレスをデコードし、読み出し対象のカラム（列）を特定する。リード／ライト回路２２は、特定したカラムのビットラインＢＬとビットラインバー／ＢＬの間に所定の読み出し電圧を印加する。リード／ライト回路２２は、ビットラインＢＬとビットラインバー／ＢＬとの間に流れる電流を基準値と比較し、ＭＴＪ素子１２が高抵抗状態にあるか低抵抗状態にあるかを判別することにより、ＭＴＪ素子１２に記憶されているデータを読み出す。一方、リード／ライト回路２２は、データの書き込み時に、外部から受け取ったカラムアドレスをデコードし、書き込み対象のカラム（列）を特定する。リード／ライト回路２２は、特定したカラムのビットラインＢＬとビットラインバー／ＢＬとの間に書き込みデータに対応する電圧を印加する。このとき、書き込み対象のメモリセル１１のＭＴＪ素子１２には順方向電流又は逆方向電流が流れ、フリー層１２ｃの磁化の方向が設定されることにより、データが書き込まれる。

電源制御回路３１は、閉ループ状に形成された電源ライン３３及び接地ライン３５に接続されている。電源制御回路３１は、通常時は、電源ライン３３に電源電圧ＶＤＤを印加し、接地ライン３５に接地電圧Ｖｓｓを印加する。これにより、記憶装置２００内の各部（ロウデコーダ２１、リード／ライト回路２２を含む）には、動作用の電力が供給される。一方、電源制御回路３１は、外部より初期化信号が供給されると、電源ライン３３又は接地ライン３５の少なくとも一方に初期化電流ＩＲ（定電流）を流し、初期化用の磁界ＭＦを発生させる。これにより、記憶装置２００の全てのメモリセル１１に一様な磁界ＭＦが印加され、各メモリセル１１に備えられたＭＴＪ素子１２のフリー層１２ｃの磁化の方向は全て同じ方向に揃う（磁化される）。これにより、記憶装置２００に記憶されているデータを一括して初期化できる。

具体的には、図１１に示すように、電源制御回路３１は、制御部３７と定電流源３９とを備える。制御部３７は、外部から初期化信号を受け取ると、定電流源３９を電源ライン３３に接続し、定電流源３９から閉ループ状の電源ライン３３に初期化電流ＩＲを流させる。電源ライン３３に初期化電流ＩＲが流れると、電源ライン３３の周囲には右ネジの法則に従って矢印で示す方向に磁界ＭＦが発生する。これにより、電源ライン３３に囲まれた各メモリセル１１には磁界ＭＦが印加され、各ＭＴＪ素子１２のフリー層１２ｃの磁化は、磁界の方向とは逆方向に変化する。また、初期化信号は、ＭＴＪ素子１２に記憶されたデータをリセットする（「０」にする）ためのリセット信号と、プリセットする（「１」にする）ためのプリセット信号との２種類ある。電源制御回路３１は、外部から受け取った初期化信号の種類に従って、電源ライン３３に流す初期化電流ＩＲの方向を設定する。電源制御回路３１がリセット信号を受け取った場合と、電源制御回路３１がプリセット信号を受け取った場合とでは、逆方向の初期化電流ＩＲが電源ライン３３に流れ、電源ライン３３周囲に逆方向の磁界が発生する。

各メモリセル１１に備えられたＭＴＪ素子１２は、電源ライン３３で発生する磁界ＭＦに従って、所定の抵抗状態になるように配置されている。つまり、ＭＴＪ素子１２のピン層１２ａの磁化は、リセット時にフリー層１２ｃの磁化の方向と平行になり、プリセット時にフリー層１２ｃの磁化の方向と反平行になるように配置されている。これにより、ＭＴＪ素子１２は、リセットするための初期化電流ＩＲ（リセット電流）が電源ライン３３に流れたときに低抵抗状態となり、プリセットするための初期化電流ＩＲ（プリセット電流）が電源ライン３３に流れたときに高抵抗状態となる。

なお、初期化電流ＩＲの大きさと、初期化電流ＩＲを流す期間は、電源ライン３３の周囲に発生する磁界ＭＦによってフリー層１２ｃの磁化が所定の抵抗状態になるために必要な値（閾値以上）が設定される。また、フリー層１２ｃの磁化を所定の抵抗状態にするために、電源ライン３３にはミリアンペアオーダの初期化電流ＩＲを流す。また、電源制御回路３１は、電源ライン３３の代わりに接地ライン３５に初期化電流ＩＲを流しても良いし、電源ライン３３と接地ライン３５の両方に初期化電流ＩＲを流しても良い。その他、電源制御回路３１は、電源ライン３３や接地ライン３５以外の専用ラインに初期化電流ＩＲを流しても良い。なお、この場合も、専用ラインにはミリアンペアオーダの電流を流す。

次に、上記構成を備えた記憶装置２００の動作を説明する。

（データ読み出し動作）
まず、メモリセル１１に記憶されているデータを読み出す処理を説明する。
この動作状態では、電源制御回路３１は、電源ライン３３に電源電圧ＶＤＤを印加し、接地ライン３５に接地電圧Ｖｓｓを印加する。電源制御回路３１は、電源ライン３３と接地ライン３５を介して、ロウデコーダ２１、リード／ライト回路２２とを含む回路群に動作電力を供給する。

ロウデコーダ２１にはロウアドレスが供給され、リード／ライト回路２２にはカラムアドレスが供給される。

ロウデコーダ２１は、ロウアドレスをデコードすることにより特定されたワードラインＷＬにハイレベルの選択信号を出力することにより、ワードラインＷＬをアクティブにする。アクティブになったワードラインＷＬに接続されたＮＭＯＳＦＥＴ１３はオン状態となる。一方、リード／ライト回路２２は、カラムアドレスをデコードし、カラムアドレスで指定されたカラムのビットラインＢＬとビットラインバー／ＢＬとの間に所定の読み出し電圧を印加する。

ビットラインＢＬとビットラインバー／ＢＬとの間には、オン状態のＮＭＯＳＦＥＴ１３を介して、ＭＴＪ素子１２の抵抗値に対応する大きさの電流が流れる。リード／ライト回路２２は、流れる電流と基準値とを比較し、ＭＴＪ素子１２の抵抗状態（高抵抗状態又は低抵抗状態）を特定することにより、ＭＴＪ素子１２に記憶されているデータを読み出す。

（データ書き込み動作）
次に、メモリセル１１にデータを書き込む処理を説明する。
この動作状態では、電源制御回路３１は、電源ライン３３に電源電圧ＶＤＤを印加し、接地ライン３５に接地電圧Ｖｓｓを印加する。電源制御回路３１は、電源ライン３３と接地ライン３５を介して、ロウデコーダ２１、リード／ライト回路２２を含む回路群に動作電力を供給する。

ロウデコーダ２１にはロウアドレスが供給され、リード／ライト回路２２にはカラムアドレスと書き込み対象のデータが供給される。

ロウデコーダ２１は、ロウアドレスをデコードして、指定されたワードラインＷＬをアクティブ（ハイレベル）にする。アクティブになったワードラインＷＬに接続されたＮＭＯＳＦＥＴ１３はオンする。一方、リード／ライト回路２２は、カラムアドレスをデコードし、カラムアドレスで指定されたカラムのビットラインＢＬとビットラインバー／ＢＬとの間に、書き込みデータに対応する電圧を印加する。例えば、データ「１」を書き込む場合、リード／ライト回路２２は、ビットラインＢＬに電源電圧ＶＤＤ、ビットラインバー／ＢＬに接地電圧Ｖｓｓを印加する。データ「０」を書き込む場合、リード／ライト回路２２は、ビットラインＢＬに接地電圧Ｖｓｓ、ビットラインバー／ＢＬに電源電圧ＶＤＤを印加する。

このとき、ＭＴＪ素子１２には、オン状態のＮＭＯＳＦＥＴ１３を介して電流が流れ、ビットラインＢＬとビットラインバー／ＢＬとの間の電位差により、高抵抗状態（反平行状態）又は低抵抗状態（平行状態）に設定される。即ち、データがＭＴＪ素子１２に書き込まれる。

（初期化時）
記憶装置２００に記憶されているデータを一括して消去し、所定のデータ（例えばデータ「０」）を書き込む処理（初期化）を説明する。電源制御回路３１の制御部３７は、外部から初期化信号を受け取ると、定電流源３９から電源ライン３３に予め設定されている大きさの初期化電流ＩＲを、予め設定されている期間だけ流す。

図１１（ａ）に示すように、電源ライン３３に初期化電流ＩＲが流れると、電源ライン３３の周囲に磁界ＭＦが発生し、電源ライン３３によって形成された閉ループには、右ネジの法則に従って矢印で示す方向に磁界ＭＦが発生する。これにより電源ライン３３の全周にわたって磁界ＭＦが発生し、電源ライン３３の閉ループ内には、ほぼ均一な磁界ＭＦが発生し、磁界ＭＦは各ＭＴＪ素子１２に印加される。磁界ＭＦの方向は、ＭＴＪ素子１２のピン層１２ａの磁化の方向とは逆方向であり、フリー層１２ｃの磁化の方向を変更しうる閾値以上の大きさを有する。これによりＭＴＪ素子１２のフリー層１２ｃの磁化の方向は、図８（ａ）に示すようにピン層１２ａの磁化と同方向になる。一方、ピン層１２ａは、磁界ＭＦの影響を受けず、磁化の方向は変わらない。このため、各ＭＴＪ素子１２は平行状態（低抵抗状態）となり、データ「０」が書き込まれる。即ち、磁界ＭＦによって、複数のＭＴＪ素子１２には一括してデータ「０」が書き込まれ、リセット状態に設定できる。

なお、各ＭＴＪ素子１２に記憶されているデータは、上記初期化電流ＩＲを接地ライン３５に流した場合でも、一括してリセット状態に設定できる。また、上記初期化電流ＩＲとは逆方向の電流を電源ライン３３又は接地ライン３５に流すことにより、記憶装置２００に備えられた各ＭＴＪ素子１２に記憶されているデータを一括して「１」にするプリセット処理を行っても良い。

以上説明したように、本実施形態２に係る記憶装置２００によれば、メモリセル１１等への電源の供給を必要としないときに、メモリセル１１等への電源の供給に使用される電源ライン３３又は接地ライン３５の周囲に磁界を発生させ、記憶装置２００に備えられた各ＭＴＪ素子１２を一括して所定の抵抗状態に設定できる。これにより、記憶装置２００に備えられたＭＴＪ素子１２を、単純な回路構成により簡単に初期化できる。

なお、電源制御回路３１は、メモリセル１１等への電源の供給を行っているときでも、電源ライン３３又は接地ライン３５の周囲に磁界を発生させ、記憶装置２００に備えられたＭＴＪ素子１２を一括して所定の抵抗状態に設定し、初期化しても良い。

上記実施形態１で示したフリップフロップＦＦの初期化に、本実施形態２で示した手法を採用してもよい。また、本実施形態２で示した大容量記憶回路の初期化に、実施形態１で示した手法を採用してもよい。

（実施形態３）
上記実施形態２では、メモリセル１１を一つのＭＴＪ素子１２と一つの選択トランジスタ（ＮＭＯＳＦＥＴ）１３とから構成したが、メモリセルの構成は任意である。本実施形態３では、図１２に示すように、一対のＭＴＪ素子１１２，１１４を備えたメモリセル１１１を初期化する例を説明する。メモリセル１１１は、一対のＭＴＪ素子１１２，１１４と、一対の選択トランジスタであるＮＭＯＳＦＥＴ１１３，１１５と、クロスカップルされてインバータを構成するＮＭＯＳＦＥＴ１１６，１１７とから構成される。

ＭＴＪ素子１１２，１１４は、一方が高抵抗状態に、他方が低抵抗状態となるよう、相補的に設定され、ＭＴＪ素子１１２，１１４の抵抗状態の組み合わせによって、データ「１」又は「０」が対応付けられる。例えば高抵抗状態にあるＭＴＪ素子１１２と低抵抗状態にあるＭＴＪ素子１１４との組み合わせをデータ「１」と対応付け、低抵抗状態にあるＭＴＪ素子１１２と高抵抗状態にあるＭＴＪ素子１１４との組み合わせをデータ「０」と対応付ける。これにより、メモリセル１１１は、一対のＭＴＪ素子１１２，１１４によって１ビットのデータを記憶することができる。

ＭＴＪ素子１１２，１１４のピン層１１２ａ，１１４ａは、メモリセル１１１がパワーゲーティング制御されるため、仮想電源線ＶＶＤＤＬに接続されている。ＭＴＪ素子１１２のフリー層１１２ｃは、選択トランジスタ１１３のソース・ドレインパスを介して、ビットラインＢＬに接続されている。また、ＭＴＪ素子１１４のフリー層１１４ｃは、ＮＭＯＳＦＥＴ１１５のソース・ドレインパスを介して、ビットラインバー／ＢＬに接続されている。

ＮＭＯＳＦＥＴ１１６，１１７は、クロスカップルされ、ＭＴＪ素子１１２，１１４との接続ノードＳＮ，／ＳＮの電圧を増幅する。

なお、メモリセル１１１の構成とパワーゲーティング制御を行う構成以外は、図９に示した記憶装置２００の構成と同一である。

ＭＴＪ素子１１２，１１４は、図１３（ａ）に示すように配置され、初期化時に一方が高抵抗状態、他方が低抵抗状態というように相補的に抵抗状態が設定される。また、ＭＴＪ素子１１２，１１４はトップピン構造を有し、ピン層１１２ａ，１１４ａの磁化の方向は互いに反対である。この構成において、電源ライン３３及び／又は接地ライン３５にＭＴＪ素子１１２，１１４をリセットするための初期化電流ＩＲを流し、磁界ＭＦを発生させると、図１３（ｂ）に示すように、フリー層１１２ｃ，１１４ｃの磁化の方向は同一方向に揃う（磁化される）。これにより、ＭＴＪ素子１１２は低抵抗状態、ＭＴＪ素子１１４は高抵抗状態となり（データ「０」）、メモリセル１１１はリセットされる（初期化される）。

このように本実施形態３に係る記憶装置によれば、簡単な構成及び処理で一対のＭＴＪ素子１１２，１１４を相補的な抵抗状態に一括して設定でき、メモリセル１１１を初期化できる。

なお、プリセットするための初期化電流ＩＲ（リセット時とは逆向きの定電流）を流した場合には、ＭＴＪ素子１１２は高抵抗状態、ＭＴＪ素子１１４は低抵抗状態となり（データ「１」）、メモリセル１１１はプリセットされる。

また、ＭＴＪ素子１１２，１１４は、ピン層１１２ａ，１１４ａとフリー層１１２ｃ，１１４ｃの磁化の方向が積層方向と垂直でも良いし、ピン層１１２ａ，１１４ａを最下層に配置したボトムピン構造から構成されても良い。

また、上記実施形態１で示したフリップフロップＦＦに一対のＭＴＪ素子を備え、本実施形態３で示した手法を採用することによりフリップフロップＦＦを初期化してもよい。また、本実施形態３で示した大容量記憶回路の初期化に、実施形態１で示した手法を採用してもよい。

（実施形態４）
実施形態３では、一対のＭＴＪ素子１１２，１１４のピン層１１２ａ，１１４ａの磁化の方向を予め逆方向にして、ＭＴＪ素子１１２，１１４の各抵抗状態を相補的に設定したが、この設定は他の手法によって行うこともできる。本実施形態４では、磁化の方向が反転する閾値が異なるフリー層１１２ｃ，１１４ｃを備えた場合の一対のＭＴＪ素子１１２，１１４の各抵抗状態を相補的に設定する例を説明する。

図１４（ａ）に示すように、ＭＴＪ素子１１２，１１４のピン層１１２ａ，１１４ａの磁化の方向は同方向である。

また、ＭＴＪ素子１１２のフリー層１１２ｃの磁化の方向を反転させるために印加しなければならない磁界の強度（Ｆｔｈ１１２という）は、ＭＴＪ素子１１４のフリー層１１４ｃの磁化の方向を反転させるために印加しなければならない磁界の強度（Ｆｔｈ１１４という）よりも大きい。即ち、Ｆｔｈ１１２＞Ｆｔｈ１１４である。

また、ＭＴＪ素子１１２，１１４に所定の強度の磁界ＭＦが印加される場合において、ＭＴＪ素子１１２のフリー層１１２ｃの磁化の方向を反転させるために印加し続けなければならない時間の閾値（Ｔｔｈ１１２という）は、ＭＴＪ素子１１４のフリー層１１４ｃの磁化の方向を反転させるために印加し続けなければならない時間の閾値（Ｔｔｈ１１４という）よりも大きい。即ち、Ｔｔｈ１１２＞Ｔｔｈ１１４である。

このような構成において、定電流源３９は、制御部３７の制御のもと、比較的大きな初期化電流ＩＲ１を流す。これにより、図１４（ｂ）に示すように、比較的大きな磁界ＭＦ１が発生し、図面下向き（第１の方向）に比較的長い時間Ｔ１の間、ＭＴＪ素子１１２，１１４に印加される。これにより、ＭＴＪ素子１１２のフリー層１１２ｃとＭＴＪ素子１１４のフリー層１１４ｃの磁化の方向は、同一方向に揃う（磁化される）。これにより、ＭＴＪ素子１１２，１１４は、何れも同じ抵抗状態となる（図１４（ｂ）では低抵抗状態）。

つづいて、定電流源３９は、制御部３７の制御のもと、初期化電流ＩＲ１とは反対方向で初期化電流ＩＲ１よりも小さい電流を初期化電流ＩＲ２として流す。これにより、図１４（ｃ）に示すように、磁界ＭＦ２が発生し、図面上向き（第１の方向と反対方向）に時間Ｔ２の間、ＭＴＪ素子１１２，１１４に印加される。

ここで、磁界ＭＦ２と時間Ｔ２は、ＭＴＪ素子１１４のフリー層１１４ｃの磁化の方向は変更するが、ＭＴＪ素子１１２のフリー層１１２ｃの磁化の方向は変更しない程度の値に設定される。例えば、初期化磁界ＭＦ２の強度Ｆ２はＦｔｈ１１２＞Ｆ２＞Ｆｔｈ１１４に、初期化磁界ＭＦ２の印加時間Ｔ２は、Ｔｔｈ１１２＞Ｔ２＞Ｔｔｈ１１４に設定される。これにより、ＭＴＪ素子１１２を低抵抗状態、ＭＴＪ素子１１４を高抵抗状態、というように相補的に各抵抗状態を設定することができる。

このように本実施形態４に係る記憶装置２００によれば、一対のＭＴＪ素子１１２，１１４に、磁化の方向を反転させる閾値が異なるフリー層１１２ｃ，１１４ｃを備え、初期化電流の方向と強さを制御することにより、ＭＴＪ素子１１２，１１４を相補的な抵抗状態に設定できる。

また、上記実施形態１で示したフリップフロップＦＦに一対のＭＴＪ素子を備え、本実施形態４で示した手法を採用することによりフリップフロップＦＦを初期化してもよい。

（実施形態５）
実施形態２〜４においては、記憶装置２００に備えられた全てのメモリセルを初期化の対象としたが、一部のメモリセルを初期化の対象としても良い。例えば、図９に示した記憶装置２００において、第１行と第２行に配置されたメモリセル１１を初期化の対象とし、第３行に配置されたメモリセル１１を初期化の対象から除外しても良い。

この場合、例えば、図１５に示すように、第１行及び第２行に配置されたメモリセル１１のみを取り囲むように専用のループ回路４１を設置し、このループ回路４１に電源制御回路３１から初期化電流ＩＲを流す。

ループ回路４１に囲まれた第１行と第２行の各メモリセル１１には、初期化電流ＩＲにより発生した第１の方向（図面表から裏に向かう方向）の磁界ＭＦが印加され、メモリセル１１が初期化される。一方、ループ回路４１の外に位置する（囲まれていない）第３行のメモリセル１１には、初期化電流ＩＲにより、第１の方向とは逆方向（図面裏から表に向かう方向）の磁界が印加される。従って、この逆方向の磁界の影響を受けないように、メモリセル１１（又はＭＴＪ素子１２）を構成するか、又は、ループ回路４１から離してＭＴＪ素子１２を配置することが望ましい。また、この逆方向の磁界で初期化されるように、第３行のメモリセル１１のＭＴＪ素子１２を配置してもよい。

（実施形態６）
実施形態５においては、初期化専用のループ回路４１を配置したが、通常動作に使用される他の回路を流用して初期化に使用することも可能である。

例えば、図１６の構成では、ワードラインＷＬ、ビットラインＢＬ，ビットラインバー／ＢＬの先端部は、ＮＭＯＳＦＥＴ４２を介して接地ライン３５に接続されている。

電源制御回路３１は、図示せぬ制御ラインを介して、これらのＮＭＯＳＦＥＴのゲートに印加する電圧を制御し、これらのＮＭＯＳＦＥＴ４２のオン・オフを個別に制御する。電源制御回路３１は、通常動作時には、リード／ライト動作に影響を与えないように、ＮＭＯＳＦＥＴ４２を全てオフしておく。一方、電源制御回路３１は、メモリセル１１を初期化する際には、初期化対象のメモリセル１１を含むように、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー／ＢＬ、接地ライン３５によるループ回路（閉ループでなくてもよい）を形成するように、ＮＭＯＳＦＥＴ４２を選択してオンする。例えば、第３列のメモリセル１１だけを初期化したい場合には、ビットラインＢＬ３、接地ライン３５，ビットラインバー／ＢＬ３でループを構成するように、ビットラインＢＬ３と接地ライン３５とを接続するＮＭＯＳＦＥＴ４２と、ビットラインバー／ＢＬ３と接地ライン３５とを接続するＮＭＯＳＦＥＴ４２とをオンし、他のＮＭＯＳＦＥＴ４２のオフ状態を維持する。

つづいて、電源制御回路３１は、リード／ライト回路２２に、ビットラインＢＬ３とビットラインバー／ＢＬ３の間に初期化電流ＩＲを流すように指示する。ここでは、ロウデコーダ２１とリード／ライト回路２２とは、それぞれ、初期化用の定電流源を備えており、リード／ライト回路２２は、指示に従って、ビットラインＢＬ３→接地ライン３５→ビットラインバー／ＢＬ３というルートで定電流を流すことにより、第３列のメモリセル１１に初期化用の磁界ＭＦを印加し、これらを初期化する。このような構成によれば、通常動作用の回路を用いて、初期化対象のメモリセル１１（ＭＴＪ素子１２）を初期化することが可能となる。

なお、ワードラインＷＬと、ビットラインＢＬ、ビットラインバー／ＢＬとの交差部にＮＭＯＳＦＥＴ等のスイッチング素子を配置し、これらのラインを適宜接続して、ループ回路を形成するようにしてもよい。

（実施形態７）
実施形態２〜６においては、初期化電流を流すループ回路を構成し、ループ内のメモリセルを一括して初期化する例を示したが、実施形態１と同様に、初期化電流を流す配線の近傍のメモリセルのみを初期化する構成としてもよい。以下、このような構成の初期化方式について説明する。

図９に示した記憶装置２００において、一括初期化を望むメモリセル１１が、第１行と第２行のメモリセル１１のみであり、第３行のメモリセル１１は、初期化の対象外であるとする。この場合には、図１７に示すように、第１行と第２行のメモリセル１１のＭＴＪ素子１２の近傍に初期化用の配線４３を設置し、この配線４３に電源制御回路３１から初期化電流ＩＲを流すようにしてもよい。

この場合、図１８に模式的に示すように、配線４３の近傍のＭＴＪ素子１２には、配線４３を流れる初期化電流ＩＲにより発生する磁界ＭＦが印加される。従って、この磁界ＭＦにより、ＭＴＪ素子１２のフリー層１２ｃの磁化の方向が所望の方向を向くように、初期化電流ＩＲの方向と大きさと印加時間を調整すればよい。

このような構成によれば、比較的小さな初期化電流ＩＲで複数のメモリセル１１を一括して初期化することができる。また、一部のメモリセル１１のみを初期化することも可能である。

なお、図１２に示した一対のＭＴＪ素子１１２，１１４を備えたメモリセル１１１に関しても、図１９に示すように、ＭＴＪ素子１１２とＭＴＪ素子１１４との間に初期化用の配線４３を配置し、配線４３に初期化電流ＩＲを流すことにより、ＭＴＪ素子１１２，１１４を相補的な抵抗状態に設定し、初期化できる。

その他、二つ以上のＭＴＪ素子を使用するメモリセルに関しても、同様の仕様で各ＭＴＪ素子を初期化することもできる。

以上の説明では、ＭＴＪ素子のピン層及びフリー層の磁化の方向が、ＭＴＪ素子を構成する三つの層の積層方向に平行な方向を例示したが、図２０に示すように、積層方向に垂直方向でもよい。この場合も、初期化用の配線４３と各ＭＴＪ素子１１２，１１４の配置を調整するだけで、配線４３に初期化電流ＩＲを流すことにより、ＭＴＪ素子１１２，１１４を初期化することもできる。

（実施形態８）
実施形態７においては初期化用の配線４３を配置したが、ワードラインＷＬ，ビットラインＢＬ、ビットラインバー／ＢＬ等を配線４３として流用しても良い。この場合は、例えば、初期化用の配線として使用するワードラインＷＬ，ビットラインＢＬ，ビットラインバー／ＢＬと各メモリセルのＭＴＪ素子との位置関係を、例えば、図１８〜図２０に示した位置関係となるように形成する。

また、図１６に示したように、ワードラインＷＬ，ビットラインＢＬ，ビットラインバー／ＢＬの先端を、ＮＭＯＳＦＥＴを介して接地ライン３５に接続し、これらのラインに電流を流すことが可能な構成とする。

電源制御回路３１は、通常動作時には、リード／ライト動作に影響を与えないように、ＮＭＯＳＦＥＴ４２を全てオフしておく。一方、電源制御回路３１は、メモリセル１１を初期化する際には、初期化電流ＩＲを流す対象のワードラインＷＬ，ビットラインＢＬ，ビットラインバー／ＢＬの先端に接続されているＮＭＯＳＦＥＴ４２をオンする。

つづいて、電源制御回路３１は、ロウデコーダ２１及びリード／ライト回路２２を制御して、選択した各ラインに初期化電流ＩＲを流す。これにより、図１８〜図２０に示したように、磁界ＭＦが生成され、各ラインの近傍に配置されているＭＴＪ素子は初期化される。このような構成によれば、通常動作用の回路を用いて、メモリセルを初期化することが可能となる。

以上説明したように、この発明によれば、書き込み方式が電流書き込みである場合のＭＴＪ素子を、単純な回路構成により簡単に初期化できる。なお、この発明は各実施形態に限定されず、種々の変形及び応用が可能である。例えば、記憶回路の構成は、各実施形態に限定されず、ＭＴＪ素子を備える限りにおいて任意である。

また、回路構成、回路配置等も適宜変更可能であり、例えば、選択トランジスタ或いはスイッチング素子として、ＮＭＯＳＦＥＴに代えてＰＭＯＳＦＥＴを使用したり、他のスイッチング素子を使用することも可能である。その他、理解を容易にするため、定電流を初期化電流ＩＲとして説明したが、初期化電流ＩＲは時間的に大きさが変動するものでもかまわない。

１０，１０Ａ，１０Ｂ，１０Ｃ 回路モジュール
１１ メモリセル
１２，１４ ＭＴＪ素子
１２ａ，１４ａ ピン層
１２ｂ，１４ｂ 絶縁層
１２ｃ，１４ｃ フリー層
１３ ＮＭＯＳＦＥＴ
１３Ｄ ドレイン（ＮＭＯＳＦＥＴ）
１３Ｓ ソース（ＮＭＯＳＦＥＴ）
１３Ｇ ゲート（ＮＭＯＳＦＥＴ）
１５ 論理ゲート
２１ ロウデコーダ
２２ リード／ライト回路
３１ 電源制御回路
３３ 電源ライン
３３ａ，３３ｂ ループ状部（電源ラインの一部）
３５ 接地ライン
３６ａ，３６ｂ スイッチ
３７ 制御部
３９ 定電流源
４０ クロック生成回路
４１ ループ回路
４２ ＮＭＯＳＦＥＴ
４３ 配線
１００ ＬＳＩチップ（記憶装置）
２００ 記憶装置
１０１ 半導体基板
１０２ 絶縁膜
１０３，１０４ プラグ
１１１ メモリセル
１１２，１１４ ＭＴＪ素子
１１２ａ，１１４ａ ピン層
１１２ｂ，１１４ｂ 絶縁層
１１２ｃ，１１４ｃ フリー層
１１３，１１５，１１６，１１７ ＮＭＯＳＦＥＴ
ＦＦ フリップフロップ
Ｄ データ入力端子
Ｑ データ出力端子
ＣＬＫ クロック端子
ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３ ワードライン
ＢＬ，ＢＬ１，ＢＬ２，ＢＬ３ ビットライン
／ＢＬ，／ＢＬ１，／ＢＬ２，／ＢＬ３ ビットラインバー
ＩＲ，ＩＲ１，ＩＲ２ 初期化電流（定電流）

Claims (8)

1. それぞれが、一対の磁気トンネル接合素子を備える複数の記憶素子と、
   複数の前記記憶素子に、個別に、データを書き込む書込手段と、
   複数の前記記憶素子に磁界を印加することにより、共通のデータを、書き込む磁界書込手段と、を備え、
   前記磁気トンネル接合素子は、磁化の方向が固定された第１の層と磁化の方向が固定されていない第２の層とを備え、前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行なときに低抵抗となり、反平行のときに高抵抗となり、
   各記憶素子を構成する前記一対の磁気トンネル接合素子は、いずれか一方の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行となり、いずれか他方の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに反平行となるように相補的に設定され、
   前記磁界書込手段は、電流を流す電流ラインを備え、
   各記憶素子を構成する一対の磁気トンネル接合素子のうちの第１の磁気トンネル接合素子と第２の磁気トンネル接合素子は、前記電流ラインを流れる１つの電流により発生する１つの磁界により、前記第１の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向は互いに平行となり、前記第２の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向は互いに反平行となる位置、に配置されている、
   ことを特徴とする記憶装置。
2. 各前記一対の磁気トンネル接合素子の第１の層の磁化の向きは互いに同一方向に設定されており、
   各前記一対の磁気トンネル接合素子は、前記電流ラインを流れる電流により発生する磁界によって、前記第２の層の磁化の向きが互いに反対方向になる位置に配置されている、
   ことを特徴とする請求項１に記載の記憶装置。
3. 各前記一対の磁気トンネル接合素子の第１の層の磁化の向きは互いに反対方向に設定されており、
   各前記一対の磁気トンネル接合素子は、前記電流ラインを流れる電流により発生する磁界によって、前記第２の層の磁化の向きが互いに同一方向になる位置に配置されている、
   ことを特徴とする請求項１に記載の記憶装置。
4. 一対の磁気トンネル接合素子を備える複数の記憶素子と、
   書き込み対象のデータに対応する電流を書き込み対象の前記記憶素子を構成する磁気トンネル接合素子に流すことにより、複数の前記記憶素子に、個別に、データを書き込む書込手段と、
   磁界を発生する電流を流す電流ラインを備え、複数の前記記憶素子に磁界を印加することにより、共通のデータを記憶させる磁界書込手段と、を備え、
   各前記磁気トンネル接合素子は、磁化の方向が固定された第１の層と磁化の方向が固定されていない第２の層とを備え、前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行なときに低抵抗となり、反平行のときに高抵抗となり、
   各前記記憶素子を構成する前記一対の磁気トンネル接合素子は、何れか一方の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行となり、何れか他方の磁気トンネル接合素子の前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに反平行となるように相補的に設定され、
   前記記憶素子を構成する一対の磁気トンネル接合素子は、前記磁界書込手段が発生した磁界により、一方の磁気トンネル接合素子の前記第１の層と前記第２の層の磁化の方向が互いに平行となり、他方の磁気トンネル接合素子の前記第１の層と前記第２の層の磁化の方向が互いに反平行となるように配置されている、
   ことを特徴とする記憶装置。
5. 前記電流ラインは、ワードライン、ビットライン、ビットラインバー、電源ライン又は接地ラインの何れかから構成される、
   ことを特徴とする請求項１から４の何れか１項に記載の記憶装置。
6. それぞれが磁気トンネル接合素子を備える複数の記憶素子と、
   前記記憶素子にデータを個別に記憶させる書込手段と、
   電源ラインと接地ラインとの少なくとも１つを含み、複数の前記記憶素子を取り囲んで配置されたラインと、
   前記電源ラインと接地ラインの少なくとも一方に電源電圧又は接地電圧を印加し、又は、前記ラインに電流を流すことにより、前記ラインにより取り囲まれた複数の前記記憶素子に同一方向の磁界を印加することにより、共通のデータを記憶させる電源制御装置と、
   を備える、ことを特徴とする記憶装置。
7. 前記記憶素子は、それぞれ、一対の磁気トンネル接合素子を備え、
   前記磁気トンネル接合素子は、磁化の方向が固定された第１の層と磁化の方向が固定されていない第２の層とを備え、
   前記第１の層の磁化の方向と前記第２の層の磁化の方向が互いに平行なときに低抵抗となり、反平行のときに高抵抗となり、
   前記記憶素子を構成する一対の磁気トンネル接合素子の第１の層の磁化の向きは互いに反平行に設定されている、
   ことを特徴とする請求項６に記載の記憶装置。
8. 前記記憶装置は、電源ラインと接地ラインとを両方備え、
   電源ラインと接地ラインとは、それぞれ複数の前記記憶素子を取り囲んで配置され、
   前記電源制御装置は、電源ラインと接地ラインの少なくとも一方に電流を流す、
   ことを特徴とする請求項６又は７に記載の記憶装置。

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