JP6386216B2 - ノイズ除去回路およびノイズ除去方法 - Google Patents

Description

本発明は、ノイズ除去回路およびノイズ除去方法に関する。

スパイクノイズ除去回路としては以下の構成が知られている。すなわち、フリップフロップ回路を複数段設けてデータを複数回サンプリングし、当該サンプリングの結果が全て一致している場合にはデータ、一致していない場合にはスパイクノイズと見なして後段回路へのスパイクノイズの伝播を抑制する構成である。

また、スパイクノイズの周期がサンプリングクロックの周期よりも早い場合に不一致検出が行われないという問題を解決するために、動作クロックより早いサンプリングクロックをもう一系統設ける構成が用いられる。

特許文献１には、外部制御信号をクロックの立ち上がりでサンプルする第１のデータ・ラッチ回路と、同じくクロックの立下りでサンプルする第２のデータ・ラッチ回路と、第１および第２のデータ・ラッチ回路の出力信号をゲートする回路とを有するノイズ除去回路が開示されている。クロックの立ち上がり時に発生しているノイズは、第１のデータ・ラッチ回路には入力制御信号とともに検出されてしまうが、第２のデータ・ラッチ回路には検出されないので、この２つの信号をゲート回路に入力すれば、ノイズが除去される。クロックの立下がり時に発生しているノイズについても同様である。

特許文献２には、２個の遅延ゲートと、３個のアンドゲートと、１個のオアゲートを有するスパイクノイズ除去回路が開示されている。これにより、入力信号が０の時に発生するプラス方向のスパイクノイズと、入力信号が１の時に発生するマイナス方向のスパイクノイズの両方を取り除くことができる。

特許文献３には、１段目のフリップフロップの入力端子に入力信号の片側だけ遅延して入力し、その出力を後段のフリップフロップに伝達して、遅延時間内のスパイクノイズを除去する論理回路が開示されている。

特許文献４には、２つの遅延ゲート、１つの一致検出ゲート、１つのフリップフロップとから構成されるスパイクノイズ除去回路が開示されている。入力信号と、除去すべきノイズの最大パルス幅を遅延量として入力信号を遅延させた第１の遅延信号とのレベル一致検出を行い、この結果得られた信号で入力信号又は入力信号を遅延させた第２の遅延信号のいずれかをサンプリングすることで、入力信号のスパイクノイズを除去する。

特許文献５には、非同期入力信号を動作クロックＣ２の立ち上がりで取り込むフリップフロップ（ＦＦ）１と、非同期入力信号を動作クロックＣ２の立ち下がりで取り込むフリップフロップＦＦ２と、ＦＦ１とＦＦ２の出力信号の排他的論理和をとる排他的論理和回路（ＸＯＲ）３とを有するグリッジ除去回路が開示されている。非同期入力信号の変化点を検出し、非同期入力信号に変化があったときだけ、非同期入力信号を動作クロックＣ２の立ち上がりで取り込んだ信号を、動作クロックＣ２の立ち下がりで取り込んだ信号に変換することで、動作クロックＣ２の周期の１／２の周期より短いグリッジノイズを除去することができる。

特開昭６２−０１６６１５号公報 特開平０５−１９１２２６号公報 特開平０７−０５０５５７号公報 再特ＷＯ２００８／０４４６３９号公報 特開２０００−００４１４７号公報

しかしながら、関連技術におけるノイズ除去回路には、サンプリングを行うタイミングにスパイクノイズが連続して発生すると、フリップフロップに誤ったデータが保持されてしまい、スパイクノイズが後段回路へ伝播するという問題点があった。例えば特許文献１では、クロックタイミングの立ち上がり及び立ち下がりの両方でノイズが発生した場合には、後段の回路にノイズが１パルス伝幡してしまう。

本発明の目的は、上述の課題を解決するノイズ除去回路およびノイズ除去方法を提供することにある。

本発明のノイズ除去回路は、クロック信号に基づいて入力信号をラッチする第１のフリップフロップ回路と、入力信号の状態を監視するラッチ回路と、第１のフリップフロップ回路の後段に設けられ、第１のフリップフロップ回路の出力信号を後段回路へ伝播する第２のフリップフロップ回路と、第１および第２のフリップフロップ回路の出力信号に基づいて入力信号の立ち上がりおよび立ち下がりエッジを検出する論理回路と、第１および第２のフリップフロップ回路の出力信号に基づいて第１のフリップフロップ回路から第のフリップフロップ回路への入力信号の伝播を制御する制御回路と、ラッチ回路、論理回路および制御回路の出力信号に基づいて第２のフリップフロップ回路のイネーブル制御を行うイネーブル生成回路と、を有することを特徴とする。

本発明のノイズ除去方法は、入力信号の状態を監視する監視ステップと、第１のフリップフロップ回路と当該第１のフリップフロップ回路の後段に設けられた第２のフリップフロップ回路からの出力信号に基づいて入力信号の立ち上がりおよび立ち下がりエッジを検出する検出ステップと、監視ステップにおける監視結果および検出ステップにおける検出結果に基づいて第２のフリップフロップ回路のイネーブル制御を行うイネーブル生成ステップと、を有することを特徴とする。

本発明によれば、ノイズを連続してサンプリングしてしまった場合であっても、後段回路へのノイズの伝播を抑制することができるノイズ除去回路およびノイズ除去方法を提供することができる。

第１の実施形態にかかるノイズ除去回路１０の構成を示す図である。 第１の実施形態にかかるノイズ除去回路１０の動作を示すタイミングチャート図である。 図２の一部を抜粋したタイミングチャート図である。 第１の実施形態にかかるノイズ除去回路１０の動作を示すフロー図である。

［第１の実施形態］
図１は、本実施形態にかかるノイズ除去回路１０の構成を示す図である。

本実施形態にかかるノイズ除去回路１０は、フリップフロップ回路１と、ラッチ回路２と、フリップフロップ回路３と、論理回路４と、制御回路５と、イネーブル生成回路６とを有する。

フリップフロップ回路１の一方の入力端子には入力信号（後述のＤＡＴＡ＿ＩＮ）が入力され、他方の入力端子にはクロック信号が入力される。そして、フリップフロップ回路１からの出力信号は、後述のフリップフロップ回路３、論理回路４、制御回路５に入力される。フリップフロップ回路１は、入力信号をラッチしクロックタイミングでサンプリングする。

ラッチ回路２は、入力信号の‘Ｈ’状態を監視するフリップフロップ回路２１と、‘Ｌ’状態を監視するフリップフロップ回路２２とを含む。入力信号の‘Ｈ’状態を監視するフリップフロップ回路２１の一方の入力端子には入力信号が入力され、他方の入力端子にはクロック信号とクロック信号の遅延（ＤＥＬＡＹ）反転信号との論理積（ＡＮＤ）の結果、すなわちクロック信号の立ち上がり微分パルスが入力される。入力信号の‘Ｌ’状態を監視するフリップフロップ回路２２の一方の入力端子には入力信号の反転信号が入力され、他方の入力端子にはクロック信号の立ち上がり微分パルスが入力される。クロック信号の立ち上がり微分パルスは、サンプリング結果の不一致検出を行うために用いられる。そして、それぞれのフリップフロップ回路からの出力信号は、後述のイネーブル生成回路６に入力される。

フリップフロップ回路３は、フリップフロップ回路１の後段に設けられる。フリップフロップ回路３の第１の入力端子には、フリップフロップ回路１からの出力信号が入力される。第２の入力端子には、後述のイネーブル生成回路６からの出力信号が入力される。第３の入力端子には、クロック信号が入力される。そして、フリップフロップ回路３からの出力信号は、後述の論理回路４、制御回路５、後段回路（図示せず）に入力される。

論理回路４には、後述のｒｅｇ０信号の立ち上がりを検出するＡＮＤ回路４１と、ｒｅｇ０信号の立ち下がりを検出するＡＮＤ回路４２とが含まれる。ｒｅｇ０信号の立ち上がりを検出するＡＮＤ回路４１においては、フリップフロップ回路１からの出力信号とフリップフロップ回路３からの出力信号の反転信号との論理積（ＡＮＤ）がとられて後述のイネーブル生成回路６に入力される。ｒｅｇ０信号の立ち下がりを検出するＡＮＤ回路４２においては、フリップフロップ回路１からの出力信号の反転信号とフリップフロップ回路３からの出力信号との論理積（ＡＮＤ）がとられてイネーブル生成回路６に出力される。論理回路４は、１段目のフリップフロップ回路１と２段目のフリップフロップ回路３からの出力信号に基づいて入力信号の立ち上がりおよび立ち下がりエッジを検出する。

制御回路５の一方の入力端子には、フリップフロップ回路１からの出力信号が入力され、他方の入力端子にはフリップフロップ回路３からの出力信号が入力される。制御回路５にてこれらの信号の負論理排他的論理和（ＥｘＮＯＲ）がとられて後述のイネーブル生成回路６に入力される。制御回路５は、１段目のフリップフロップ回路１から２段目のフリップフロップ回路３へのデータの伝播を制御する。

イネーブル生成回路６には、ラッチ回路２、論理回路４、制御回路５からの出力信号が入力される。イネーブル生成回路６のＮＡＮＤ回路６１及び６２でラッチ回路２からの出力信号と論理回路４からの出力信号との否定論理積（ＮＡＮＤ）がとられる。そして、ＡＮＤ回路６３でＮＡＮＤ回路６１及び６２からの出力信号の論理積（ＡＮＤ）がとられる。論理和（ＯＲ）回路６４でＡＮＤ回路６３からの出力信号と制御回路５からの出力信号との論理和（ＯＲ）がとられ、フリップフロップ回路３に入力される。イネーブル生成回路６は、２段目のフリップフロップ回路３を制御する。

次に、ノイズ除去回路にて伝播される信号について説明する。

ＣＬＫは、ノイズ除去回路に入力されるクロック信号である。

ＤＡＴＡ＿ＩＮは、１ビットのシリアル入力信号である。

ｒｅｇ０は、フリップフロップ回路１にて保持される信号である。

ｒｅｇ１は、フリップフロップ回路３にて保持される信号であり、ノイズ除去されたシリアルデータの最終的な出力である。

ｒｅｇ１＿ｅｎは、ＯＲ回路６４にて保持される信号であり、ｒｅｇ１のイネーブル信号である。ＯＲ回路６４は、ｒｅｇ１＿ｅｎが‘Ｈ’状態ならばｒｅｇ０の値を後段回路へ出力する。入力信号にノイズが含まれる場合には、ｒｅｇ１＿ｅｎが‘Ｌ’状態になることで後段回路へノイズを伝播させないようにする。

ａｇｒｅｅは、制御回路５にて保持される信号であり、ｒｅｇ１＿ｅｎの出力制御信号である。ｒｅｇ０とｒｅｇ１の値が一致した場合には、ａｇｒｅｅが‘Ｈ’状態となり、ｒｅｇ１＿ｅｎが‘Ｈ’状態となる。また、ｒｅｇ０とｒｅｇ１の値が不一致となった場合には、ａｇｒｅｅが‘Ｌ’状態となり、後述のγイネーブル制御を有効にする。

ｈｉ＿ｍｏｄは、ＡＮＤ回路４１にて保持される信号であり、ｒｅｇ０の立ち上がり検出信号である。ＡＮＤ回路４１は、ｒｅｇ１が‘Ｌ’状態の場合にｒｅｇ０が‘Ｈ’状態へと変化した変化点を検出する。ｒｅｇ１が‘Ｌ’状態であり、ｒｅｇ０でサンプリングした信号が‘Ｈ’状態となった場合は、サンプリングした信号がノイズかデータかに関わらずｈｉ＿ｍｏｄは‘Ｈ’状態となる。

ｌｏ＿ｌａｔｃｈは、フリップフロップ回路２２にて保持される信号であり、入力信号が‘Ｌ’状態のラッチ信号である。フリップフロップ回路２２は、入力信号の‘Ｈ’状態の出力イネーブルのマスクを行う。フリップフロップ回路２２は、入力信号の‘Ｌ’状態を監視し、入力信号が‘Ｌ’状態に変化した場合にｌｏ＿ｌａｔｃｈを‘Ｈ’状態にセットする。また、ＣＬＫの立ち上がりエッジにて入力信号が‘Ｈ’状態に変化した場合にｌｏ＿ｌａｔｃｈを‘Ｌ’にリセットする。入力信号がノイズかデータかによって信号がセットされるまでの期間（‘Ｌ’期間）が異なり、この期間の差異によってイネーブル信号をマスクする。入力信号がデータの場合、入力信号が１ＣＬＫ幅以上であれば、クロックタイミングで‘Ｌ’にリセットされたｌｏ＿ｌａｔｃｈは次のクロックタイミングまで‘Ｌ’状態を維持する。一方、入力信号がノイズの場合、クロックタイミングで‘Ｌ’にリセットされたｌｏ＿ｌａｔｃｈはノイズにより次のクロックタイミングより早く‘Ｈ’にセットされる。よって入力信号がノイズの場合は、データであった場合に比べｌｏ＿ｌａｔｃｈの‘Ｌ’期間が短くなる。

ｌｏ＿ｍｏｄは、ＡＮＤ回路４２にて保持される信号であり、ｒｅｇ０の立ち下がり検出信号である。ＡＮＤ回路４２は、ｒｅｇ１が‘Ｈ’状態の場合に、ｒｅｇ０が‘Ｌ’状態に変化した変化点を検出する。ｒｅｇ１が‘Ｈ’状態であり、ｒｅｇ０でサンプリングした信号が‘Ｌ’状態に変化した場合は、サンプリングした信号がノイズかデータかに関わらずｌｏ＿ｍｏｄは‘Ｈ’状態となる。

ｈｉ＿ｌａｔｃｈは、フリップフロップ回路２１にて保持される信号であり、入力信号が‘Ｈ’状態のラッチ信号である。フリップフロップ回路２１は、信号の‘Ｌ’状態の出力イネーブルのマスクを行う。フリップフロップ回路２１は、入力信号の‘Ｈ’状態を監視し、入力信号が‘Ｈ’状態に変化した場合にｈｉ＿ｌａｔｃｈを‘Ｈ’状態にセットする。また、ＣＬＫの立ち上がりエッジにて入力信号が‘Ｌ’状態に変化した場合にｈｉ＿ｌａｔｃｈを‘Ｌ’状態にリセットする。

αは、ｈｉ＿ｍｏｄとｌｏ＿ｌａｔｃｈのＮＡＮＤ信号であり、‘Ｈ’状態の信号の出力イネーブルである。αは、ＮＡＮＤ回路６１にて保持される信号である。

βは、ｌｏ＿ｍｏｄとｈｉ＿ｌａｔｃｈのＮＡＮＤ信号であり、‘Ｌ’状態の信号の出力イネーブルである。βは、ＮＡＮＤ回路６２にて保持される信号である。

γは、αとβのＡＮＤ信号であり、ｒｅｇ１の総イネーブル制御に用いられる。ｒｅｇ０とｒｅｇ１の信号が変化し、ａｇｒｅｅが‘Ｌ’状態である場合にのみ、γイネーブル制御が有効になる。γは、ＡＮＤ回路６３にて保持される信号である。

次に、本実施形態にかかるノイズ除去回路１０の動作について説明する。

図２は、本実施形態にかかるノイズ除去回路１０の動作を示すタイミングチャート図である。

図２では、１ビットの入力信号ＤＡＴＡ＿ＩＮに対し、Ｈ／Ｌそれぞれの状態でノイズが含まれる場合を示している。すなわち、ＣＬＫのＣ２、Ｃ３のタイミングでは入力信号‘Ｌ’状態に対して‘Ｈ’状態のノイズを連続して取り込んだ場合の動作を示している。一方、Ｃ７、Ｃ８のタイミングでは入力信号‘Ｈ’状態に対して、‘Ｌ’状態のノイズを連続して取り込んだ場合の動作を示している。Ｃ１、Ｃ４〜Ｃ６、Ｃ９〜Ｃ１１では、ノイズが含まれていない。

まず、論理回路４は、ＤＡＴＡ＿ＩＮをラッチするフリップフロップ回路１とイネーブル制御フリップフロップ回路３とからなる２段のフリップフロップの出力ｒｅｇ０、ｒｅｇ１に基づいて、入力信号の立ち上がり及び立ち下がりのエッジ検出を行う。

また、このエッジ検出とは別にフリップフロップ回路２１及びフリップフロップ回路２２の２つのセット優先フリップフロップを用いて、ＤＡＴＡ＿ＩＮの‘Ｈ’状態、‘Ｌ’状態を監視する。ＤＡＴＡ＿ＩＮが‘Ｈ’状態のラッチ信号、すなわちｈｉ＿ｌａｔｃｈであれば、ＤＡＴＡ＿ＩＮが‘Ｌ’状態から‘Ｈ’状態へと変化した場合に‘Ｈ’状態にセットされ、クロックエッジのタイミングで入力信号が‘Ｌ’状態であれば、‘Ｌ’状態にリセットされる。

ここで、ノイズが含まれていないクロックタイミングＣ５を例として説明する。

ＤＡＴＡ＿ＩＮが‘Ｌ’状態から‘Ｈ’状態に変化した場合、クロックＣ５はその‘Ｈ’状態を捉えてフリップフロップ回路１へ‘Ｈ’状態を伝える。この時点で信号ｒｅｇ１はまだ‘Ｌ’状態を維持している。

ｒｅｇ０が‘Ｈ’状態へと変化したタイミングでＡＮＤ回路４１は信号の立ち上がりを検出しｈｉ＿ｍｏｄを‘Ｈ’状態にセットする。一方、ＤＡＴＡ＿ＩＮが‘Ｌ’状態の場合にはｌｏ＿ｌａｔｃｈは‘Ｈ’状態を維持しているが、フリップフロップ回路１が‘Ｈ’状態を捉えたタイミングでフリップフロップ回路２２により‘Ｌ’にリセットされる。

このときｒｅｇ０とｌｏ＿ｌａｔｃｈの状態は同じタイミングで変化しｒｅｇ０とｌｏ＿ｌａｔｃｈのＮＡＮＤ信号αは‘Ｈ’状態となる。そして、これに基づいて生成されるｒｅｇ１＿ｅｎは‘Ｈ’状態を維持する。

ここで、ＤＡＴＡ＿ＩＮが次のクロックタイミングＣ６まで‘Ｈ’状態を維持していれば、その場合は正しい入力データの変化であり、ｒｅｇ１のイネーブル信号ｒｅｇ１＿ｅｎは‘Ｈ’状態を維持する。そして、フリップフロップ回路３は、‘Ｈ’状態のｒｅｇ１信号を最終出力ＤＡＴＡ＿ＯＵＴに出力する。

次に、図３及び図４を用いてノイズが混入した場合のノイズ除去回路１０の動作を説明する。図３は、図２の一部を抜粋したタイミングチャート図である。図４は、ノイズ除去回路１０の動作を示すフローである。

クロックタイミングＣ２を例として入力信号ＤＡＴＡ＿ＩＮが‘Ｌ’状態の場合に‘Ｈ’状態のノイズが入力された場合の動作を説明する。

ＤＡＴＡ＿ＩＮにスパイクノイズが連続して混入した場合、ノイズ混入により‘Ｈ’状態となったＤＡＴＡ＿ＩＮは、次のクロックタイミングＣ３の前に‘Ｌ’状態にリセットされる。すなわち、ＤＡＴＡ＿ＩＮは１ＣＬＫ幅よりも短い周期で変動する。ＡＮＤ回路４１は、ＤＡＴＡ＿ＩＮが‘Ｈ’状態から‘Ｌ’状態へ変化した場合であっても、ｒｅｇ０の立ち上がりを検出した場合にはｈｉ＿ｍｏｄとして１ＣＬＫ幅の立ち上がりエッジパルスを出力する（図４のＳ１）。一方、フリップフロップ回路２２は、クロックタイミングＣ２でＤＡＴＡ＿ＩＮが‘Ｈ’状態であるため、ｌｏ＿ｌａｔｃｈを‘Ｌ’状態にリセットする。しかし、ＤＡＴＡ＿ＩＮがノイズ混入により次のクロックタイミングＣ３を待たずに‘Ｌ’状態に変化するため、これに応じてｌｏ＿ｌａｔｃｈを‘Ｈ’状態にセットする（Ｓ２）。すなわちｈｉ＿ｍｏｄおよびｌｏ＿ｌａｔｃｈが‘Ｈ’状態となる。そして、ＮＡＮＤ回路６１は、ｈｉ＿ｍｏｄおよびｌｏ＿ｌａｔｃｈのＮＡＮＤをとり、αが‘Ｌ’状態に変化して（Ｓ３）ｒｅｇ１＿ｅｎが‘Ｌ’状態に変化する。このようにｒｅｇ１＿ｅｎが‘Ｌ’状態に変化したことで、フリップフロップ回路３は誤ってサンプリングされたｒｅｇ０の‘Ｈ’状態を最終出力ＤＡＴＡ＿ＯＵＴに出力しない。

なお、Ｓ１とＳ２の順序は問わない。

次に、クロックタイミングＣ７を例として入力信号ＤＡＴＡ＿ＩＮが‘Ｈ’状態の場合に‘Ｌ’状態のノイズが入力された場合の動作を説明する。

ＤＡＴＡ＿ＩＮにスパイクノイズが連続して混入した場合、ノイズ混入により‘Ｌ’状態となったＤＡＴＡ＿ＩＮは、次のクロックタイミングＣ８の前に‘Ｈ’状態にセットされる。ＡＮＤ回路４２は、ＤＡＴＡ＿ＩＮが‘Ｈ’状態から‘Ｌ’状態へ変化した場合であっても、ｒｅｇ０の立ち下がりを検出した場合にはｌｏ＿ｍｏｄとして１ＣＬＫ幅の立ち上がりエッジパルスを出力する。一方、フリップフロップ回路２１は、クロックタイミングＣ７でＤＡＴＡ＿ＩＮが‘Ｌ’状態であるため、ｈｉ＿ｌａｔｃｈを‘Ｌ’状態にリセットする。しかし、ＤＡＴＡ＿ＩＮがノイズ混入により次のクロックタイミングＣ８を待たずに‘Ｈ’状態に変化するため、これに応じてｈｉ＿ｌａｔｃｈを‘Ｈ’状態にセットする。すなわちｌｏ＿ｍｏｄおよびｈｉ＿ｌａｔｃｈが‘Ｈ’状態となる。そして、ＮＡＮＤ回路６２は、ｌｏ＿ｍｏｄおよびｈｉ＿ｌａｔｃｈのＮＡＮＤをとり、βが‘Ｌ’状態に変化してｒｅｇ１＿ｅｎが‘Ｌ’状態に変化する。このようにｒｅｇ１＿ｅｎが‘Ｌ’状態に変化したことで、フリップフロップ回路３は、誤ってサンプリングされたｒｅｇ０の‘Ｌ’状態を最終出力ＤＡＴＡ＿ＯＵＴに出力しない。

以上のイネーブル制御により、入力信号のノイズが除去される。

本実施形態にかかるノイズ除去回路は、入力信号の立ち上りおよび立ち下りエッジの検出値と２段構成のフリップフロップ回路が保持している値とに基づいて後段回路へデータを伝播するフリップフロップ回路を制御する。これにより、スパイクノイズを連続してサンプリングしてしまった場合であっても、後段回路へのスパイクノイズの伝播を抑制することができる。

また、関連技術におけるノイズ除去回路には、スパイクノイズの周期がサンプリングクロックの周期よりも短い場合に、サンプリングの結果の不一致検出が行われないという問題があった。これに対し、本実施形態にかかるノイズ除去回路は、クロック信号の遅延（ＤＥＬＡＹ）信号に基づいて立ち上がり微分パルスを生成する。これにより、フリップフロップ回路２１、２２は、ＤＡＴＡ＿ＩＮがノイズ混入によりサンプリングクロックの周期よりも短い周期で変化する場合であっても、この変化に追従することができる。この結果、動作クロックより早いサンプリングクロックをさらに一系統設けることなく、動作クロックより早い周期のスパイクノイズを検出することができる。

以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない限りにおいて、他の変形例、応用例を含むことは言うまでもない。

１０ ノイズ除去回路
１ フリップフロップ回路
２ ラッチ回路
３ フリップフロップ回路
４ 論理回路
５ 制御回路
６ イネーブル生成回路
２１ フリップフロップ回路
２２ フリップフロップ回路
４１ ＡＮＤ回路
４２ ＡＮＤ回路
６１ ＮＡＮＤ回路
６２ ＮＡＮＤ回路
６３ ＡＮＤ回路
６４ ＯＲ回路

Claims (7)

1. クロック信号に基づいて入力信号をラッチする第１のフリップフロップ回路と、
   前記入力信号の‘Ｈ’状態によりセットされるセット優先の第３のフリップフロップと、前記入力信号‘Ｌ’状態によりセットされるセット優先の第４のフリップフロップを含み前記第３及び第４のフリップフロップの出力をイネーブル生成回路に入力するラッチ回路と、
   前記第１のフリップフロップ回路の後段に設けられ、前記第１のフリップフロップ回路
   の出力信号をイネーブル制御信号に従って後段回路へ伝播する第２のフリップフロップ回路と、
   前記第１および第２のフリップフロップ回路の出力信号に基づいて前記入力信号の立ち
   上がりエッジを検出する立ち上がり検出回路と、前記第１および第２のフリップフロップ回路の出力信号に基づいて前記入力信号の立ち下がりエッジを検出する立ち下がり検出回路からなる論理回路と、
   前記第１および第２のフリップフロップ回路の出力信号が一致した場合に前記第１のフリップフロップ回路から前記第２のフリップフロップ回路への前記入力信号の伝播をイネーブルする許可信号を前記イネーブル生成回路へ送る制御回路と、
   前記許可信号がある場合に前記第２のフリップフロップ回路をイネーブルする前記イネーブル制御信号を前記第２のフリップフロップ回路へ送り、
   前記第１および第２のフリップフロップ回路の出力信号が一致しない場合に、
   前記第３のフリップフロップと前記立ち下がりエッジを検出する前記立ち下がり検出回路の出力と、前記第４のフリップフロップと前記立ち上がりエッジを検出する前記立ち上がり検出回路の出力、により前記第１のフリップフロップ回路から前記第２のフリップフロップ回路への前記入力信号の伝播を制御する前記イネーブル制御信号を前記第２のフリップフロップ回路へ送る前記イネーブル生成回路と、を有することを特徴とするノイズ除去回路。
2. 前記ラッチ回路は、前記クロック信号の遅延信号に基づいて生成された前記クロック信号の立ち上がり微分パルスの入力を受け付ける、請求項１に記載のノイズ除去回路。
3. 前記論理回路は、
   一方の入力が前記第１のフリップフロップ回路の出力であり、他方の入力が前記第２のフリップフロップ回路の出力の反転信号である前記立ち上がり検出回路と、
   一方の入力が前記第１のフリップフロップ回路の出力の反転信号であり、他方の入力が前記第２のフリップフロップ回路の出力である前記立ち下がり検出回路と、を備え、
   前記立ち上がり検出回路及び前記立ち下がり検出回路の出力を前記イネーブル生成回路に入力する請求項１乃至２に記載のノイズ除去回路。
4. 前記制御回路は、一方の入力が前記第１のフリップフロップ回路の出力であり、他方の
   入力が前記第２のフリップフロップ回路の出力であり、出力を前記イネーブル生成回路に
   入力するＥｘＮＯＲ回路である、請求項１乃至３のいずれか一項に記載のノイズ除去回路。
5. 前記イネーブル生成回路は、
   一方の入力が前記立ち上がり検出回路の出力であり、他方の入力が前記第４のフリップフ
   ロップ回路の出力である第１のＮＡＮＤ回路と、
   一方の入力が前記立ち下がり検出回路の出力であり、他方の入力が前記第３のフリップフ
   ロップ回路の出力である第２のＮＡＮＤ回路と、
   前記第１及び第２のＮＡＮＤ回路の出力を入力とするＡＮＤ回路と、
   前記ＡＮＤ回路及び前記制御回路の出力を入力とし、出力を前記第２のフリップフロップ
   回路に入力するＯＲ回路を備えた、請求項４に記載のノイズ除去回路。
6. 入力信号の‘Ｈ’状態によりセットされるセット優先の第３のフリップフロップと、前記入力信号の‘Ｌ’状態によりセットされるセット優先の第４のフリップフロップを有し、前記第３及び第４のフリップフロップの出力を用いて入力信号の状態を監視する監視し、
   第１のフリップフロップ回路の後段に設けられ、前記第１のフリップフロップ回路
   の出力信号をイネーブル制御信号に従って後段回路の第２のフリップフロップ回路へ伝播し、
   立ち上がり検出回路は前記第１のフリップフロップ回路および前記第２のフリップフロップ回路の出力信号に基づいて前記入力信号の立ち上がりエッジを検出し、立ち下がり検出回路は前記第１のフリップフロップ回路および前記第２のフリップフロップ回路の出力信号に基づいて前記入力信号の立ち下がりエッジを検出し、
   前記第１および第２のフリップフロップ回路の出力信号が一致した場合に前記第１のフリップフロップ回路から前記第２のフリップフロップ回路への前記入力信号の伝播をイネーブルする許可信号を前記イネーブル生成回路へ送り、
   前記許可信号がある場合に前記第２のフリップフロップ回路をイネーブルする前記イネーブル制御信号を前記第２のフリップフロップ回路へ送り、
   前記第１および第２のフリップフロップ回路の出力信号が一致しない場合に、
   前記第３のフリップフロップと前記立ち下がりエッジを検出する前記立ち下がり検出回路の出力と、前記第４のフリップフロップと前記立ち上がりエッジを検出する前記立ち上がり検出回路の出力、により前記第１のフリップフロップ回路から前記第２のフリップフロップ回路への前記入力信号の伝播を制御する前記イネーブル制御信号を前記第２のフリップフロップ回路へ送る、ことを特徴とするノイズ除去方法。
7. 入力信号の状態を監視する際に、前記クロック信号の遅延信号に基づいて生成された前記クロック信号の立ち上がり微分パルスの入力を受け付ける、請求項６に記載のノイズ除去方法。

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